KR20180053918A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 장치 및 그 제조방법이 개시된다. 개시된 반도체 장치는, 제1 소스 시드막; 소스 영역을 사이에 두고 상기 제1 소스 시드막으로부터 이격되어 상기 제1 소스 시드막 상에 배치된 제2 소스 시드막; 상기 제2 소스 시드막을 관통하여 상기 소스 영역 내부로 연장되고, 상기 제1 소스 시드막으로부터 이격되어 배치된 셀 플러그들; 및 상기 소스 영역을 채우는 층간 소스막;을 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 소자는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함한다. 반도체 메모리 소자의 고집적화를 위해 메모리 셀들은 3차원으로 배열될 수 있다.
메모리 셀들이 3차원으로 배열된 3차원 반도체 메모리 소자는 교대로 적층된 층간 절연막들 및 워드 라인들, 이들을 관통하는 채널홀 내부에 형성되는 채널막을 포함하며, 채널막을 따라 메모리 셀들이 적층된다. 터널 절연막, 데이터 저장막 및 블로킹 절연막 중 적어도 하나를 포함하는 메모리 막이 채널막을 둘러싸도록 형성된다. 채널막은 비트 라인과 소스막에 연결될 수 있다.
메모리 셀들의 적층 수가 증가할수록 채널막과 소스막을 연결하는 공정의 난이도가 높아지고 있다. 또한, 소스막의 전기적인 특성을 안정적으로 확보하기가 어려워지고 있다.
본 발명의 실시예는 소스막의 전기적 특성을 안정적으로 확보할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 제1 소스 시드막; 소스 영역을 사이에 두고 상기 제1 소스 시드막으로부터 이격되어 상기 제1 소스 시드막 상에 배치된 제2 소스 시드막; 상기 제2 소스 시드막을 관통하여 상기 소스 영역 내부로 연장되고, 상기 제1 소스 시드막으로부터 이격되어 배치된 셀 플러그들; 및 상기 소스 영역을 채우는 층간 소스막;을 포함할 수 있다.
상기 제2 소스 시드막을 관통하여 상기 소스 영역을 지나 상기 제1 소스 시드막 내부로 연장된 하나 이상의 더미 플러그;를 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치의 제조방법은, 순차로 적층된 제1 소스 시드막, 희생막, 및 제2 소스 시드막을 포함하는 예비 소스 적층구조를 형성하는 단계; 상기 제2 소스 시드막을 관통하여 상기 희생막 내부로 연장되고, 각각이 다층막으로 둘러싸인 제1 채널막들을 형성하는 단계; 상기 제1 채널막들의 바닥면을 노출하는 소스 영역이 상기 제1 소스 시드막과 상기 제2 소스 시드막 사이에서 개구되도록 상기 소스 관통홀을 통해 상기 희생막 및 상기 다층막을 제거하는 단계; 및 상기 소스 영역을 통해 노출된 상기 제1 채널막들, 상기 제1 소스 시드막 및 상기 제2 소스 시드막으로부터 층간 소스막을 성장시키는 단계;를 포함할 수 있다.
상기 제2 소스 시드막 및 상기 희생막을 관통하여 상기 제1 소스 시드막 내부로 연장되고, 상기 다층막으로 둘러싸인 하나 이상의 제2 채널막을 형성하는 단계;를 더 포함할 수 있다.
본 기술은 소스막의 전기적 특성을 안정적으로 확보할 수 있다.
또한, 본 기술은 반도체 장치의 동작 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 다층 소스막(SL), 적층 구조물(STA), 셀 플러그들(CPG) 및 더미 플러그(DPG)를 포함한다.
본 발명에서는 설명의 편의를 위해, 네 개의 셀 플러그들(CPG)과 이들 가운데에 하나의 더미 플러그(DPG)가 존재하는 것으로 가정하였으나, 본 발명이 이에 한정되는 것은 아니며, 다층 소스막(SL) 구조의 지지를 위해 더미 플러그(DPG)는 요구되는 위치에 다수개로도 마련될 수 있다.
도면에 도시되진 않았으나, 본 발명의 실시예에 따른 반도체 장치의 다층 소스막(SL) 하부에 반도체 장치의 메모리 스트링을 구동하기 위한 회로를 구성하는 구동 트랜지스터들이 배치될 수 있다. 또한, 구동 트랜지스터들 중 일부와 다층 소스막(SL)은 그들 사이에 배치된 라우팅 배선 또는 콘택 플러그를 통해 전기적으로 연결될 수 있다.
도 1을 참조하면, 다층 소스막(SL)은 제1 소스 시드막(SS1), 층간 소스막(ILS), 및 제2 소스 시드막(SS2)을 포함한다.
제2 소스 시드막(SS2)은 소스 영역을 사이에 두고 제1 소스 시드막(SS1)으로부터 이격되어 제1 소스 시드막(SS1) 상부에 배치된다. 층간 소스막(ILS)은 제1 소스 시드막(SS1)과 제2 소스 시드막(SS2) 사이의 소스 영역에 배치된다.
제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)은 층간 소스막(ILS)의 성장시드 역할이 가능한 물질로 형성될 수 있다. 또한, 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)은 실리콘을 포함할 수 있다.
제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)은 층간 소스막(ILS)에 불순물을 공급할 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)은 n타입 또는 p타입 불순물을 포함할 수 있다.
층간 소스막(ILS)은 채널막들(CH, CH'), 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)으로부터 성장된 물질막으로서, 실리콘을 포함할 수 있다. 층간 소스막(ILS)은 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)으로부터 공급된 불순물을 포함할 수 있다. 예를 들어, 층간 소스막(ILS)은 n타입 또는 p타입 불순물을 포함할 수 있다.
층간 소스막(ILS)은 채널막들(CH, CH')에 불순물을 공급할 수 있다.
제2 소스 시드막(SS2)은 산화물에 대한 식각 선택비가 높은 폴리 실리콘으로 형성될 수 있다. 따라서, 후술될 슬릿들(SI)을 형성하는 과정에서 식각 정지막 역할을 할 수 있다.
도면에 도시되지는 아니하였으나, 다층 소스막(SL)은 그 하부에 배치되는 메탈 소스막(미도시)을 포함할 수 있다. 메탈 소스막(미도시)은 제1 소스 시드막(SS1), 제2 소스 시드막(SS2) 및 층간 소스막(ILS)보다 저항이 낮은 물질로 형성될 수 있다. 또한, 메탈 소스막(미도시)과 다층 소스막(SL) 사이에 배리어 메탈막(미도시)이 더 형성될 수 있다.
적층 구조물(STA)는 다층 소스막(SL) 상에 배치된다. 적층 구조물(STA)는 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다. 도전 패턴들(CP)은 셀렉트 트랜지스터들 및 메모리 셀들의 게이트 전극들로 이용될 수 있다. 층간 절연막들은(ILD)은 도전 패턴들(CP)을 절연시키기 위한 것이다. 도전 패턴들(CP)은 폴리 실리콘, 금속 또는 금속 실리사이드물 중 적어도 하나를 포함할 수 있다. 층간 절연막들(ILD)은 산화물을 포함할 수 있다.
적층 구조물(STA)는 슬릿들(SI)에 의해 관통될 수 있다. 도 1에 도시되지는 아니하였으나, 슬릿들(SI) 각각의 내부에 측벽 절연막이 형성될 수 있다. 측벽 절연막은 층간 절연막들(ILS), 도전 패턴들(CP) 및 제2 소스 시드막(SS2)을 식각 공정으로부터 보호하기 위해 형성되는 것으로서, 층간 절연막들(ILD), 도전 패턴들(CP) 및 제2 소스 시드막(SS2)과 다른 물질로 형성될 수 있다. 측벽 절연막은 슬릿들(SI) 각각의 측벽 상에 형성될 수 있다.
셀 플러그들(CPG) 각각은 다층 패턴(ML) 및 채널막(CH)을 포함한다. 또한, 셀 플러그들(CPG) 각각은 코어 절연막(CO) 및 캡핑 절연막(CA)을 더 포함할 수 있다. 다층 패턴(ML)은 블로킹 절연 패턴(BI), 데이터 저장 패턴(DS) 및 터널 절연 패턴(TI)을 포함한다.
더미 플러그(DPG)는 제1 및 제2 다층 패턴(ML1', ML2'), 및 채널막(CH')을 포함한다. 또한, 더미 플러그(DPG)는 코어 절연막(CO') 및 캡핑 절연막(CA')을 더 포함할 수 있다. 제1 다층 패턴(ML1')은 제1 블로킹 절연 패턴(BI1'), 제1 데이터 저장 패턴(DS1') 및 제1 터널 절연 패턴(TI1')을 포함한다. 제2 다층 패턴(ML2')은 제2 블로킹 절연 패턴(BI2'), 제2 데이터 저장 패턴(DS2') 및 제2 터널 절연 패턴(TI2')을 포함한다.
본 발명의 일 실시예에 따른 셀 플러그들(CPG) 각각과 더미 플러그(DPG)는 서로 동일한 적층 구조를 가질 수 있으나, 치수(일례로, 길이나 폭)는 서로 다르게 형성된다.
셀 플러그들(CPG)이 각각 폭(WR)을 가질 때, 더미 플러그(DPG)는 이보다 큰 폭(WD)을 가질 수 있다. 셀 플러그들(CPG)이 각각 길이(LR)을 가질 때, 더미 플러그(DPG)는 이보다 큰 길이(LD)를 가질 수 있다. 즉, 더미 플러그(DPG)는 셀 플러그들(CPG)과 동일한 적층 구조를 가지나, 치수는 더 크게 형성된다.
층간 소스막(ILS)까지만 연장되는 셀 플러그들(CPG)과는 달리 더미 플러그(DPG)는 제1 소스 시드막(SS1)까지 연장되어 제1 소스 시드막(SS1)의 상부 일부를 관통하도록 형성된다. 따라서, 더미 플러그(DPG)는 층간 소스막(ILS)이 배치되는 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2) 사이의 소스 영역이 개구될 때, 제1 소스 시드막(SS1), 제2 소스 시드막(SS2) 및 적층 구조물(STA)을 안정적으로 지지할 수 있다.
더미 플러그(DPG)가 셀 플러그들(CPG)보다 큰 임계 폭(Critical Dimension, CD)을 갖는 것은 제1 소스 시드막(SS1), 제2 소스 시드막(SS2) 및 적층 구조물(STA)을 더욱 안정적으로 지지할 수 있도록 한다.
더미 플러그(DPG)는 메모리 셀로 이용되지 않고, 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)을 위한 지지 구조로 이용될 수 있다.
더미 플러그(DPG)는 셀 플러그들(CPG) 형성 공정을 이용하여 형성될 수 있다. 따라서, 공정 추가의 부담이 없고, 비용 절감이 가능하다. 예를 들어, 식각 마스크의 형상과 식각률을 조정하여 더미 플러그(DPG)를 셀 플러그들(CPG, DP)과 다른 길이와 폭으로 형성할 수 있다.
이하, 층간 소스막(ILS)와 함께 셀 플러그들(CPG)과 더미 플러그(DPG)의 세부 구조를 보다 상세히 살펴본다.
먼저, 셀 플러그들(CPG)의 세부 구조를 층간 소스막(ILS)과 함께 상세히 설명한다.
셀 플러그들(CPG)의 채널막들(CH) 각각은 적층 구조물(STA) 및 제2 소스 시드막(SS2)을 관통하여 층간 소스막(ILS) 내부로 연장된 채널홀 내부에 배치된다.
채널막들(CH) 각각은 코어 절연막(CO)을 감싸는 튜브형으로 형성될 수 있다. 이 경우, 코어 절연막(CO)의 높이를 채널막들(CH)보다 낮게 형성할 수 있다. 코어 절연막(CO) 상부에 캡핑막(CA)이 더 형성될 수 있다. 캡핑막(CA)은 그에 대응하는 채널막들(CH) 중 어느 하나의 상단에 의해 둘러싸일 수 있다.
채널막들(CH) 및 캡핑막(CA)은 반도체물로 형성될 수 있다. 캡핑막(CA)은 채널막들(CH)에 비해 높은 농도의 불순물을 포함할 수 있다.
도 1에 도시되지는 않았으나, 캡핑막(CA) 및 코어 절연막(CO)은 형성되지 않을 수 있다. 이 경우, 채널막들(CH) 각각은 채널홀 내부를 완전히 채우는 매립형으로 형성될 수 있다.
채널막들(CH) 각각은 메모리 스트링의 채널로 이용될 수 있다.
서로 이웃한 채널막들(CH) 사이에 슬릿(SI)이 배치될 수 있다.
채널막들(CH) 각각은 제1 부분 및 제2 부분(P1, P2)로 구분될 수 있다. 제1 부분(P1)은 적층 구조물(STA) 및 제2 소스 시드막(SS2)을 관통한다. 제2 부분(P2)은 층간 소스막(ILS)의 상부 일부를 관통한다. 제2 부분(P2)은 제1 부분(P1) 아래에 위치한다. 채널막들(CH) 각각의 제2 부분(P2)은 층간 소스막(ILS)에 접촉된다.
층간 소스막(ILS)은 제1 영역(ILS1) 및 제2 영역(ILS2)을 포함한다. 제1 영역(ILS1) 및 제2 영역(ILS2)은 제1 소스 시드막(SS1)과 제2 소스 시드막(SS2) 사이의 소스 영역 내에 배치된다.
층간 소스막(ILS)의 제1 영역(ILS1)은 채널막들(CH)로부터 성장된다. 층간 소스막(ILS) 형성을 위해, 선택적 성장(selective growth) 방식을 이용할 수 있다. 구체적으로, 제1 영역(ILS1)은 채널막들(CH) 각각의 제2 부분(P2)으로부터 측부와 하부로 성장될 수 있다. 제1 영역(ILS1)의 형성을 위해, 선택적 다결정실리콘 성장(selective poly-Si growing, SPG) 방식이 적용될 수 있다.
층간 소스막(ILS)의 제2 영역(ILS2)은 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)을 성장 시드막으로 이용하여 형성될 수 있다. 구체적으로, 제2 영역(ILS2)은 제1 소스 시드막(SS1)의 상부 및 제2 소스 시드막(SS2)의 하부로부터 성장될 수 있다. 또한, 제2 영역(ILS2)은 슬릿(SI)을 통해 노출된 제2 소스 시드막(SS2)의 측부로부터 성장될 수 있다. 제2 영역(ILS2)은 선택적 다결정실리콘 성장 방식을 이용하여 형성될 수 있다.
채널막들(CH) 각각의 제1 부분(P1)의 외벽은 다층 패턴(ML)으로 둘러싸일 수 있다. 다층 패턴(ML)은 제1 부분(P1)의 외벽을 감싸는 터널 절연 패턴(TI), 터널 절연 패턴(TI)을 감싸는 데이터 저장 패턴(DS) 및 데이터 저장 패턴(DS)을 감싸는 블로킹 절연 패턴(BI)을 포함할 수 있다.
터널 절연 패턴(TI)은 터널 절연막의 부분이고, 데이터 저장 패턴(DS)은 데이터 저장막의 부분이며, 블로킹 절연 패턴(BI)은 블로킹 절연막의 부분이다. 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노닷 등을 포함할 수 있다. 터널 절연막은 터널링이 가능한 실리콘 산화막을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다.
채널막들(CH) 각각의 제2 부분(P2)외 외벽은 상술한 층간 소스막(ILS)의 제1 영역(ILS1)으로 둘러싸일 수 있다. 또한, 제1 영역(ILS1)은 제2 부분(P2)과 직접 접촉된다. 채널막들(CH) 각각은 다층 패턴(ML)보다 층간 소스막(ILS) 내부로 길게 연장될 수 있다.
다음으로, 더미 플러그(DPG)의 세부 구조를 층간 소스막(ILS)과 함께 상세히 설명한다.
더미 플러그(DPG)의 채널막(CH')은 적층 구조물(STA), 제2 소스 시드막(SS2) 및 층간 소스막(ILS)을 관통하여 제1 소스 시드막(SS1) 내부로 연장된 채널홀 내부에 배치된다.
채널막(CH')은 제1 내지 제3 부분(P1' 내지 P3')으로 구분될 수 있다. 제1 부분(P1')은 적층 구조물(STA) 및 제2 소스 시드막(SS2)을 관통한다. 제2 부분(P2')은 제1 소스 시드막(SS1)의 상부 일부를 관통한다. 제3 부분(P3')은 제1 부분(P1)과 제2 부분(P2) 사이에 배치된다. 제3 부분(P3')은 채널막(CH')으로부터 성장된 층간 소스막(ILS)의 제1 영역(ILS1)에 접촉된다.
채널막(CH')의 제1 부분(P1')의 외벽은 제1 다층 패턴(ML1')으로 둘러싸일 수 있다. 제1 다층 패턴(ML1')은 제1 부분(P1')의 외벽을 감싸는 제1 터널 절연 패턴(TI1'), 제1 터널 절연 패턴(TI1')을 감싸는 제1 데이터 저장 패턴(DS1'), 및 제1 데이터 저장 패턴(DS1')을 감싸는 제1 블로킹 절연 패턴(BI1')을 포함할 수 있다.
상술한 셀 플러그들의 채널막들(CH) 각각의 제1 부분(P1)의 외벽을 둘러싸는 다층 패턴(ML)과, 더미 플러그(DPG)의 채널막(CH')의 제1 부분(P1')의 외벽을 둘러싸는 제1 다층 패턴(ML1')은 서로 동일한 층에 형성될 수 있다.
채널막(CH')의 제2 부분(P2')의 외벽은 제2 다층 패턴(ML2')으로 둘러싸일 수 있다. 제2 다층 패턴(ML2')은 제2 부분(P2')의 외벽을 감싸는 제2 터널 절연 패턴(TI2'), 제2 터널 절연 패턴(TI2')을 감싸는 제2 데이터 저장 패턴(DS2'), 및 제2 데이터 저장 패턴(DS2')을 감싸는 제2 블로킹 절연 패턴(BI2')을 포함할 수 있다.
채널막(CH')의 제1 다층 패턴(ML1') 및 제2 다층 패턴(ML2')은 층간 소스막(ILS)에 의해 분리될 수 있다. 제1 터널 절연 패턴(TI1')과 제2 터널 절연 패턴(TI2')은 층간 소스막(ILS)을 통해 분리된 터널 절연막의 부분들이다. 제1 데이터 저장 패턴(DS1')과 제2 데이터 저장 패턴(DS2')은 층간 소스막(ILS)을 통해 분리된 데이터 저장막의 부분들이다. 제1 블로킹 절연 패턴(BI1')과 제2 블로킹 절연 패턴(BI2')은 층간 소스막(ILS)을 통해 분리된 블로킹 절연막의 부분들이다.
도 1을 참조하면, 제1 소스 시드막(SS1)과 제2 소스 시드막(SS2) 사이의 소스 영역에 폴리머들(PM)이 잔류할 수 있다.
폴리머들(PM)은 층간 소스막(ILS)이 배치되는 소스 영역을 개구하는 과정에서 생성될 수 있다. 예를 들어, 소스 영역을 개구하기 위하여 제1 소스 시드막(SS1)과 제2 소스 시드막(SS2) 사이에 배치될 수 있는 희생막을 식각하는 경우, 희생막과 식각물질의 반응에 의해 폴리머들(PM)이 생성될 수 있다.
폴리머들(PM)은 소스 영역 내부 공간의 구석진 곳에 잔류될 수 있다. 일례로, 폴리머들(PM)은 셀 플러그(CPG)의 측면과 제2 소스 시드막(SS2)의 하면이 교차하는 지점들에서 잔류될 수 있다. 또한, 폴리머들(PM)은 더미 플러그(DPG)의 측면과 제1 소스 시드막(SS1)의 상면이 교차하는 지점들, 그리고, 더미 플러그(DPG)의 측면과 제2 소스 시드막(SS2)의 하면이 교차하는 지점들에서 잔류될 수 있다. 이러한 지점들에서는 층간 소스막(ILS)의 성장을 위한 물질들이 슬릿들(SI)로부터 소스 영역 내부 공간으로 유입될 때 유체의 와류 현상이 발생될 수 있어서, 식각 잔류물들이 쌓이기 쉽다.
폴리머들(PM)은 소스 영역 내 층간 소스막(ILS)의 성장을 방해할 수 있다.
소스 영역 개구시 생성된 폴리머들(PM)은 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)으로부터 층간 소스막(ILS)을 성장시키는 과정에서 그 크기가 더욱 커질 수 있다. 식각 잔류물과 층간 소스막의 성장을 위한 물질들이 반응할 수 있기 때문이다. 따라서, 소스 영역 내 층간 소스막(ILS)의 성장이 더욱 방해될 수 있다.
이러한 폴리머들(PM)은 소스 영역 내에 보이드들(V)이 형성되는 것을 초래할 수 있다. 보이드들(V)은 폴리머들(PM)과 층간 소스막(ILS)의 제1 영역(ILS1) 사이에 형성될 수 있다.
이 위치에 형성된 보이드들(V)은 층간 소스막(ILS)과 채널막들(CH, CH')이 서로 연결되는 것을 차단할 우려가 있다. 따라서, 채널막과 소스막 사이에 원치 않는 단선이 발생할 수 있다.
본 발명의 일 실시예에 따른 셀 플러그들(CPG)은 그 하단이 제1 소스 시드막(SS1)과 제2 소스 시드막(SS2) 사이, 즉 층간 소스막 내부에 위치함으로써, 제1 소스 시드막(SS1)과 제2 소스 시드막(SS2) 사이의 소스 영역 내부에 층간 소스막의 성장을 위한 물질들의 이동 경로를 확보한다. 즉, 상술한 폴리머들(PM)이 소스 영역 내에 발생하더라도 셀 플러그들(CPG)의 하단 아래로 층간 소스막(ILS)이 성장할 수 있는 공간이 확보될 수 있다.
이에 따라, 상술한 폴리머들(PM)에 의해 야기된 보이드들(V)이 발생하더라도 채널막들(CH) 각각의 제2 부분(P2)의 하부로부터 성장된 층간 소스막의 제1 영역(ILS1) 및 층간 소스막의 제2 영역(ILS2)을 통하여 채널막과 소스막간 연결이 유지될 수 있다.
더미 플러그(DPG)는 그 하단이 제1 소스 시드막(SS1) 내부에 위치함에 따라, 상술한 폴리머들(PM)에 의해 발생된 보이드들(V)에 의해 도 1에 도시된 바와 같이, 층간 소스막의 제2 영역(ILS2)과 채널막(CH') 사이의 연결이 완전히 차단될 수 있다.
더미 플러그(DPG)는 메모리 셀로서 기능하지 않으므로, 상기 차단으로 인하여 반도체 메모리 소자의 동작에 미치는 영향은 없다.
더미 플러그(DPG)는 그 하단이 제1 소스 시드막(SS1) 내부에 위치함으로써, 소스 영역 개구시, 적층 구조물(STA), 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)을 지지하는 역할을 할 수 있다.
상술한 본 발명의 실시예에 따르면, 도전 패턴들(CP) 중 셀렉트 라인과 셀 플러그들(CPG) 각각의 채널막(CH)의 교차부에 셀렉트 트랜지스터가 형성되고, 도전 패턴들(CP) 중 워드 라인과 채널막(CH)의 교차부에 메모리 셀이 형성된다. 도전 패턴들(CP) 중 최상층 도전 패턴과 최하층 도전 패턴은 각각 상부 셀렉트 라인 및 하부 셀렉트 라인으로 이용될 수 있다. 도전 패턴들(CP) 중 최상층 도전 패턴과 최하층 도전 패턴 사이에 배치된 패턴들은 워드 라인들로 이용될 수 있다. 이러한 구조에 따르면, 셀 플러그들(CPG)의 채널막들(CH) 각각은 상부 셀렉트 라인에 연결된 상부 셀렉트 트랜지스터와, 하부 셀렉트 라인에 연결된 하부 셀렉트 트랜지스터와, 워드 라인들에 연결된 메모리 셀들을 직렬로 연결할 수 있다. 메모리 스트링은 직렬로 연결된 상부 셀렉트 트랜지스터, 메모리 셀들, 및 하부 셀렉트 트랜지스터를 포함한다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 2a 내지 도 2k는 도 1에 도시된 반도체 장치 제조방법을 설명하기 위한 단면도들이다.
먼저, 도 2a를 참조하면, 하부 구조를 포함하는 기판(미도시) 상에 예비 소스 적층 구조물(PS)을 형성할 수 있다. 도면에 도시되지는 않았으나, 하부 구조는 반도체 장치의 메모리 스트링을 구동하기 위한 회로를 구성하는 구동 트랜지스터들, 및 구동 트랜지스터들에 연결된 라우팅 배선 및 콘택 플러그들을 포함할 수 있다.
예비 소스 적층 구조물(PS)은 제1 소스 시드막(111), 희생막(115) 및 제2 소스 시드막(119)을 순차로 적층하여 형성될 수 있다. 제1 소스 시드막(111) 및 제2 소스 시드막(119)은 후속에서 층간 소스막의 성장 시드층으로 이용될 수 있으며, 서로 동일한 물질로 형성될 수 있다. 제1 소스 시드막(111) 및 제2 소스 시드막(119)은 후속에서 층간 소스막에 불순물을 공급할 수 있는 물질로 형성될 수 있다. 희생막(115)은 후속 공정에서 선택적으로 제거가능한 물질로 형성될 수 있다.
보다 구체적으로, 희생막(115)은 제1 소스 시드막(111) 및 제2 소스 시드막(119)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 제1 소스 시드막(111) 및 제2 소스 시드막(119)은 층간 소스막의 성장 시드층 역할을 할 수 있으며, 층간 소스막으로 불순물을 공급할 수 있는 도프트 실리콘막으로 형성될 수 있다. 도프트 실리콘막은 n타입 또는 p타입 불순물을 포함할 수 있다. 불순물은 제1 소스 시드막(111) 및 제2 소스 시드막(119) 각각을 증착한 후 임플란트 공정을 통해 추가될 수 있다. 희생막(115)은 언도프트 폴리 실리콘막으로 형성될 수 있다.
예비 소스 적층 구조물(PS)은 제1 및 제2 보호막들(113, 117)을 더 포함할 수 있다. 희생막(115)이 제1 보호막(113) 및 제2 보호막(117) 사이에 개재될 수 있도록, 제1 보호막(113)은 희생막(115)을 형성하기 전 증착되고, 제2 보호막(117)은 희생막(115)을 형성한 후 증착된다. 제1 보호막(113)은 희생막(115)과 제1 소스 시드막(111) 사이에 배치되고, 제2 보호막(117)은 희생막(115)과 제2 소스 시드막(119) 사이에 배치된다. 제1 보호막(113) 및 제2 보호막(117)은 제1 소스 시드막(111), 희생막(115) 및 제2 소스 시드막(119)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 또한, 제1 보호막(113) 및 제2 보호막(117)은 후속에서 형성될 다층막에 대한 식각 선택비를 고려하여 형성될 수 있다.
제1 보호막(113) 및 제2 보호막(117)은 다중막으로 형성될 수 있다. 구체적으로, 질화막/산화막/질화막의 다중막 또는 산화막/질화막/산화막/질화막의 다중막 구조로 형성될 수 있다.
상술한 물질들을 포함하는 다중의 제1 보호막(113) 및 제2 보호막(117)은 후속에서 채널막을 노출시키기 위해 블로킹 절연막, 데이터 저장막 및 터널 절연막을 식각하는 공정을 진행하는 동안, 보호막 역할을 할 수 있다.
도 2a에 도시된 바와 같이, 제2 소스 시드막(119) 상에 제1 물질막들(121) 및 제2 물질막들(123)을 교대로 적층한다.
제2 물질막들(123)은 제1 물질막들(121)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(121)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(123)은 도전 패턴용 도전물로 형성될 수 있다.
또는 제1 물질막들(121)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(123)은 희생막으로서 이용되며 제1 물질막들(121)과 다른 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(121)은 실리콘 산화막으로 형성되고, 제2 물질막들(123)은 실리콘 질화막으로 형성될 수 있다.
또는 제1 물질막들(121)은 희생막으로서 이용되며 제2 물질막들(123)과 다른 식각 선택비를 갖는 희생용 도전물로 형성되고, 제2 물질막들(123)은 도전 패턴용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(121)은 언도프트 폴리 실리콘막으로 형성되고, 제2 물질막들(123)은 도프트 폴리 실리콘막으로 형성될 수 있다.
다음으로, 도 2b를 참조하면, 제1 및 제2 물질막들(121, 123)과 예비 소스 적층 구조물(PS)의 적어도 일부를 관통하는 채널홀들(H1, H2)을 형성한다. 채널홀들(H1, H2)은 제1 채널홀들(H1) 및 제2 채널홀(H2)을 포함한다.
제1 채널홀들(H1)은 내부에 메모리 셀 형성을 위한 채널막과 메모리막이 채워지는 홀들이다. 즉, 제1 채널홀들(H1)은 셀 플러그들(CPG)의 형성을 위한 홀들이다. 제2 채널홀(H2)은 내부에 상기 제1 채널홀들(H1)에 채워지는 물질들과 동일한 물질들이 채워지지만 더미 구조물 형성을 위한 홀들이다. 즉, 제2 채널홀(H2)은 더미 플러그(DPG)의 형성을 위한 홀들이다.
상술한 바와 같이, 셀 플러그들(CPG) 각각 보다 더미 플러그(DPG)가 더 큰 치수를 가질 수 있으므로, 제1 채널홀들(H1) 각각 보다 제2 채널홀(H2)이 더 큰 치수를 가질 수 있다. 제2 채널홀(H2)이 제1 채널홀들(H1)보다 더 큰 치수를 가질 수 있도록, 채널홀들(H1, H2) 형성을 위한 식각 공정이 제어될 수 있다.
제1 채널홀들(H1)은 예비 소스 적층 구조물(PS)의 제2 소스 시드막(119) 및 제2 보호막(117)을 완전히 관통하도록 연장될 수 있다. 그리고, 제1 채널홀들(H1)은 예비 소스 적층 구조물(PS)의 희생막(115)의 일부를 관통하도록 연장될 수 있다.
제2 채널홀(H2)은 예비 소스 적층 구조물(PS)의 제2 소스 시드막(119), 제2 보호막(117), 희생막(115) 및 제1 보호막(113)을 완전히 관통하도록 연장될 수 있다. 그리고, 제2 채널홀(H2)은 예비 소스 적층 구조물(PS)의 제1 소스 시드막(111)의 일부를 관통하도록 연장될 수 있다.
이와 같이, 제1 채널홀들(H1)과 제2 채널홀(H2)은 서로 다른 길이로 연장 형성된다. 즉, 제2 채널홀(H2)이 제1 채널홀들(H1)보다 제1 소스 시드막(111) 쪽으로 더욱 연장한다.
이어서, 제1 채널홀들(H1) 각각의 내부에 다층막(ML)으로 둘러싸인 제1 채널막(CH)을 형성한다.
다층막(ML)은 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)을 순차로 적층하여 형성될 수 있다. 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)은 제1 채널홀들(H1) 각각의 표면 상에 형성될 수 있다. 제1 채널막(CH)은 터널 절연막(TI) 상에 형성될 수 있다.
제1 채널막(CH)은 제1 채널홀들(H1) 각각의 내부를 완전히 채우도록 형성되거나, 제1 채널홀들(H) 각각의 중심영역을 개구하도록 형성될 수 있다. 제1 채널막(CH)에 의해 제1 채널홀들(H) 각각의 중심 영역이 개구된 경우, 제1 채널홀들(H) 각각의 중심 영역을 코어 절연막(CO)으로 채울 수 있다. 코어 절연막(CO)은 제1 채널홀들(H1) 각각 보다 낮게 형성될 수 있다. 이 경우, 코어 절연막(CO) 상에 캡핑막(CA)을 더 형성하여 제1 채널홀들(H1) 각각의 상단을 채울 수 있다.
제1 채널홀들(H1)을 상술한 물질막들로 채우는 동안 제2 채널홀(H2)에도 상술한 물질막들이 채워진다.
즉, 제2 채널홀(H2) 내부에 다층막(ML')으로 둘러싸인 제2 채널막(CH')이 형성되며, 다층막(ML')은 블로킹 절연막(BI'), 데이터 저장막(DS') 및 터널 절연막(TI')을 순차로 적층하여 형성될 수 있다. 블로킹 절연막(BI'), 데이터 저장막(DS') 및 터널 절연막(TI')은 제2 채널홀(H2)의 표면 상에 형성될 수 있다. 제2 채널막(CH')은 터널 절연막(TI') 상에 형성될 수 있다.
또한, 제2 채널막(CH')은 제2 채널홀(H2)의 내부를 완전히 채우도록 형성되거나, 중심영역을 개구하도록 형성될 수 있다. 중심영역이 개구된 경우, 제2 채널홀(H2)의 중심 영역을 코어 절연막(CO')으로 채울 수 있고, 코어 절연막(CO')이 제2 채널홀(H2)보다 낮게 형성된 경우, 캡핑막(CA')을 더 형성하여 제2 채널홀(H2)의 상단을 채울 수 있다.
제2 채널홀(H2)이 제1 채널홀들(H1)보다 더 큰 치수를 가지므로, 이들 내부에 형성되는 제2 채널막(CH')은 제1 채널막들(CH)보다 더 큰 치수를 갖는다.
제2 채널막(CH')은 제1 채널막들(CH)보다 제1 소스 시드막(111)쪽으로 더욱 길게 연장할 수 있다.
계속하여, 도 2c를 참조하면, 제1 및 제2 물질막들(121, 123)을 식각하여 이들을 관통하는 슬릿들(SI)을 형성한다.
제1 물질막들(121)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(123)이 희생용 절연물로 형성된 경우, 도프트 실리콘등과 같은 도전물로 형성된 제2 소스 시드막(119)과 절연물로 형성된 제1 및 제2 물질막들(121, 123) 간의 식각 선택비 차이를 이용할 수 있다. 보다 구체적으로, 절연물로 형성된 제1 및 제2 물질막들(121, 123)의 식각 공정 진행 시, 도전물로 형성된 제2 소스 시드막(119)을 식각 정지막으로 이용할 수 있다.
이하에서는 설명의 편의를 위해, 제1 물질막들(121)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(123)이 희생용 절연물로 형성된 경우를 가정한다.
먼저, 도 2d를 참조하면, 슬릿들(SI)을 통해 제2 물질막들(123)을 선택적으로 제거하여 도전 패턴 영역들(CPA)을 개구한다. 이때, 채널막들(CH, CH')은 예비 소스 적층 구조물(PS)에 의해 지지되므로 그 구조를 안정적으로 유지할 수 있다.
그리고, 도 2e를 참조하면, 슬릿들(SI)을 통해 도전 패턴 영역들(CPA) 각각을 제3 물질막으로 채울 수 있다. 제3 물질막은 도전물일 수 있다. 이로써, 도전 패턴 영역들(CPA) 내부에 도전 패턴들(CP)이 형성된다. 도전 패턴들(CP)은 텅스텐 등을 포함할 수 있다.
계속하여, 도 2f를 참조하면, 슬릿들(SI)을 통해 노출된 제2 소스 시드막(119)을 식각하여 제2 소스 시드막(119)을 관통하는 제1 소스 관통홀(SH1)을 형성한다. 제2 소스 시드막(119)을 관통하는 제1 소스 관통홀(SH1)에 의해 제2 보호막(117)이 노출된다. 이 때, 제2 소스 시드막(119)과 제2 보호막(117)의 식각 선택비 차이를 이용하여 제2 보호막(117)을 식각 정지막으로 이용할 수 있다.
이후, 측벽 절연막(131)을 슬릿들(SI)의 측벽들 상에 형성할 수 있다. 측벽 절연막(131)은 질화막의 단일층으로 형성되거나, 질화막 및 산화막을 포함하는 다중막 구조로 형성될 수 있다.
측벽 절연막은 희생막(115)을 제거하는 후속 공정을 진행하는 동안, 도전 패턴들(CP) 및 제2 소스 시드막(119)을 보호할 수 있다. 측벽 절연막(131)은 제1 보호막(113) 또는 제2 보호막(117)과 동일한 물질막들로 형성될 수 있다. 예를 들어, 측벽 절연막(131)은 질화막/산화막/질화막의 다중층 또는 산화막/질화막/산화막/질화막의 다중층 구조로 형성될 수 있다.
계속하여, 도 2g를 참조하면, 제1 소스 관통홀(SH1)을 통해 노출된 제2 보호막(117)을 식각하는 단계 및 희생막(115)을 식각하는 단계를 순차로 실시하여 제2 소스 관통홀(SH2)을 형성한다. 제2 보호막(117) 및 희생막(115)을 관통하는 제2 소스 관통홀(SH2)에 의해 제1 보호막(113)이 노출된다. 희생막(115)을 식각하는 단계에서 희생막(115)과 제1 보호막(113)의 식각 선택비 차이를 이용하여 제1 보호막(113)을 식각 정지막으로 이용할 수 있다.
다음으로, 도 2h를 참조하면, 제1 및 제2 소스 관통홀(SH1 및 SH2)을 통해 노출된 희생막(115)을 제거하여 제1 보호막(113) 및 제2 보호막(117) 사이에 제1 개구부(OP1)를 형성한다. 희생막(115)을 제거하는 과정에서 희생막(115)과 제1 및 제2 보호막들(113 및 117) 사이의 식각 선택비 차이를 이용하여 제1 및 제2 보호막들(113 및 117)을 식각 정지막으로 이용할 수 있다.
희생막(115)을 제거하여 형성된 제1 개구부(OP1)를 통해 다층막들(ML, ML') 각각의 일부가 노출될 수 있다.
앞서 도 1에 관한 설명에서 상술한 바와 같이, 희생막(115)을 제거하는 과정에서 폴리머들(PM1)이 생성될 수 있다. 도 2h를 참조하면, 폴리머들(PM1)은 제1 채널홀들(H1)에 형성된 블로킹 절연막들(BI)의 측면과 제2 보호막(117)의 하면이 교차하는 지점들에서 잔류될 수 있다. 또한, 폴리머들(PM1)은 제2 채널홀(H2)에 형성된 블로킹 절연막(BI')의 측면과 제1 보호막(113)의 상면이 교차하는 지점들, 그리고, 블로킹 절연막(BI')의 측면과 제2 보호막(117)의 하면이 교차하는 지점들에서 잔류될 수 있다.
생성된 폴리머들(MP1)은 후술하는 바와 같이, 층간 소스막을 성장시키는 과정에서 그 크기가 더욱 커져 제1 개구부(OP1), 제2 개구부(OP2) 및 제3 개구부(OP3)를 포함하는 소스 영역(OPS) 내 층간 소스막의 성장을 방해할 수 있다.
계속하여, 도 2i를 참조하면, 제1 개구부(OP1)를 통해 노출된 다층막들(ML, ML')의 일부를 식각하여 채널막들(CH, CH') 각각을 노출하는 제2 개구부(OP2)를 제1 보호막(113) 및 제2 보호막(117) 사이에서 개구한다. 제2 개구부(OP2)는 앞서 설명한 제1 개구부(OP1)와 후술할 제3 개구부(OP3)와 함께 소스 영역(OPS)을 형성할 수 있다.
도 2i에 도시된 바와 같이, 제2 채널막(CH')은 제1 채널막들(CH)보다 제1 소스 시드막(111)쪽으로 더욱 길게 연장되므로, 제2 채널막(CH')은 아래쪽 옆구리 부분이 노출된다. 반면 제1 채널막들(CH) 각각은 그 바닥면을 포함하는 하단이 노출된다.
보다 상세하게, 제2 개구부(OP2) 형성 과정을 살펴보면, 제2 개구부(OP2)를 형성하기 위한 식각 공정 동안, 제2 채널홀(H2)에 형성된 블로킹 절연막(BI')이 식각되어 제1 및 제2 블로킹 절연 패턴들(BI1' 및 BI'2)로 분리될 수 있다. 그리고, 제1 채널홀들(H1)에 각각 형성된 블로킹 절연막(BI)의 하단이 식각된다. 이로써, 데이터 저장막들(DS, DS')이 노출될 수 있다. 이때, 제1 보호막(113) 및 제2 보호막(117)은 도 2a에서 상술한 물질들을 포함하는 다중막 구조로 형성되어, 블로킹 절연막들(BI, BI')이 식각되는 동안 제거되지 않고 잔류하여 보호막 역할을 할 수 있다. 다중막 구조는 블로킹 절연막들(BI, BI')에 대한 식각 선택비가 높은 물질의 막을 포함할 수 있다.
그리고, 제2 개구부(OP2)를 형성하기 위한 식각 공정 동안, 제2 채널홀(H2)에 형성된 데이터 저장막(DS')이 식각되어 제1 및 제2 데이터 저장 패턴들(DS1' 및 DS2')로 분리될 수 있다. 그리고, 제1 채널홀들(H1)에 각각 형성된 데이터 저장막(DS)의 하단이 식각된다. 이로써, 터널 절연막들(TI, TI')이 노출될 수 있다. 이때, 제1 보호막(113) 및 제2 보호막(117)은 데이터 저장막들(DS, DS')에 대한 식각 선택비가 높은 물질의 막을 포함하는 다중막 구조로 형성되어, 데이터 저장막들(DS, DS')이 식각되는 동안 제거되지 않고 잔류하여 보호막 역할을 할 수 있다.
그리고, 제2 개구부(OP2)를 형성하기 위한 식각 공정 동안, 제2 채널홀(H2)에 형성된 터널 절연막(TI')이 식각되어 제1 및 제2 터널 절연 패턴들(TI1' 및 TI2')로 분리될 수 있다. 그리고, 제1 채널홀들(H1)에 각각 형성된 터널 절연막(DS)의 하단이 식각된다. 이로써, 제2 채널막(CH')의 아래쪽 옆구리 부분이 노출될 수 있고, 제1 채널막들(CH) 각각의 하단이 노출될 수 있다. 이때, 제1 보호막(113) 및 제2 보호막(117)은 터널 절연막들(TI, TI')에 대한 식각 선택비가 높은 물질의 막을 포함하는 다중막 구조로 형성되어, 터널 절연막들(TI, TI')이 식각되는 동안 제거되지 않고 잔류하여 보호막 역할을 할 수 있다.
상술한 제2 개구부(OP2)를 형성하는 동안, 제1 보호막(113) 및 제2 보호막(117)은 완전히 제거되지 않고 잔류한다. 또한, 측벽 절연막(131)은 제1 보호막(113) 또는 제2 보호막(117)과 동일한 다중막 구조로 형성되므로, 제2 개구부(OP2)를 형성하는 동안, 완전히 제거되지 않고 잔류한다.
다음으로, 도 2j를 참조하면, 제1 개구부(OP1)를 통해 노출된 제1 보호막(113) 및 제2 보호막(117)을 제거한다. 이 때, 측벽 절연막(131)이 제거된다. 이로써, 제1 소스 시드막(111)과 제2 소스 시드막(119) 사이에 제3 개구부(OP3)가 형성된다.
상술한 제1 개구부(OP1)와 함께 제3 개구부(OP3)는 제1 및 제2 소스 시드막들(111 및 119)을 노출시킨다. 또한, 측벽 절연막(131)이 제거됨에 따라, 슬릿들(SI)을 통해 제2 소스 시드막(119)의 측벽이 노출된다.
제1 보호막(113)과 제2 보호막(117)을 제거하는 과정에서 제1 및 제2 보호막들(113 및 117)과 제1 및 제2 소스 시드막들(111 및 119) 사이의 식각 선택비 차이를 이용하여 제1 및 제2 소스 시드막들(111 및 119)을 식각 정지막으로 이용할 수 있다.
계속하여, 도 2k를 참조하면, 제1 및 제2 개구부들(OP1 및 OP2)을 통해 노출된 채널막들(CH, CH')로부터 층간 소스막의 제1 영역(153A)을 성장시킨다. 선택적 성장 방식을 통하여 성장될 수 있다.
또한, 제1 및 제3 개구부들(OP1 및 OP3)을 통해 노출된 제1 및 제2 소스 시드막(111 및 119)들로부터 층간 소스막의 제2 영역(153B)을 성장시킨다. 선택적 성장 방식을 통하여 성장될 수 있다.
이때, 도 2h에서 상술한 폴리머들(PM1)은 층간 소스막의 성장을 위한 물질들과 반응하여 그 크기가 더욱 커질 수 있다. 도 2k에 도시된 바와 같이, 크기가 커진 폴리머들(PM2)은 다층막들(ML, ML')이 제거된 제2 개구부(OP2)로 침범할 수 있고, 제1 및 제2 보호막들(113 및 117)이 제거된 제3 개구부(OP3)로도 침범할 수 있으며, 희생막(115)이 제거된 제1 개구부(OP1)로도 침범할 수 있다.
따라서, 폴리머들(PM2)은 층간 소스막의 성장을 위한 물질들이 채널막들(CH, CH')으로 유입되는 것을 차단할 수 있고, 이로써, 채널막들(CH, CH')으로부터 층간 소스막의 제1 영역(153A)이 더 이상 성장될 수 없게 한다.
따라서, 폴리머들(PM2)과 층간 소스막의 제1 영역(153A) 사이에 보이드들(V)이 형성될 수 있다. 이 위치에 형성된 보이드들(V)은 층간 소스막과 채널막들(CH, CH')이 서로 연결되는 것을 차단할 수 있고, 이는 채널막과 소스막 사이에 원치 않는 단선을 발생시킬 수 있다.
이때, 본 발명의 실시예에 따른 채널막들(CH) 각각은 그 하단이 제1 소스 시드막(111)과 제2 소스 시드막(119) 사이, 즉 층간 소스막 내부에 위치함으로써, 제1 소스 시드막(111)과 제2 소스 시드막(119) 사이의 소스 영역(OPS) 내부에 층간 소스막의 성장을 위한 물질들의 이동 경로를 확보할 수 있다. 상술한 폴리머들(PM2)이 소스 영역(OPS) 내에 발생하더라도 채널막들(CH) 각각의 하단 아래로 층간 소스막이 성장할 수 있는 공간이 확보될 수 있다.
이에 따라, 보이드들(V)이 발생하더라도, 채널막들(CH) 각각의 하단으로부터 성장된 층간 소스막의 제1 영역(ILS1)과, 제1 및 제2 소스 시드막(111 및 119)로부터 성장된 층간 소스막의 제2 영역(ILS2)을 통하여, 채널막(CH)과 층간 소스막은 서로 연결될 수 있다.
한편, 본 발명의 실시예에 따른 채널막(CH')은 그 하단이 제1 소스 시드막(111)의 일부를 관통하도록 길게 연장됨에 따라, 상술한 바와 같은 층간 소스막 성장을 위한 공간을 확보할 수는 없다. 이에, 채널막(CH')은 층간 소스막과 서로 연결될 수 없어 메모리 셀로서 기능하지 않을 수 있다. 그러나, 채널막(CH')은 그 하단이 제1 소스 시드막(111)의 일부를 관통하도록 길게 연장되어 있으므로, 제1 소스 시드막(111) 및 제2 소스 시드막(119)을 지지하는 역할을 할 수 있다. 이는 상술한 채널막들(CH) 구조 형성을 지원한다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 제1 소스 시드막과 제2 소스 시드막 사이의 소스 영역 내에 서로 다른 길이로 형성된 셀 플러그와 더미 플러그를 포함할 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 4는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 4를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
SL : 다층 소스막 SS1, SS2 : 소스 시드막
ILS : 층간 소스막 STA : 적층 구조물
ILD : 층간 절연막 CP : 도전 패턴
SI : 슬릿 CPG : 셀 플러그
DPG : 더미 플러그 ML, ML' : 다층 패턴
BI, BI' : 블로킹 절연 패턴 DS, DS' : 데이터 저장 패턴
TI, TI' : 터널 절연 패턴 CA, CA' : 캡핑 절연막
CO, CO' : 코어 절연막 CH, CH' : 채널막
H1, H2 : 채널홀 SH1, SH2 : 소스 관통홀
CPA : 도전 패턴 영역 PM : 폴리머
OPS : 소스 영역 OP1, OP2, OP3 : 개구부들

Claims (13)

  1. 제1 소스 시드막;
    소스 영역을 사이에 두고 상기 제1 소스 시드막으로부터 이격되어 상기 제1 소스 시드막 상에 배치된 제2 소스 시드막;
    상기 제2 소스 시드막을 관통하여 상기 소스 영역 내부로 연장되고, 상기 제1 소스 시드막으로부터 이격되어 배치된 셀 플러그들; 및
    상기 소스 영역을 채우는 층간 소스막;을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제2 소스 시드막을 관통하여 상기 소스 영역을 지나 상기 제1 소스 시드막 내부로 연장된 하나 이상의 더미 플러그;를 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 더미 플러그는 상기 셀 플러그들보다 상기 제1 소스 시드막 쪽으로 더 연장되어 상기 제1 소스 시드막의 상부 일부를 관통하는 반도체 장치.
  4. 제2항에 있어서,
    상기 셀 플러그들 각각은,
    상기 제2 소스 시드막을 관통하여 상기 소스 영역 내부로 연장된 제1 채널막; 및
    상기 제2 소스 시드막을 관통하는 상기 제1 채널막의 일부분의 외벽을 감싸는 다층 패턴;을 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 더미 플러그는,
    상기 제2 소스 시드막을 관통하여 상기 소스 영역을 지나 상기 제1 소스 시드막 내부로 연장된 제2 채널막;
    상기 제2 소스 시드막을 관통하는 상기 제2 채널막의 제1 부분의 외벽을 감싸는 제1 다층 패턴; 및
    상기 제1 소스 시드막의 상부 일부를 관통하는 상기 제2 채널막의 제2 부분의 외벽을 감싸는 제2 다층 패턴;을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 다층 패턴과 상기 제2 다층 패턴은 상기 층간 소스막에 의해 분리되는 반도체 장치.
  7. 제5항에 있어서,
    상기 다층 패턴과 상기 제1 다층 패턴은 동일한 층에 형성되는 반도체 장치.
  8. 제5항에 있어서,
    상기 다층 패턴과 상기 제1 및 제2 다층 패턴들은 동일한 물질로 형성되는 반도체 장치.
  9. 제4항에 있어서,
    상기 다층 패턴은,
    상기 채널막들 각각의 외벽을 감싸는 터널 절연막, 상기 터널 절연막을 감싸는 데이터 저장막 및 상기 데이터 저장막을 감싸는 블로킹 절연막을 포함하는 반도체 장치.
  10. 제2항에 있어서,
    상기 제2 소스 시드막 상에 교대로 적층된 층간 절연막들 및 도전 패턴들을 더 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 셀 플러그들 및 상기 더미 플러그는 상기 층간 절연막들 및 상기 도전 패턴들을 관통하도록 연장된 반도체 장치.
  12. 순차로 적층된 제1 소스 시드막, 희생막, 및 제2 소스 시드막을 포함하는 예비 소스 적층구조를 형성하는 단계;
    상기 제2 소스 시드막을 관통하여 상기 희생막 내부로 연장되고, 각각이 다층막으로 둘러싸인 제1 채널막들을 형성하는 단계;
    상기 제1 채널막들의 바닥면을 노출하는 소스 영역이 상기 제1 소스 시드막과 상기 제2 소스 시드막 사이에서 개구되도록 상기 소스 관통홀을 통해 상기 희생막 및 상기 다층막을 제거하는 단계; 및
    상기 소스 영역을 통해 노출된 상기 제1 채널막들, 상기 제1 소스 시드막 및 상기 제2 소스 시드막으로부터 층간 소스막을 성장시키는 단계;를 포함하는 반도체 장치의 제조방법.
  13. 제12항에 있어서,
    상기 제2 소스 시드막 및 상기 희생막을 관통하여 상기 제1 소스 시드막 내부로 연장되고, 상기 다층막으로 둘러싸인 하나 이상의 제2 채널막을 형성하는 단계;를 더 포함하는 반도체 장치의 제조방법.
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