CN109496361B - 具有z字形狭缝结构的三维存储器件及其形成方法 - Google Patents

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Abstract

公开了具有Z字形狭缝结构的3D存储器件及其形成方法的实施例。在示例中，一种3D存储器件包括衬底、包括衬底上方的交错的导电层和电介质层的存储堆叠层、各自竖直延伸穿过存储堆叠层的存储器串的阵列、以及将存储器串的阵列横向划分为多个存储区域的多个狭缝结构。多个狭缝结构中的每一个竖直延伸穿过存储堆叠层并且在平面图中以第一Z字形图案横向延伸。

Description

具有Z字形狭缝结构的三维存储器件及其形成方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本昂贵。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的***器件。
发明内容
在本文中公开了具有Z字形狭缝结构的3D存储器件及其形成方法的实施例。
在一个示例中，一种3D存储器件包括衬底、包括衬底上方的交错的导电层和电介质层的存储堆叠层，各自竖直延伸穿过存储堆叠层的存储器串的阵列以及将存储器串的阵列横向划分为多个存储区域的多个狭缝结构。多个狭缝结构中的每一个竖直延伸穿过存储堆叠层并且在平面图中以第一Z字形图案横向延伸。
在另一个示例中，公开了一种用于形成3D存储器件的方法。在衬底上方形成包括交错的牺牲层和电介质层的电介质堆叠层。穿过电介质堆叠层形成多个沟道孔和多个接触孔。多个接触孔在平面图中以Z字形图案形成。在每个沟道孔中形成沟道结构。凭借通过接触孔用导电层替换电介质堆叠层中的牺牲层，形成包括交错的导电层和电介质层的存储堆叠层。形成邻接每个接触孔的侧壁的多个凹陷，从而使接触孔横向连接以形成狭缝开口。沿狭缝开口的侧壁形成间隔物，以使存储堆叠层的导电层电隔离。
在又一个示例中，公开了一种用于形成3D存储器件的方法。在衬底上方交替地沉积交错的牺牲层和电介质层。蚀刻穿过交错的牺牲层和电介质层，以在平面图中以Z字形图案形成多个沟道孔和多个接触孔。使接触孔的上部横向连接。在每个接触孔中沉积密封层。在每个沟道孔中沉积沟道结构之后，在每个接触孔中蚀刻掉密封层。通过接触孔用多个导电层替换牺牲层。蚀刻导电层的邻接每个接触孔的侧壁的部分，从而使接触孔的下部横向连接。沿每个接触孔的侧壁沉积间隔物。
附图说明
并入本文中并形成说明书的一部分的附图示出了本公开的实施例，并且与文字描述一起进一步用于解释本公开的原理并且使相关领域的技术人员能够实现和利用本公开。
图1示出了示例性3D存储器件的平面图。
图2A-2B示出了根据本公开的一些实施例的示例性3D存储器件中的Z字形图案中的接触孔和沟道孔的方案。
图3示出了根据本公开的一些实施例的示例性3D存储器件的横截面。
图4A-4B示出了根据本公开的一些实施例的具有Z字形狭缝结构的示例性3D存储器件的平面图。
图5A-5L示出了根据本公开的一些实施例的用于形成3D存储器件的示例性制造过程。
图6A示出了根据本公开的一些实施例的在栅极替换之后的示例性3D存储器件的平面图。
图6B示出了根据本公开的一些实施例的在狭缝结构形成之后的示例性3D存储器件的平面图。
图7示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法的流程图。
图8示出了根据本公开的一些实施例的用于形成3D存储器件的另一示例性方法的流程图。
将参考附图来说明本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员而言显而易见的是，本公开还可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如在本文中所使用的术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“某一”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解的是，本公开中的“在...上”、“在...上方”和“在...之上”的含义应以最宽泛的方式来解释，从而“在......上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在......上方”或“在......之上”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文中使用诸如“在...之下”、“在...下方”、“下”、“在...上方”、“上”等的空间相对术语来描述如附图所示的一个元件或特征与另一个(另一些)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文中使用的空间相关描述词。
如在本文中所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如在本文中所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
如在本文中所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如在本文中所使用的，术语“约”表示可以基于与所涉及的半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如在本文中所使用的，术语“3D存储器件”是指在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND串)从而存储器串相对于衬底在竖直方向上延伸的半导体器件。如在本文中所使用的，术语“竖直/竖直地”表示标称垂直于衬底的横向表面。
在诸如3D NAND存储器件的一些3D存储器件中，一些具有相对较大尺寸的结构(例如栅缝隙(GLS)和顶部选择栅(TSG)切口)沿相同方向延伸，这可能导致晶圆平面度沿不同方向的不平衡变化(例如，晶圆弯曲和翘曲)。随着存储堆叠层层级的增加，不平衡晶圆平面度变化的问题变得更加严重。此外，由于现有3D NAND存储器件中的GLS和TSG切口在平面图中都具有平行直线的图案，因此在栅极替换工艺期间沉积栅极线材料(例如，钨)的距离相对较长，这使得制造过程更具挑战性。
例如，图1示出了示例性3D存储器件100的平面图。3D存储器件100包括NAND存储器串102的阵列和多个平行GLS 104，其将NAND存储器串102的阵列分成不同的存储区域(例如，存储块)。3D存储器件100还包括多个平行TSG切口106，其将不同区域中的NAND存储器串102的TSG之间的电连接分隔开。如图1所示，每个GLS 104和TSG切口106在平面图中(平行于晶圆平面)以直线图案沿字线方向横向延伸。注意，x和y轴包括在图1中以示出晶圆平面中的两个正交方向。x方向是字线方向，y方向是位线方向。3D存储器件100还包括“H”切口108，其将每个存储块横向分离成多个指存储区。
GLS 104和TSG切口106的蚀刻可导致在x方向上的大量平行沟槽，这可导致x方向上的晶圆弯曲和/或翘曲的显著变化，但是不在y方向上。此外，在栅极替换工艺期间，用于形成NAND存储器串102的栅极线的导电材料需要在每个GLS 104与相邻的TSG切口106之间行进相对较长的距离，这可能对高质量沉积提出挑战。
根据本公开的各种实施例提供了适于组合沟道孔和狭缝开口蚀刻的改进的狭缝结构方案。狭缝结构(例如，GLS)的Z字形图案可以减小不同方向上的晶圆弯曲和/或翘曲的偏离以及栅极线沉积的工艺复杂度而无需牺牲多个平行狭缝结构的间距。从制造的角度来看，狭缝结构的Z字形图案允许在同一制造步骤中同时蚀刻沟道孔和狭缝开口，同时保持内沟道孔和外沟道孔抵抗负载效应的一致性。在一些实施例中，每个狭缝开口通过连接以Z字形图案布置的多个接触孔形成，以在同时蚀刻沟道孔和狭缝开口时平衡负载。在一些实施例中，当蚀刻狭缝开口时，通过跳过Z字形图案中的一个或多个接触孔，也可以容易地形成H切口。
图2A-2B示出了根据本公开的一些实施例的示例性3D存储器件200中的Z字形图案中的接触孔202和沟道孔204的方案。图2A示出了平面图(平行于晶圆平面)中的沟道孔204与接触孔202A和202B(被统称为202)的布置。该布置可以应用于光刻掩模和/或蚀刻掩模(例如，光刻胶掩模或硬掩模)，用于同时图案化和蚀刻沟道孔204和接触孔202。在3D存储器件200是3D NAND闪速存储器器件的一些实施例中，NAND存储器串可以在沟道孔204的位置处形成，并且狭缝结构(例如，GLS或阵列公源级(ACS)触点)可以以接触孔202的Z字形图案形成。
如图2A和图2B的放大图所示，每个沟道孔204在平面图中可以具有标称的圆形形状。在一些实施例中，每个沟道孔204的直径标称相同。接触孔202可以布置成多个Z字形图案，其将沟道孔204分成多个存储区域，例如存储块。在一些实施例中，接触孔202以平行的Z字形图案布置，这些Z字形图案以相同的间距间隔开。每个Z字形图案可以是对称的并且包括多个转折，每个转折具有相同的角度。例如，角度可以是60°。为了减少x方向和y方向上的晶圆弯曲和/或翘曲的偏离，在一些实施例中，每个Z字形图案不具有沿x方向或y方向延伸的任何部分。即，根据一些实施例，每个Z字形图案不沿着字线方向或位线方向。因此，每个Z字形图案的转折角度可以在0°与180°之间(不含0°和180°)。如图2A所示，3D存储器件200还可以包括以平行的Z字形图案布置的多个切割孔206，用于形成TSG切口。用于TSG切口的切割孔206的具体布置可以与用于狭缝结构的接触孔202的布置相同，因此不再重复。在一些实施例中，切割孔206的Z字形图案平行于接触孔202的Z字形图案。
如图2B的放大图所示，取决于其在Z字形图案中的位置(例如，是否在Z字形图案的转折处)，接触孔202可以具有标称的圆形形状(在转折处的接触孔202A)或标称的椭圆形形状(不在转折处的接触孔202B)。在一些实施例中，在Z字形图案的转折处的接触孔202A的临界尺寸大于不在Z字形图案的转折处的接触孔202B的临界尺寸。在一些实施例中，接触孔202A的临界尺寸大于沟道孔204的临界尺寸。根据一些实施例，接触孔202B在平面图中具有标称的椭圆形形状并且其主轴沿着Z字形图案对齐。根据一些实施例，相邻接触孔202之间的距离足够小以确保在蚀刻之后，相邻的接触孔202横向扩大以连接在一起从而形成Z字形图案的连续狭缝开口。
图3示出了根据本公开的一些实施例的示例性3D存储器件300的横截面。3D存储器件300可以包括衬底302，衬底302可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他适当的材料。在一些实施例中，衬底302是减薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合而减薄。
3D存储器件300可以包括在衬底302上方的存储器阵列器件。注意，x/y和z轴包括在图3中以进一步示出3D存储器件300中的部件的空间关系。衬底302包括在x-y平面中横向延伸的两个横向表面：晶圆正面上的顶表面，其上可以形成3D存储器件300，以及在与晶圆正面相对的背面上的底表面。z轴垂直于x轴和y轴二者。如在本文中所使用的，当衬底在z方向上位于半导体器件的最低平面中时，在z方向(垂直于x-y平面的竖直方向)上相对于半导体器件的衬底(例如，衬底302)确定一个部件(例如，层或器件)是在半导体器件(例如，3D存储器件300)的另一部件(例如，层或器件)“上”、“上方”还是“下方”。在整个本公开中应用了用于描述空间关系的相同概念。
3D存储器件300可以是单片3D存储器件的部分。术语“单片”意味着3D存储器件的部件(例如，***器件和存储器阵列器件)形成在单个衬底上。对于单片3D存储器件，由于***器件处理和存储器阵列器件处理的卷绕，制造遇到额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受到与已经形成或将要形成在同一衬底上的***器件相关联的热预算的约束。
或者，3D存储器件300可以是非单片3D存储器件的部分，其中部件(例如，***器件和存储器阵列器件)可以分别形成在不同的衬底上，然后例如以面对面的方式结合。在一些实施例中，存储器阵列器件衬底(例如，衬底302)保持为结合的非单片3D存储器件的衬底，***器件(例如，包括用于有助于3D存储器件300的操作的任何适当的数字、模拟和/或混合信号***设备电路，例如页缓冲器、解码器和锁存器；未示出)被翻转并面向下朝向存储器阵列器件(例如，NAND存储器串)以用于混合结合。应当理解，在一些实施例中，存储器阵列器件衬底(例如，衬底302)被翻转并面向下朝向***器件(未示出)以用于混合结合，从而在结合的非单片3D存储器件中，存储器阵列器件位于***器件上方。存储器阵列器件衬底(例如，衬底302)可以是减薄的衬底(其不是结合的非单片3D存储器件的衬底)，可以在减薄的存储器阵列器件衬底的背面上形成非单片3D存储器件的后段工艺(BEOL)互连。
在一些实施例中，3D存储器件300是NAND闪速存储器器件，其中以NAND存储器串304的阵列的形式提供存储单元，每个NAND存储器串304在衬底302上方竖直延伸。存储器阵列器件可以包括NAND存储器串304，其延伸穿过各自包括导电层306和电介质层308(在本文中被称为“导体/电介质层对”)的多个对。堆叠的导体/电介质层对在本文中也被称为“存储堆叠层”310。在一些实施例中，在衬底302与存储堆叠层310之间形成绝缘层(未示出)。存储堆叠层310中的导体/电介质层对的数量(例如，32、64、96或128)确定3D存储器件300中的存储单元的数量。存储堆叠层310可以包括交错的导电层306和电介质层308。至少在一侧上在横向方向上，存储堆叠层310可包括阶梯结构(未示出)。存储堆叠层310中的导体层306和电介质层308可以在竖直方向上交替。导体层306可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层308可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图3所示，NAND存储器串304可以包括竖直延伸穿过存储堆叠层310的沟道结构312。沟道结构312可以包括填充有半导体材料(例如，作为半导体沟道314)和电介质材料(例如，作为存储膜316)的沟道孔。在一些实施例中，半导体沟道314包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜316是复合层，包括隧穿层、存储层(也被称为“电荷捕获层”)和阻隔层。沟道结构312的沟道孔的剩余空间可以部分或完全填充有包括电介质材料(例如，氧化硅)的包覆层318。沟道结构312可以具有圆柱形状(例如，柱形)。根据一些实施例，包覆层318、半导体沟道314、隧穿层、存储层和阻隔层按此顺序从柱的中心朝向外表面径向排列。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻隔层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜316可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一些实施例中，存储堆叠层310中的导电层306用作NAND存储器串304中的存储单元的栅极导体/栅极线。导电层306可以包括多个NAND存储单元的多个控制栅极，并且可以作为在存储堆叠层310的边缘处结束的字线横向延伸(例如，在存储堆叠层310的阶梯结构中)。在一些实施例中，字线在垂直于y方向和z方向二者的x方向(图2A中示出)上延伸。位线在垂直于x方向和z方向二者的y方向(图2B中示出)上延伸。在一些实施例中，NAND存储器串304中的存储单元晶体管包括由钨制成的栅极导体(例如，导电层306邻接沟道结构312的部分)，包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘附层(未示出)，由高k电介质材料制成的栅极电介质层(未示出)，以及沟道结构312。
在一些实施例中，NAND存储器串304还包括位于NAND存储器串304的下部中(例如，下端处)的半导体插塞320。如在本文中所使用的，当衬底302位于3D存储器件300的最低平面中时，部件(例如，NAND存储器串304)的“上端”是在z方向上远离衬底302的端部，而部件(例如，NAND存储器串304)的“下端”是在z方向上更靠近衬底302的端部。半导体插塞320可以包括半导体材料，例如硅，其在任何适当的方向上从衬底302外延生长。应当理解，在一些实施例中，半导体插塞320包括单晶硅，与衬底302的材料相同。换言之，半导体插塞320可以包括与衬底302的材料相同的外延生长的半导体层。在一些实施例中，半导体插塞320的部分在衬底302的顶表面上方并与半导体沟道314接触。半导体插塞320可以用作由NAND存储器串304的源选择门控制的沟道。
在一些实施例中，NAND存储器串304还包括位于NAND存储器串304的上部中(例如，上端处)的沟道插塞322。沟道插塞322可以与半导体沟道314的上端接触。沟道插塞322可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，沟道插塞322包括填充有作为粘附层的Ti/TiN或Ta/TaN以及作为导体层的钨的开口。通过在3D存储器件300的制造期间覆盖沟道结构312的上端，沟道插塞322可以用作蚀刻停止层以防止蚀刻填充在沟道结构312中的电介质，例如氧化硅和氮化硅。在一些实施例中，沟道插塞322还用作NAND存储器串304的漏极。
在一些实施例中，3D存储器件300还包括狭缝结构324。每个狭缝结构324可以竖直延伸穿过存储堆叠层310。在一些实施例中，狭缝结构324包括填充有导电材料作为狭缝触点326的狭缝开口(例如，沟槽)。狭缝结构324还可以包括在狭缝触点326与存储堆叠层310之间的由任何适当的电介质材料(例如，氧化硅)制成的间隔物328，以使存储堆叠层310中的周围导电层306电隔离。结果，狭缝结构324可以将3D存储器件300横向分隔为多个存储区域，例如存储块。在一些实施例中，狭缝结构324用作共享相同ACS的相同存储区域(例如，存储块)中的NAND存储器串304的源触点。因此，狭缝结构324可以被称为多个NAND存储器串304的ACS触点。在一些实施例中，衬底302包括掺杂区域(未示出)，并且狭缝结构324的下端与衬底302的掺杂区域接触。因此，狭缝结构324的狭缝触点326可以电连接到NAND存储器串304的沟道结构312。
如下文详细描述的，由于用于形成狭缝开口的蚀刻工艺(例如，深反应离子蚀刻(DRIE))的限制，特别是在存储堆叠层310的层级继续增加时，狭缝开口的侧壁轮廓如图3所示不是直立的，而是倾斜的。在一些实施例中，狭缝开口(和狭缝结构324)的横向尺寸从顶部到底部减小。即，狭缝结构324在其上部的横向尺寸可以大于在其下部的横向尺寸。
图4A-4B示出了根据本公开的一些实施例的具有Z字形狭缝结构402的示例性3D存储器件的平面图。3D存储器件的示例可以包括图3中的3D存储器件300。可以通过实施上文关于图2A所描述的沟道孔和接触孔的方案来形成3D存储器件。图4A和图4B分别示出了3D存储器件(例如，3D存储器件300)的存储堆叠层的上部和下部(通过其导电层之一)及其中的结构的横截面(在x-y平面中)。
如图4A所示，根据一些实施例，狭缝结构402将NAND存储器串404的阵列横向划分为多个存储区域，例如存储块。每个狭缝结构402可以包括由导电材料(例如Ti/TiN或Ta/TaN粘附层和钨导体层)制成的连续狭缝触点406。狭缝结构402还可以包括在其边缘处围绕狭缝触点406的连续间隔物408，以使狭缝触点406与填充平面图中的大部分区域(例如，作为导体板)的导电层(例如，栅极线)电隔离。在一些实施例中，间隔物408包括电介质材料，例如氧化硅，并且将导电层(例如，栅极线)横向分隔成不同的存储区域。在一些实施例中，狭缝触点406和间隔物408填充在狭缝结构402的狭缝开口中，所述狭缝开口是通过横向连接如上文关于图2A-2B中的接触孔202所描述的以Z字形图案布置的多个接触孔而形成的。
如图4A所示，狭缝结构402在平面图中以Z字形图案横向延伸(在x-y平面中)。多个狭缝结构402可以以相同的间距间隔开。Z字形图案可以是对称的并且包括多个转折，每个转折具有相同的角度，例如60°。根据如图4A所示的一些实施例，由于狭缝结构402的狭缝开口是通过在蚀刻之后横向连接一系列的接触孔而形成的，每个接触孔在平面图中具有标称的圆形或椭圆形形状，因此Z字形图案(和狭缝结构402)的边缘是波状的。如上所述，由于蚀刻工艺的限制，当基于图2A所示的方案蚀刻接触孔时，每个接触孔的上部被扩大(例如，与掩模上的接触孔图案相比增加横向尺寸)。结果，使Z字形图案中的相邻接触孔的上部连接以形成Z字形图案的连续狭缝开口。
在一些实施例中，通过从Z字形图案去除一个或多个接触孔，一个或多个狭缝结构402可以变成H切口410。缺失的接触孔可以在和/或不在转折处，只要得到的H切口410不完全使存储堆叠层的导电层(例如，栅极线)分离。H切口410可以将同一存储块中的NAND存储器串404进一步划分为多个指存储区。在H切口410中，大多数接触孔横向连接，除了至少两个接触孔横向分开。在一些实施例中，3D存储器件还包括多个TSG切口412，每个TSG切口412也以Z字形图案横向延伸。TSG切口412可以标称地平行于狭缝结构402。不同于竖直延伸穿过整个存储堆叠层以使得导电层电隔离的狭缝结构402(例如，如图3所示)，在一些实施例中，每个TSG切口412仅竖直延伸穿过部分存储堆叠层，只要其可以将不同区域中的NAND存储器串404的TSG的电连接分开。
图4B示出了3D存储器件(例如，3D存储器件300)的存储堆叠层的下部及其中的结构的横截面。上文在图4A中描述的结构的布置和轮廓与图4B中的类似，因此，不再详细重复。如上所述，由于蚀刻工艺的限制，用于在蚀刻之后形成狭缝结构402的接触孔各自具有倾斜的侧壁轮廓，在下部具有较小的横向尺寸。与图4A中的狭缝结构402的横向轮廓(例如，边缘)相比，每个接触孔的单独横向轮廓在下部中比在上部中保持得更好。如图4B所示，狭缝结构402的Z字形图案的转折处的接触孔具有标称的圆形形状，而其余不在转折处的接触孔在平面图中具有标称的椭圆形形状。如下文详细描述的，在一些实施例中，通过去除导电层的邻接每个接触孔的侧壁的部分来形成凹陷，并用间隔物408填充以确保间隔物408即使在下部中也沿着Z字形图案连续以便完全使不同存储块中的导电层分开。
图5A-5L示出了根据本公开的一些实施例的用于形成3D存储器件的示例性制造过程。图7示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法700的流程图。图8示出了根据本公开的一些实施例的用于形成3D存储器件的另一示例性方法800的流程图。图5A-5L和7-8中示出的3D存储器件的示例包括图3中所示的3D存储器件300。将一起说明图5A-5L和7-8。应当理解，方法700和800中所示的操作不是穷尽的，也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以不同于图7-8中所示的顺序执行。
参考图7，方法700开始于操作702，其中在衬底上方形成电介质堆叠层。衬底可以是硅衬底。电介质堆叠层可以包括交错的牺牲层和电介质层。在图8的示例中，在操作802，在衬底上方交替地沉积交错的牺牲层和电介质层。
参考图5A，在硅衬底502上方形成包括多对第一电介质层(也被称为“牺牲层”506)和第二电介质层508(在本文中被统称为“电介质层对”)的电介质堆叠层504。即，根据一些实施例，电介质堆叠层504包括交错的牺牲层506和电介质层508。可以在硅衬底502上交替地沉积电介质层508和牺牲层506以形成电介质堆叠层504。在一些实施例中，每个电介质层508包括氧化硅层，并且每个牺牲层506包括氮化硅层。电介质堆叠层504可以通过一种或多种薄膜沉积工艺来形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，通过在硅衬底502上沉积诸如氧化硅的电介质材料，在硅衬底502与电介质堆叠层504之间形成绝缘层(未示出)。
方法700前进到操作704，如图7所示，其中穿过电介质堆叠层形成多个沟道孔和多个接触孔。可以穿过电介质堆叠层同时形成多个沟道孔和多个接触孔。多个接触孔在平面图中以Z字形图案形成。在图8所示的示例中，在操作804，在交错的牺牲层和电介质层上图案化蚀刻掩模。蚀刻掩模包括多个第一开口和多个第二开口。第二开口在平面图中以Z字形图案形成。在图8所示的示例中，在操作806，使用蚀刻掩模蚀刻穿过交错的牺牲层和电介质层，使得从第一开口形成多个沟道孔，并且从第二开口形成多个接触孔。在蚀刻之后，使接触孔的上部横向连接。
如图5A所示，穿过电介质堆叠层504同时形成多个沟道孔510和接触孔512。在一些实施例中，通过光刻、显影和蚀刻在电介质堆叠层504上图案化蚀刻掩模(未示出)。蚀刻掩模可以是光刻胶掩模或基于光刻掩模图案化的硬掩模。光刻掩模和/或蚀刻掩模可以具有其上的沟道孔510和接触孔512的图案，如以上图2A的示例中所示。在一些实施例中，蚀刻掩模包括用于形成沟道孔510的第一开口的阵列和用于形成接触孔512的第二开口，接触孔512在平面图中以Z字形图案形成，其将第一开口横向分成多个区域。第二开口的Z字形图案可以是对称的并且包括多个转折，每个转折具有相同的角度，例如60°。根据一些实施例，在Z字形图案的转折处的第二开口在平面图中具有标称的圆形形状，而其余不在转折处的第二开口在平面图中具有标称的椭圆形形状。以上关于图2A描述了蚀刻掩模的图案的附加细节。
如图5A所示，使用图案化的蚀刻掩模通过一个或多个湿法蚀刻和/或干法蚀刻工艺(例如DRIE)蚀刻穿过部分电介质堆叠层504，以在由光刻掩模和蚀刻掩模限定的图案中同时形成沟道孔510和接触孔512。在一些实施例中，沟道孔510和接触孔512进一步竖直延伸到硅衬底502的上部中。穿过电介质堆叠层504的蚀刻过程可以不在硅衬底502的顶面处停止并且可以继续蚀刻硅衬底502的一部分。在一些实施例中，在蚀刻穿过电介质堆叠层504之后，使用单独的蚀刻过程来蚀刻硅衬底502的一部分。在一些实施例中，在蚀刻接触孔512(例如，通过DRIE)之后与蚀刻掩模上的相应第二开口相比，每一个接触孔512被扩大，特别是其上部的横向尺寸。结果，可以使接触孔512的上部横向连接。即，蚀刻掩模上的离散的第二开口可以通过蚀刻步骤转移为Z字形图案的连接的接触孔512。蚀刻步骤可以同时形成沟道孔510和接触孔512，从而减少制造步骤和成本。此外，通过同时蚀刻具有类似形状和尺寸的沟道孔510和接触孔512(与在制造现有3D存储器件时蚀刻具有长条形状的狭缝开口相比)，可以解决由于加载效应而导致内部和外部沟道孔不一致的问题。
方法700前进到操作706，如图7所示，其中在每个接触孔中形成密封层。在图8的示例中，在操作808，在每个接触孔中沉积密封层。如图5B所示，形成密封层514以填充并覆盖沟道孔510和接触孔512。可以通过使用一种或多种薄膜沉积工艺，包括ALD、CVD、PVD、任何其他适当的工艺、或其任何组合，沉积诸如多晶硅的牺牲层(稍后将被去除)以部分填充和覆盖沟道孔510和接触孔512来形成密封层514。如图5C所示，使用光刻和显影工艺图案化光刻胶层516(作为沟道孔重开口掩模)以覆盖密封层514在接触孔512正上方的部分。如图5D所示，使用湿法蚀刻和/或干法蚀刻工艺去除密封层514在沟道孔510正上方的部分，因为其未被光刻胶层516覆盖，留下密封层514以仅填充并覆盖接触孔512。沟道孔510由此重新打开用于后续过程。
方法700前进到操作708，如图7所示，其中在每个沟道孔中形成沟道结构。在图8的示例中，在操作810，随后沿每个沟道孔的侧壁沉积存储膜和半导体沟道。在一些实施例中，在每个沟道孔的下部中形成半导体插塞，并且在每个沟道孔的上部中形成沟道插塞。
如图5E所示，通过用在任何适当的方向(例如，从底表面和/或侧表面)上从硅衬底502外延生长的单晶硅填充沟道孔510(图5D中所示)的下部来形成硅插塞522。外延生长硅插塞522的制造工艺可包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。
如图5E所示，沟道结构520形成在沟道孔510中的硅插塞522上方。沟道结构520可以包括存储膜526(例如，包括阻隔层、存储层和隧穿层)和形成在硅插塞522上方的半导体沟道528。在一些实施例中，首先沿沟道孔510的侧壁和底表面沉积存储膜526，然后在存储膜526之上和硅插塞522上方沉积半导体沟道528。随后可以使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他适当的工艺或其任何组合)依次沉积阻隔层、存储层和隧穿层，以形成存储膜526。然后可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他适当的工艺，或其任何组合)在隧穿层上沉积半导体沟道528。在一些实施例中，通过在沉积半导体沟道528之后沉积电介质材料(例如，氧化硅)，而在沟道孔510的剩余空间中填充包覆层529。
如图5E所示，沟道插塞524形成在沟道孔510的上部中。在一些实施例中，位于电介质堆叠层504的顶面上和沟道孔510的上部中的存储膜526、半导体沟道528和包覆层529的部分可以通过CMP、研磨、湿法蚀刻和/或干法蚀刻去除，以在沟道孔510的上部形成凹陷。然后可以通过借助一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD、电镀、化学镀或其任何组合)将诸如金属的导电材料沉积到凹陷中来形成沟道插塞524。由此形成NAND存储器串518。在一些实施例中，在形成NAND存储器串518的沟道结构520之后，在电介质堆叠层504上形成包括诸如氧化硅的电介质材料的绝缘层530。
方法700前进到操作710，如图7所示，其中从每个接触孔去除密封层。在图8的示例中，在操作812，在每个接触孔中蚀刻掉密封层。如图5F所示，使用光刻和显影工艺图案化光刻胶层532(作为接触孔重开口掩模)以覆盖绝缘层530在NAND存储器串518正上方的部分。如图5G所示，使用湿法蚀刻和/或干法蚀刻工艺去除绝缘层530在接触孔512和填充并覆盖接触孔512的密封层514(图5F中所示)正上方的部分，因为其未被光刻胶层532(图5F中所示)覆盖。接触孔512由此重新打开用于后续过程。
方法700前进到操作712，如图7所示，其中形成包括交错的导电层和电介质层的存储堆叠层。在图8的示例中，在操作814，通过接触孔用导电层替换牺牲层以形成存储堆叠层。在一些实施例中，形成存储堆叠层包括蚀刻电介质堆叠层中的牺牲层，以及通过接触孔沉积存储堆叠层的导电层。
如图5H所示，通过对电介质层508进行选择性的湿法蚀刻和/或干法蚀刻去除电介质堆叠层504中的牺牲层506(图5G中所示)。在完全蚀刻掉牺牲层506之后，可以形成连接到接触孔512的横向凹陷534。在一些实施例中，通过将接触孔512暴露于热磷酸来促进蚀刻过程，借助所述热磷酸，优先于电介质层508中的氧化硅蚀刻牺牲层506中的氮化硅。
如图5I所示，导电层536沿接触孔512的侧壁形成并填充在横向凹陷534(图5H中所示)中。在一些实施例中，导电层536是包括粘附层和导体层(例如，栅极导体/栅极线)的复合层。在一些实施例中，在沉积导电层536之前沉积栅极电介质层(未示出)。栅极电介质层和导电层536可以通过一种或多种薄膜沉积工艺而形成，例如ALD、CVD、PVD，任何其他适当的工艺，或其任何组合。栅极电介质层可以包括电介质材料，包括氮化硅、高k电介质或其任何组合。导电层536可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施例中，栅极电介质层、粘附层和导体层均通过CVD工艺形成，其中反应气体通过接触孔512到达横向凹陷534并且沿着接触孔512和横向凹陷534的侧壁反应和沉积。导电层536由此替换牺牲层506以将电介质堆叠层504转移为存储堆叠层538。
方法700前进到操作714，如图7中所示，其中形成邻接每个接触孔的侧壁的多个凹陷，从而使接触孔横向连接以形成狭缝开口。在图8的示例中，在操作816，蚀刻导电层的邻接每个接触孔的侧壁的部分，从而使接触孔的下部横向连接。
如图5J所示，通过蚀刻存储堆叠层538的导电层536的邻接接触孔512的侧壁的部分来形成邻接接触孔512的侧壁的凹陷540。在一些实施例中，凭借通过接触孔512将蚀刻剂施加到导电层536以完全去除导电层536沿接触孔512的侧壁的部分，并进一步蚀刻横向凹陷534中的导电层536(图5H中所示)中的部分来形成凹陷540。凹陷540的尺寸可以通过蚀刻速率(例如，基于蚀刻剂温度和浓度)和/或蚀刻时间来控制。
如上所述，接触孔512可以具有倾斜的侧壁轮廓，其中下部中的横向尺寸小于上部中的横向尺寸。因此，尽管在形成接触孔512的蚀刻工艺之后使相邻的接触孔512的上部横向连接，但是仍然可以使相邻的接触孔512的下部不横向连接。例如，如图6A所示，在上图中，在栅极替换工艺之后使接触孔512的上部横向连接(例如，在形成邻接接触孔512的侧壁的凹陷之前)。相反，在下图中，没有使接触孔512的下部横向连接，但在栅极替换工艺之后仍然由存储堆叠层538的导电层536横向分开(例如，在形成邻接接触孔512的侧壁的凹陷之前)。
通过形成邻接接触孔512的侧壁的凹陷540，接触孔512可以被扩大，特别是在其下部，以确保即使在其下部其也可以与相邻的接触孔512横向连接。结果，可以通过使以Z字形图案布置的接触孔512横向连接来形成平面图中的Z字形图案的狭缝开口。
方法700前进到操作716，如图7中所示，其中沿着狭缝开口的侧壁形成间隔物，以使存储堆叠层的导电层电隔离。在图8的示例中，在操作818，沿每个接触孔的侧壁沉积间隔物。如图5K所示，使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他适当的工艺或其任何组合)沿接触孔512的侧壁并在凹陷540(图5J中所示)中形成间隔物542。间隔物542可以包括诸如氧化硅和氮化硅的电介质材料的单层或复合层。如上所述，通过形成凹陷540，可以使相邻的接触孔512的上部和下部都连接以形成Z字形图案的狭缝开口。通过覆盖狭缝开口的侧壁(即，连接狭缝开口的每个接触孔512的侧壁)以及用间隔物542填充凹陷540，存储堆叠层538的导电层536(例如，栅极线)可以由间隔物542电隔离。
方法700前进到操作718，如图7所示，其中在狭缝开口中的间隔物之上形成狭缝触点。狭缝触点电连接到沟道结构。狭缝触点可以沉积在每个接触孔中的间隔物之上。如图5L所示，在接触孔512(图5K中所示)中的间隔物542之上形成狭缝触点544。可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他适当的工艺、或其任何组合)在狭缝开口(即，连接狭缝开口的每个接触孔512)中的间隔物542之上沉积导电材料(包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合)来形成狭缝触点544。狭缝触点544可以用作ACS触点，其电连接到同一存储区域(例如，存储块或指存储区)中的NAND存储器串518的沟道结构520。
由此，在通过使Z字形图案中的接触孔512连接而形成的狭缝开口中形成包括间隔物542和狭缝触点544的狭缝结构546。例如，如图6B所示，在上图中，狭缝结构546包括由间隔物542围绕的狭缝触点544，间隔物542将狭缝触点544与导电层536(例如，栅极线)电隔离，以及将导电层536分隔成不同的区域。类似地，在下图中，狭缝结构546包括由间隔物542围绕的狭缝触点544，间隔物542将狭缝触点544与导电层536(例如，栅极线)电隔离，以及将导电层536分隔成不同的区域。也使相邻的接触孔512的下部中的狭缝触点544和间隔物542连接，就像它们在相邻的接触孔512的上部中的对应物一样。狭缝结构546由此变成以Z字形图案横向延伸的连续结构。
根据本公开的一个方面，一种3D存储器件包括衬底、包括衬底上方的交错的导电层和电介质层的存储堆叠层、各自竖直延伸穿过存储堆叠层的存储器串的阵列、以及将存储器串的阵列横向划分为多个存储区域的多个狭缝结构。多个狭缝结构中的每一个竖直延伸穿过存储堆叠层并且在平面图中以第一Z字形图案横向延伸。
在一些实施例中，第一Z字形图案是对称的。在一些实施例中，第一Z字形图案包括多个转折，每个转折具有相同的角度。角度可以是60°。根据一些实施例，第一Z字形图案的边缘是波状的。
在一些实施例中，至少一个狭缝结构包括横向连接的多个接触孔结构。在一些实施例中，至少一个狭缝结构包括多个接触孔结构，至少一些接触孔结构横向连接，并且至少两个接触孔结构横向分开。接触孔结构中的在第一Z字形图案的转折处的一个或多个接触孔结构在平面图中可以具有标称的圆形形状。接触孔结构中的不在第一Z字形图案的转折处的其余接触孔结构在平面图中可以具有标称的椭圆形形状。
在一些实施例中，在第一Z字形图案的转折处的接触孔结构中的每一个的临界尺寸大于接触孔结构中的不在第一Z字形图案的转折处的其余接触孔结构中的每一个的临界尺寸。在一些实施例中，在第一Z字形图案的转折处的接触孔结构中的每一个的临界尺寸大于沟道孔结构中的每一个的临界尺寸。
在一些实施例中，多个狭缝结构以相同的间距间隔开。
在一些实施例中，3D存储器件还包括多个TSG切口。多个TSG切口中的每一个竖直延伸穿过部分存储堆叠层并且在平面图中以标称平行于第一Z字形图案的第二Z字形图案横向延伸。
根据本公开的另一方面，公开了一种用于形成3D存储器件的方法。在衬底上方形成包括交错的牺牲层和电介质层的电介质堆叠层。穿过电介质堆叠层形成多个沟道孔和多个接触孔。多个接触孔在平面图中以Z字形图案形成。在每个沟道孔中形成沟道结构。凭借通过接触孔用导电层替换电介质堆叠层中的牺牲层，形成包括交错的导电层和电介质层的存储堆叠层。形成邻接每个接触孔的侧壁的多个凹陷，从而使接触孔横向连接以形成狭缝开口。沿狭缝开口的侧壁形成间隔物，以使存储堆叠层的导电层电隔离。
在一些实施例中，穿过电介质堆叠层同时形成多个沟道孔和多个接触孔。
在一些实施例中，在狭缝开口中的间隔物上方形成狭缝触点。狭缝触点电连接到沟道结构。
在一些实施例中，在形成多个沟道孔和多个接触孔之后，使接触孔的上部横向连接。
在一些实施例中，接触孔中的在Z字形图案的转折处的一个或多个接触孔在平面图中具有标称的圆形形状。在一些实施例中，接触孔中的不在Z字形图案的转折处的其余接触孔在平面图中具有标称的椭圆形形状。
在一些实施例中，在形成沟道结构之前在每个接触孔中形成密封层，并且在形成沟道结构之后从每个接触孔去除密封层。
在一些实施例中，为了形成多个凹陷，蚀刻存储堆叠层中的导电层的邻接接触孔的侧壁的部分。
在一些实施例中，Z字形图案是对称的。在一些实施例中，Z字形图案包括多个转折，每个转折具有相同的角度。角度可以是60°。根据一些实施例，Z字形图案的边缘是波状的。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。在衬底上方交替地沉积交错的牺牲层和电介质层。蚀刻穿过交错的牺牲层和电介质层，以在平面图中以Z字形图案形成多个沟道孔和多个接触孔。使接触孔的上部横向连接。在每个接触孔中沉积密封层。在每个沟道孔中沉积沟道结构之后，在每个接触孔中蚀刻掉密封层。通过接触孔用多个导电层替换牺牲层。蚀刻导电层的邻接每个接触孔的侧壁的部分，从而使接触孔的下部横向连接。沿每个接触孔的侧壁沉积间隔物。
在一些实施例中，在每个接触孔中的间隔物上方沉积狭缝触点。
在一些实施例中，接触孔中的在Z字形图案的转折处的一个或多个接触孔在平面图中具有标称的圆形形状。在一些实施例中，接触孔中的不在Z字形图案的转折处的其余接触孔在平面图中具有标称的椭圆形形状。
在一些实施例中，Z字形图案是对称的。在一些实施例中，Z字形图案包括多个转折，每个转折具有相同的角度。角度可以是60°。
在一些实施例中，在蚀刻穿过交错的牺牲层和电介质层之前，在交错的牺牲层和电介质层上图案化蚀刻掩模，其中蚀刻掩模包括对应于沟道孔的多个第一开口和对应于接触孔的多个第二开口。
在一些实施例中，在沉积密封层之后，随后沿每个沟道孔的侧壁沉积沟道结构的存储膜和半导体沟道。
以上对具体实施例的描述将充分地揭示本公开的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，无需过度实验，且不脱离本公开的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同物的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
以上已经借助于功能构建块描述了本公开的实施例，所述功能构建块示出了特定功能及其关系的实施方式。为了便于描述，在本文中任意限定了这些功能构建块的边界。只要适当地执行特定功能及其关系，就可以限定替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同方案来限定。

Claims (32)

1.一种三维(3D)存储器件，包括：
衬底；
存储堆叠层，所述存储堆叠层包括所述衬底上方的交错的导电层和电介质层；
存储器串的阵列，每个所述存储器串竖直延伸穿过所述存储堆叠层；以及
多个狭缝结构，所述多个狭缝结构将所述存储器串的阵列横向划分为多个存储区域，其中，多个狭缝结构中的每一个竖直延伸穿过所述存储堆叠层并且在平面图中以第一Z字形图案横向延伸，
其中，所述狭缝结构中的至少一个包括横向连接的多个接触孔结构。
2.根据权利要求1所述的3D存储器件，其中，所述第一Z字形图案是对称的。
3.根据权利要求1所述的3D存储器件，其中，所述第一Z字形图案包括多个转折，每个所述转折具有相同的角度。
4.根据权利要求3所述的3D存储器件，其中，所述角度是60°。
5.根据权利要求1-4中任一项所述的3D存储器件，其中，所述第一Z字形图案的边缘是波状的。
6.根据权利要求1-4中任一项所述的3D存储器件，其中：
所述狭缝结构中的至少一个狭缝结构包括多个接触孔结构；
所述接触孔结构中的至少一些接触孔结构横向连接；并且
所述接触孔结构中的至少两个接触孔结构横向分开。
7.根据权利要求5所述的3D存储器件，其中，所述接触孔结构中的在所述第一Z字形图案的转折处的一个或多个接触孔结构在平面图中具有标称的圆形形状。
8.根据权利要求7所述的3D存储器件，其中，所述接触孔结构中的不在所述第一Z字形图案的转折处的其余接触孔结构在平面图中具有标称的椭圆形形状。
9.根据权利要求8所述的3D存储器件，其中，在所述第一Z字形图案的转折处的接触孔结构中的每一个的临界尺寸大于所述接触孔结构中的不在所述第一Z字形图案的转折处的其余接触孔结构中的每一个的临界尺寸。
10.根据权利要求7或8所述的3D存储器件，其中，在所述第一Z字形图案的转折处的接触孔结构中的每一个的临界尺寸大于沟道孔结构中的每一个的临界尺寸。
11.根据权利要求1-4中任一项所述的3D存储器件，其中，所述多个狭缝结构以相同的间距间隔开。
12.根据权利要求1-4中任一项所述的3D存储器件，还包括多个顶部选择栅(TSG)切口，其中，所述多个TSG切口中的每一个竖直延伸穿过部分所述存储堆叠层并且在平面图中以标称平行于所述第一Z字形图案的第二Z字形图案横向延伸。
13.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上方形成包括交错的牺牲层和电介质层的电介质堆叠层；
形成穿过所述电介质堆叠层的多个沟道孔和多个接触孔，其中，所述多个接触孔在平面图中以Z字形图案形成；
在每个所述沟道孔中形成沟道结构；
凭借通过所述接触孔用导电层替换所述电介质堆叠层中的所述牺牲层，形成包括交错的导电层和电介质层的存储堆叠层；
形成邻接每个所述接触孔的侧壁的多个凹陷，从而使所述接触孔横向连接以形成狭缝开口；以及
沿所述狭缝开口的侧壁形成间隔物，以使所述存储堆叠层的所述导电层电隔离。
14.根据权利要求13所述的方法，其中，穿过所述电介质堆叠层同时形成所述多个沟道孔和所述多个接触孔。
15.根据权利要求13或14所述的方法，还包括在所述狭缝开口中的所述间隔物上方形成狭缝触点，其中，所述狭缝触点电连接到所述沟道结构。
16.根据权利要求13-14中任一项所述的方法，其中，在形成所述多个沟道孔和所述多个接触孔之后，使所述接触孔的上部横向连接。
17.根据权利要求13-14中任一项所述的方法，其中，所述接触孔中的在所述Z字形图案的转折处的的一个或多个接触孔在平面图中具有标称的圆形形状。
18.根据权利要求17所述的方法，其中，所述接触孔中的不在所述Z字形图案的转折处的其余接触孔在平面图中具有标称的椭圆形形状。
19.根据权利要求13-14中任一项所述的方法，还包括：
在形成所述沟道结构之前，在每个所述接触孔中形成密封层；以及
在形成所述沟道结构之后，从每个所述接触孔去除所述密封层。
20.根据权利要求13-14中任一项所述的方法，其中，形成所述多个凹陷包括蚀刻所述存储堆叠层中的所述导电层的邻接所述接触孔的侧壁的部分。
21.根据权利要求13-14中任一项所述的方法，其中，所述Z字形图案是对称的。
22.根据权利要求13-14中任一项所述的方法，其中，所述Z字形图案包括多个转折，每个所述转折具有相同的角度。
23.根据权利要求22所述的方法，其中，所述角度是60°。
24.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上方交替地沉积交错的牺牲层和电介质层；
蚀刻穿过所述交错的牺牲层和电介质层，以在平面图中以Z字形图案形成多个沟道孔和多个接触孔，其中，使所述接触孔的上部横向连接；
在每个所述接触孔中沉积密封层；
在每个所述沟道孔中沉积沟道结构之后，在每个所述接触孔中蚀刻掉所述密封层；
通过所述接触孔用多个导电层替换所述牺牲层；
蚀刻所述导电层的邻接每个所述接触孔的侧壁的部分，从而使所述接触孔的下部横向连接；以及
沿每个所述接触孔的侧壁沉积间隔物。
25.根据权利要求24所述的方法，还包括在每个所述接触孔中的所述间隔物上方沉积狭缝触点。
26.根据权利要求24所述的方法，其中，所述接触孔中的在所述Z字形图案的转折处的一个或多个接触孔在平面图中具有标称的圆形形状。
27.根据权利要求26所述的方法，其中，所述接触孔中的不在所述Z字形图案的转折处的其余接触孔在平面图中具有标称的椭圆形形状。
28.根据权利要求24-27中任一项所述的方法，其中，所述Z字形图案是对称的。
29.根据权利要求24-27中任一项所述的方法，其中，所述Z字形图案包括多个转折，每个所述转折具有相同的角度。
30.根据权利要求29所述的方法，其中，所述角度是60°。
31.根据权利要求24-27中任一项所述的方法，还包括在蚀刻穿过所述交错的牺牲层和电介质层之前，在所述交错的牺牲层和电介质层上图案化蚀刻掩模，其中，所述蚀刻掩模包括对应于所述沟道孔的多个第一开口和对应于所述接触孔的多个第二开口。
32.根据权利要求24-27中任一项所述的方法，还包括在沉积所述密封层之后，随后沿每个所述沟道孔的侧壁沉积所述沟道结构的存储膜和半导体沟道。
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