KR20120136535A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20120136535A
KR20120136535A KR1020110055532A KR20110055532A KR20120136535A KR 20120136535 A KR20120136535 A KR 20120136535A KR 1020110055532 A KR1020110055532 A KR 1020110055532A KR 20110055532 A KR20110055532 A KR 20110055532A KR 20120136535 A KR20120136535 A KR 20120136535A
Authority
KR
South Korea
Prior art keywords
lines
memory
word lines
select
memory block
Prior art date
Application number
KR1020110055532A
Other languages
English (en)
Inventor
권태휘
김유성
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110055532A priority Critical patent/KR20120136535A/ko
Priority to TW101120861A priority patent/TWI569265B/zh
Priority to US13/492,132 priority patent/US8811082B2/en
Priority to CN201210190890.8A priority patent/CN102820047B/zh
Publication of KR20120136535A publication Critical patent/KR20120136535A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

반도체 메모리 장치는 다수의 메모리 블록 영역들이 정의된 기판 상에 적층된 워드 라인들과, 워드라인들 중 최상부 워드라인 상에 배열된 셀렉트 라인들과, 셀렉트 라인들과 워드라인들을 관통하여 기판까지 연장되는 수직 채널층들, 및 워드 라인들과 수직 채널층들 사이에 배치되는 전하 저장막을 포함하며, 적어도 2 이상의 메모리 블록 영역들을 포함하는 메모리 블록 그룹 영역마다 적층된 워드라인들이 분리된다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 적층된 워드라인들을 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에서 집적도를 높이기 위하여 메모리 셀의 사이즈를 줄이고 있으나 사이즈가 줄어들수록 공정의 난이도가 높아진다. 이 때문에, 메모리 셀들을 적층하여 형성하는 P-BiCS(Pipe-shaped Bit Cost Scalable) 구조의 3D 반도체 메모리 장치가 제안되고 있다. 구체적으로 설명하면 다음과 같다.
도 1은 P-BiCS 구조의 반도체 메모리 장치에 포함된 메모리 어레이를 설명하기 위한 회로도이다.
도 1을 참조하면, 각각의 메모리 블록(BLOCKa, BLOCKb)은 다수의 메모리 스트링들(ST)을 포함한다. P-BiCS 구조에서 각각의 메모리 스트링(ST)은 공통 소스 라인(CSL)과 기판의 파이프 트랜지스터 사이에 수직으로 연결되는 제1 메모리 스트링비트라인(BL)과 기판의 파이프 트랜지스터 사이에 수직으로 연결되는 제2 메모리 스트링을 포함한다. 제1 메모리 스트링은 소스 셀렉트 트랜지스터(SST)와 메모리 셀들(C0~C7)을 포함한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSLa1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C0~C7)은 적층된 워드라인들(WL0~WL7)로 인가되는 전압에 의해 제어된다. 제2 메모리 스트링은 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(C8~C15)을 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSLa1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C8~C15)은 적층된 워드라인들(WL8~WL8)로 인가되는 전압에 의해 제어된다.
P-BiCS 구조의 메모리 스트링에서 중간에 위치하는 한쌍의 메모리 셀들(C7, C8) 사이에 연결된 파이프 트랜지스터(PT)는 메모리 블록(BLOCKa)이 선택되면 선택된 메모리 블록(BLOCKa)에 포함된 제1 메모리 스트링들의 채널층들과 제2 메모리 스트링들의 채널층들을 전기적으로 연결시키는 동작을 수행한다.
한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, 3D 구조의 메모리 블록(BLOCKa)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결된다. 동일 메모리 블록(BLOCKa)에서 하나의 비트라인(BL)에 공통으로 연결되고 동일한 워드라인들에 의해 제어되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있으며, 도 1에서는 4개의 메모리 스트링들이 하나의 비트라인과 공통으로 연결되는 4 스트링 구조가 도시되었다. 하나의 비트라인(BL)에 다수개의 메모리 스트링들이 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST)이 드레인 셀렉트 라인들(DSLa1~DSLa4)로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.
메모리 블록(BLOCKa)에서 수직으로 연결된 제1 메모리 스트링의 메모리 셀들(C0~C7)과 제2 메모리 스트링의 메모리 셀들(C8~C15)은 적층된 워드라인들(WLa0~WLa7)과 적층된 워드라인들(WLa8~WLa15)로 인가되는 동작 전압들에 의해 각각 제어된다. 이러한 워드라인들(WLa0~WLa15)은 메모리 블록 단위로 구분된다. 즉, 메모리 블록(BLOCKa)의 메모리 셀들은 워드라인들(WLa0~WLa15)로 인가되는 전압에 의해 동작하고, 메모리 블록(BLOCKb)의 메모리 셀들은 워드라인들(WLb0~WLb15)로 인가되는 전압에 의해 동작한다. 다시 말해, 메모리 블록(BLOCKa)이 선택되면 워드라인들(WLa0~WLa15)로 동작 전압이 인가되어 메모리 블록(BLOCKa)의 메모리 셀들이 동작하고, 메모리 블록(BLOCKb)이 선택되면 워드라인들(WLb0~WLb15)로 동작 전압이 인가되어 메모리 블록(BLOCKb)의 메모리 셀들이 동작한다.
상기의 구조로 이루어진 메모리 스트링(ST)에 동작 전압들을 인가하기 위해서는 하나의 메모리 블록마다 워드라인들(WLa0~WLa15)과 연결되는 16개의 배선, 드레인 셀렉트 라인들(DSLa1~DSLa4)과 연결되는 4개의 배선 및 파이프 트랜지스터(PT)를 제어하기 위한 1개의 배선을 포함하는 적어도 21개의 배선이 필요하다.
한편, 집적도를 보다 더 높이기 위해서는 동일한 면적에 더 많은 수의 메모리 셀들을 배치해야 하며, P-BiCS 구조에서는 더 많은 수의 메모리 셀들을 수직으로 연결해야 한다. 이 경우, 적층되는 워드라인들의 수가 증가하게 되고, 이에 따라 동작 전압을 메모리 블록으로 전달하기 위한 배선들의 수도 증가하게 된다. 배선의 수가 증가할수록 배선들을 배치하기 어려워지며, 배선들로 동작 전압들을 인가하기 위한 주변 회로들(예, 전압 생성 회로, 로우 디코더)의 사이즈가 증가하고 내부 구조도 변경되어야 한다. 즉, 집적도를 높이기 위해서는 전체적인 설계가 변경되어야 하기 때문에 어려움이 있다.
본 발명의 실시예는 집적도를 높이기 위해 적층되는 워드라인들의 수를 증가시키더라도 메모리 블록당 배선의 수를 유지 또는 감소시킬 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록 영역들이 정의된 기판 상에 적층된 워드 라인들과, 워드라인들 중 최상부 워드라인 상에 배열된 셀렉트 라인들과, 셀렉트 라인들과 워드라인들을 관통하여 기판까지 연장되는 수직 채널층들, 및 워드 라인들과 수직 채널층들 사이에 배치되는 전하 저장막을 포함하며, 적어도 2 이상의 메모리 블록 영역들을 포함하는 메모리 블록 그룹 영역마다 적층된 워드라인들이 분리된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 기판과 배선들 사이에 수직으로 연결되고 적층된 워드 라인들 및 셀렉트 라인들에 의해 각각 제어되는 메모리 셀들 및 셀렉트 트랜지스터들을 포함하는 메모리 스트링들을 포함하는 다수의 메모리 블록들, 및 적층된 워드 라인들, 셀렉트 라인들 및 배선들로 메모리 셀들의 데이터 입출력 동작에 필요한 동작 전압들을 인가하도록 구성된 동작 회로를 포함하며, 메모리 블록들이 다수의 메모리 블록 그룹들로 구분되고, 동일한 메모리 블록 그룹 내의 서로 다른 메모리 블록들에 포함되는 메모리 스트링들의 적층된 워드라인들이 서로 연결되고, 셀렉트 라인들은 서로 격리된다.
본 발명의 실시예는 집적도를 높이기 위해 적층되는 워드라인들의 수를 증가시키더라도 메모리 블록당 배선의 수를 유지 또는 감소시킴으로써 배선의 배치나 주변 회로의 내부 구조에 대한 설계 변경을 쉽게 하고 주변 회로의 사이즈 증가를 최소화할 수 있다.
도 1은 종래 기술에 따른 메모리 블록을 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 P-BiCS 구조의 메모리 블록을 설명하기 위한 회로도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 P-BiCS 구조의 메모리 블록을 설명하기 위한 입체도들이다.
도 4a 및 도 4b는 도 3d에서 도시된 메모리 블록을 비트라인 방향으로 절취한 상태를 보여주는 단면도들이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체 메모리 장치의 로우 디코더를 설명하기 위한 회로도들이다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 메모리 장치의 연결 회로들을 설명하기 위한 회로도들이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 제어 회로 및 전압 생성 회로를 설명하기 위한 블록도이다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 파형도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 실시예에 따른 P-BiCS 구조의 메모리 블록을 설명하기 위한 회로도이다.
도 2를 참조하면, 각각의 메모리 블록(BLOCKa, BLOCKb)은 다수의 메모리 스트링들(ST)을 포함한다. 단위 메모리 스트링(ST)은 드레인이 비트라인(BL; 편의상 하나만 도시됨)과 연결되는 드레인 셀렉트 트랜지스터(DST), 소스가 공통 소스 라인(CSL1)과 연결되는 소스 셀렉트 트랜지스터(SST), 셀렉트 트랜지스터들(드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터) 사이에 직렬로 연결된 다수의 메모리 셀들(C0~C15)을 포함한다. 여기서, 메모리 셀들의 개수는 설계에 따라 변경될 수 있으며, 이하에서는 메모리 셀들이 16개인 경우를 예로써 설명하기로 한다.
P-BiCS 구조의 메모리 스트링에서 중간에 위치하는 한쌍의 메모리 셀들(C7, C8) 사이에 파이프 트랜지스터(PT)가 연결된다. 따라서, 셀 스트링에 포함된 메모리 셀들(C0~C15) 중 일부 메모리 셀들(C0~C7)와 소스 셀렉트 트랜지스터(SST)는 공통 소스 라인(CSL1)과 기판(즉, 파이프 트랜지스터) 사이에 직렬로 연결되어 제1 메모리 스트링을 구성하고, 나머지 메모리 셀들(C8~C15)과 드레인 셀렉트 트랜지스터(DST)는 비트라인(BL)과 기판(즉, 파이프 트랜지스터) 사이에 직렬로 연결되어 제2 메모리 스트링을 구성한다.
파이프 트랜지스터(PT)는 메모리 블록마다 기판에 형성된다. 제2 메모리 스트링의 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(C8~C15)은 기판으로부터 수직 방향으로 비트라인(BL)과 파이프 트랜지스터(PT) 사이에 직렬로 배열된다. 제1 메모리 스트링의 소스 셀렉트 트랜지스터(SST)와 메모리 셀들(C0~C7)은 기판으로부터 수직 방향으로 공통 소스 라인(CSL1)과 파이프 트랜지스터(PT) 사이에 직렬로 배열된다. 제1 메모리 스트링의 메모리 셀들(C0~C7)과 제2 메모리 스트링의 메모리 셀들(C8~C15)의 수는 동일한 것이 바람직하다. 메모리 셀들(C0~C15)이 수직으로 배열됨에 따라 제1 메모리 스트링과 제2 메모리 스트링의 채널 방향은 기판과 수직 방향이 된다. 그리고 메모리 스트링(ST)의 메모리 셀들(C0~C15)이 제1 및 제2 메모리 스트링들로 나누어짐에 따라, 하나의 스트링에는 기판으로부터 수직한 2개의 수직 채널층을 포함하게 된다.
여기서, 파이프 트랜지스터(PT)는 메모리 블록(BLOCKa)이 선택되면 선택된 메모리 블록(BLOCKa)에 포함된 제1 메모리 스트링들의 채널층들과 제2 메모리 스트링들의 채널층들을 전기적으로 연결시키는 동작을 수행한다. 즉, 파이프 트랜지스터(PT)는 제1 메모리 스트링에 포함된 메모리 셀들(C0~C7)의 채널 영역과 제2 메모리 스트링의 메모리 셀들(C8~C15)의 채널 영역을 전기적으로 연결시켜주는 동작을 수행한다.
한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, P-BiCS 구조의 메모리 블록(BLOCKa)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결되며, 동일 메모리 블록(BLOCKa)에서 비트라인(BL)에 공통으로 연결되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있다.
특히, 일반적인 P-BiCS 구조의 메모리 블록들(BLOCKa, BLOCKb)의 워드라인들(WL0~WL15)은 서로 분리된다. 하지만, 본 발명에서는 메모리 블록들(BLOCKa, BLOCKb)을 여러 메모리 블록 그룹으로 구분하고, 동일한 메모리 블록 그룹 내에 포함된 메모리 블록들(BLOCKa, BLOCKb)의 워드라인들(WL0~WL15)이 서로 연결된다. 도 2에서는 2개의 메모리 블록들(BLOCKa, BLOCKb)이 동일한 메모리 블록 그룹에 포함되고, 메모리 블록들(BLOCKa, BLOCKb)의 적층된 워드라인들(WL0~WL15)이 서로 연결되는 구조가 도시되어 있다. 즉, 메모리 블록들(BLOCKa, BLOCKb)에 포함된 메모리 스트링들(ST)의 메모리 셀들(C0~C15)이 동일한 워드라인들(WL0~WL15)에 의해 제어된다. 따라서, 비트라인들(BL)마다 동일한 워드라인들(WL0~WL15)에 의해 제어되는 메모리 스트링들(ST)의 수는 8개가 되며, 메모리 블록 그룹이 변형된 8 스트링 구조(modified 8 strings structure)로 이루어진다.
메모리 블록 그룹의 메모리 블록들(BLOCKa, BLOCKb)에 포함된 다수개의 메모리 스트링들(ST)이 하나의 비트라인(BL)에 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST)이 드레인 셀렉트 라인들(DSL1~DSL8)로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.
메모리 블록 그룹에 포함된 메모리 블록들(BLOCKa, BLOCKb)의 워드라인들(WL0~WL15)이 서로 연결됨에 따라, 메모리 블록들(BLOCKa, BLOCKb)에 포함된 메모리 셀들(C0~C15)은 적층된 워드라인들(WL0~WL15)로 인가되는 동작 전압들에 의해 제어된다. 단지, 드레인 셀렉트 트랜지스터들(DST)에 의한 메모리 스트링(ST) 및 비트 라인(BL)의 연결 상태와 비트라인들(BL)로 인가되는 전압의 차이에 따라 메모리 셀들(C0~C15)의 동작 상태가 달라진다.
상기와 같이, 메모리 블록 그룹에 포함된 메모리 블록들(BLOCKa, BLOCKb)의 워드라인들(WL0~WL15)을 연결함으로써, 워드라인들(WL0~WL15)과 연결되는 배선들의 수를 줄일 수 있다. 예를 들어, 2개의 메모리 블록들(BLOCKa, BLOCKb)의 워드라인들이 서로 분리되는 경우, 메모리 블록(BLOCKa)의 워드라인들과 각각 연결하기 위한 16개의 배선과 메모리 블록(BLOCKb)의 워드라인들과 각각 연결하기 위한 16개의 배선이 필요하다. 하지만, 2개의 메모리 블록들(BLOCKa, BLOCKb)의 워드라인들이 서로 연결되는 경우, 메모리 블록들(BLOCKa, BLOCKb)의 워드라인들(WL0~WL15)과 각각 연결하기 위한 16개의 배선만이 필요하다. 즉, 2개의 메모리 블록당 워드라인들(WL0~WL15)과 연결하기 위한 배선의 수는 16개가 되므로, 하나의 메모리 블록당 워드라인과 연결하기 위한 배선의 수는 8개로 감소한다. 따라서, 전체적인 워드라인들과 연결하기 위한 배선들의 수를 절반으로 줄일 수 있다.
메모리 블록(BLOCKa)에서 하나의 비트라인(BL)에 연결되는 메모리 스트링(ST)의 수를 8개로 증가시키는 경우와 비교하는 경우, 메모리 블록(BLOCKa) 자체의 데이터 저장 용량이 증가하고, 동일한 면적 내에서 메모리 블록들의 수가 절반으로 줄어들게 된다. 하지만, 메모리 블록 그룹에 포함된 메모리 블록들(BLOCKa, BLOCKb)의 워드라인들(WL0~WL15)을 연결하면, 메모리 블록(BLOCKa) 자체의 데이터 저장 용량과 동일한 면적 내에서 메모리 블록들의 수를 그대로 유지시킬 수 있다.
다른 예로써, 집적도를 보다 높이기 위하여 메모리 스트링(ST)에 32개의 메모리 셀들이 포함되는 경우, 비트라인(BL)과 기판 사이 또는 공통 소스 라인(CSL1)과 기판 사이에는 16개의 메모리 셀들이 수직으로 연결되고, 32개의 메모리 셀들을 제어하기 위해서는 32개의 워드라인들이 필요하다. 워드라인들의 수가 32개로 증가함에 따라 워드라인들과 연결하기 위한 배선들의 수도 32개로 증가하게 된다. 하지만, 메모리 블록 그룹에 포함된 메모리 블록들의 수를 4개로 증가시키면, 4개의 메모리 블록당 워드라인들(WL0~WL15)과 연결하기 위한 배선의 수는 32개가 되므로, 하나의 메모리 블록당 워드라인과 연결하기 위한 배선의 수는 8개로 감소한다. 따라서, 집적도를 높이기 위해 동일한 면적에서 수직으로 연결되는 메모리 셀들의 수를 증가시켜 워드라인들의 수가 증가하더라도, 메모리 블록 그룹 내에 워드라인들을 공유하는 메모리 블록들의 수를 증가시킴으로써, 전체적인 워드라인들과 연결하기 위한 배선들의 수를 그대로 유지하거나 더 줄일 수 있다. 이러한 구조는 비트라인들(BL)마다 동일한 워드라인들에 의해 제어되는 메모리 스트링들의 수는 16개가 되므로, 메모리 블록 그룹이 변형된 16 스트링 구조(modified 16 strings structure)로 이루어진다.
도 2에 도시된 메모리 블록의 구조를 보다 구체적으로 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 P-BiCS 구조의 메모리 블록을 설명하기 위한 입체도들이다. 도 4a 및 도 4b는 도 3d에서 도시된 메모리 블록을 비트라인 방향으로 절취한 상태를 보여주는 단면도들이다.
도 3a 및 도 4a를 참조하면, 기판(SUB)에 다수의 메모리 블록 영역의 정의되고, 각각의 메모리 블록 영역마다 2개의 메모리 블록들(BLOCKa, BLOCKb)이 형성되는 경우, 기판(SUB)의 메모리 블록 영역마다 파이프 트랜지스터의 파이프 게이트들(PG1, PG2)이 형성된다. 파이프 게이트들(PG1, PG2)과 기판(SUB) 사이에는 절연막(미도시)이 형성될 수 있다.
파이프 게이트들(PG1, PG2)이 형성된 기판(SUB) 상에는 워드라인들(WL0~WL15)이 적층된다. 적층되는 워드라인들 사이에는 상부와 하부의 워드라인들을 격리하기 위한 절연막(미도시)이 형성된다. 한쌍의 워드라인들이 동일층에 형성되기 때문에, 워드라인들은 8층으로 적층된다. 즉, 제8 내지 제1 워드라인(WL7~WL0)이 순차적으로 적층되고, 제9 내지 제16 워드라인들(WL8~WL16)이 각각 대응하는 제8 내지 제1 워드라인(WL7~WL0)과 동일한 층에 마주보도록 순차적으로 적층된다.
각층마다 한쌍의 워드라인들(예, WL15, WL0)은 서로 대칭이다. 구체적으로 설명하면, 하나의 워드라인(WL15)은 비트라인 방향과 교차하는 워드라인 방향으로 연장되고 일측 단부가 서로 연결되는 빗(comb) 모양으로 형성된다. 그리고, 동일층에 형성되는 다른 워드라인(WL0)은 워드라인(WL15)과 대칭되는 빗 모양으로 형성된다. 빗 모양으로 대칭되는 한쌍의 워드라인들(WL15, WL0)은 서로 맞물리게 배치된다.
한편, 적층된 워드라인들(WL7~WL0)의 일단부와 적층된 워드라인들(WL8~WL16)의 타단부는 슬리밍 공정을 통해 계단형으로 단차지도록 형성된다. 이에 따라, 상부에 배치되는 워드라인의 보다 하부에 배치되는 워드라인의 가장자리가 더 연장되어 돌출된다.
최상부 워드라인(WL0, WL15)의 상부에는 셀렉트 라인들이 배열된다. 구체적으로 설명하면, 최상부 워드라인(WL0, WL15)의 상부에 워드라인 방향으로 연장된 드레인 셀렉트 라인들(DSL1~DLS)과 소스 셀렉트 라인들(SSL1~SSL8)이 비트라인 방향으로 교대로 배열된다. 이때, 2개의 드레인 셀렉트 라인들과 2개의 소스 셀렉트 라인들이 교대로 배열될 수 있다.
특히, 워드라인들(WL0~WL15)은 메모리 블록 그룹 단위로 분리된다. 즉, 메모리 블록 그룹에 포함된 메모리 블록들(BLOCKa, BLOCKb)의 워드라인들(WL0~WL15)이 서로 연결되어 메모리 블록들(BLOCKa, BLOCKb)이 워드라인들(WL0~WL15)을 공유한다. 그리고, 서로 다른 메모리 블록 그룹에 포함된 메모리 블록들의 워드라인들은 서로 분리된다.
셀렉트 라인들(DSL1~DSL8, SSL1~SSL8)과 적층된 워드라인들(WL7~WL0, WL8~WL15)을 관통하는 수직 채널층들(VC1, VC2)이 형성된다. 제1 수직 채널층(VC1)은 소스 셀렉트 라인들(SSL1~SSL8)과 적층된 워드라인들(WL7~WL0)을 관통하고, 제2 수직 채널층(VC2)은 드레인 셀렉트 라인들(DSL1~DSL8)과 적층된 워드라인들(WL8~WL15)을 관통한다. 파이프 게이트(PB1)에는 제1 및 제2 수직 채널층들(VC1, VC2)을 연결하기 위한 수평 채널층(VC3)이 구비된다. 파이프 게이트(PB1)에 인가되는 전압에 따라 메모리 블록(BLOCKa)에 포함된 제1 및 제2 수직 채널층들(VC1, VC2)의 연결 여부가 제어된다. 제1 및 제2 수직 채널층들(VC1, VC2) 및 수평 채널층(VC3)에 의해 메모리 스트링(ST)의 채널층은 U자 형태로 형성된다.
한편, 비트라인 방향으로 배열되면서 드레인 셀렉트 라인(예, DSL1) 또는 소스 셀렉트 라인(예, SSL1)을 관통하는 수직 채널층(VC1 또는 VC2)의 수에 따라 비트라인들의 수가 결정된다.
워드 라인들(WL0~WL15)과 수직 채널층들(VC1, VC2) 사이에 전하 저장막(CT)이 배치된다. 전하 저장막(CT)과 수직 채널층들(VC1, VC2) 사이에는 터널 절연막이 배치되고, 전하 저장막(CT)과 워드라인들(WL0~WL15) 사이에는 블로킹 절연막이 더 배치된다. 이로써, 워드라인, 블로킹 절연막, 전하 저장막, 터널 절연막 및 수직 채널층에 의해 메모리 셀(CELL)이 형성된다.
도 3b 및 도 4b를 참조하면, 서로 인접한 소스 셀렉트 라인들(예, SSL1, SSL2)을 관통하는 수직 채널층들(VC1, VC2)의 상부를 연결하는 공통 소스 라인들(CSL1~CSL4)이 형성된다.
도 3c 및 도 4b를 참조하면, 워드라인들(WL0~WL15)의 단부, 수직 채널층들(VC1, VC2), 파이프 게이트(PG1~PG4), 공통 소스 라인들(CSL1~CSL4) 상에 콘택 플러그들(CP)이 형성된다. 콘택 플러그들(CP)의 상부 표면은 모두 동일한 높이를 유지한다.
도 3d 및 도 4b를 참조하면, 워드라인들(WL0~WL15)의 콘택 플러그들(CP)과 각각 연결되는 배선들(MWL0~MWL15), 드레인 셀렉트 라인들(DSL1~DLS8)의 콘택 플러그들(CP)과 각각 연결되는 배선들(MDSL1~MDSL8), 공통 소스 라인들(CSL1~CSL4)의 콘택 플러그들(CP)과 각각 연결되는 배선들(MCSL1~MCSL4), 파이프 게이트(PG1)의 콘택 플러그(CP)와 연결되는 배선(MPG1), 수직 채널층들(VC2) 상부의 콘택 플러그들(CP)과 연결되는 비트라인들(BL)을 형성한다. 여기서, 동일한 드레인 셀렉트 라인을 관통하는 수직 채널층들(VC2) 상부의 콘택 플러그들(CP)은 서로 다른 비트라인들(BL)과 연결된다. 그리고, 하나의 비트라인(BL)마다 서로 다른 스트링에 포함된 수직 채널층들(VC2) 상부의 콘택 플러그들(CP)이 함께 연결된다.
각각의 라인들 사이에는 라인들을 전기적으로 격리하기 위하여 절연막(미도시)이 형성된다.
상기의 구조를 살펴보면, 2개의 메모리 블록(BLOCKa, BLOCKb)에서 워드라인들(WL0~WL15)과 연결되는 배선들(MWL0~MWL15)의 수는 16개이다. 즉, 워드라인들(WL0~WL15)의 수는 16개이지만, 메모리 블록당 워드라인들과 연결되는 배선의 수는 8개이므로, 배선의 수를 줄일 수 있다.
상기와 같이 메모리 블록 그룹 내의 메모리 블록들(BLOCKa, BLOCKb)이 워드라인들(WL0~WL15)을 공유함으로써, 셀렉트 라인(특히 드레인 셀렉트 라인)과 워드라인들(WL0~WL15)에 데이터 입출력을 위한 동작 전압들을 제공하는 동작 회로의 내부 구조가 변경되어야 한다. 구체적으로 설명하면 다음과 같다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체 메모리 장치의 로우 디코더를 설명하기 위한 회로도들이다.
도 5a를 참조하면, 로우 디코더에서 메모리 블록(BLOCKa)의 블록 선택 신호(ADD<a>)를 생성하는 회로(500a)는 어드레스 신호들(XAa, XBa, XCa, XDa)과 인에이블 신호(EN)에 응답하여 동작한다. 구체적으로, 전원 전압 단자(VCCI)에 연결되고 인에이블 신호(EN)에 응답하여 동작하는 트랜지스터(P101), 접지 단자에 연결되고 인에이블 신호(EN)에 응답하여 동작하는 트랜지스터(N109), 트랜지스터들(P101, N109) 사이에 직렬로 접속되고 어드레스 신호들(XAa, XBa, XCa, XDa)에 응답하여 동작하는 트랜지스터들(N101~N107), 트랜지스터들(P101, N101)의 접속 노드의 전압 레벨을 반전시키는 인버터(INV101), 전원 전압 단자(VCCI)와 트랜지스터들(P101, N101)의 접속 노드 사이에 연결되고 인버터(INV101)의 출력 신호에 응답하여 동작하는 트랜지스터(P103)를 포함한다. 메모리 블록(BLOCKa)이 선택되는 경우, 인에이블 신호(EN)에 의해 트랜지스터들(P101, N109)이 턴온되고 어드레스 신호들(XAa, XBa, XCa, XDa)에 의해 트랜지스터들(N101~N107)이 턴온되어 트랜지스터들(P101, N101)의 접속 노드로 로우 레벨의 블록 선택 신호(ADD<a>)가 출력된다. 인버터(INV101)는 블록 선택 신호(ADD<a>)에 응답하여 반전된 블록 선택 신호(/ADD<a>)를 출력한다.
도 5b를 참조하면, 로우 디코더에서 메모리 블록(BLOCKb)의 블록 선택 신호(ADD<b>)를 생성하는 회로(500b)는 도 5a에 도시된 회로(500a)와 동일한 구성으로 이루어질 수 있다. 다만, 어드레스 신호들(XAa, XBa, XCa, XDa)과 달리 메모리 블록(BLOCKb)의 어드레스 신호들(XAb, XBb, XCb, XDb)에 응답하여 트랜지스터들(N111~N117)이 동작한다. 그 결과, 회로(500b)는 어드레스 신호들(XAb, XBb, XCb, XDb)에 응답하여 메모리 블록(BLOCKb)을 선택하기 위한 블록 선택 신호(ADD<b>)를 출력한다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 메모리 장치의 연결 회로들을 설명하기 위한 회로도들이다.
도 6a를 참조하면, 블록 선택 신호(ADD<a>)에 응답하여 메모리 블록(BLOCKa)의 드레인 셀렉트 라인(DSL<a>)과 글로벌 드레인 셀렉트 라인(GDSL)을 연결하는 셀렉트 라인 연결회로(600a)는 제어 신호들(ADD-COM, DSL-PCG-ON)에 응답하여 동작하는 NAND 게이트(NAND121), NAND 게이트(NAND121)의 출력 신호와 블록 선택 신호(ADD<a>)에 응답하여 동작하는 NAND 게이트(NAND123), NAND 게이트(NAND123)의 출력 신호를 반전시키는 인버터(INV121), NAND 게이트(NAND123)의 출력 단자와 노드(NODEa) 사이에 접속되고 제어 신호(BLK_PRECH)에 응답하여 동작하는 트랜지스터(N121), 노드(NODEa)에 접속되고 인버터(INV121)의 출력 신호(CON)에 응답하여 동작하는 트랜지스터(P121), 고전압(VBLC)의 입력 단자와 트랜지스터(P121) 사이에 접속되고 노드(NODEa)의 전압 레벨에 따라 동작하는 트랜지스터(N123), 및 노드(NODEa)의 전압 레벨에 따라 드레인 셀렉트 라인(DSL<a>)과 글로벌 드레인 셀렉트 라인(GDSL)을 연결하는 트랜지스터(N125)를 포함한다. 여기서, 트랜지스터(N121)는 고전압(VBLC)이 인가되기 전에 노드(NODEa)를 프리차지하고, 고전압(VBLC)에 의해 높아지는 노드(NODEa)의 전압이 NAND 게이트(NAND123)로 전달되는 것을 방지하는 역할을 수행한다. 또한, 트랜지스터(N123)는 노드(NODEa)로 전압 강하없이 고전압(VBLC)이 전달될수 있도록 음전위의 문턱전압을 갖는다.
상기의 구조로 이루어진 셀렉트 라인 연결 회로(600a)는 제어 신호들(ADD-COM, DSL-PCG-ON)과 블록 선택 신호(ADD<a>)에 응답하여, 메모리 블록의 드레인 셀렉트 라인(DSL<a>)과 글로벌 드레인 셀렉트 라인(GDSL)을 연결한다.
상기의 셀렉트 라인 연결 회로(600a)와 동일하게 소스 셀렉트 라인과 글로벌 셀렉트 라인을 연결하는 회로가 적용될 수 있다.
도 6b를 참조하면, 블록 선택 신호들(ADD<a>, ADD<b>)에 응답하여 메모리 블록 그룹의 메모리 블록들(BLOCKa, BLOCKb)의 워드라인들(WL0~WL15)과 글로벌 워드 라인들(GWL0~GWL15)을 연결하는 워드라인 연결 회로(600b)는 블록 선택 신호들(ADD<a>, ADD<b>)에 응답하여 동작하는 NAND 게이트(NAND133), NAND 게이트(NAND133)의 출력 신호를 반전시키는 인버터(INV131), NAND 게이트(NAND123)의 출력 단자와 노드(NODEb) 사이에 접속되고 제어 신호(BLK_PRECH)에 응답하여 동작하는 트랜지스터(N131), 노드(NODEb)에 접속되고 인버터(INV131)의 출력 신호(CON)에 응답하여 동작하는 트랜지스터(P131), 고전압(VBLC)의 입력 단자와 트랜지스터(P131) 사이에 접속되고 노드(NODEb)의 전압 레벨에 따라 동작하는 트랜지스터(N133), 및 노드(NODEb)의 전압 레벨에 따라 워드라인들(WL0~WL15)과 글로벌 워드 라인들(GWL0~GWL15)을 연결하는 트랜지스터들(N135<0:15>)을 포함한다. 여기서, 트랜지스터(N131)는 고전압(VBLC)이 인가되기 전에 노드(NODEb)를 프리차지하고, 고전압(VBLC)에 의해 높아지는 노드(NODEb)의 전압이 NAND 게이트(NAND133)로 전달되는 것을 방지하는 역할을 수행한다. 또한, 트랜지스터(N133)는 노드(NODEb)로 전압 강하없이 고전압(VBLC)이 전달될 수 있도록 음전위의 문턱전압을 갖는다.
상기의 구조로 이루어진 워드라인 연결 회로(600b)는 블록 선택 신호들(ADD<a>, ADD<b>)에 응답하여, 메모리 블록 그룹에 포함된 메모리 블록들의 워드라인들(WL0~WL15)과 글로벌 워드라인들(GWL0~GWL15)을 연결한다. 특히, 메모리 블록 그룹에 포함된 메모리 블록들의 워드라인들(WL0~WL15)이 서로 연결되어 있기 때문에, 메모리 블록 그룹에 포함된 메모리 블록들 중 하나의 메모리 블록이 선택되더라도 메모리 블록들의 워드라인들(WL0~WL15)이 글로벌 워드라인들(GWL0~GWL15)과 연결된다.
도 6c를 참조하면, 블록 선택 신호(ADD<b>)에 응답하여 메모리 블록(BLOCKb)의 드레인 셀렉트 라인(DSL<b>)과 글로벌 드레인 셀렉트 라인(GDSL)을 연결하는 셀렉트 라인 연결회로(600c)는 도 6a에서 설명한 셀렉트 라인 연결 회로(600a)와 동일한 구성으로 이루어진다. 다만, 셀렉트 라인 연결회로(600c)는 블록 선택 신호(ADD<a>) 대신 블록 선택 신호(ADD<b>)에 응답하여 메모리 블록(BLOCKb)의 드레인 셀렉트 라인(DSL<b>)과 글로벌 드레인 셀렉트 라인(GDSL)을 연결한다.
상기의 셀렉트 라인 연결 회로(600b)와 동일하게 소스 셀렉트 라인과 글로벌 셀렉트 라인을 연결하는 회로가 적용될 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 제어 회로 및 전압 생성 회로를 설명하기 위한 블록도이다.
도 7을 참조하면, 제어 회로(710)는 외부로부터 입력되는 명령 신호(CMD)와 어드레스 신호(ADD)에 응답하여 내부 명령 신호(CMDi), 로우 어드레스 신호(RADD), 컬럼 어드레스 신호(CADD)를 출력한다. 여기서, 로우 어드레스 신호(RADD)는 도 5a 내지 도 5c에서 설명된 어드레스 신호들(XAa~XDa, XAb~XDb)을 포함한다. 컬럼 어드레스 신호(CADD)는 비트라인들을 선택하기 위해 사용될 수 있다.
동작 전압 발생 회로(720)는 제어 회로(710)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 데이터 입출력에 필요한 동작 전압들을 글로벌 라인들(GSSL, GWL0~GWL15, GSSL)로 출력한다. 예로써, 프로그램 동작 시 내부 명령 신호(CMDi)에 응답하여 선택된 글로벌 워드라인에는 프로그램 전압(Vpgm)을 출력하고 비선택 글로벌 워드라인들에는 프로그램 패스 전압(Vpass)을 출력한다. 한편, 도 7에서는 하나의 글로벌 드레인 셀렉트 라인(GDSL)과 글로벌 소스 셀렉트 라인(GSSL)이 도시되어 있으나, 도 2에서 다수개의 셀렉트 라인들(DSL1~DSL8, SSL1~SSL8)이 구비되므로, 이에 맞춰 글로벌 셀렉트 라인들(GDSL, GSSL)도 다수 개 구비될 수 있다.
이하, 상기에서 설명한 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 파형도이다.
도 2, 도 5a, 도 5b, 도 6a~6c 및 도 8을 참조하면, 메모리 블록 그룹의 메모리 블록들 중 메모리 블록(BLOCKa)이 선택되는 경우, 회로들(500a, 500b)에 의해 로우 레벨의 블록 선택 신호(ADD<a>)와 하이 레벨의 블록 선택 신호(ADD<b>)가 생성된다. 그리고, 비트라인 셋업 구간에서는 제어 신호들(ADD-COM, DSL-PCG-ON)이 하이 레벨로 활성화된다. 그 결과, 셀렉트 라인 연결 회로들(600a, 600c)에 의해 메모리 블록 그룹에 포함된 메모리 블록들의 셀렉트 라인들(특히, 드레인 셀렉트 라인들)이 글로벌 셀렉트 라인(특히, 글로벌 드레인 셀렉트 라인)과 연결된다. 또한, 블록 선택 신호들(ADD<a>, ADD<b>)에 응답하여 워드라인 연결 회로(600b)는 메메모리 블록 그룹의 워드라인들(WL0~WL15)과 글로벌 워드라인들(GWL0~GWL15)을 연결한다. 비트라인 셋업 구간 동안 프로그램 동작을 위해 비트라인의 전압이 조절되고, 전압 공급 회로에 의해 드레인 셀렉트 라인들(DSL<a>, DSL<b>)에는 글로벌 드레인 셀렉트 라인을 통해 약 2.3V 정도의 프리차지 전압(VDC)이 인가된다.
비트라인 셋업 구간이 종료되면 제어 신호(DSL-PCG-ON)가 로우 레벨로 비활성화된다. 이에 따라, 셀렉트 라인 연결 회로(600a)는 하이 레벨의 제어 신호(ADD-COM)와 로우 레벨의 블록 선택 신호(ADD<a>) 및 제어 신호(DSL-PCG-ON)에 응답하여 선택된 메모리 블록(BLOCKa)의 드레인 셀렉트 라인(DSL<a>)과 글로벌 드레인 셀렉트 라인(GDSL)을 연결된 상태로 유지한다. 하지만, 셀렉트 라인 연결 회로(600b)는 하이 레벨의 제어 신호(ADD-COM) 및 블록 선택 신호(ADD<b>) 및 로우의 제어 신호(DSL-PCG-ON)에 응답하여 메모리 블록 그룹에 포함된 비선택 메모리 블록(BLOCKb)의 드레인 셀렉트 라인(DSL<b>)과 글로벌 드레인 셀렉트 라인(GDSL)의 연결을 차단한다.
이어서, 아래의 표 1과 같이 프로그램 동작을 위해 동작 전압들이 인가된다.
Sel. Block Group Unsel. Block Groups (미도시)
Sel. Block
(even)		 Unsel. Block
(odd)		 Unsel. Block
(even)		 Unsel. Block
(odd)
WL Sel. WL Vpgm Vpgm Floating Floating
Unsel. WL Vpass Vpass Floating Floating
BL 0V 0V 0V 0V
DSL Sel. DSL VDC(2.3V) BL 셋업 구간만
VDC 인가 후 0V		 0V 0V
Unsel. DSL BL 셋업 구간만
VDC 인가 후 0V		 BL 셋업 구간만
VDC 인가 후 0V		 0V 0V
SSL Sel. SSL 0V 0V 0V 0V
Unsel. SSL 0V 0V 0V 0V
CSL VDC(2.3V) VDC(2.3V) VDC(2.3V) VDC(2.3V)
Pipe gate Vpass 0V 0V 0V
메모리 셀을 프로그램하는 경우 비트라인에는 프로그램 허용 전압(예, 접지 전압)이 인가된다. 소스 셀렉트 라인들에는 메모리 블록의 선택 여부에 상관없이 접지 전압이 인가되고, 공통 소스 라인에는 양전위의 전압(VDC)이 인가된다. 또한, 선택된 메모리 블록(BLOCKa)의 파이프 게이트에는 패스 전압(Vpass)이 인가되어 공통 소스 라인과 파이프 트랜지스터 사이의 제1 메모리 스트링과 비트라인 및 파이프 트랜지스터 사이의 제2 메모리 스트링이 전기적으로 연결된다. 비선택 메모리 블록(BLOCKb)의 파이프 게이트에는 접지 전압이 인가된다.
선택된 메모리 블록 그룹에서 메모리 블록들(BLOCKa, BLOCKb)은 워드라인들(WL0~WL15)을 공유한다. 이 때문에, 선택된 메모리 블록 그룹 내에서는 메모리 블록 그룹의 선택 여부에 상관없이 모든 메모리 블록들(BLOCKa, BLOCKb)의 워드라인들(WL0~WL15)로 동일한 동작 전압들이 인가된다. 예로써, 선택된 워드라인에는 프로그램 전압이 인가되고 비선택 워드라인들에는 프로그램 패스 전압이 인가된다. 다만, 선택된 메모리 블록의 선택된 드레인 셀렉트 라인에는 셀렉트 전압에 계속해서 인가되기 때문에 선택된 메모리 스트링은 비트라인과 연결되어 프로그램 동작이 실시되지만, 선택된 메모리 블록의 비선택된 드레인 셀렉트 라인과 비선택 메모리 블록의 드레인 셀렉트 라인들에는 비트라인 셋업 구간 후 0V가 인가되므로 비선택 메모리 스트링들에서는 프로그램 동작이 진행되지 않는다.
한편, 선택된 메모리 블록을 포함하지 않는 다른 메모리 블록 그룹들의 워드라인들은 플로팅 상태로 설정되고, 셀렉트 라인들과 파이프 게이트에는 접지 전압이 인가된다. 다만, 공통 소스 라인은 메모리 블록 그룹에 상관없이 전체적으로 동일하게 제어될 수 있으므로, 다른 메모리 블록 그룹들의 공통 소스 라인에는 양전위의 전압이 인가될 수 있다.
상기의 내용에 따라, 메모리 블록 그룹 내에서 메모리 블록들이 워드라인을 공유하더라도 메모리 블록의 선택적 프로그램 동작이 가능해진다. 상기에서 셀렉트 라인들을 제어하는 방식을 적용하면 워드라인들을 공유하는 메모리 블록들 중 선택된 메모리 블록의 리드 동작을 실시하는 것도 가능하다.
500a. 500b : 로우 디코더 600a, 600c : 셀렉트 라인 연결 회로
600b : 워드라인 연결 회로 710 : 제어 회로
720 : 동작 전압 발생 회로

Claims (13)

  1. 다수의 메모리 블록 영역들이 정의된 기판 상에 적층된 워드 라인들;
    상기 워드라인들 중 최상부 워드라인 상에 배열된 셀렉트 라인들;
    상기 셀렉트 라인들과 상기 워드라인들을 관통하여 상기 기판까지 연장되는 수직 채널층들; 및
    상기 워드 라인들과 상기 수직 채널층들 사이에 배치되는 전하 저장막을 포함하며,
    적어도 2 이상의 메모리 블록 영역들을 포함하는 메모리 블록 그룹 영역마다 상기 적층된 워드라인들이 분리되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수직 채널층들의 하부를 전기적으로 연결하기 위하여 상기 반도체 기판에 배치되는 파이프 트랜지스터들을 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 파이프 트랜지스터는 하나의 메모리 블록 영역에서 한쌍의 수직채널층들의 하부를 동시에 연결시키는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 셀렉트 라인들은 상기 최상부 워드라인 상에서 배열되는 드레인 셀렉트 라인들 및 소스 셀렉트 라인들을 포함하며, 상기 메모리 블록 영역마다 다수의 드레인 셀렉트 라인들 및 다수의 소스 셀렉트 라인들이 배열되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 셀렉트 라인들 중 소스 셀렉트 라인들과 상기 적층된 워드 라인들을 관통하는 제1 수직 채널층들의 상부와 연결되는 공통 소스 라인들; 및
    상기 셀렉트 라인들 중 드레인 셀렉트 라인들과 상기 적층된 워드 라인들을 관통하는 제2 수직 채널층들의 상부와 연결되는 비트 라인들을 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 적층된 워드 라인들은 상기 제1 수직 채널층이 관통하는 제1 적층된 워드라인들과 상기 제2 수직 채널층이 관통하는 제2 적층된 워드 라인들을 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 적층된 워드 라인들은 상기 셀렉트 라인들 중 드레인 셀렉트 라인들과 함께 수직 채널층이 관통되는 제1 적층된 워드 라인들 및 상기 셀렉트 라인들 중 소스 셀렉트 라인들과 함께 수직 채널층이 관통되는 제2 적층된 워드 라인들을 포함하는 반도체 메모리 장치.
  8. 기판과 배선들 사이에 수직으로 연결되고 적층된 워드 라인들 및 셀렉트 라인들에 의해 각각 제어되는 메모리 셀들 및 셀렉트 트랜지스터들을 포함하는 메모리 스트링들을 포함하는 다수의 메모리 블록들; 및
    상기 적층된 워드 라인들, 상기 셀렉트 라인들 및 상기 배선들로 상기 메모리 셀들의 데이터 입출력 동작에 필요한 동작 전압들을 인가하도록 구성된 동작 회로를 포함하며,
    상기 메모리 블록들이 다수의 메모리 블록 그룹들로 구분되고, 동일한 메모리 블록 그룹 내의 서로 다른 메모리 블록들에 포함되는 메모리 스트링들의 적층된 워드라인들이 서로 연결되고, 상기 셀렉트 라인들은 서로 격리되는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 메모리 블록들은,
    상기 배선들 중 공통 소스 라인들과 상기 기판 사이에 수직으로 연결되는 제1 메모리 스트링들;
    상기 배선들 중 비트라인들과 상기 기판에 수직으로 연결되는 제2 메모리 스트링들; 및
    상기 제1 및 제2 메모리 스트링들에 포함된 수직 채널층들의 하단부들을 연결하기 위해 상기 기판에 배치된 파이프 트랜지스터를 각각 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서, 상기 동작 회로는,
    어드레스 신호에 응답하여 블록 선택 신호들을 출력하도록 구성된 로우 디코더;
    내부 명령 신호에 응답하여 글로벌 워드라인들 및 글로벌 셀렉트 라인들로 동작 전압들을 출력하도록 구성된 전압 공급 회로; 및
    어드레스 신호 및 연결 제어 신호에 응답하여 메모리 블록 그룹에 포함된 메모리 블록들의 워드 라인들과 글로벌 워드 라인들의 연결 및 셀렉트 라인들과 글로벌 셀렉트 라인들의 연결을 제어하도록 구성된 라인 연결 회로를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 전압 공급 회로는 프로그램 동작 시 상기 선택된 메모리 블록의 셀렉트 라인들 중 선택된 드레인 셀렉트 라인들과 연결되는 글로벌 드레인 셀렉트 라인들에 셀렉트 전압을 인가하되, 비선택 드레인 셀렉트 라인들과 연결되는 비선택 글로벌 드레인 셀렉트 라인에는 비트라인 셋업 구간에서만 상기 셀렉트 전압을 인가하도록 구성되는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 전압 공급 회로는 상기 프로그램 동작 시 상기 메모리 블록 그룹의 워드라인들 중 선택된 워드라인과 연결되는 글로벌 워드라인에 프로그램 전압을 인가하고,
    비선택된 워드라인들과 연결되는 비선택 글로벌 워드라인들에 프로그램 패스 전압을 인가하고,
    상기 셀렉트 라인들 중 소스 셀렉트 라인들과 연결되는 글로벌 셀렉트 라인들에 상기 셀렉트 전압을 인가하도록 구성되는 반도체 메모리 장치.
  13. 제 10 항에 있어서, 상기 라인 연결 회로는,
    상기 블록 선택 신호들에 응답하여 선택된 메모리 블록을 포함하는 메모리 블록 그룹의 상기 워드 라인들을 상기 글로벌 워드라인들과 연결하도록 구성된 워드라인 연결 회로; 및
    상기 블록 선택 신호와 연결 제어 신호에 응답하여 상기 선택된 메모리 블록을 포함하는 상기 메모리 블록 그룹의 상기 셀렉트 라인들과 상기 글로벌 셀렉트 라인들의 연결을 제어하도록 구성된 셀렉트 라인 연결 회로를 포함하는 반도체 메모리 장치.
KR1020110055532A 2011-06-09 2011-06-09 반도체 메모리 장치 KR20120136535A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020110055532A KR20120136535A (ko) 2011-06-09 2011-06-09 반도체 메모리 장치
TW101120861A TWI569265B (zh) 2011-06-09 2012-06-08 半導體記憶裝置
US13/492,132 US8811082B2 (en) 2011-06-09 2012-06-08 Semiconductor memory device
CN201210190890.8A CN102820047B (zh) 2011-06-09 2012-06-11 半导体存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110055532A KR20120136535A (ko) 2011-06-09 2011-06-09 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20120136535A true KR20120136535A (ko) 2012-12-20

Family

ID=47293103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110055532A KR20120136535A (ko) 2011-06-09 2011-06-09 반도체 메모리 장치

Country Status (4)

Country Link
US (1) US8811082B2 (ko)
KR (1) KR20120136535A (ko)
CN (1) CN102820047B (ko)
TW (1) TWI569265B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140141044A (ko) * 2013-05-31 2014-12-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20150084534A (ko) * 2014-01-14 2015-07-22 에스케이하이닉스 주식회사 반도체 장치

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150002001A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치
CN104795103B (zh) * 2014-01-22 2018-05-11 旺宏电子股份有限公司 三维半导体元件
KR20150093019A (ko) * 2014-02-06 2015-08-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102145062B1 (ko) * 2014-03-17 2020-08-18 에스케이하이닉스 주식회사 반도체 장치
KR20150135903A (ko) * 2014-05-26 2015-12-04 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 시스템과 이의 동작 방법
KR20160011027A (ko) * 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 반도체 장치
KR102234799B1 (ko) 2014-08-14 2021-04-02 삼성전자주식회사 반도체 장치
US9349745B2 (en) * 2014-08-25 2016-05-24 Macronix International Co., Ltd. 3D NAND nonvolatile memory with staggered vertical gates
CN105990354B (zh) * 2015-01-28 2019-05-31 旺宏电子股份有限公司 存储器元件及其制作方法
US9355735B1 (en) 2015-02-20 2016-05-31 Sandisk Technologies Inc. Data recovery in a 3D memory device with a short circuit between word lines
KR20160107549A (ko) * 2015-03-04 2016-09-19 에스케이하이닉스 주식회사 반도체 장치
WO2016178263A1 (ja) * 2015-05-01 2016-11-10 株式会社 東芝 半導体記憶装置
US9865311B1 (en) 2016-07-08 2018-01-09 Micron Technology, Inc. Memory device including current generator plate
US9728266B1 (en) * 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions
US10073623B2 (en) * 2016-11-29 2018-09-11 SK Hynix Inc. Memory system and operation method for the same
US9922987B1 (en) * 2017-03-24 2018-03-20 Sandisk Technologies Llc Three-dimensional memory device containing separately formed drain select transistors and method of making thereof
KR102433893B1 (ko) 2017-07-31 2022-08-23 삼성전자주식회사 수직형 메모리 장치
JP2020068044A (ja) * 2018-10-22 2020-04-30 キオクシア株式会社 半導体記憶装置
KR20210106670A (ko) 2020-02-21 2021-08-31 삼성전자주식회사 수직형 메모리 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3364549B2 (ja) * 1995-02-22 2003-01-08 三菱電機株式会社 半導体記憶装置
KR101487524B1 (ko) * 2008-08-27 2015-01-29 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
KR101502584B1 (ko) * 2008-10-16 2015-03-17 삼성전자주식회사 비휘발성 메모리 장치
KR101759926B1 (ko) 2009-07-23 2017-07-21 삼성전자주식회사 메모리 반도체 장치, 그 제조 방법 및 동작 방법
JP4913188B2 (ja) * 2009-09-18 2012-04-11 株式会社東芝 不揮発性半導体記憶装置
KR101682660B1 (ko) * 2010-06-28 2016-12-06 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140141044A (ko) * 2013-05-31 2014-12-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20150084534A (ko) * 2014-01-14 2015-07-22 에스케이하이닉스 주식회사 반도체 장치

Also Published As

Publication number Publication date
TWI569265B (zh) 2017-02-01
TW201308328A (zh) 2013-02-16
CN102820047A (zh) 2012-12-12
US8811082B2 (en) 2014-08-19
US20120314514A1 (en) 2012-12-13
CN102820047B (zh) 2017-05-10

Similar Documents

Publication Publication Date Title
KR20120136535A (ko) 반도체 메모리 장치
US20240172442A1 (en) Semiconductor memory device with three-dimensional memory cells
US10276240B2 (en) Nonvolatile semiconductor memory device with a plurality of memory blocks and a shared block decoder
US9530503B2 (en) And-type SGVC architecture for 3D NAND flash
KR101415744B1 (ko) 스트링선택트랜지스터들의 문턱전압을 모니터링하는 ｓｓｌ 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이, 그 모니터링 및 구동방법
CN105938726B (zh) 半导体存储装置
US9437300B2 (en) Semiconductor memory device
KR101361131B1 (ko) 공유되는 로우 디코더를 갖는 플래쉬 메모리 장치
CN112086463B (zh) 半导体存储装置
TW201606777A (zh) 記憶體元件及其操作方法
US20140198576A1 (en) Programming technique for reducing program disturb in stacked memory structures
US10937500B2 (en) Semiconductor memory device
KR20150002000A (ko) 반도체 장치 및 이의 동작 방법
TW201937921A (zh) 半導體記憶裝置
JP2009266281A (ja) 三次元積層不揮発性半導体メモリ
JP2009266946A (ja) 三次元積層不揮発性半導体メモリ
JP2020065022A (ja) 半導体装置及び半導体記憶装置
US8593869B2 (en) Apparatuses and methods including memory array and data line architecture
JP2022535372A (ja) メモリデバイスをプログラムする方法および関連するメモリデバイス
JP2020178010A (ja) 半導体記憶装置
US7583533B2 (en) Semiconductor device with high-breakdown-voltage transistors
US9177648B2 (en) 3D non-volatile memory device having wordlines with large width
US10861865B2 (en) Semiconductor storage device
US11114162B2 (en) Non-volatile semiconductor memory device including a first memory bunch and a second memory bunch
JP2019212350A (ja) 半導体メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee