CN105226058A - 利用深扩散区在单片功率集成电路中制备jfet和ldmos晶体管 - Google Patents

利用深扩散区在单片功率集成电路中制备jfet和ldmos晶体管 Download PDF

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Abstract

一种功率集成电路包括一个结型场效应晶体管（JFET）器件，形成在第一部分半导体层中，利用第一本体区制成栅极区，一个双扩散金属-氧化物-半导体（LDMOS）晶体管，形成在第二部分半导体层中，通道形成在第二本体区中。功率集成电路包括一个第一深扩散区，形成在第一本体区下方，并且与第一本体区电接触，第一深扩散区与第一本体区共同建立JFET器件的夹断电压；以及一个第二深扩散区，形成在第二本体区下方，并且与第二本体区电接触，第二深扩散区构成LDMOS晶体管中的降低表面电场（RESURF）结构。

Description

利用深扩散区在单片功率集成电路中制备JFET和LDMOS晶体管
技术领域
本发明涉及一种功率集成电路，具体来说，涉及利用深扩散区在单片功率集成电路中制备JFET和LDMOS晶体管。
背景技术
高压应用的单片功率集成电路（PIC）有时集成在一个结型场效应晶体管（JFET）和一个横向双扩散金属-氧化物-半导体（LDMOS）晶体管上。例如，在功率集成电路中引入JFET器件，用作启动电路中的常开通器件。JFET器件的漏极端连接到电源源极端（例如12V），栅极端接地，源极端连接到负载的电压源节点。当电源升高时，JFET在漏极端和源极端之间的通道中传导的电流，为负载的特定电路提供电源。当负载的电源节点（源极端）达到负载所需的电源电压（例如5V）时，JFET通道被夹断，JFET器件断开。JFET器件因其良好的夹断性能，能够确保下游电路到JFET的源极端不受电源高电压的影响，因此常用于常开通器件应用。
同时，LDMOS晶体管因其高击穿电压特性以及与低压器件的CMOS技术兼容等特点，常用于高压应用（20至500伏）。通常来说，LDMOS晶体管包括一个多晶硅栅极、一个形成在P-型本体区中的N+源极区，以及一个N+漏极区。通过N漂流区，使N+漏极区与多晶硅栅极下方的本体区中的通道分开。众所周知，增大N漂流区的长度，可以使LDMOS晶体管的击穿电压相应地增大。
当JFET器件和LDMOS晶体管制备在同一集成电路上时，要使两种器件的性能达到最优，同时保持合理的制备工艺有效成本有一定难度。图1表示在一个示例中，在同一个半导体衬底上制备的含有JFET和LDMOS晶体管的功率集成电路的剖面图。当利用相同的制备工艺制备JFET1和LDMOS器件2时，必须使用制备工艺中相同的扩散区制备器件。尤其是在LDMOS制备工艺中集成JFET的传统方法，使用LDMOS的P-型本体（P-本体）区4制备栅极区。然而，P-本体注入适用于通道中的阈值电压和LDMOS晶体管的额定击穿电压。用作JFET器件栅极区的同一个P-本体注入物，可能无法产生夹断晶体管通道所需的夹断电压。例如，当优化P-本体注入物适用于LDMOS晶体管阈值电压和击穿电压时，JFET器件的阈值电压可能达到20V或以上，才能夹断JFET传导通道，这对于耦合JFET为5V工作电压的电路供电的情况来说是不愿出现的。因此，在一个功率集成电路中同时优化JFET器件和LDMOS晶体管，是十分困难的。
发明内容
本发明的目的是提供一种功率集成电路，其能同时优化JFET器件和LDMOS晶体管，使两种器件的性能达到最优，同时保持合理的制备工艺及有效成本。
为达到上述目的，本发明提供了一种功率集成电路，包括：
一个第一导电类型轻掺杂的半导体层；
一个结型场效应晶体管（JFET）器件，形成在第一部分半导体层中以及第二导电类型的第一深阱中，JFET器件包括利用第一导电类型的第一本体区制成的栅极区、形成在栅极区对面的第二导电类型的源极和漏极区、形成在栅极区以外的源极区和漏极区之间的第一深阱区域中的JFET器件的通道；
一个双扩散金属-氧化物-半导体（LDMOS）晶体管，形成在第二部分半导体层中和第二导电类型的第二深阱中，LDMOS晶体管包括形成在第二深阱中的第一导电类型的第二本体区、栅极电极、源极区、以及与漏极区电接触的漏极漂流区（adraindrift），LDMOS晶体管的通道形成在源极区和漏极漂流区之间的第二本体区中，其中第二本体区用于优化LDMOS晶体管的阈值电压和击穿电压，第一和第二本体区具有相同的掺杂浓度和深度；
一个第一深扩散区，形成在第一本体区下方的第一深阱中，并且与第一本体区电接触，第一深扩散区与第一本体区共同建立JFET器件的夹断电压；以及
一个第二深扩散区，形成在第二本体区下方的第二深阱中，并且与第二本体区电接触，第二深扩散区构成LDMOS晶体管中的降低表面电场（RESURF）结构。
上述的功率集成电路，其中，LDMOS晶体管还包括：
所形成的栅极电极部分重叠本体区，并通过栅极电介质层，与半导体本体绝缘；
第二导电类型的源极区，形成在栅极电极第一边上的第二本体区中；以及
第一导电类型的漏极漂流区，形成在第二深阱中；以及
一个形成在漏极漂流区中的漏极区，漏极区包括第二导电类型的第一阱。
上述的功率集成电路，其中，半导体层包括：
一个第一导电类型的半导体衬底；以及
一个第一导电类型的外延层，其形成在半导体衬底上。
上述的功率集成电路，其中，利用含有相同掺杂剂量和相同注入能量的相同制备工艺，制备第一和第二本体区，选择合适的注入剂量和注入能量，以优化LDMOS晶体管的阈值电压和击穿电压。
上述的功率集成电路，其中，利用相同的制备工艺以及相同的掺杂浓度和深度，制备第一和第二深扩散区，第一和第二深扩散区的掺杂浓度大于第一和第二本体区。
上述的功率集成电路，其中，第一和第二深扩散区具有分级的掺杂结构，掺杂浓度从各自本体区附近的第一或第二深扩散区的第一边，降至远离各自本体区的第二边。
上述的功率集成电路，其中，第一深扩散区的宽度与第一本体区一致，或延伸到第一本体区以外，在第一本体区两边上。
上述的功率集成电路，其中，第一深扩散区与漏极区之间的距离为第一距离，与源极区之间的距离为第二距离，第一距离大于第二距离。
上述的功率集成电路，其中，第二深扩散区的宽度与第二本体区一致，或者朝向漏极漂流区，延伸到第二本体区以外，或者在漏极漂流区下方延伸。
上述的功率集成电路，其中，第一导电类型为P-型，第二导电类型为N-型。
上述的功率集成电路，其中，该功率集成电路还包括：
一个第一导电类型的第一掩埋层，形成在外延层和半导体衬底之间的第一部分半导体层中；以及
一个第二导电类型的第二掩埋层，形成在外延层和半导体衬底之间的第二部分半导体层中。
本发明还提供了一种制备功率集成电路的方法，包括：
制备一个第一导电类型的半导体层，并且轻掺杂；
制备一个第二导电类型的第一深阱，在第一部分半导体层中；
制备一个第二导电类型的第二深阱，在第二部分半导体层中；
在第一深阱中，制备第一导电类型的第一本体区，第一本体区为结型场效应晶体管（JFET）器件的栅极区；
在第二深阱中，制备第一导电类型的第二本体区，第二本体区构成一个双扩散金属-氧化物半导体（LDMOS）晶体管的通道，其中第二本体区用于优化LDMOS晶体管的阈值电压和击穿电压，第一和第二本体区具有相同的掺杂浓度和深度；
在第一本体区下方的第一深阱中，制备第一深扩散区，并且与第一本体区电接触，第一深扩散区与第一本体区共同建立JFET器件的夹断电压；并且
在第二本体区下方的第二深阱中，制备第二深扩散区，并且与第二本体区电接触，第二深扩散区构成LDMOS晶体管中的降低表面电场（RESURF）结构。
上述的方法，还包括：
在第一部分半导体层中的栅极区对面，制备第二导电类型的源极和漏极区，JFET器件的通道形成在栅极区以外的源极区和漏极区之间的第一深阱区域中。
上述的方法，还包括：
制备栅极电极、源极区、漏极漂流区以及在第二部分半导体层中的漏极区，LDMOS晶体管的通道形成在源极区和漏极漂流区之间的第二本体区中，漏极区包括一个第二导电类型的第一阱。
上述的方法，其中，制备第一本体区和制备第二本体区，包括：
利用含有相同注入剂量和相同注入能量的相同制备工艺，制备第一本体区和第二本体区，选择合适的注入剂量和注入能量，优化LDMOS晶体管的阈值电压和击穿电压。
上述的方法，其中，制备第一深扩散区和制备第二深扩散区，包括：
利用相同的制备工艺以及相同的掺杂浓度和深度，制备第一和第二深扩散区，第一和第二深扩散区的掺杂浓度大于第一和第二本体区。
上述的方法，其中，制备第一深扩散区和制备第二深扩散区，包括：
制备第一和第二深扩散区的分级式掺杂结构，掺杂浓度从各自本体区附近的第一边降至远离各自本体区的第二边。
上述的方法，其中，制备含有分级式掺杂结构的第一和第二深扩散区，包括：
通过第一掩膜，利用第一注入剂量和第一注入能量，进行第一导电类型掺杂物的第一离子注入，限定第一和第二深扩散区；并且
通过第一掩膜，利用第二注入剂量和第二注入能量，进行第一导电类型掺杂物的第二离子注入，第二注入能量大于第一注入能量。
上述的方法，其中，制备第一深扩散区，包括：
制备第一深扩散区，其宽度与第一本体区一致，或者延伸到第一本体区以外，在第一本体区的两边上。
上述的方法，其中，制备第一深扩散区，包括：
制备第一深扩散区，它与漏极区之间的距离为第一距离，与源极区之间的距离为第二距离，第一距离大于第二距离。
上述的方法，其中，制备第二深扩散区，包括：
制备第二深扩散区，其宽度与第二本体区一致，或者朝向漏极漂流区，延伸到第二本体区以外，或在漏极漂流区下方延伸。
上述的方法，其中，第一导电类型为P-型，第二导电类型为N-型。
本发明提供的功率集成电路，优化了LDMOS本体区，使其达到所需的LDMOS晶体管的阈值电压和击穿特性。同时，利用深扩散区优化JFET器件的夹断电压，降低导通电阻（Rds-A），改善LDMOS晶体管器件的可靠性。通过这种方式，利用单独的深扩散工艺，可同时优化JFET器件和LDMOS晶体管器件。
附图说明
以下的详细说明及附图提出了本发明的各个实施例。
图1表示在一个示例中，在同一个半导体衬底上制备含有JFET和LDMOS晶体管的功率集成电路的剖面图。
图2表示依据本发明的实施例，在同一个半导体衬底上制备含有JFET和LDMOS晶体管的功率集成电路的剖面图。
图3表示依据本发明的实施例，在功率集成电路中的LMOS晶体管的剖面图。
图4表示省去了在本发明一些实施例中的N-型掩埋层，按照与图3所示的LDMOS晶体管相同的方式制备的非隔离LDMOS晶体管。
具体实施方式
本发明可以以各种方式实现，包括作为一个工艺；一种装置；一个***；和/或一种物质合成物。在本说明书中，这些实现方式或本发明可能采用的任意一种其他方式，都可以称为技术。一般来说，可以在本发明的范围内变换所述工艺步骤的顺序。
本发明的一个或多个实施例的详细说明以及附图解释了本发明的原理。虽然，本发明与这些实施例一起提出，但是本发明的范围并不局限于任何实施例。本发明的范围仅由权利要求书限定，本发明包含多种可选方案、修正以及等效方案。在以下说明中，所提出的各种具体细节用于全面理解本发明。这些细节用于解释说明，无需这些详细细节中的部分细节或全部细节，依据权利要求书，就可以实现本发明。为了条理清晰，本发明相关技术领域中众所周知的技术材料并没有详细说明，以免对本发明产生不必要的混淆。
在本发明的实施例中，在单片功率集成电路中制备JFET和LDMOS晶体管器件的方法，使用LDMOS本体区制备JFET栅极区，并且还使用本体区下方的深扩散区，优化JFET和LDMOS器件的电性能。深扩散区的掺杂物导电类型与本体区相同，并且掺杂浓度更高。在一些实施例中，可以利用一个单独的掩膜注入工艺，制备深扩散区。因此，优化LDMOS本体区，达到所需的LDMOS晶体管的阈值电压和击穿特性。同时，利用深扩散区优化JFET器件的夹断电压，降低导通电阻（Rds-A），改善LDMOS晶体管器件的可靠性。通过这种方式，利用单独的深扩散工艺，可同时优化JFET器件和LDMOS晶体管器件。
在本发明中，结型场效应晶体管（JFET）是指电荷穿过源极端和漏极端之间的半导体通道的半导体器件。通道具有第一导电类型，而栅极区形成在导电类型相反的第二导电类型的通道中。JFET可以用作N-通道器件，利用N-型导电类型制备通道，或者用作P-通道器件，利用P-导电类型制备通道。JFET器件的运行基于反向偏置形成在栅极区和通道之间的pn结，以便调制栅极-通道结处的耗尽区宽度。反向偏置栅极-通道pn结，可以控制耗尽区的宽度，进而控制剩余通道的宽度，使电流从漏极流向源极。漏极和源极之间电流的大小，还取决于源极和漏极端之间的电场或所加电压，同时栅极区偏置到固定电势。尤其是，在栅极区加载一个相对于源极区的反向偏压，导电通道被耗尽区夹住，从而挡住或完全切断电流。要断开N-通道JFET器件，可使用负栅源电压（VGS），相反要断开P-通道JFET器件，可使用正栅源电压（VGS）。
在本发明的实施例中，JFET器件作为N-通道开关器件，称为N-型JFET或N-JFET。N-JFET器件包括一个具有N-型导电类型的半导体通道，形成在构成源极端的N+区和构成漏极端的N+区之间。另外，在本发明的实施例中，N-型LDMOS晶体管包括一个多晶硅栅极、一个形成在P-型本体区中的N+源极区以及一个N+漏极区。通道形成在多晶硅栅极下方的P-型本体区中。通过N漂流区，使N+漏极区与通道分隔开。
图2表示依据本发明的实施例，含有形成在同一个半导体层上的JFET和LDMOS晶体管的功率集成电路的剖面图。参见图2，功率集成电路10包括一个JFET器件11和一个LDMOS晶体管器件12，形成在P-型半导体层20上。在一些实施例中，P-型半导体层20包括一个P-型衬底22，P-型外延层24形成在P-型衬底22上。P-型掩埋层26和N-型掩埋层28形成在衬底22的不同区域上。在以下说明中，具有相同参数的扩散区是指利用相同制备工艺制备的相同类型的扩散区，例如相同的注入剂量和注入能量，以及相同的热退火工艺。相同类型的各个扩散区由掩膜限定，并且利用相同的制备工艺，制备在半导体层上。此外，在本说明中，“扩散区”是指形成在半导体层中的掺杂区，掺杂区通常由指定导电类型的掺杂物的离子注入形成，并且对注入的掺杂物退火。
在本实施例中，JFET器件作为N-通道JFET器件，含有一个具有N-型导电类型的半导体通道，形成在构成源极端的N+区和构成漏极端的N+区之间。更确切地说，在本实施例中，JFET器件11形成在P-型掩埋层26上的第一部分半导体层20中。JFET器件11包括一个很深的深N-阱区30，构成晶体管的通道区，形成在N-阱区32中的N+扩散区36，构成晶体管的源极金属46和漏极区，带有P+扩散区38的P-本体区34构成栅极区。电介质层44形成在半导体层20上，在电介质层44中形成开口，从而连接到N+和P+扩散区。这样可以形成JFET11的源极、漏极和栅极端。JFET11的通道形成在很深的深N-阱区30中。
在本实施例中，LDMOS晶体管器件12用作N-型LDMOS晶体管器件。LDMOS晶体管器件12形成在N-型掩埋层28上的第二部分半导体层20中。LDMOS晶体管器件12形成在很深的深N-阱区30中。LDMOS晶体管器件12包括一个横向通道，形成在栅极电极42下方的P-本体区34中，栅极电介质层使横向通道与栅极电极绝缘。N+区36和P+区38形成在P-本体区34中，分别作为源极区和本体接触区。漏极区形成在N+区36中，N-漂流区40使N+区36与通道区分隔开。电介质层44形成在半导体层20上，电介质层44中的开口用于连接N+和P+扩散区。这样就可以形成LDMOS晶体管12的源极、漏极和本体端。
在本实施例中，LDMOS晶体管12的N+漏极区形成在N-阱32中。在LDMOS晶体管12的漏极区使用N-阱，可以降低晶体管的漏极电阻，优化击穿电压。
在制备功率集成电路10的过程中，选择P-本体区34的注入剂量和注入能量，使LDMOS晶体管获得所需的阈值电压和击穿电压。当使用相同的P-本体区34制备JFET器件的栅极区时，无法优化JFET器件。例如，如果P-本体区过窄，可能导致JFET器件具有的夹断电压过高。
在本发明的实施例中，深扩散区50的导电类型与LDMOS本体区相同，深扩散区50形成在JFET器件11和LDMOS晶体管12中，并且位于P-本体区34下方。在一些实施例中，每个深扩散区50都与其所在的P-本体区34电接触。在其他实施例中，深扩散区50与P-本体区34分隔开，保持浮动，但是通过一个耗尽区，连接到P-本体区34上，耗尽区形成在深扩散区50和P-本体区34之间的深N-阱30中。深扩散区50和P-贴标签34之间的耗尽区，可以由半导体材料的内建电势形成，或者由偏置的栅源电压形成。在一些实施例中，利用一个单独的掩膜高能注入过程，制备深扩散区50。重要的是，使用相同的深扩散区50，优化JFET器件11和LDMOS晶体管12。确切地说，配置深扩散区50，以优化JFET器件11的夹断电压，从而获得所需的夹断电压值。另外，相同的深扩散区50在LDMOS晶体管中构成RESURF（降低表面电场）结构，从而形成一个RESURFLDMOS，提高LDMOS的电阻Rds-A，并且改善器件可靠性。
在本发明的实施例中，深扩散区50的导电类型与LDMOS本体区的本体区导电类型相同。因此，深扩散区50为P-型扩散区。另外，深扩散区50的掺杂浓度大于P-本体区34。在某个实施例中，利用单独的高能注入工艺，制备深扩散区50，并且具有均匀的掺杂结构。在其他实施例中，可以利用两个或更多的高能注入工艺，制备深扩散区50，深扩散区50具有分级式掺杂结构。选择合适的掺杂剂量和能量，以适应JFET器件的夹断电压，提高LDMOS晶体管的Rds-A。
在本实施例中，利用两次高能注入工艺形成深扩散区50，并且形成一个分级式掺杂结构。在一些实施例中，掺杂浓度从半导体层的顶面开始向下逐渐降低。在一个实施例中，第一次注入工艺是对P-本体区使用125%的注入剂量和170%的注入能量；第二次注入工艺是对P-本体区使用125%的注入剂量和400%的注入能量。退火后，深扩散区50包括一个较重掺杂的顶层，以及一个较轻掺杂但是较深的底层。
在JFET器件11处，深扩散区50构成一个较深的栅极区，从而在深N-阱30中构成一个较窄的通道，使通道区在较低的夹断电压下夹断。按照这种方式，深扩散区50使JFET器件11的夹断电压调整至应用所需的电压水平。例如，当JFET器件11用作功率集成电路中的启动电路，将电源连接到下游电路时，电源可以是高压水平（例如12V），下游电路需要较低的电路电压水平（例如5V）。JFET器件11适用于较低电路电压水平附近的夹断电压，例如4-5V，从而有效利用JFET器件保护下游电路。
在一些实施例中，JFET器件中的深扩散区50的横向尺寸与P-本体区34一致。在其他实施例中，深扩散区50可以延伸到P-本体区上方。另外，在一些实施例中，深扩散区50位于远离JFET器件漏极区的地方，如图2所示。确切地说，深扩散区50位于源极区的N-阱附近，但是离漏极区的N-阱较远。在一些应用中，JFET器件的漏极连接到高压电源（例如20V），而源极连接到低电路电压（例如5V）。因此，增大漏极区和深扩散区50之间的间距，有利于确保较高的击穿电压。源极区通常连接到较低电路电压，可以保持较低的击穿电压。因此，深扩散区50和源极区N-阱之间的间距，小于深扩散区50和漏极区N-阱之间的间距。
在LDMOS晶体管12处，深扩散区50构成一个RESURF结构，以扩散LDMOS晶体管的漏极区处的电场。在一些实施例中，深扩散区50提供两种维度的电场扩散，将高电场推向半导体层中远离表面的更深处。这样一来，LDMOS晶体管的可靠性得到提高。更确切地说，来自深扩散区50的电荷耦合导致N-漂流区40的掺杂浓度更大，因此深扩散区50降低了LDMOS晶体管的电阻Rds-A。电场并没有在器件表面聚焦，从而提高了LDMOS晶体管的可靠性。在一些实施例中，LDMOS晶体管器件的深扩散区50的横向尺寸与P-本体区34一致。在其他实施例中，深扩散区50延伸到P-本体区上方，更加靠近N-漂流区40，以便更好地扩散电场。
图3表示依据本发明的实施例，在功率集成电路中的LMOS晶体管的剖面图。图3表示LDMOS晶体管的另一个实施例，LDMOS晶体管可以在功率集成电路中与图2所示的JFET器件集成。图2和图3中的类似元件都具有类似的参数，此处不再赘述。参见图3，LDMOS62为圆形布局，N+源极和P-本体区34形成在中心，被栅极电极42和N-漂流区40包围。在本发明的实施例中，深扩散区50形成在P-本体区34下方，并且延伸到N-漂流区40下方。在N-漂流区40下方的那部分深扩散区50，表示为区域52。由于注入是通过很厚的场氧化层54进行的，因此深扩散区52的深度小于深扩散区50。深扩散区52延长了RESURF结构，进一步改善了LDMOS晶体管的可靠性。
图3表示形成在N-型掩埋层28上的绝缘LDMOS晶体管。绝缘LDMOS晶体管可用于功率集成电路中的高端电路。在其他实施例中，删去N-型掩埋层，可以将图3所示的LDMOS晶体管制成非绝缘LDMOS晶体管。图4表示删去N-型掩埋层，用与图3所示的LDMOS晶体管相同的方式制备的非绝缘LDMOS晶体管。图4所示的非绝缘LDMOS晶体管72包括深扩散区50，以及延伸到N-漂流区40的那部分52。
在一些实施例中，以下制备工艺可用于制备图2所示的功率集成电路。首先，制备p-型衬底。然后，制备掩埋层。在有些情况下，可以选择制备N-型掩埋层，在没有N-型掩埋层的地方制备P-型掩埋层。随后生长外延层。制备深N-阱和N-阱。生长场氧化物，限定功率集成电路的有源区。制备P-本体区。在此时，如果可行的话，通过P-本体区和场氧化层，利用高能注入工艺，制备深扩散区。其余的处理工艺包括栅极氧化制备栅极氧化物，制备栅极电极以及制备N+和P+扩散区。
在本发明的可选实施例中，可以利用多外延层工艺代替高能注入，制备深扩散区。因此，将外延层制备至第一厚度，进行注入工艺，制备深扩散区。然后，制备外延层的剩余部分。在这种情况下，深扩散区掩埋在外延层中，其深度比要制备P-本体区的深度还大。在其他实施例中，通过多外延层和注入工艺，在深扩散区形成分级的掺杂结构。
在上述说明中，JFET器件和LDMOS晶体管器件都是N-型器件。本领域的技术人员应明确，可以利用导电类型相反的半导体材料和扩散区，制备P-型JFET器件和P-型LDMOS晶体管。
虽然为了表述清楚，以上内容对实施例进行了详细介绍，但是本发明并不局限于上述细节。实施本发明还有许多可选方案。文中的实施例仅用于解释说明，不用于局限。

Claims (22)

1.一种功率集成电路，包括：
一个第一导电类型轻掺杂的半导体层；
一个结型场效应晶体管（JFET）器件，形成在第一部分半导体层中以及第二导电类型的第一深阱中，JFET器件包括利用第一导电类型的第一本体区制成的栅极区、形成在栅极区对面的第二导电类型的源极和漏极区、形成在栅极区以外的源极区和漏极区之间的第一深阱区域中的JFET器件的通道；
一个双扩散金属-氧化物-半导体（LDMOS）晶体管，形成在第二部分半导体层中和第二导电类型的第二深阱中，LDMOS晶体管包括形成在第二深阱中的第一导电类型的第二本体区、栅极电极、源极区、以及与漏极区电接触的漂流区，LDMOS晶体管的通道形成在源极区和漂流区之间的第二本体区中，其中第二本体区用于优化LDMOS晶体管的阈值电压和击穿电压，第一和第二本体区具有相同的掺杂浓度和深度；
一个第一深扩散区，形成在第一本体区下方的第一深阱中，并且与第一本体区电接触，第一深扩散区与第一本体区共同建立JFET器件的夹断电压；以及
一个第二深扩散区，形成在第二本体区下方的第二深阱中，并且与第二本体区电接触，第二深扩散区构成LDMOS晶体管中的降低表面电场（RESURF）结构。
2.权利要求1所述的功率集成电路，其特征在于，LDMOS晶体管还包括：
所形成的栅极电极部分重叠本体区，并通过栅极电介质层，与半导体本体绝缘；
第二导电类型的源极区，形成在栅极电极第一边上的第二本体区中；以及
第二导电类型的漂流区，形成在第二深阱中；以及
一个形成在漂流区中的漏极区，漏极区包括第二导电类型的第一阱。
3.权利要求1所述的功率集成电路，其特征在于，半导体层包括：
一个第一导电类型的半导体衬底；以及
一个第一导电类型的外延层，形成在半导体衬底上。
4.权利要求1所述的功率集成电路，其特征在于，利用含有相同掺杂剂量和相同注入能量的相同制备工艺，制备第一和第二本体区，选择合适的注入剂量和注入能量，以优化LDMOS晶体管的阈值电压和击穿电压。
5.权利要求1所述的功率集成电路，其特征在于，利用相同的制备工艺以及相同的掺杂浓度和深度，制备第一和第二深扩散区，第一和第二深扩散区的掺杂浓度大于第一和第二本体区。
6.权利要求5所述的功率集成电路，其特征在于，第一和第二深扩散区具有分级的掺杂结构，掺杂浓度从各自本体区附近的第一或第二深扩散区的第一边，降至远离各自本体区的第二边。
7.权利要求1所述的功率集成电路，其特征在于，第一深扩散区的宽度与第一本体区一致，或延伸到第一本体区以外，在第一本体区两边上。
8.权利要求7所述的功率集成电路，其特征在于，第一深扩散区与漏极区之间的距离为第一距离，与源极区之间的距离为第二距离，第一距离大于第二距离。
9.权利要求1所述的功率集成电路，其特征在于，第二深扩散区的宽度与第二本体区一致，或者朝向漂流区，延伸到第二本体区以外，或者在漂流区下方延伸。
10.权利要求1所述的功率集成电路，其特征在于，第一导电类型为P-型，第二导电类型为N-型。
11.权利要求3所述的功率集成电路，其特征在于，还包括：
一个第一导电类型的第一掩埋层，形成在外延层和半导体衬底之间的第一部分半导体层中；以及
一个第二导电类型的第二掩埋层，形成在外延层和半导体衬底之间的第二部分半导体层中。
12.一种制备功率集成电路的方法，包括：
制备一个第一导电类型的半导体层，并且轻掺杂；
制备一个第二导电类型的第一深阱，在第一部分半导体层中；
制备一个第二导电类型的第二深阱，在第二部分半导体层中；
在第一深阱中，制备第一导电类型的第一本体区，第一本体区为结型场效应晶体管（JFET）器件的栅极区；
在第二深阱中，制备第一导电类型的第二本体区，第二本体区构成一个双扩散金属-氧化物半导体（LDMOS）晶体管的通道，其中第二本体区用于优化LDMOS晶体管的阈值电压和击穿电压，第一和第二本体区具有相同的掺杂浓度和深度；
在第一本体区下方的第一深阱中，制备第一深扩散区，并且与第一本体区电接触，第一深扩散区与第一本体区共同建立JFET器件的夹断电压；并且
在第二本体区下方的第二深阱中，制备第二深扩散区，并且与第二本体区电接触，第二深扩散区构成LDMOS晶体管中的降低表面电场（RESURF）结构。
13.权利要求12所述的方法，其特征在于，还包括：
在第一部分半导体层中的栅极区对面，制备第二导电类型的源极和漏极区，JFET器件的通道形成在栅极区以外的源极区和漏极区之间的第一深阱区域中。
14.权利要求12所述的方法，其特征在于，还包括：
制备栅极电极、源极区、漂流区以及在第二部分半导体层中的漏极区，LDMOS晶体管的通道形成在源极区和漂流区之间的第二本体区中，漏极区包括一个第二导电类型的第一阱。
15.权利要求12所述的方法，其特征在于，制备第一本体区和制备第二本体区，包括：
利用含有相同注入剂量和相同注入能量的相同制备工艺，制备第一本体区和第二本体区，选择合适的注入剂量和注入能量，优化LDMOS晶体管的阈值电压和击穿电压。
16.权利要求12所述的方法，其特征在于，制备第一深扩散区和制备第二深扩散区，包括：
利用相同的制备工艺以及相同的掺杂浓度和深度，制备第一和第二深扩散区，第一和第二深扩散区的掺杂浓度大于第一和第二本体区。
17.权利要求16所述的方法，其特征在于，制备第一深扩散区和制备第二深扩散区，包括：
制备第一和第二深扩散区的分级式掺杂结构，掺杂浓度从各自本体区附近的第一边降至远离各自本体区的第二边。
18.权利要求17所述的方法，其特征在于，制备含有分级式掺杂结构的第一和第二深扩散区，包括：
通过第一掩膜，利用第一注入剂量和第一注入能量，进行第一导电类型掺杂物的第一离子注入，限定第一和第二深扩散区；并且
通过第一掩膜，利用第二注入剂量和第二注入能量，进行第一导电类型掺杂物的第二离子注入，第二注入能量大于第一注入能量。
19.权利要求12所述的方法，其特征在于，制备第一深扩散区，包括：
制备第一深扩散区，其宽度与第一本体区一致，或者延伸到第一本体区以外，在第一本体区的两边上。
20.权利要求19所述的方法，其特征在于，制备第一深扩散区，包括：
制备第一深扩散区，它与漏极区之间的距离为第一距离，与源极区之间的距离为第二距离，第一距离大于第二距离。
21.权利要求12所述的方法，其特征在于，制备第二深扩散区，包括：
制备第二深扩散区，其宽度与第二本体区一致，或者朝向漂流区，延伸到第二本体区以外，或在漂流区下方延伸。
22.权利要求12所述的方法，其特征在于，第一导电类型为P-型，第二导电类型为N-型。
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