CN101840934A - 底部漏极ldmos功率mosfet的结构及制备方法 - Google Patents

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Abstract

本发明提出了带有改良漏极接头结构的横向双扩散金属氧化物半导体器件及其制备方法。这种半导体器件包括一个半导体衬底；一个位于半导体衬底上的半导体外延层；一个设置在外延层顶面上的漂流区；一个位于漂流层顶面上的源极区；一个位于源极区和漂流区之间的半导体外延层表面附近的沟道区；一个位于沟道区顶部的栅极电极上方的栅极；以及一个电连接漂流层和衬底的漏极接触沟道。接触沟道包括一个从漂流区垂直形成、穿过外延层、一直到衬底，并用导电漏极插塞填充的沟道；沿沟道的侧壁形成的电绝缘隔离片，以及一个位于漏极接触沟道上方的导电漏极带，用于将漏极接触沟道电连接到漂流区。

Description

底部漏极LDMOS功率MOSFET的结构及制备方法
技术领域
本发明主要涉及横向金属氧化物半导体场效应管，更确切地说，是一种带有底部漏极的高性能的横向金属氧化物半导体场效应管。
背景技术
功率金属氧化物半导体场效应管典型应用于功率切换和功率放大的器件中。对于功率切换，商业上通常使用双扩散金属氧化物半导体场效应管(DMOSFETs)器件。尽管平面栅极结构的半导体功率器件更加适合于晶圆带工厂的制程，并且生产成本较低，但是传统的用于制备带有面状栅极的金属氧化物半导体场效应管器件的生产工艺，仍然遇到许多技术难题和技术局限。参见图1A，一个带有水平沟道的面状结构以及栅极的典型传统的垂直双扩散金属氧化物半导体场效应管器件的单一元件100的横截面视图，其中，沟道从栅极附近的源极区边缘开始扩散。典型的双扩散金属氧化物半导体场效应管包括多个这种的元件。元件100的垂直场效应管结构位于N+衬底102上，N+衬底102作为漏极区域。N-外延层或N-漂流层104位于衬底102上方。100结构还包括一个P-本体区106、N+源极区108、N+多晶硅栅极区112以及设置在N+栅极112下方的栅极氧化物110。例如，图1A所示的晶体管元件100为n-沟道金属氧化物半导体场效应管(NMOSFET)。一种结型场效应管植入物，例如一种用于n-沟道金属氧化物半导体场效应管器件的N-型掺杂植入物，可用于降低由于沟道区域106之间的漂流区104的本体区106，产生的侧方捏力引起的导通电阻Rdson升高。但是，由于平面栅极穿过本体区之间的外延和漂流区耦合到漏极，使得栅漏电容很高，因此这种器件在低偏压的高频器件应用方面有所局限。如果使用结型场效应管降低导通电阻Rdson，则会增加栅漏电容。
此外，由于单元间距很难再减小，带有平面栅极的双扩散金属氧化物半导体器件仍然存在许多技术局限，尤其是当减小双扩散金属氧化物半导体器件的元件间距时，本体区之间的微小距离，会产生很高的漏源之间的导通电阻Rds-on。在Baliga申请的美国专利6,800,897和美国专利6,791,143中，提出了一种硅半导体公司场效应管(SSCFET)器件，如图1B所示，硅半导体公司场效应管(SSCFET)元件结构120的横截面视图。对于n-沟道金属氧化物半导体场效应管器件，硅半导体公司场效应管(SSCFET)元件结构120是通过深退化N-型植入区114增大器件的导通电阻。然后，将结型场效应管植入区114与设置在P-本体区106下面的嵌入式P-区116合并，屏蔽“传统的”横向扩散浅沟道。然而，由于设计竞争要求，如图1B所示的硅半导体公司场效应管(SSCFET)结构并不能有效解决上述技术局限。特别是为了获得低电阻，而采用的高剂量结型场效应管植入，会对P-本体和P-屏蔽植入区进行补偿。因此，硅半导体公司场效应管(SSCFET)元件结构较难生产和改进。基于上述原因，依靠传统工艺制造的带有平面栅极的半导体功率器件，并不能满足需要高性能、高效率的功率器件的高频应用。
如图1C所示，美国专利号为2007/0278571的专利提出了一个平面***栅极金属氧化物半导体场效应管器件130。平面***栅极金属氧化物半导体场效应管器件130带有一个外延层104，位于衬底102上。金属氧化物半导体场效应管器件130含有一个***栅极132，带隙为g。***栅极132设置在栅极氧化物层110上方，氧化物层110位于外延层104上方。金属氧化物半导体场效应管器件还包括一个紧挨着栅极氧化层110下面的浅表面掺杂区134，形成沟道区域。结型场效应管的垂直深扩散区138，例如N+扩散区，形成在外延层104中，***栅极132的带隙g的下面。通过将这个N+区138从外延层104的顶面延伸到底部(其底部比深本体区136的底部还深)，反向掺杂浅表面掺杂层，并将沟道末端连接到漏极。用一种第二导电类型的掺杂物(例如P-型掺杂物)对深本体区136进行掺杂，并将深本体区136从浅表面掺杂区134的底部，延伸到一定深度，这个深度要小于深结型场效应管扩散区138的底部深度。用第一导电类型的掺杂物(例如N+掺杂物)对P-本体区136进行掺杂，P-本体区136包围着源极区108。反向掺杂浅表面掺杂层134的源极区108，形成在结型场效应管区138周围的外延层顶面附件近，结型场效应管区138位于***栅极的带隙132下面。如图1C所示，由于在结型场效应管扩散138上面没有直接接触的栅极电极，因此平面***栅极金属氧化物半导体场效应管结构的栅漏电容很低。但是，这些器件会受到由本体区之间的电流通路引起的结型场效应管夹断现象的影响。
原有技术制备的带有接地/衬底源极的横向双扩散金属氧化物半导体器件，含有P+下沉区，用于将顶部源极连接到P+衬底上。G.Cao等人在IEEE电子器件(2004年8期1296-1303页)发表的文章《在射频横向双扩散金属氧化物半导体场效应管中的漂流区设计的比较性研究》中，提出了一种带有接地/衬底源极的射频横向双扩散金属氧化物半导体器件150，其横截面视图如图1D所示。射频横向双扩散金属氧化物半导体器件150位于P+衬底(源极152)上，并且它上面带有一个P-外延层154。射频横向双扩散金属氧化物半导体器件150含有P+下沉区，用于将顶部源极金属162连接到P+衬底(源极)152上。顶部源极金属162通过氧化层160中的开口，将P+下沉物短接到N+顶部源极区159上。N+漂流区156位于外延层154的顶面上，并通向N+漏极区158。栅极166设置在N+漂流层156上方，并通过氧化物160实现电绝缘。顶部源极金属162和漏极金属164设置在此结构上方。
Ishiwaka O等人于1985年12月1-4日在华盛顿举行的国际电子器件会议上的学术文摘中(166-169页)发表的文章《通过V-槽式结合降低源极电感的2.45GHz功率横向双扩散金属氧化物半导体场效应管》，提出了一种带有V-槽式源极连接的横向双扩散金属氧化物半导体场效应管，能够最小化源极电感(Ls)、栅漏电容(Cgd)以及沟道长度(Leff)。V-沟槽穿入P-型外延层，到达P+型衬底，形成在有源区外的SiO2区中。横向双扩散金属氧化物半导体场效应管的N+型源极区通过镀金属，直接连接到V-沟槽上。由于器件源极不需要焊线，因此源极电容Ls很小，以致于可以忽略。栅漏电容Cgd也仅占相同栅极宽度的垂直双扩散金属氧化物半导体场效应管(VDMOSFET)的栅漏电容的1/4。
美国专利6,372,557提出的一种用于制备横向双扩散金属氧化物半导体晶体管方法，包括：a)在第一导电类型的半导体衬底中，制备第一导电类型的第一掺杂区；b)在衬底上制备一个外延层；c)在外延层中，制备第一导电类型的第二掺杂区；以及d)在外延层中，制备第一导电类型的本体区。制备第一、第二掺杂区以及本体区的步骤，包括在这些区域中热扩散掺杂物，以使第一和第二掺杂区逐渐扩散、相互融合。本体区也与第二掺杂区相互融合，并通过第一和第二掺杂区，将本体区电耦合到衬底上。然后，在外延层中形成源极和漏极区。通过这种方法制备的晶体管，能够减小本体区和衬底之间的电阻，或降至最小。而且晶体管的尺寸也比原有技术的横向双扩散金属氧化物半导体晶体管的尺寸小。事实上，这种类型的器件是用一个掩埋层制备部分下沉区，下沉区将底部源极连接到器件顶部。
美国专利5,821,144提出了一种小器件尺寸的绝缘栅极场效应管(IGFET)器件(横向双扩散金属氧化物半导体晶体管)，含有一个带有外延层的半导体衬底，器件形成在外延层的表面中，特别适合应用于射频和微波应用。从表面到外延层，衬底上都带有下沉物接头，用于将源极区连接到接地衬底上接地。为了减小元件结构的尺寸，下沉物接头位于晶片的***。
美国专利5,869,875提出了一种在掺杂的半导体衬底上的掺杂外延半导体层中形成的横向扩散金属氧化物半导体晶体管，含有一个到衬底的源极接头，衬底是由掺杂的多晶硅、耐火金属或耐火硅化物等导电材料填充的外延层中的沟道组成。将源极接头的一部分用作插塞，可以减少源极接头的横向扩散，从而减小晶体管元件的整体尺寸。
然而，由于下沉区都占有一定的体积，因此使用下沉区会增加元件的尺寸。另外，原有技术的大多数横向双扩散金属氧化物半导体器件，在源极/本体接触区以及栅极屏蔽区上方使用的是同种金属，有些器件在漏极和/或栅极互联时使用的是第二种金属，这些都会由于热载流子的注入而造成不稳定的结果。
美国公布号为20080023785的专利中提出了一种底部源极横向扩散金属氧化物半导体(BS-LDMOS)器件。该器件的源极区横向设置在漏极区的对面，漏极区在半导体衬底的顶面附近，源极区和漏极区之间的栅极位于半导体衬底之上。这个底部源极横向扩散金属氧化物半导体(BS-LDMOS)器件还具有一个下沉物-沟道组合区，设置在半导体衬底深处，与设置在顶面附近的源极区周围的本体区结合在一起，其中下沉物-沟道组合区将本体区和源极区电连接到衬底底部，衬底作为源极电极。漂流区设置在栅极下方并距离源极区还有一定距离的顶面附近，它延伸到漏极区，而且包围着漏极区。这种器件的尺寸很小，有助于缩紧漏极边缘，减少热载流子注入以及栅漏电容。
但是在这种器件以及上述的一些原有技术中，都是源极位于器件的底部，这并不符合某些应用中，漏极在器件底部的要求。
美国公开号为20070013008的专利提出了一种横向双扩散金属氧化物半导体器件，它是由一个具有第一导电类型的衬底、以及一个在衬底上面的、带有一个上表面的轻掺杂外延层组成。除了形成在源极和漏极之间的第二导电类型的沟道区之外，第一导电类型的源极和漏极区都形成在外延层中。导电栅极形成在栅极介质层上方。漏极接头含有一个从外延层的上表面一直到衬底的第一沟道(它的一个侧壁沿着外延层)、一个沿着第一沟道的侧壁形成的第一导电类型的重掺杂区、以及一个在重掺杂区附近的第一沟道中的漏极插塞，漏极接头将漏极区电连接到衬底上。提供源极接头，在导电衬底和源极接头之间形成一个绝缘层。
美国公开号为200700138548的专利提出了一种横向双扩散金属氧化物半导体晶体管器件，含有一个第一导电类型的衬底，并且衬底上有一个半导体层。第一导电类型的源极区和漏极延伸区形成在半导体层中。导电衬底形成在栅极介质层上方，栅极介质层位于沟道区上。漏极接头将漏极延伸区电连接到衬底上，并从沟道区开始被横向分隔开。漏极接头含有一个在半导体层中的衬底和漏极延伸区之间形成的重掺杂漏极接触区，其中重掺杂漏极接触区的顶端部分从半导体层的上表面被分隔开。源极接头将源极区电连接到本体区。
然而，美国公开号为20070013008和20070138548的专利中所述的器件，都含有通过深垂直连接形成的N+漏极接触区。N+漏极侧壁扩展仅用于在P-区中延伸，并不能用在N-轻掺杂漏极(N-LDD)区。这种N+漏极掺杂物的横向扩展会减小N-轻掺杂漏极(N-LDD)的横向长度，从而降低击穿电压(BV)。此外，由于在栅极的漏极边缘处，“漏极技术”尚不足以夹断轻掺杂漏极(LDD)区，因此这种器件很容易受到热载流子注入的影响。
美国专利5,113,236提出了一种集成电路的绝缘体上硅(SOI)，是由多个专门用于高压器件应用的元件组成，包括一个第一导电类型的半导体衬底、一个位于衬底上的绝缘层、一个位于绝缘层上的半导体层、多个位于半导体层中用于形成多个支路部分的横向分离电路元件、一个位于衬底中、第一导电类型的扩散层对面的、并同其他全部电路元件横向分离的第二导电类型的扩散层、以及用于将扩散层的电压保持在大于等于集成器件中现有的任一支路的最高电势的方法。然而，由于绝缘体上硅(SOI)技术不仅成本昂贵，而且会产生较高的热阻，因此这项技术并不是首选。之所以产生较高的热阻，是由于有源晶体管中消耗的热量会从衬底中发散出去，使绝缘体上硅中掩埋的氧化物的热阻高于标准大晶片的热阻。此外，从晶片顶部到衬底，若要使用深下沉扩散，就必须使下沉物与有源器件之间的横向间距很大，尤其是当外延层(或者基于绝缘体上硅的器件中的器件层)很厚时。
美国专利5,338,965提出了一种集成电路降低表面电场(RESURF)横向双扩散金属氧化物半导体(LDMOS)功率晶体管，将绝缘体上硅(SOI)金属氧化物半导体技术同减小表面电场(RESURF)横向双扩散金属氧化物半导体(LDMOS)技术结合起来。在同一个衬底上，将绝缘体上硅(SOI)晶体管与减小表面电场(RESURF)漏极区耦合在一起，以便用很低的“导通”电阻，使源极与高压功率晶体管绝缘。这种降低表面电场(RESURF)横向双扩散金属氧化物半导体(LDMOS)晶体管，在要求源极和衬底之间电绝缘的器件应用中，具有一定优势。
由于美国专利5,338,956中设计的漂流区是位于大衬底中，因此它的特点是横向尺寸很大。此外，其中所述的器件，并不像附图中所示的“底部源极”的结构。
发明内容
本发明的目的是提供一种带有绝缘体上硅(SOI)的横向双扩散金属氧化物半导体场效应管器件，这种器件含有低栅漏电容以及在底部连接漏极的栅极电荷，适合应用于低端功率转换，而且不受由于两个邻近本体区之间垂直流动的栅极电流引起的电流箍缩效应(结型场效应管电阻)的影响。
为了达到上述目的，本发明的技术方案是：一种半导体器件，其特点是，包括：
一个用作漏极的半导体衬底；
一个位于半导体衬底上的半导体外延层；
一个设置在外延层顶面上的漂流区；
一个位于漂流层顶面上的源极区；
一个位于源极区和漂流区之间的半导体外延层表面附近的沟道区；
一个位于沟道区顶部的栅极介电层上方的导电栅极；
一个位于漂流层和外延层中的漏极接触沟道，用于将漂流层电连接到半导体衬底上，漏极接触沟道包括：
一个从漂流区的上表面开始、垂直穿过外延层、一直到半导体衬底，并用导电漏极插塞填充的沟道；
沿漏极接触沟道的侧壁形成的电绝缘隔离片，用于从漂流层和外延层中将漏极插塞电绝缘、并阻止掺杂物扩散到漏极插塞或从漏极插塞中扩散出来；以及
一个位于漏极接触沟道上方的导电漏极带，用于将漏极接触沟道电连接到漂流区。
上述的半导体器件，其中，所述的半导体器件为一个n-沟道器件。
上述的半导体器件，其中，还包括一个设置在栅极下方的漂流层顶面附近的浅本体区。
上述的半导体器件，其中，还包括一个设置在浅本体区下方的深本体区。
上述的半导体器件，其中，还包括一个设置在外延层和半导体衬底之间的掩埋绝缘层，其中漏极沟道从漂流区的上表面开始、垂直穿过外延层和掩埋绝缘层、一直到半导体衬底。
上述的半导体器件，其中，还包括一个在外延层和掩埋绝缘层之间的重掺杂底层，其中重掺杂底层的导电类型与外延层相同。
上述的半导体器件，其中，所述的漏极插塞是由多晶硅或掺杂的WSix组成的。
上述的半导体器件，其中，还包括一个设置在漏极插塞顶部的重掺杂接触区。
上述的半导体器件，其中，所述的漏极插塞是由钨组成的。
上述的半导体器件，其中，还包括一个设置在所述的漏极插塞和所述的绝缘隔离片之间的掩埋金属层。
上述的半导体器件，其中，所述的漏极带是由硅组成的。
上述的半导体器件，其中，所述的漏极带是由钨组成的。
上述的半导体器件，其中，还包括一个设置在所述的漏极带和所述的漏极插塞之间的掩埋金属层。
上述的半导体器件，其中，还包括一个位于漂流漏极延伸区中的场氧化物。
一种用于制备半导体器件的方法，其中，包括：
a)制备包括半导体衬底以及形成在半导体衬底上的半导体外延层的原材料，其
中衬底的导电类型与外延层相反；
b)在外延层的顶部制备一个漂流层，其中漂流层的导电类型与衬底相同；
c)在漂流层和外延层中制备一个漏极接触沟道；
d)沿漏极接触沟道的侧壁制备绝缘隔离片；
e)用导电漏极插塞填充漏极接触沟道；
f)在漂流层上方制备一个栅极介质层；
g)在栅极介质层上方制备一个导电栅极；
h)在外延层的上部制备一个本体区，使本体区的一部分位于栅极下方；
i)在漂流层的顶部植入掺杂物，以形成源极区和顶部漏极接头，其中源极区和顶部漏极接头的导电类型与衬底相同；以及
j)在漏极插塞上方形成一个导电漏极带。
上述的方法，其中，a)还包括在衬底上方和外延层下方，形成一个掩埋绝缘层。
上述的方法，其中，a)还包括在掩埋绝缘层上方和外延层下方，形成一个导电类型与衬底相反的重掺杂层。
上述的方法，其中，在b)之后、c)之前还包括：
在半导体外延层的表面上方，沉积一个氮化层；
在非有源区上刻蚀氮化层；以及
在漂流-漏极延伸区中，形成场氧化区。
上述的方法，其中，制备一个本体区并包括：
在P-外延层中形成一个深本体植入区；以及
在P-外延层中形成浅本体植入区，其中浅本体植入区的一部分位于栅极下方，以形成沟道区。
上述的方法，其中，所述的漏极插塞是由多晶硅组成的。
上述的方法，其中，所述的漏极带是由硅组成的。
上述的方法，其中，制备漏极带包括：
在漏极插塞上方形成一个掩埋金属层；以及
在掩埋金属层上方形成一个钨插塞。
上述的方法，其中，所述的漏极插塞是由钨组成的。
上述的方法，其中，还包括在用钨填充漏极接触沟道之前，在漏极接触沟道的侧壁和底部形成一个掩埋金属层。
上述的方法，其中，所述的步骤f)至步骤i)要在步骤b)之后以及步骤c)之前进行。
由于采用上述技术方案，使之与现有技术相比，具有的优点和积极效果是本发明含有低栅漏电容以及在底部连接漏极的栅极电荷，适合应用于低端功率转换，而且不受由于两个邻近本体区之间垂直流动的栅极电流引起的电流箍缩效应(结型场效应管电阻)的影响。本发明的绝缘体上硅(SOI)衬底可以更加有效地箍缩N-漂流区，以降低热载流子效率，使漏源击穿电压最大化。
附图说明
阅读以下的详细说明并参照附图，将清楚掌握本发明的各方面优势：
图1A-1D为原有技术的横向金属氧化物半导体场效应管结构的横截面视图。
图2A-2D为依据本发明的不同实施例，横向双扩散金属氧化物半导体结构的横截面视图。
图3A-3E为形成在绝缘体上硅(SOI)衬底中，如图2A-2D所示的带有横向双扩散金属氧化物半导体结构的横向双扩散金属氧化物半导体器件的横截面视图。
图4A-4M为横截面视图，表示如图2A所示的一种横向双扩散金属氧化物半导体器件的制备方法的步骤。
图5A-5B为横截面视图，表示与如图2B所示的一种横向双扩散金属氧化物半导体器件的如图4A-4M所示的制备方法不同的步骤。
图6A-6K为横截面视图，表示如图2C所示的一种横向双扩散金属氧化物半导体器件的制备方法的步骤。
图7A-7C为横截面视图，表示如图4A-4M所示方法的可选步骤。
图8A-8M为横截面视图，表示如图2D所示的一种横向双扩散金属氧化物半导体器件的制备方法的步骤。
图9A-9M为横截面视图，表示如图3A所示的一种横向双扩散金属氧化物半导体器件的制备方法的步骤。
图10为横截面视图，表示如图9M所示的一种双扩散金属氧化物半导体器件变化形式。
具体实施方式
下文说明中提及的许多详细细节仅用作解释说明，本领域的任何技术人员都应了解以下说明的多种变化和修正都属于本发明的保护范围。因此，下文所述的本发明的典型实施例仅用于概括说明本发明，并不作为本发明的局限范围。
图2A-2D表示一种带有新型漏极接头结构的横向双扩散金属氧化物半导体器件。
图2A为依据本发明的一个实施例，一种底部漏极横向双扩散金属氧化物半导体器件200的横截面视图。如图2A所示，横向双扩散金属氧化物半导体器件200位于半导体衬底202(例如一种N+衬底)上，半导体衬底202作为底部漏极。一个导电类型与衬底202(例如P-外延)的导电类型相反的外延层204位于衬底202上。器件200还含有一个设置在外延层204顶面上的漂流区208。漂流区208的导电类型与衬底202的导电类型相同，与外延层204的导电类型相反。例如，如果衬底202的导电类型为N-型，外延层204的导电类型为P-型，那么漂流区208的导电类型就为N-型掺杂。在下文的讨论中，假设衬底的导电类型为N-型，这仅作为示例，并不作为本发明的任一实施例的局限。
横向双扩散金属氧化物半导体器件200含有一个设置在栅极介质(例如氧化物)层212上方的栅极218，栅极介质层212位于外延层204上方。在P-外延层204中，深P-本体区206形成在栅极氧化物212和源极区207下方，部分深P-本体区206在栅极氧化物212下方。横向双扩散金属氧化物半导体器件200还包括位于栅极氧化层212下面的那部分本体区206，它形成一个沟道区228，当栅极导通形成N-沟道时，沟道区228就会反转。一个用导电漏极插塞219(例如掺杂N+的多晶硅)填充的垂直漏极接触沟道，形成在外延层204中，并通过侧壁氧化物221，与P-外延层204绝缘。侧壁氧化物221能够阻止外延层204和导电漏极插塞219之间的掺杂物扩散。N+漏极接头210、211位于N-漂流层208的表面上，也在漏极接触沟道中的漏极插塞219里的上端。通过设置在漏极接触沟道219上方的漏极接头211和金属硅化物漏极带214，可将漏极插塞219电连接到漏极接头210上。
栅极218可以用氧化物220覆盖，氧化物220可以用含有硼磷的硅玻璃层216覆盖。势垒金属层222覆盖在N+源极区210和含有硼磷的硅玻璃层216上。器件200也含有一个金属插塞224(例如可以由钨制成)以及一个设置在势垒层222上面的源极金属226。
图2B表示依据本发明的另一个实施例，一种横向双扩散金属氧化物半导体器件230的横截面视图。器件230的结构与图2A所示的器件200的结构相比，除了金属硅化物漏极带214换成了一个标准金属插塞225(例如可以由钨制成)，位于扩散势垒金属223上方之外，其他地方都与图2A所示的器件200的结构类似。势垒金属223可以用氮化钛(TiN)制成。
图2C表示依据本发明的另一个实施例，一种横向双扩散金属氧化物半导体器件240的横截面视图。如图2C所示，横向双扩散金属氧化物半导体器件240的结构与图2B所示的器件230的结构相比，除了漏极接触沟道也用金属插塞242(例如可以由钨制成)填充，且金属插塞242位于势垒金属244上方之外，其他地方都与图2B所示的器件230的结构类似。势垒金属244可以用氮化钛(TiN)制成。
图2D表示依据本发明的另一个实施例，一种横向双扩散金属氧化物半导体器件250的横截面视图。器件250的结构与图2A所示的器件200的结构相比，除了器件250也含有一个场氧化层256，位于P-本体区206和漏极插塞219之间的延伸漂流漏极延伸区208上方之外，其他地方都与图2A所示的器件200的结构类似。此外，器件250含有一个位于栅极218上方的氧化层258、源极207以及场氧化层256。在一个可选实施例中，如图2B所示，金属硅化物漏极带214可用一个标准的TiN/W插塞代替。在另一个可选实施例中，如图2C所示，漏极接触沟道219可以用W插塞填充。
图3A-3E表示带有一个横向双扩散金属氧化物半导体结构的横向双扩散金属氧化物半导体器件，与上述图2A-2D所示的形成在绝缘体上硅(SOI)衬底中的结构类似。
图3A表示依据本发明的一个实施例，一种横向双扩散金属氧化物半导体器件300的横截面视图。器件300的结构与图2A所示的器件200的结构相类似。如图3A所示，横向双扩散金属氧化物半导体器件300位于N+衬底202上，N+衬底202作为底部漏极，同P-外延层204一起形成。在本实施例中，器件300含有一个绝缘体上硅(SOI)衬底，在P-外延层204和N+衬底202之间，绝缘体上硅(SOI)衬底含有一个掩埋绝缘层302(例如一个氧化层)。
深P-本体区206形成在栅极氧化物212和源极区207下方的P-外延层204中，深P-本体区206的一部分位于栅极氧化物212下方。器件200含有设置在P-外延层204顶面上的N-漂流层208。横向双扩散金属氧化物半导体器件200含有一个设置在栅极氧化层212上方的栅极218，栅极氧化层212形成在外延层204上方。横向双扩散金属氧化物半导体器件200还含有位于栅极氧化层212下方的那部分本体区206，以便形成沟道区228。用导电材料(例如掺杂N+的多晶硅)填满垂直漏极接触沟道，形成导电接触沟道219，垂直漏极接触沟道形成在外延层204中，并通过侧壁介质(例如氧化物)221，与P-外延层204电绝缘，侧壁介质221也起到扩散势垒的作用。N+漏极接触区210、211位于N-漂流层208的表面上，以及在漏极接触沟道中的导电材料219的上端。作为示例，侧壁氧化层221可以由一种氧化垫片制成。
在漏极接触沟道中的导电材料219，可以通过设置在导电材料219上方的金属硅化物漏极带214，连接到漏极扩散区。栅极218可以用氧化物220覆盖，氧化物220可以用含有硼磷的硅玻璃层216覆盖。导电插塞224(例如可以由钨制成)位于源极区207以及本体区206周围。源极区207、本体区206以及BPSG层216都用势垒金属层222覆盖。器件200也含有一个位于势垒层222和导电插塞224上方的源极金属226。
图3B表示依据本发明的另一个实施例，一种横向双扩散金属氧化物半导体器件330的横截面视图。器件330的结构与图2B所示的器件230的结构相比，除了还含有一个带有掩埋氧化层332的绝缘体上硅(SOI)衬底，其中掩埋氧化层332位于P-外延层204和N+衬底202之间之外，其他地方都与图2B所示的器件230的结构类似。
图3C表示依据本发明的一个实施例，一种横向双扩散金属氧化物半导体器件340的横截面视图。器件340的结构与图2C所示的器件240的结构类似。器件340还含有一个带有掩埋氧化层342的绝缘体上硅(SOI)衬底，其中掩埋氧化层342位于P-外延层204和N+衬底202之间。
图3D表示一种横向双扩散金属氧化物半导体器件350的横截面视图。如图3D所示，器件350的结构与图2D所示的器件250的结构类似，而且器件350还含有一个掩埋氧化层352，掩埋氧化层352位于P-外延层204和N+衬底202之间。
图3E表示依据本发明的一个实施例，一种横向双扩散金属氧化物半导体器件360的横截面视图。器件360的结构与图3A所示的器件300的结构类似。在本实施例中，绝缘体上硅(SOI)衬底含有一个位于P+层364上方的P-外延层204，以及一个位于P-外延层204和N+衬底202之间的掩埋氧化层362。在本器件中，绝缘体上硅(SOI)衬底可以更加有效地箍缩N-漂流区，以降低热载流子效率，使漏源击穿电压BVds最大化。
如图3A-3E所示，形成在绝缘体上硅(SOI)衬底中的带有横向双扩散金属氧化物半导体结构的横向双扩散金属氧化物半导体器件，具有更低的电容(由于本体206不再与N+衬底直接接触)、沟道-漏极中更窄的沟道(由于不需要厚P-区来降低电容)以及更高的击穿电压。
图4A-4M表示用于制备图2A所示的横向双扩散金属氧化物半导体器件的第一种方法的横截面视图。
如图4A所示，原材料包括N+衬底402以及形成在N+衬底402上的P-外延层404。N+衬底402含有砷等足量的掺杂物，以便提供3至5mOhm-cm甚至更低的电阻率，而且N+衬底402具有<100>的晶向，以及一个标准的涂层。P-外延层404的厚度约为2至10微米，掺杂浓度很低，约为5×1014/cm3至5×1015/cm3，对于20-60V器件应用的话，掺杂浓度最好是1×1015/cm3。
如图4B所示，厚度在至
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的衬垫氧化层408沉积在P-外延层404上方。通过形成任选的零屏蔽以及浅硅刻蚀(通常在
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)，可以在晶片表面形成任选的校准层。将N-型掺杂物(例如剂量为2×1012/cm3至5×1013/cm3的磷)植入到P-外延层404的顶面上，形成N-漂流层406。然后，可以将任选的氮化层410沉积在晶片表面，通过任选的有源区形成氮化层410的图案，使用硅的局部氧化(LOCOS)形成任选的场氧化层。氮化层的厚度最好是在
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至
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之间。可以在氮化层410的顶部沉积一个有源区掩膜(图中没有表示出)(此步骤并非强制，而是可选的)，从非有源区对氮化层410进行刻蚀，然后剥去抗蚀剂。如下面的图8A-8M所示，通过除去部分氮化物并暴露在氧气和高温中，就形成了场氧化层。
如图4C所示，剥去氮化层410。在器件顶部使用一个漏极沟道掩膜(图中没有表示出)。通过刻蚀衬垫氧化层408、N-漂流层406以及P-外延层404，下至N+衬底402，形成漏极沟道412。然后剥去漏极沟道掩膜。通过一种专用于硅的圆孔刻蚀(例如各向同性硅刻蚀)，将沟道底部的拐角倒成圆角。在沟道412中进行保持原表层形状的氧化物沉积，然后利用反应离子刻蚀(RIE)等方法在沟道412的底部，垂直刻蚀氧化物，以便在沟道412的侧壁上形成氧化物隔离片414。可以选择将N+掺杂物植入到漏极沟道412的底部。
如图4D所示，在漏极沟道412中沉积N+多晶硅，以形成漏极接头416。可以用砷或磷等合适的N+掺杂物，对漏极沟道中的多晶硅进行掺杂。如果形成漏极接头416的多晶硅并不是原位掺杂，那么就利用高剂量的离子注入或通过三氯氧磷扩散等的预沉积，对多晶硅进行掺杂。然后对漏极接头416中的N+多晶硅进行背部刻蚀，直到将多晶硅从水平晶片表面上完全除去，也就是说，背部刻蚀的终点位于衬垫氧化层408的顶面上，也可以有少许过刻蚀。
如图4E所示，剥去薄衬垫氧化层408。在N-漂流处406上方先形成一个牺牲氧化层，然后再剥去此氧化层，形成栅极氧化层420。再在栅极氧化层420上方沉积多晶硅，形成栅极418。栅极418的厚度一般在
Figure GSA00000067288400131
之间。N+掺杂物可以通过原位掺杂或向多晶硅栅极418中植入形成。然后，可以选择在N+多晶硅栅极418上方沉积一个氧化保护层。氧化层422最好含有低温氧化物(LTO)，例如等离子强化四乙氧硅烷(PETEOS)，厚度约为在氧化层422上方制备栅极掩膜(图中没有表示出)，然后刻蚀氧化层422以及N+多晶硅栅极418。
如图4F所示，在此结构上方制备一个本体光致抗蚀掩膜426，以定义本体区的一个边缘。在接下来形成深本体植入区428的过程中，光致抗蚀掩膜426仍然留在漏极结构上。通过补偿朝向栅极的漏极端的漂流，深本体植入区428可以控制结型场效应管箍缩。作为示例，深本体植入区可以用B11形成，使用剂量约为1×1013/cm3至5×1014/cm3、零倾斜角、能量约为100KeV至650KeV，或者使用剂量为1×1013/cm3至5×1014/cm3、带旋转的多倾斜植入、能量约为100KeV至650KeV。深植入区完成后，浅本体植入区430就形成了。浅本体植入区430可以控制沟道。作为示例，浅本体植入区可以用硼形成，使用剂量约为3×1013/cm3至2×1014/cm3、零倾斜角、能量约为20KeV至60KeV。
如图4G所示，通过湿刻蚀等方法除去光致抗蚀掩膜426。然后迫使本体区432中的p型植入物扩散，使本体区结构的一部分含有沟道区433(如图中箭头所示)，沟道区433位于栅极418下方。例如，可以通过在1000-1150摄氏度的温度下，装填时通少量O2、强迫扩散时通N2的条件下，将衬底加热20-120分钟达到迫使扩散的目的，这仅作为示例，并不作为局限。
如图4H所示，在栅极氧化层420和氧化保护层422上方沉积一个源极/漏极接触光致抗蚀掩膜434。通过掩膜434中的开口，植入N+掺杂物，形成N+源极区436以及N+漏极接触区437。作为示例，可以用砷进行离子植入，植入能量为50KeV-150KeV、剂量约为2×1015/cm3至1×1016/cm3、零倾斜角。
如图4I所示，除去光致抗蚀掩膜434，并对N+源极区436和N+漏极接触区437进行退火。在氧化层420和422的表面上沉积一个氧化层438。氧化层438可以是一种低温氧化层(LTO)、或者低温氧化层和回流的含有硼磷的硅玻璃的混合物、或者四乙氧硅烷(PETEOS)。在氧化层438上方沉积一个漏极接触掩膜(图中没有表示出)，然后刻蚀氧化层438以及衬垫氧化层408。
如图4J所示，在漏极接触区416上方形成一个硅化带440。作为示例，硅化物可以通过沉积钛，然后在氮气环境中、650℃至700摄氏度温度下快速热退火处理(RTA)30-60秒形成。钛层的厚度大约在至
Figure GSA00000067288400142
之间。对得到的氮化钛(TiN)层进行刻蚀，例如可通过自对准多晶硅化物湿刻蚀方法。在氮气环境中、800℃至900℃温度下，通过快速热退火处理，形成硅化钛(TiSix)。
如图4K所示，在氧化层438和硅化带440上进行低温氧化物(LTO)沉积以及含有硼酸的硅玻璃(BPSG)沉积，在800℃至900℃时对其搅拌增稠，以避免对硅化带440造成损害，并形成氧化层442。
含有栅极电极接触开口(图中没有表示出)的源级/本体接触掩膜(图中没有表示出)沉积在氧化层442上方。如图4L所示，利用P-外延层404顶面的终端对氧化层442和438进行刻蚀。可以选择通过湿刻蚀，形成酒杯状的接触开口。P-外延层404可以选择通过刻蚀形成沟道接头。然后，利用硼等P+掺杂物进行植入，形成本体接头。作为示例，可以在能量为40KeV至80KeV以及零倾斜角时，植入剂量为5×1014/cm3至2×1015/cm3的二氟化硼(BF2)，或者在能量为40KeV至80KeV以及零倾斜角时，植入剂量为5×1014/cm3至2×1015/cm3的硼(例如11B)，以便改善本体接触。然后对硼接头进行快速热处理(RTP)，可选用回流方式，使其顶角圆滑。
如图4M所示，在氧化层442上方可以沉积一个势垒金属层446。作为示例，势垒金属可以是钛或氮化钛，或钛和氮化钛的某种组合。金属插塞(例如钨插塞)448可以选择先沉积，再进行背部刻蚀。厚源极金属层450沉积在插塞448以及势垒金属层446上方。源极金属层450含有厚度约为1至5微米的铝(Al)。最后，可以选用钝化的方式，完成器件顶(图中没有表示出)。
图5A-5B表示制备如图2B所示的横向双扩散金属氧化物半导体器件的第二种方法的横截面视图。
可供选择的方法的起始工序与图4A至图4I所示的第一种方法的类似。表示第二种方法的图5A与表示第一种方法的图4I一样。参见图5B，势垒金属层502沉积在漏极接触区437顶部。在氮气环境下，800℃至900℃温度下，通过Ti/TiN沉积和快速热退火处理(RTA)30-60秒，形成势垒金属。金属插塞504(例如由钨制成)沉积在势垒金属502上方，然后刻蚀金属插塞504的背部以及势垒金属。该器件最后的处理完成工序与上述表示第一种方法的图4A-4M中的类似。
图6A-6C表示制备如图2C所示的横向双扩散金属氧化物半导体器件的第三种方法的横截面视图。
如图6A所示，该器件的原材料为带有P-外延层604的N+衬底602，其中P-外延层604位于N+衬底602上方。N+衬底602含有电阻率为3至5mOhm-cm(可能还会更低)的砷，而且N+衬底602具有<100>的晶向，以及一个标准的涂层。P-外延层604的厚度约为2至10微米，掺杂浓度很低，约为5×1014/cm3至5×1015/cm3，对于20-60V器件应用的话，掺杂浓度最好是1×1015/cm3。
如图6B所示，厚度在
Figure GSA00000067288400151
至
Figure GSA00000067288400152
的衬垫氧化层608沉积在P-外延层604上方。通过形成任选的零屏蔽以及浅硅刻蚀(通常在
Figure GSA00000067288400153
)，可以在晶片表面形成任选的校准层。将N-型掺杂物(最好是剂量为2×1012/cm3至5×1013/cm3的磷)植入到P-外延层604的顶面上，形成N-漂流层606。然后，可以将任选的氮化层610沉积在晶片表面，通过任选的有源区形成氮化层610的图案，使用硅的局部氧化(LOCOS)形成任选的场氧化层。氮化层的厚度最好是在至
Figure GSA00000067288400155
之间。可以在氮化层610的顶部沉积一个有源区掩膜(图中没有表示出)(此步骤并非强制，而是可选的)，从非有源区除去氮化层610，然后剥去抗蚀剂。如下面的图8A-8M所示，通过除去部分氮化物并暴露在氧气和高温中，就形成了场氧化层。
如图6C所示，剥去氮化层610以及薄衬垫氧化层608。在N-漂流层606上方先形成牺牲氧化层，然后再剥去此氧化层，通过栅极氧化形成栅极氧化层612。再在栅极氧化层612上方沉积多晶硅等导电材料，形成栅极614。栅极614的厚度一般在
Figure GSA00000067288400156
Figure GSA00000067288400157
之间。N+掺杂物可以通过原位掺杂或向多晶硅栅极614中植入形成，以便达到所需的电导率。然后，在栅极614上方沉积一个氧化层616。氧化层616含有低温氧化物(LTO)或等离子强化四乙氧硅烷(PETEOS)，其厚度约为在氧化层616上方制备一个栅极掩膜，然后刻蚀氧化层616以及栅极614。
如图6D所示，在此结构上方制备一个本体光致抗蚀掩膜618，以定义本体区的一个边缘。在接下来形成深本体植入区622的过程中，光致抗蚀掩膜618仍然留在漏极结构上。通过补偿朝向栅极的漏极端的漂流，深本体植入区622可以控制结型场效应管箍缩。作为示例，深本体植入区可以用硼(例如11B)形成，使用剂量约为1×1013/cm3至5×1014/cm3、零倾斜角、能量约为100KeV至650KeV。深植入区完成后，可以控制沟道的浅本体植入区620就形成了。作为示例，浅本体植入区可以用硼(例如11B)形成，使用剂量约为3×1013/cm3至2×1014/cm3、零倾斜角、能量约为20KeV至60KeV。
如图6E所示，通过湿刻蚀等方法除去光致抗蚀掩膜618。例如，可以通过在1000-1150摄氏度的温度下，装填时通少量O2、强迫扩散时通N2的条件下，将衬底加热20-120分钟，迫使图6E中所示的结构中的p型植入物在本体区624。
如图6F所示，在栅极氧化层612和氧化保护层616上方沉积一个源极/漏极接触光致抗蚀掩膜626。植入N+掺杂物，形成N+源极区628以及N+漏极接触区627。作为示例，可以用砷进行离子植入，植入能量为50KeV-150KeV、剂量约为2×1015/cm3至1×1016/cm3、零倾斜角。
如图6G所示，除去光致抗蚀掩膜626。在氧化层612和616的表面上沉积一个氧化层630。漏极沟道掩膜位于此结构顶部(图中没有表示出)。通过刻蚀氧化层630和612、N-漂流层606以及P-外延层604形成漏极沟道632。然后剥去漏极沟道掩膜。通过一种专用于硅的圆孔刻蚀(例如各向同性硅刻蚀)，将沟道底部的拐角倒成圆角。在沟道632中进行保持原表层形状的氧化物沉积，然后利用反应离子刻蚀(RIE)等方法在沟道632的底部，垂直刻蚀氧化物，以便在沟道632的侧壁上形成氧化物隔离片634。可以选择将N+掺杂物植入到漏极沟道632的底部。
如图6H所示，势垒金属层636沉积在沟道632的侧壁和底部。势垒金属最好使用Ti/TiN。可以选择在室温下降势垒金属层636退火。然后，将金属(例如用钨制成)插塞638沉积在沟道632中。势垒金属层636以及插塞638，通过终端凹槽，背部刻蚀到N-漂流层606的顶面下方。
如图6I所示，对氧化层630和612以及氧化物隔离片634进行背部刻蚀，刻蚀厚度等于氧化物隔离片634的宽度。此工序可以使用湿刻蚀或干刻蚀方法，使用湿刻蚀不会刻蚀到形成插塞638的金属。作为示例，带有CF4+CHF3的刻蚀氧化物不会刻蚀钨。
如图6J所示，第二势垒金属层640沉积在插塞638上方。第二钨插塞642沉积在第二示例金属层640上方。对第二势垒金属层640以及第二钨插塞642进行背部刻蚀，刻蚀厚度为预设厚度。
如图6K所示，在氧化层630、第二势垒金属层640以及第二钨插塞642上方进行低温氧化物(LTO)沉积以及含有硼酸的硅玻璃(BPSG)沉积，然后流动增稠，形成氧化层644。该器件最后的处理完成工序与上述表示第一种方法的图4L-4M中的类似。
图7A表示使用上述第一种方法制备的一个完整的横向双扩散金属氧化物半导体器件700的横截面视图，但是对于图4D所示的步骤，要用掺杂的硅化钨(WSix)填充漏极沟道412，形成漏极接头702。此步骤还可以通过共同掺杂钨和硅来实现，例如溅射钨和硅或者用WF6和SiH4的化学气相沉积。
图7B表示使用上述任一种方法制备的一种可供选择的横向双扩散金属氧化物半导体器件710的横截面视图，但是省略在栅极顶部沉积氧化保护层的步骤。例如，在图4E所示的第一种方法中沉积氧化保护层的步骤可以省略。
图7C表示使用上述任一种方法制备的一种可供选择的横向双扩散金属氧化物半导体器件720的横截面视图，但是WSix层724是沉积在多晶硅栅极418和氧化保护层422之间。例如，在图4E所示的第一种方法中，沉积氧化保护层422之前可以沉积一个WSix层724。WSix层724可以降低横向双扩散金属氧化物半导体器件的电阻，有利于高频响应以及低门信号延迟。
在另一个典型实施例中，关于图4F所示的上述第一种方法中的本体植入过程，可以分成两个独立的植入过程。第一次植入，是在初始阶段，使用深本体掩膜，植入P-本体区深处。此过程可以与光致抗蚀剂边缘对齐，而不是栅极堆的边缘。因此，植入物可以朝漏极接头横向延伸，以便夹断堆积物的长度，减少热载流子注入。第二次植入，可以在标准本体掩膜过程中，也就是在上述第一种方法的图4F中仅通过在栅极下面的扩散植入浅沟道区的工序中，进行浅本体植入。
图8A-8M表示制备如图2D所示的一种横向双扩散金属氧化物半导体器件的第四种方法的横截面视图。
如图8A所示，原材料包括N+衬底802以及形成在N+衬底802上面的P-外延层804。N+衬底802含有砷等足量的掺杂物，以便提供3至5mOhm-cm甚至更低的电阻率，而且N+衬底802具有<100>的晶向，以及一个标准的涂层。P-外延层804的厚度约为2至10微米，掺杂浓度很低，约为5×1014/cm3至5×1015/cm3，对于20-60V器件应用的话，掺杂浓度最好是1×1015/cm3。
如图8B所示，厚度在
Figure GSA00000067288400171
至
Figure GSA00000067288400172
的衬垫氧化层808沉积在P-外延层804上方。通过形成任选的零屏蔽以及浅硅刻蚀(通常在
Figure GSA00000067288400173
)，可以在晶片表面形成任选的校准层。将N-型掺杂物(例如剂量为2×1012/cm3至5×1013/cm3的磷)植入到P-外延层804的顶面上，形成N-漂流层806。然后，可以将任选的氮化层810沉积在晶片表面，通过任选的有源区形成氮化层810的图案，使用硅的局部氧化(LOCOS)形成任选的场氧化层。氮化层的厚度最好是在
Figure GSA00000067288400174
至
Figure GSA00000067288400175
之间。可以在氮化层810的顶部沉积一个有源区掩膜，形成掩膜的图案用于定义有源区和场区。从非有源区对氮化层810进行刻蚀，然后剥去抗蚀剂。然后在场区中生长一个厚的场氧化层807。场氧化层807增加了栅极的漏极边上的氧化层厚度，从而降低栅极的峰值电场，并在进行源极植入时保护漏极扩散(轻掺杂漏极LDD或N-漂流)区，而且在接下来的工序中，通过使用场氧化层来阻挡来自于漂流区的源极植入，就无需使用源极掩膜了。
如图8C所示，剥去氮化层810。在器件顶部使用一个漏极沟道掩膜(图中没有表示出)。通过所选的刻蚀衬垫氧化层808部分、N-漂流层806以及P-外延层804，形成漏极沟道812。然后剥去漏极沟道掩膜。通过一种专用于硅的圆孔刻蚀(例如各向同性硅刻蚀)，将沟道底部的拐角倒成圆角。在沟道812中进行保持原表层形状的氧化物沉积，然后利用反应离子刻蚀(RIE)等方法在沟道812的底部，垂直刻蚀氧化物，以便在沟道812的侧壁上形成氧化物隔离片814。可以选择将N+掺杂物植入到漏极沟道812的底部。
如图8D所示，在漏极沟道812中沉积N+多晶硅等导电材料，以形成漏极接头816。如果形成漏极接头816的多晶硅并不是原位掺杂，那么就利用高剂量的离子注入或通过三氯氧磷扩散等的预沉积，对多晶硅进行掺杂。然后对形成漏极接头816的导电材料进行背部刻蚀，直到将导电材料从水平晶片表面上完全除去，也就是说，背部刻蚀的终点位于衬垫氧化层808的顶面上，也可以有少许过刻蚀。
如图8E所示，剥去薄衬垫氧化层808。在N-漂流层806上方先形成一个牺牲氧化层，然后再剥去此氧化层，并生长一个栅极氧化层809。再在栅极氧化层809上方沉积多晶硅，形成栅极818。栅极818的厚度一般在
Figure GSA00000067288400181
之间。作为示例，栅极可以由N+多晶硅制成。N+掺杂物可以通过原位掺杂或向多晶硅栅极818中植入形成。然后，可以选择在栅极818上方沉积一个氧化保护层820。氧化层802最好含有低温氧化物(LTO)，例如等离子强化四乙氧硅烷(PETEOS)，厚度约为
Figure GSA00000067288400182
在氧化层820上方制备栅极掩膜(图中没有表示出)，然后刻蚀氧化层820以及N+多晶硅栅极818。
如图8F所示，在此结构上方制备一个本体光致抗蚀掩膜822，以定义本体区的一个边缘。在接下来形成深本体植入区826的过程中，光致抗蚀掩膜822仍然留在漏极结构上。通过补偿朝向栅极的漏极端的漂流，深本体植入区828可以控制结型场效应管箍缩。作为示例，深本体植入区可以用硼(例如11B)形成，使用剂量约为1×1013/cm3至5×1014/cm3、零倾斜角、能量约为100KeV至650KeV，或者使用剂量为1×1013/cm3至5×1014/cm3、带旋转的多倾斜植入、能量约为100KeV至650KeV。深植入区完成后，能够控制沟道的浅本体植入区824就形成了。作为示例，浅本体植入区可以用11B形成，使用剂量约为3×1013/cm3至2×1014/cm3、零倾斜角、能量约为20KeV至60KeV。
如图8G所示，通过湿刻蚀等方法除去光致抗蚀掩膜822。例如，可以通过在1000-1150摄氏度的温度下，装填时通少量O2、强迫扩散时通N2的条件下，将衬底加热20-120分钟达到迫使本体区828中的p型植入物扩散的目的。
如图8H所示，将N+掺杂物植入到本体区的上半部分中，以便形成N+源极区831以及N+漏极接触区830。作为示例，可以用砷进行植入，植入能量为50KeV-150KeV、剂量约为2×1015/cm3至1×1016/cm3、零倾斜角。
如图8I所示，对N+源极接触区831和N+漏极区830进行退火，并在氧化层808和820上方沉积一个氧化层832。氧化层832可以是一种低温氧化层(LTO)、或者低温氧化层和回流的含有硼磷的硅玻璃的混合物、或者四乙氧硅烷(PETEOS)。在氧化层832上方沉积一个漏极接触掩膜(图中没有表示出)，然后刻蚀氧化层832。
如图8J所示，在漏极接头816上方形成一个硅化带834。作为示例，硅化物可以通过沉积钛，然后在氮气环境中、650℃至700摄氏度温度下快速热退火处理(RTA)30-60秒形成。钛层的厚度大约在
Figure GSA00000067288400191
至
Figure GSA00000067288400192
之间。对得到的氮化钛(TiN)层进行刻蚀，例如可通过自对准多晶硅化物湿刻蚀方法。在氮气环境中、800℃至900℃温度下，通过快速热退火处理，形成硅化钛(TiSix)。
如图8K所示，在氧化层832以及硅化带834上方进行低温氧化物(LTO)沉积以及含有硼酸的硅玻璃(BPSG)沉积，在800℃至900℃时对其搅拌增稠，以避免对硅化带834造成损害，并形成氧化层836。
含有栅极电极接触开口(图中没有表示出)的源级/本体接触掩膜(图中没有表示出)沉积在氧化层836上方。如图8L所示，利用P-外延层804顶面的终端对氧化层836进行刻蚀。可以选择通过湿刻蚀，形成酒杯状的接触开口。P-外延层804可以选择通过刻蚀形成沟道接头。然后，利用硼等P+掺杂物进行植入，形成本体接头。作为示例，可以在能量为40KeV至80KeV以及零倾斜角时，植入剂量为5×1014/cm3至2×1015/cm3的二氟化硼(BF2)，或者在能量为40KeV至80KeV以及零倾斜角时，植入剂量为5×1014/cm3至2×1015/cm3的硼(例如11B)。然后通过快速热处理(RTP)对硼接头进行退火，可选用回流方式，使其顶角圆滑。
如图8M所示，在氧化层836上方可以沉积一个势垒金属层838。势垒金属可以是钛或氮化钛。金属插塞(例如钨插塞)840可以选择先沉积，再进行背部刻蚀。厚源极金属层842沉积在插塞840以及势垒金属层838上方。源极金属层840含有厚度约为1至5微米的铝(Al)。最后，可以选用钝化的方式，完成器件顶。
图9A-9M表示制备如图3A所示的横向双扩散金属氧化物半导体器件的第五种方法的横截面视图。
如图9A所示，原材料包括含有砷等掺杂物的N+衬底902，其电阻率为3至5mOhm-cm甚至更低。而且N+衬底902具有<100>的晶向，以及一个标准的涂层。在N+衬底902上方沉积一个掩埋绝缘(例如氧化物)层903，其厚度约为0.2至0.7微米。在掩埋氧化层903上方形成一个P-外延层904，其厚度约为1至7微米，掺杂浓度很低，约为5×1014/cm3至5×1015/cm3，对于20-60V器件应用的话，掺杂浓度最好是1×1015/cm3。
如图9B所示，厚度在
Figure GSA00000067288400201
至
Figure GSA00000067288400202
的衬垫氧化层908沉积在P-外延层904上方。通过形成任选的零屏蔽以及浅硅刻蚀(通常在
Figure GSA00000067288400203
)，可以在晶片表面形成任选的校准层。将N-型掺杂物(例如剂量为2×1012/cm3至5×1013/cm3的磷)植入到P-外延层904的顶面上，形成N-漂流层906。然后，可以将任选的氮化层910沉积在晶片表面，通过任选的有源区形成氮化层910的图案，使用硅的局部氧化(LOCOS)形成任选的场氧化层。氮化层的厚度最好是在至
Figure GSA00000067288400205
之间。可以在氮化层910的顶部沉积一个有源区掩膜(图中没有表示出)(此步骤并非强制，而是可选的)，然后从非有源区对氮化层910进行刻蚀，并剥去抗蚀剂。此时，可以选择进行场氧化。
如图9C所示，剥去氮化层910。在器件顶部使用一个漏极沟道掩膜(图中没有表示出)。通过刻蚀衬垫氧化层908、N-漂流层906以及P-外延层904，形成漏极沟道912。然后剥去漏极沟道掩膜。通过一种专用于硅的圆孔刻蚀(例如各向同性硅刻蚀)，将沟道底部的拐角倒成圆角。在沟道912中进行保持原表层形状的氧化物沉积，然后利用反应离子刻蚀(RIE)等方法在沟道912的底部，垂直刻蚀氧化物，以便在沟道912的侧壁上形成氧化物隔离片914。可以选择将N+掺杂物植入到漏极沟道912的底部。
如图9D所示，在漏极沟道912中沉积N+多晶硅等导电材料，以形成漏极接头916。如果多晶硅并不是原位掺杂，那么就利用高剂量的离子注入或通过三氯氧磷扩散等的预沉积，对多晶硅进行掺杂。然后对形成漏极接头916的导电材料进行背部刻蚀，直到将导电材料从水平晶片表面上完全除去，也就是说，背部刻蚀的终点位于衬垫氧化层908的顶面上，也可以有少许过刻蚀。
如图9E所示，剥去薄衬垫氧化层908。在N-漂流处906上方先形成一个牺牲氧化层，然后再剥去此氧化层，并生成一个栅极氧化层920。再在栅极氧化层920上方沉积多晶硅等导电材料，形成栅极918。栅极918的厚度一般在
Figure GSA00000067288400211
之间。用于形成栅极918的多晶硅可以由N+掺杂物，通过原位掺杂或向多晶硅栅极中进行离子植入形成。然后，可以在栅极918上方沉积一个氧化层922。氧化层922最好含有低温氧化物(LTO)，例如等离子强化四乙氧硅烷(PETEOS)，厚度约为
Figure GSA00000067288400212
在氧化层922上方制备栅极掩膜(图中没有表示出)，然后刻蚀氧化层922以及栅极918。
如图9F所示，在此结构上方制备一个本体光致抗蚀掩膜926，以定义本体区的一个边缘，并在接下来形成深本体植入区926的过程中，光致抗蚀掩膜926仍然留在漏极结构上。通过补偿朝向栅极的漏极端的漂流，深本体植入区928可以控制结型场效应管箍缩。作为示例，深本体植入区可以用硼(例如11B)形成，使用剂量约为1×1013/cm3至5×1014/cm3、零倾斜角、能量约为100KeV至650KeV，或者使用剂量为1×1013/cm3至5×1014/cm3、带旋转的多倾斜植入、能量约为100KeV至650KeV。深植入区完成后，能够控制沟道的浅本体植入区930就形成了。作为示例，浅本体植入区可以用11B形成，使用剂量约为3×1013/cm3至2×1014/cm3、零倾斜角、能量约为20KeV至60KeV。
如图9G所示，通过湿刻蚀等方法除去光致抗蚀掩膜926。例如，可以通过在1000-1150摄氏度的温度下，装填时通少量O2、强迫扩散时通N2的条件下，将衬底加热20-120分钟达到迫使本体区932中的p型植入物扩散的目的。
如图9H所示，在栅极氧化层920和氧化保护层922上方沉积一个源极/漏极接触光致抗蚀掩膜934。通过植入N+掺杂物，形成N+源极区935以及N+漏极接触区936。作为示例，可以用砷进行植入，植入能量为50KeV-150KeV、剂量约为2×1015/cm3至1×1016/cm3、零倾斜角。
如图9I所示，除去光致抗蚀掩膜934，并对N+源极接触区935和N+顶部漏极接触区936进行退火，并在氧化层920和922上方沉积一个氧化层938。氧化层938可以是一种低温氧化层(LTO)、或者低温氧化层和回流的含有硼磷的硅玻璃的混合物、或者四乙氧硅烷(PETEOS)。在氧化层938上方沉积一个漏极接触掩膜(图中没有表示出)，然后刻蚀氧化层938。
如图9J所示，在顶部漏极接触区936上方形成一个硅化带940。硅化物可以通过沉积钛，然后在氮气环境中、650℃至700摄氏度温度下快速热退火处理(RTA)30-60秒形成。钛层的厚度大约在
Figure GSA00000067288400213
至
Figure GSA00000067288400214
之间。对得到的氮化钛(TiN)层进行刻蚀，例如可通过自对准多晶硅化物湿刻蚀方法。在氮气环境中、800℃至900℃温度下，通过快速热退火处理，形成硅化钛(TiSix)。
如图9K所示，在氧化层938以及硅化带940上方进行低温氧化物(LTO)沉积以及含有硼酸的硅玻璃(BPSG)沉积，在800℃至900℃时对其搅拌增稠，以避免对硅化带940造成损害，并形成氧化层942。
含有栅极电极接触开口(图中没有表示出)的源极/本体接触掩膜(图中没有表示出)沉积在氧化层942上方。如图9L所示，利用P-外延层904顶面的终端对氧化层942进行刻蚀。可以选择通过湿刻蚀，形成酒杯状的接触开口。P-外延层904可以选择通过刻蚀形成沟道接头。然后，利用硼等P+掺杂物进行植入，形成本体接头。作为示例，可以在能量为40KeV至80KeV以及零倾斜角时，植入剂量为5×1014/cm3至2×1015/cm3的二氟化硼(BF2)，或者在能量为40KeV至80KeV以及零倾斜角时，植入剂量为5×1014/cm3至2×1015/cm3的硼(例如11B)。然后通过快速热处理(RTP)对硼接头进行退火，可选用回流方式，使其顶角圆滑。
如图9M所示，在氧化层942上方可以沉积一个势垒金属层946。势垒金属可以是钛或氮化钛。金属插塞(例如钨插塞)948可以选择先沉积，再进行背部刻蚀。厚源极金属层950沉积在插塞948以及势垒金属层946上方。源极金属层950含有厚度约为1至5微米的铝(Al)。最后，可以选用钝化的方式，完成整个器件。
在一个可选实施例中，P-外延层904可用在P+衬底上的P-代替。图10中除了用P-外延层904’下面的P+层905代替P-外延层904，其他地方均与图9M类似。尽管图中没有表示出来，但是在上述所有的实施例中，金属层可以形成在N+衬底底部，即晶片的背面，以便形成底部漏极电极。
尽管上述内容对本发明的较佳实施例进行了完整说明，但仍可能会有许多同等内容的各种的变化、修正。例如，虽然上述实施例中使用的是n-沟道金属氧化物半导体场效应管，但本发明也同样适应于p-沟道金属氧化物半导体场效应管——只要参照上述说明，将其中每个层和每个区域的掺杂导电类型，作相应的变换即可。因此，本发明的范围不应由上述说明限定，而应该由所附的权利要求书及其同等效力的全部范围来决定。任何无论是否最佳的特点，都可以与任何其他无论是否最佳的特点相结合。在以下的权利要求书中，除非特别说明，否则不定冠词“一个”或“一种”都指下文中的一个或多个项目。除非在一个特定的权利要求中，用“做…功能”明确指出该限制，否则所附的权利要求书不应认为仅包含意义加功能的限制。

Claims (25)

1.一种半导体器件，其特征在于，包括：
一个用作漏极的半导体衬底；
一个位于半导体衬底上的半导体外延层；
一个设置在外延层顶面上的漂流区；
一个位于漂流层顶面上的源极区；
一个位于源极区和漂流区之间的半导体外延层表面附近的沟道区；
一个位于沟道区顶部的栅极介电层上方的导电栅极；
一个位于漂流层和外延层中的漏极接触沟道，用于将漂流层电连接到半导体衬底上，漏极接触沟道包括：
一个从漂流区的上表面开始、垂直穿过外延层、一直到半导体衬底，并用导电漏极插塞填充的沟道；
沿漏极接触沟道的侧壁形成的电绝缘隔离片，用于从漂流层和外延层中将漏极插塞电绝缘、并阻止掺杂物扩散到漏极插塞或从漏极插塞中扩散出来；以及
一个位于漏极接触沟道上方的导电漏极带，用于将漏极接触沟道电连接到漂流区。
2.权利要求1中所述的半导体器件，其特征在于，所述的半导体器件为一个n-沟道器件。
3.权利要求1中所述的半导体器件，其特征在于，还包括一个设置在栅极下方的漂流层顶面附近的浅本体区。
4.权利要求3中所述的半导体器件，其特征在于，还包括一个设置在浅本体区下方的深本体区。
5.权利要求1中所述的半导体器件，其特征在于，还包括一个设置在外延层和半导体衬底之间的掩埋绝缘层，其中漏极沟道从漂流区的上表面开始、垂直穿过外延层和掩埋绝缘层、一直到半导体衬底。
6.权利要求5中所述的半导体器件，其特征在于，还包括一个在外延层和掩埋绝缘层之间的重掺杂底层，其中重掺杂底层的导电类型与外延层相同。
7.权利要求1中所述的半导体器件，其特征在于，所述的漏极插塞是由多晶硅或掺杂的WSix组成的。
8.权利要求9中所述的半导体器件，其特征在于，还包括一个设置在漏极插塞顶部的重掺杂接触区。
9.权利要求1中所述的半导体器件，其特征在于，所述的漏极插塞是由钨组成的。
10.权利要求9中所述的半导体器件，其特征在于，还包括一个设置在所述的漏极插塞和所述的绝缘隔离片之间的掩埋金属层。
11.权利要求1中所述的半导体器件，其特征在于，所述的漏极带是由硅组成的。
12.权利要求1中所述的半导体器件，其特征在于，所述的漏极带是由钨组成的。
13.权利要求12中所述的半导体器件，其特征在于，还包括一个设置在所述的漏极带和所述的漏极插塞之间的掩埋金属层。
14.权利要求1中所述的半导体器件，其特征在于，还包括一个位于漂流漏极延伸区中的场氧化物。
15.一种用于制备半导体器件的方法，其特征在于，包括：
a)制备包括半导体衬底以及形成在半导体衬底上的半导体外延层的原材料，其中衬底的导电类型与外延层相反；
b)在外延层的顶部制备一个漂流层，其中漂流层的导电类型与衬底相同；
c)在漂流层和外延层中制备一个漏极接触沟道；
d)沿漏极接触沟道的侧壁制备绝缘隔离片；
e)用导电漏极插塞填充漏极接触沟道；
f)在漂流层上方制备一个栅极介质层；
g)在栅极介质层上方制备一个导电栅极；
h)在外延层的上部制备一个本体区，使本体区的一部分位于栅极下方；
i)在漂流层的顶部植入掺杂物，以形成源极区和顶部漏极接头，其中源极区和顶部漏极接头的导电类型与衬底相同；以及
j)在漏极插塞上方形成一个导电漏极带。
16.权利要求15中所述的方法，其特征在于，a)还包括在衬底上方和外延层下方，形成一个掩埋绝缘层。
17.权利要求16中所述的方法，其特征在于，a)还包括在掩埋绝缘层上方和外延层下方，形成一个导电类型与衬底相反的重掺杂层。
18.权利要求15中所述的方法，其特征在于，在b)之后、c)之前还包括：
在半导体外延层的表面上方，沉积一个氮化层；
在非有源区上刻蚀氮化层；以及
在漂流-漏极延伸区中，形成场氧化区。
19.权利要求15中所述的方法，其特征在于，制备一个本体区并包括：
在P-外延层中形成一个深本体植入区；以及
在P-外延层中形成浅本体植入区，其中浅本体植入区的一部分位于栅极下方，以形成沟道区。
20.权利要求15中所述的方法，其特征在于，所述的漏极插塞是由多晶硅组成的。
21.权利要求20中所述的方法，其特征在于，所述的漏极带是由硅组成的。
22.权利要求15中所述的方法，其特征在于，制备漏极带包括：
在漏极插塞上方形成一个掩埋金属层；以及
在掩埋金属层上方形成一个钨插塞。
23.权利要求15中所述的方法，其特征在于，所述的漏极插塞是由钨组成的。
24.权利要求23中所述的方法，其特征在于，还包括在用钨填充漏极接触沟道之前，在漏极接触沟道的侧壁和底部形成一个掩埋金属层。
25.权利要求15中所述的方法，其特征在于，所述的步骤f)至步骤i)要在步骤b)之后以及步骤c)之前进行。
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