CN107123681A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

本发明涉及半导体装置以及半导体装置的制造方法，提高具有LDMOS的半导体装置的特性。在包围漏极区域(DR)的n型漂移区域(HNDF)与n型埋入区域(NBL)之间设置p型半导体区域(PISO)，在该p型半导体区域(PISO)与包围源极区域(SR)的p型阱区域(PWL)之间，以与p型半导体区域(PISO)和p型阱区域(PWL)重叠的方式设置p型半导体区域(H1PW)。在n型埋入区域(NBL)之上，设置p型半导体区域(PISO)，从而能够确保负输入耐压。进而，能够增大源极区域(SR)与p型半导体区域(PISO)之间的电位差，能够迅速地进行空穴的抽取。另外，通过设置p型半导体区域(H1PW)，能够确保经由p型半导体区域(H1PW)流过的空穴电流的路径。由此，能够提高导通耐压。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法，例如能够合适地利用于具有LDMOS晶体管的半导体装置。
背景技术
作为LDMOSFET(Laterally Diffused Metal Oxide Semiconductor FieldEffect Transistor、LDMOS晶体管、横向扩散MOSFET、LDMISFET，以下，简称为“LDMOS”)，采用RESURF(REduced SURface Field)型MOS晶体管。研究了通过在半导体基板的表面形成厚的氧化膜并在该氧化膜上配置栅极电极的漏极侧边缘来缓和栅极电极的漏极侧边缘下的电场强度的构造。
例如，在专利文献1(日本特开2011－003608号公报)中，公开了在n+埋入区域与p－外延区域之间形成有具有比p－外延区域高的p型杂质浓度的p+埋入区域的LDMOS晶体管。
另外，在专利文献2(日本特表2011－514675号公报)中，公开了形成于被分离了的P型区域的N沟道LDMOS。该N沟道LDMOS具有N+漏极区域、栅极、栅极氧化膜层、N+源极区域以及P+体接触区域。然后，在源极区域之下配置有深的P型区域。
另外，在专利文献3(日本特表2006－505136号公报)中，公开了具有半导体基板上方的电浮置半导体区域以及位于其上方的P型体区域和N型漂移区域的RESURF晶体管。然后，在被施加反向偏置时，N型漂移区域与电浮置半导体区域之间的半导体区域耗尽化。
专利文献1：日本特开2011－003608号公报
专利文献2：日本特表2011－514675号公报
专利文献3：日本特表2006－505136号公报
发明内容
在本发明者所研究的LDMOS中，判明在该结构中存在进一步改善的余地。
例如，在专利文献1(日本特开2011－003608号公报)所示的LDMOS晶体管中，伴随着栅极宽度的增大，存在导通耐压下降的倾向。另外，在专利文献3(日本特表2006－505136号公报)所示的晶体管构造中，无法确保充分的负输入耐压。
这样，期望研究能够改善导通耐压、负输入耐压的LDMOS的结构。
其他课题和新颖的特征根据本说明书的叙述以及附图将变得明确。
如果简单地说明本申请中公开的实施方式中的、代表性的实施方式的概要，则如下所述。
在本申请中公开的一个实施方式所示的半导体装置是具有包围漏极区域的第1导电类型的第1半导体区域以及包围源极区域的第2导电类型的第2半导体区域的LDMOS。并且，在第1半导体区域的下方，具有第2导电类型的第3半导体区域，在该第3半导体区域与第2半导体区域之间，以与第3半导体区域和第2半导体区域重叠的方式具有第2导电类型的第4半导体区域。
根据在本申请中公开的、以下所示的代表性的实施方式所表示的半导体装置，能够提高半导体装置的特性。
根据在本申请中公开的、以下所示的代表性的实施方式所表示的半导体装置的制造方法，能够制造特性良好的半导体装置。
附图说明
图1是示出实施方式1的半导体装置的结构的剖面图。
图2是示出实施方式1的半导体装置的结构的示意性的俯视图。
图3是示出实施方式1的半导体装置的其他结构的剖面图。
图4是示出实施方式1的半导体装置的其他结构的俯视图。
图5是示出实施方式1的半导体装置的其他结构的俯视图。
图6是示出实施方式1的半导体装置的制造工序的俯视图。
图7是示出p型半导体区域H1PW的左端和右端的位置的剖面图。
图8是示出比较例1的半导体装置的结构的剖面图。
图9是示出导通耐压与栅极宽度的关系的图表。
图10是示出导通耐压与p型半导体区域PISO的注入量的关系的图表。
图11是示出p型半导体区域H1PW与p型半导体区域PISO的重叠量和负输入耐压的关系的图表。
图12是示出碰撞离子化的仿真结果的图。
图13是示出空穴电流密度的仿真结果的图。
图14是示出电位的仿真结果的图。
图15是示出实施方式1的半导体装置的制造工序的剖面图。
图16是示出实施方式1的半导体装置的制造工序的剖面图。
图17是示出实施方式1的半导体装置的制造工序的剖面图。
图18是示出实施方式1的半导体装置的制造工序的剖面图。
图19是示出实施方式1的半导体装置的制造工序的剖面图。
图20是示出实施方式1的半导体装置的制造工序的剖面图。
图21是示出实施方式1的半导体装置的制造工序的俯视图。
图22是示出实施方式1的半导体装置的制造工序的剖面图。
图23是示出实施方式1的半导体装置的制造工序的剖面图。
图24是示出实施方式1的半导体装置的制造工序的剖面图。
图25是示出实施方式1的半导体装置的制造工序的剖面图。
图26是示出实施方式1的半导体装置的制造工序的剖面图。
图27是示出实施方式2的应用例1的半导体装置的结构的剖面图。
图28是示出实施方式2的应用例2的半导体装置的结构的剖面图。
图29是示出实施方式2的应用例3的半导体装置的结构的剖面图。
图30是示出实施方式2的应用例4的半导体装置的结构的剖面图。
图31是示出实施方式2的应用例5的半导体装置的结构的剖面图。
图32是示出BiC－DMOS的半导体芯片的俯视图。
(符号说明)
11：驱动器电路部；12：预驱动器电路部；13：模拟电路部；14：电源电路部；15：逻辑电路部；16：输入输出电路部；BC：体接触区域；C：半导体芯片；DR：漏极区域；DTI：深的绝缘区域；FR：指状区域；GE：栅极电极；GOX：栅极绝缘膜；H1PW：p型半导体区域；HNDF：n型漂移区域；IL1：层间绝缘膜；M1：布线；NBL：n型埋入区域；OR：重叠区域；P1：插销；PT1：点；PT2：点；P1BC：体接触插销；P1D：漏极插销；P1S：源极插销；PEP：p－型的外延层；PISO：p型半导体区域；PR1：光致抗蚀剂膜；PR2：光致抗蚀剂膜；PR3：光致抗蚀剂膜；PR4：光致抗蚀剂膜；PWL：p型阱区域；S：支撑基板；S1：半导体基板；SR：源极区域；STI：绝缘区域；STId：漏极绝缘区域。
具体实施方式
在以下的实施方式中，为了方便说明，在需要时分割成多个部分或者实施方式来说明，但除了在特别明示的情况下，它们并非相互无关，而是存在一方是另一方的一部分或者全部的变形例、应用例、详细说明、补充说明等的关系。另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了在特别明示的情况和从原理上明确被限定于特定的数量的情况等下，不限于该特定的数量，也可以在特定的数量以上或以下。
进而，在以下的实施方式中，其构成要素(也包括要素步骤等)除了在特别明示的情况和从原理上明确认为是必需的情况等下，不一定是必需的。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了在特别明示的情况和从原理上明确认为并非如此的情况等下，包括实质上与其形状等近似或者类似的形状等。这对于上述数量等(包括个数、数值、量、范围等)也一样。
以下，根据附图详细说明本发明的实施方式。此外，在用于说明实施方式的所有附图中，对具有相同功能的部件附加相同或者关联的符号，省略其重复的说明。另外，在存在多个类似的部件(部位)的情况下，有时对总称的符号追加记号来表示个别或者特定的部位。另外，在以下的实施方式中，除了特别需要的时候以外，原则上不重复进行同一或者相同的部分的说明。
另外，在实施方式中使用的附图中，即使是剖视图，为了容易观察附图，也有时省略阴影线。另外，即使是俯视图，为了容易观察附图，也有时附加阴影线。
另外，在剖面图和俯视图中，各部位的大小并非对应于实际器件，为了容易理解附图，有时相对大地显示特定的部位。另外，在俯视图与剖面图对应的情况下，也有时改变各部位的大小来显示。
(实施方式1)
以下，参照附图，详细说明本实施方式的半导体装置。
[构造说明]
图1是示出本实施方式的半导体装置的结构的剖面图，图2是示出本实施方式的半导体装置的结构的示意性的俯视图。图1例如对应于图2的A－A剖面部。图2的上图主要示出p－型的外延层PEP的主表面的平面布局，图2的下图示出p－型的外延层PEP的下部的半导体区域的平面布局。
图1以及图2所示的半导体装置是具有n沟道型的LDMOS晶体管的半导体装置。此外，LDMOS晶体管也有时被称为卧式功率MOSFET。
本实施方式的半导体装置形成于在支撑基板S上形成p－型的外延层(半导体层)PEP而成的半导体基板S1上(参照图16)。在支撑基板S与p－型的外延层PEP的边界部的附近，形成有n型埋入区域(n型半导体区域)NBL。此外，也可以省略p－型的外延层PEP，将半导体装置形成于由半导体构成的基板的主表面。
图1所示的半导体装置具有隔着栅极绝缘膜GOX形成于半导体基板S1(p－型的外延层PEP)的上方的栅极电极GE以及形成于栅极电极GE的两侧(在图1、图2中，纸面的右和左方向)的源极区域SR和漏极区域DR。
源极区域SR形成于p型阱区域(p型半导体区域、p型体区域)PWL中。换而言之，以包围源极区域SR的方式形成有p型阱区域PWL。p型阱区域PWL是杂质浓度比p－型的外延层PEP高的区域。另外，漏极区域DR形成于n型漂移区域(n型半导体区域)HNDF中。换而言之，以包围漏极区域DR的方式形成有n型漂移区域HNDF。该n型漂移区域HNDF是杂质浓度比漏极区域DR低的区域。另外，在该n型漂移区域HNDF中，形成有漏极绝缘区域(场漏极区域)STId。
然后，源极区域(n+型半导体区域、n型杂质区域、n型扩散区域)SR和漏极区域(n+型半导体区域、n型杂质区域、n型扩散区域)DR间的p型半导体区域(PEP，PWL)为沟道形成区域。通过在该沟道形成区域与漏极区域DR之间设置n型漂移区域HNDF以及漏极绝缘区域STId，能够缓和栅极电极GE的漏极区域DR侧的端部处的电场(场板效应)。由此，能够使LDMOS高耐压化。
此处，在本实施方式中，在n型漂移区域HNDF与n型埋入区域NBL之间，设置有p型半导体区域(p型接合分离部)PISO。然后，进一步地在p型半导体区域PISO与p型阱区域PWL之间，设置有p型半导体区域H1PW。该p型半导体区域H1PW处于比p型半导体区域PISO浅的位置，p型半导体区域H1PW与p型半导体区域PISO配置成在俯视时局部地重叠。用“OR”表示p型半导体区域H1PW与p型半导体区域PISO的重叠区域(叠合区域)。另外，该p型半导体区域H1PW处于比p型阱区域PWL深的位置，p型半导体区域H1PW与p型阱区域PWL配置成在俯视时局部地重叠。
这样，通过在n型埋入区域NBL之上设置p型半导体区域PISO，能够确保负输入耐压。
然后，进一步地，在本实施方式中，在高漏极电压下的晶体管动作中，仅在n型漂移区域HNDF的下部设置p型半导体区域PISO，从而能够缩短经由p型半导体区域PISO流过的空穴电流的路径。另外，能够增大源极区域SR与p型半导体区域PISO之间的电位差。通过这些效果，能够迅速地进行空穴的抽取。另外，通过设置p型半导体区域H1PW，能够确保经由p型半导体区域H1PW流过的空穴电流的路径。由此，能够提高导通耐压。
图3～图6是示出本实施方式的半导体装置的其他结构的剖面图或者俯视图。在图3～图5中，示出将源极区域SR、漏极区域DR以及栅极电极GE相对于漏极区域DR对称地配置而成的半导体装置。图3例如对应于图4的A－A部及其延长线部的剖面部。图4主要示出p－型的外延层PEP的下部的结构部位的平面布局，图5示出n型漂移区域HNDF、p型半导体区域PISO、p型阱区域PWL以及p型半导体区域H1PW的平面布局。
图3所示的半导体装置是将图1所示的各结构部相对于漏极区域DR对称地配置而得到的，所以对与图1对应的部分附加相同的符号，省略其说明。图4、图5是图3所示的各结构部的平面布局例。如图4所示，在俯视时，在矩形环状的体接触区域BC的内侧配置源极区域SR。然后，在源极区域SR的内侧，配置矩形环状的p型阱区域PWL的露出面。在该矩形环状的p型阱区域PWL的内侧，配置矩形环状的p－型的外延层PEP的露出面。在矩形环状的p－型的外延层PEP的露出面的内侧，配置矩形环状的n型漂移区域HNDF的露出面。在矩形环状的n型漂移区域HNDF的内侧，配置矩形环状的漏极绝缘区域STId。此外，在矩形环状的漏极绝缘区域STId的内侧，配置漏极区域DR。即，漏极区域DR按在Y方向上延伸的矩形形状配置于矩形形状的漏极绝缘区域STId的中央。另外，如图5所示，在俯视时，n型漂移区域HNDF按矩形形状配置，p型阱区域PWL以包围n型漂移区域HNDF的方式按矩形环状配置。另外，在n型漂移区域HNDF之下，按矩形形状配置p型半导体区域PISO，在p型半导体区域PISO与p型阱区域PWL之间，以一部分与它们重叠的方式，按矩形环状配置p型半导体区域H1PW。p型半导体区域PISO与p型半导体区域H1PW的重叠区域OR(图5中的灰色部)按矩形环状配置。此外，栅极电极GE按矩形环状配置于源极区域SR与漏极区域DR之间。
这样，以漏极区域DR为中心，环状地配置各结构部(图4、图5)。将该图4所示的以漏极区域DR为中心而被矩形环状的体接触区域BC包围的区域设为一个单位，称为指状区域(单元区域)FR。例如，在图6所示的俯视图中，3个指状区域FR在X方向上排列地配置。然后，以包围在X方向上排列的3个指状区域FR的方式配置有深的绝缘区域DTI(参照图1)。这样，通过被深的绝缘区域DTI包围，能够使相应元件(LDMOS)与其他元件电分割。此外，图1也对应于图6的A－A剖面部。
对3个指状区域FR的栅极电极GE、源极区域SR以及漏极区域DR施加相同的信号(电位)，被深的绝缘区域DTI包围的3个指状区域FR构成单一的元件(LDMOS)。漏极绝缘区域STId、绝缘区域STI以及深的绝缘区域DTI由埋入于分离槽内的绝缘膜构成。深的绝缘区域DTI由埋入于比漏极绝缘区域STId深的分离槽中的绝缘膜构成。此外，对被深的绝缘区域DTI包围的区域内的指状区域FR的数量没有限制。将该指状区域FR的数量称为“指状部数量”。
接下来，说明p型半导体区域H1PW的左端和右端的位置。图7是示出p型半导体区域H1PW的左端和右端的位置的剖面图。
p型半导体区域H1PW的左端E1优选位于从漏极绝缘区域STId下方至p型阱区域PWL下方之间。其中，p型半导体区域H1PW的左端E1更优选位于以下的点PT1～点PT2之间。点PT1是从漏极区域DR的漏极绝缘区域STId侧的端部(右端)离开了漏极绝缘区域STId的宽度WSTId的1/3的距离的点。点PT2是对应于p型阱区域PWL的漏极绝缘区域STId侧的端部(左端)的点(地点)。如果使p型半导体区域H1PW的左端E1过于接近于漏极区域DR，则导通耐压、截止耐压有可能下降，所以优选离开上述WSTId/3左右。另外，使p型半导体区域H1PW的左端E1从n型漂移区域HNDF过于离开，则截止耐压有可能下降，所以优选配置于比p型阱区域PWL的漏极绝缘区域STId侧的端部更靠内侧的位置。另外，通过将p型半导体区域H1PW的左端E1配置于比p型阱区域PWL的漏极绝缘区域STId侧的端部更靠内侧的位置，如后面所述，产生经由p型半导体区域H1PW的空穴的路径，所以能够抑制导通耐压的下降。
p型半导体区域H1PW的右端E2优选配置于相对于上述点PT2的深的绝缘区域DTI侧。通过这样配置，p型半导体区域H1PW与p型阱区域PWL重叠，能够降低p型半导体区域PISO与p型阱区域PWL之间的电阻。
图8是示出比较例1的半导体装置的结构的剖面图。在图8所示的比较例1的情况下，在p型阱区域PWL与p型半导体区域PISO之间未形成有p型半导体区域H1PW。然后，p型半导体区域PISO延伸至深的绝缘区域DTI。
这样，在比较例1中，为了确保负输入耐压，在n型埋入区域NBL之上，设置有p型半导体区域PISO。然而，在比较例1的结构中，在晶体管的栅极宽度、指状部数量变大的情况下，导通耐压下降。栅极宽度例如是图2所示的栅极电极GE的Y方向的长度。
(考察)
这样的导通耐压的下降被认为是由以下现象引起的。即，在比较例1的半导体装置中，在对栅极电极GE施加电位而变成导通状态、并且对漏极区域DR施加高电位(高电压)的情况下，在漏极区域DR附近，由于高碰撞离子化而产生的空穴通过p型半导体区域PISO而穿向源极区域SR、背栅极(栅极电极GE的下方的半导体区域(CH))。通过这样的经由长的路径的空穴的移动，在源极区域SR与背栅极之间容易产生电位差。如果该电位差为VF电位(NP接合部的正向降下电位)以上，则发生回跳动作，导通耐压变小。特别是，在栅极宽度、指状部数量变大的情况下，即使在低的漏极电位下，源极区域SR与背栅极之间的电位差也容易变为VF电位以上，导通耐压变小。
与此相对地，在本实施方式中，除了经由p型半导体区域PISO的空穴的路径以外，还产生经由p型半导体区域H1PW的空穴的路径，所以能够抑制导通耐压的下降。进一步地，在本实施方式中，p型半导体区域PISO短于比较例1的情况，所以经由p型半导体区域PISO的空穴的路径变短。换言之，能够使p型半导体区域PISO低电阻化。由此，也能够抑制导通耐压的下降。
另外，通过缩短经由p型半导体区域PISO的空穴的路径，还有使p型半导体区域PISO与源极区域SR或者p型半导体区域PISO与背栅极之间的电位差增大的效果，空穴容易穿向源极区域SR、背栅极。由此，也能够抑制导通耐压的下降。
(验证)
图9是示出导通耐压与栅极宽度的关系的图表。(a)示出比较例1的情况，(b)示出本实施方式的情况。各图表的纵轴表示导通耐压(V)，横轴表示栅极宽度/指状部数量。此外，栅极－源极间电位(Vgs)设为4.0V。另外，(a)与(b)的图表比例尺相同。
如图9(a)所示，例如在着眼于由虚线包围的标定点的情况下，随着指状部数量变大，导通耐压下降。关于图9(b)，也随着指状部数量变大，导通耐压下降。然而，由于(a)和(b)的图表比例尺相同，所以可知(b)的导通耐压的下降率较小。这样，与比较例1的情况(a)相比，本实施方式的情况(b)能够抑制导通耐压的下降。
图10是示出导通耐压与p型半导体区域PISO的注入量的关系的图表。(a)示出比较例1的情况，(b)示出本实施方式的情况。研究栅极宽度(W)为100μm的情况以及栅极宽度(W)为4000μm的情况。各图表的纵轴表示导通耐压(V)，横轴表示p型半导体区域PISO的注入量(cm-2)。此外，栅极－源极间电位(Vgs)设为4.0V。
根据图10(a)和(b)的比较可知，在栅极宽度(W)小、例如为100μm左右的情况下，比较例1的情况(a)和本实施方式的情况(b)都能够维持导通耐压。与此相对地，如果栅极宽度(W)大、例如为4000μm左右，则比较例1的情况(a)和本实施方式的情况(b)都是导通耐压下降。然而，p型半导体区域PISO的注入量越大，则导通耐压越高，在本实施方式的情况(b)下维持比比较例1的情况(a)高的导通耐压。此外，在比较例1的情况(a)下，即使增大p型半导体区域PISO的注入量，导通耐压的改善程度也小。这被认为是由于从p型半导体区域PISO至p型阱区域PWL的电阻高。
这样，根据图9以及图10，本实施方式的半导体装置的导通电阻的下降的抑制效果变得更明确。
此处，在本实施方式中，将n型埋入区域NBL之上的p型半导体区域PISO仅设置于n型漂移区域HNDF的下部，所以与比较例1(图8)的情况相比，p型半导体区域PISO变短。这样即使p型半导体区域PISO短，是否也能够确保负输入耐压，这被列举为存疑点。
通过使p型半导体区域H1PW与p型半导体区域PISO局部地重叠，能够确保这样的负输入耐压。
图11是示出p型半导体区域H1PW与p型半导体区域PISO的重叠量和负输入耐压的关系的图表。横轴表示p型半导体区域H1PW与p型半导体区域PISO的重叠量(H1PW－PISO、OR的宽度、OR的X方向的长度、μm)，纵轴表示负输入耐压(BV1、V)。负输入耐压是在源极区域SR、漏极区域DR以及栅极电极GE的电位比半导体基板S1的电位低的情况下的耐压。例如，调查将源极区域SR、漏极区域DR以及栅极电极GE的电位设为0V、并将半导体基板S1的电位向+侧提升了的情况下的耐压。
如图11所示，在p型半导体区域H1PW与p型半导体区域PISO的重叠量为约0.6μm时，负输入耐压最大，其后变得平稳。通过这样使p型半导体区域H1PW与p型半导体区域PISO局部地重叠，能够确认能够担保负输入耐压。
进而，为了使本实施方式的效果变得明确，使用TCAD(Technology CAD)，进行器件仿真。图12、图13以及图14示出其结果。在各图中，上图示出仿真结果，下图是为了容易获知仿真结果而附加符号等的图。
此外，在TCAD中，除了本实施方式的半导体装置(图1)之外，还研究了后述的实施方式2的半导体装置(图27)以及上述比较例1的半导体装置。在这里，将图1所示的本实施方式的半导体装置称为第1例、将图27所示的本实施方式2的半导体装置称为第2例来说明。在第2例的情况下，在与比较例1相同的长的p型半导体区域PISO上，形成有p型半导体区域H1PW(参照图27)。另外，在TCAD中，最大栅极电位(Vg)设为4.0V，漏极电位(Vd)设为70V。
图12是示出碰撞离子化(Impact Ionization)与静电位(ElectrostaticPotential)(Line contour，线轮廓)的仿真结果的图。(a)示出比较例1的情况，(b)示出第2例的情况，(c)示出第1例(本实施方式)的情况。
如图12所示，在(a)～(c)的任一情况下，都是在漏极区域DR的端部最容易产生碰撞离子化(参照星号部)。这样可知，无论构造如何，都是在漏极区域DR的端部最容易产生碰撞离子化。
图13是示出空穴电流密度(Hole Current Density)的仿真结果的图。(a)示出比较例1的情况，(b)示出第2例的情况，(c)示出第1例(本实施方式)的情况。此外，黑线表示电位分布。
通过在图12中说明的碰撞离子化而产生的空穴如图13所示，通过p型半导体区域PISO而流向源极区域SR、背栅极(参照虚线的箭头)。在(a)的比较例1、(b)的第2例的情况下，通过较长的p型半导体区域PISO，空穴的大部分流到源极区域SR、背栅极。与此相对地，在(c)的第1例(本实施方式)的情况下，可知p型半导体区域PISO短，能够缩短通过p型半导体区域PISO的空穴的路径。另外，在(b)、(c)的情况下，除了通过p型半导体区域PISO的路径之外，还存在通过p型半导体区域H1PW的路径(参照单点划线的箭头)。
图14是示出电位(Electrostatic Potential)的仿真结果的图。(a)示出第2例的情况，(b)示出第1例(实施方式1)的情况。如图14所示，与将p型半导体区域PISO较长地配置于整体的第2例(a)相比，在局部地配置p型半导体区域PISO的第1例(b)中，p型半导体区域PISO与p型阱区域PWL之间的电位差更大。因此，第1例(本实施方式)更能够迅速地进行空穴的抽取。
这样，上述“考察”一栏中研究的事项通过上述“验证”得到证实。
这样在本实施方式中，在n型埋入区域NBL之上，设置p型半导体区域PISO，并以与它重叠的方式设置p型半导体区域H1PW，从而能够在维持负输入耐压的同时，提高导通耐压。特别是，在晶体管的栅极宽度、指状部数量变大的情况下，也能够在维持负输入耐压的同时，抑制导通耐压的下降。
以下，进一步详细说明本实施方式的半导体装置的结构。
如图1等所示，源极区域SR形成于p型阱区域(p型半导体区域)PWL中。p型阱区域PWL是杂质浓度比p－型的外延层PEP高的区域。该p型阱区域PWL、p－型的外延层PEP与栅极电极GE相重叠的区域为沟道形成区域(CH)。另外，漏极区域DR形成于n型漂移区域(n型半导体区域)HNDF中。在该n型漂移区域HNDF中，形成有漏极绝缘区域STId。
上述半导体区域(PWL、HNDF、SR、DR、BC)形成于被绝缘区域(STI、DTI)包围的区域(活性区域)。绝缘区域STI、漏极绝缘区域STId由埋入于半导体基板S1(p－型的外延层PEP)中的槽内的绝缘膜构成。深的绝缘区域DTI由层间绝缘膜IL1以及埋入于半导体基板S1(p－型的外延层PEP)中的槽内的绝缘膜构成。
此外，在p型阱区域PWL中，以与源极区域SR邻接的方式，形成有p+型的体接触区域BC。这样，源极区域SR与p+型的体接触区域BC变成相同电位。
另外，在n型漂移区域HNDF与n型埋入区域NBL之间，形成有p型半导体区域(p型接合分离部)PISO。在p型半导体区域PISO与p型阱区域PWL之间，形成有p型半导体区域H1PW。换而言之，在比p型阱区域PWL深且比p型半导体区域PISO浅的位置，形成有p型半导体区域H1PW。另外，在俯视时，p型半导体区域H1PW形成为与p型半导体区域PISO局部地重叠，并且，p型半导体区域H1PW形成为与p型阱区域PWL局部地重叠。
另外，在源极区域SR以及p+型的体接触区域BC上形成有源极插销P1S，在漏极区域DR上形成有漏极插销P1D。另外，虽然在图1所示的剖面中没有出现，但在栅极电极GE上形成有栅极插销。这些插销P1(源极插销P1S、漏极插销P1D、栅极插销)形成于层间绝缘膜IL1中。另外，在插销P1以及层间绝缘膜IL1上形成有布线M1。
栅极电极GE隔着栅极绝缘膜GOX，以从沟道形成区域上延伸至漏极绝缘区域STId上的方式形成。
此外，在图1中，示出一组源极区域SR、漏极区域DR以及栅极电极GE的结构部，但如上所述，这些结构部左右对称地配置，构成上述指状区域FR(参照图3、图4)。另外，例如有时多个指状区域FR被深的绝缘区域DTI包围，构成单一的元件(LDMOS)(参照图6)。
[制法说明]
接下来，参照图15～图26，说明本实施方式的半导体装置的制造方法，使得该半导体装置的结构更明确。图15～图26是示出本实施方式的半导体装置的制造工序的剖面图或者俯视图。
如图15所示，准备支撑基板S，形成n型埋入区域NBL。作为支撑基板S，例如能够使用单晶硅基板等。例如，将在n型埋入区域NBL的形成区域开口的光致抗蚀剂膜(未图示)形成于支撑基板S，将它作为掩模而将n型的杂质进行离子注入(导入)到支撑基板S中。
接下来，如图16所示，在支撑基板S上形成p－型的外延层PEP。例如，使p－型的硅膜在支撑基板S上进行外延生长。由此，能够在支撑基板S上形成具有p－型的外延层PEP的半导体基板S1。其后，实施热处理，激活n型埋入区域NBL中的n型的杂质。
接下来，如图17所示，形成p型半导体区域PISO。例如，将在p型半导体区域PISO的形成区域开口的光致抗蚀剂膜PR1作为掩模而将p型的杂质进行离子注入到半导体基板S1(p－型的外延层PEP)中。接下来，通过灰化处理等去除上述光致抗蚀剂膜PR1。
接下来，如图18所示，形成p型半导体区域H1PW。例如，将在p型半导体区域H1PW的形成区域开口的光致抗蚀剂膜PR2作为掩模而将p型的杂质进行离子注入到半导体基板S1(p－型的外延层PEP)中。接下来，通过灰化处理等去除上述光致抗蚀剂膜PR2。p型半导体区域H1PW是p型的杂质比p型半导体区域PISO高的区域。另外，半导体区域H1PW形成于比p型半导体区域PISO浅的位置，半导体区域H1PW的至少一部分(左端部)形成为与p型半导体区域PISO的右端部叠合。
接下来，如图19所示，形成p型阱区域PWL。例如，将在p型阱区域PWL的形成区域开口的光致抗蚀剂膜PR3作为掩模而将p型的杂质进行离子注入到半导体基板S1(p－型的外延层PEP)中。接下来，通过灰化处理等去除上述光致抗蚀剂膜PR3。p型阱区域PWL是p型的杂质比p型半导体区域H1PW高的区域。另外，p型阱区域PWL的底面形成于比p型半导体区域H1PW浅的位置，在这里，p型半导体区域H1PW的右端部形成为与p型阱区域PWL的左端部叠合。
接下来，如图20所示，形成n型漂移区域HNDF。例如，将在n型漂移区域HNDF的形成区域开口的光致抗蚀剂膜PR4作为掩模而将n型的杂质进行离子注入到半导体基板S1(p－型的外延层PEP)中，从而形成n型漂移区域HNDF。接下来，通过灰化处理等去除上述光致抗蚀剂膜PR4。n型漂移区域HNDF的底面形成于比p型半导体区域H1PW浅的位置，在这里，n型漂移区域HNDF的右端部形成为与p型半导体区域H1PW的左端部重叠。另外，n型漂移区域HNDF形成为与p型半导体区域PISO重叠。n型漂移区域HNDF与p型半导体区域PISO的形成区域至少一部分重叠即可，既可以p型半导体区域PISO比n型漂移区域HNDF的形成区域窄，另外，也可以p型半导体区域PISO的形成区域比n型漂移区域HNDF的形成区域宽。
如图21所示，在俯视时，p型阱区域PWL是矩形环状，另外，在p型阱区域PWL的内侧，形成矩形环状的n型漂移区域HNDF。另外，p型半导体区域H1PW是矩形环状，另外，在p型半导体区域H1PW的内侧，以其一部分相叠合的方式形成p型半导体区域PISO(参照图5)。“OR”是叠合区域。其后，进行用于激活离子注入了的杂质的热处理。
接下来，如图22所示，形成绝缘区域STI、漏极绝缘区域STId。该绝缘区域STI、漏极绝缘区域STId能够使用STI(shallow trench isolation，浅沟槽隔离)法来形成。此外，也可以通过LOCOS(local oxidation of silicon，硅的局部氧化)法形成绝缘区域STI以及漏极绝缘区域STId。
例如，在半导体基板S1(p－型的外延层PEP)中，使用光刻技术以及蚀刻技术来形成槽。
接下来，在半导体基板S1(p－型的外延层PEP)上，以填埋槽的程度的膜厚，使用CVD(Chemical Vapor Deposition；化学气相生长)法等来沉积氧化硅膜，使用化学机械研磨(CMP；chemical mechanical polishing)法、回蚀法等来去除槽以外的氧化硅膜。由此，能够在槽内埋入氧化硅膜。
接下来，如图23所示，形成栅极绝缘膜GOX以及栅极电极GE。例如通过对半导体基板S1进行热处理(热氧化处理)等，在p－型的外延层PEP的表面形成由氧化硅膜等构成的栅极绝缘膜GOX。作为栅极绝缘膜GOX，也可以代替热氧化膜而使用通过CVD法形成的膜。另外，不仅氧化膜，也可以使用氮化膜、高介电常数膜(High－k膜)。接下来，在栅极绝缘膜GOX上，作为导电性膜，通过CVD法等来沉积多晶硅膜(栅极电极层)。针对它，使用光刻技术以及干法蚀刻技术进行构图。即，在多晶硅膜(栅极电极层)上形成光致抗蚀剂膜(未图示)，使用光刻技术来进行曝光/显影，从而去除栅极电极GE的形成区域以外的光致抗蚀剂膜。接下来，通过将光致抗蚀剂膜作为掩模而对多晶硅膜(栅极电极层)进行干法蚀刻，形成栅极电极GE。在该蚀刻时，还对多晶硅膜的下层的栅极绝缘膜GOX进行蚀刻。其后，通过灰化处理等去除光致抗蚀剂膜。
此处，本实施方式的栅极电极GE形成为从p型阱区域PWL的上方越过n型漂移区域HNDF延伸至漏极绝缘区域STId上。
接下来，如图24所示，形成源极区域SR以及漏极区域DR。例如，将规定的形状的光致抗蚀剂膜(未图示)用作离子注入阻止掩模，将n型的杂质进行离子注入到规定的区域。在这里，将n型的杂质进行离子注入到栅极电极GE的一侧(图中右侧)的p型阱区域PWL中，另外，将n型的杂质进行离子注入到栅极电极GE的另一侧(图中左侧)的n型漂移区域HNDF中。
由此，如图24所示，在p型阱区域PWL的一部分的表面，形成n+型的源极区域SR，在n型漂移区域HNDF的一部分的表面，形成n+型的漏极区域DR。n+型的源极区域SR相对于栅极电极GE自匹配地形成。
接下来，如图25所示，将规定的形状的光致抗蚀剂膜(未图示)用作离子注入阻止掩模，将p型的杂质进行离子注入。由此，在p型阱区域PWL中形成p+型的体接触区域BC。此外，p+型的体接触区域BC和n+型的源极区域SR邻接地配置，构成pn结。
接下来，如图26所示，在半导体基板S1(p－型的外延层PEP)上，作为层间绝缘膜IL1，使用CVD法等来形成氧化硅膜等。其后，根据需要，使用CMP法等来使其表面平坦化。
接下来，将规定的形状的光致抗蚀剂膜(未图示)用作蚀刻掩模，对层间绝缘膜IL1进行干法蚀刻，从而在层间绝缘膜IL1中形成接触孔(贯通孔)。
接下来，通过在该接触孔的内部埋入导电性膜，形成插销(接触、接触部、连接部、连接用导电体部、连接插销)P1。
例如，在包括接触孔的内部的层间绝缘膜IL1上形成氮化钛膜等阻挡膜之后，在阻挡膜上按填埋接触孔的程度的膜厚沉积钨膜，通过CMP法或者回蚀法等去除层间绝缘膜IL1上的不需要的钨膜以及阻挡膜。由此，能够形成插销P1(P1S、P1D、P1BC)。
此外，在插销P1中，将形成于源极区域SR的插销示为源极插销(源极接触部)P1S、将形成于漏极区域DR的插销示为漏极插销(漏极接触部)P1D，将形成于p+型的体接触区域BC的插销示为体接触插销(体接触部)P1BC。
接下来，形成深的绝缘区域DTI。能够使用STI法来形成该深的绝缘区域DTI。例如，在半导体基板S1以及层间绝缘膜IL1中，使用光刻技术以及蚀刻技术来形成深的槽。槽的底部处于例如比p型半导体区域PISO深的位置。在这里，槽的底部到达至p－型的外延层PEP下的支撑基板S。
接下来，在层间绝缘膜IL1上，按填埋槽的程度的膜厚，使用CVD法等来沉积氧化硅膜，使用化学机械研磨法、回蚀法等来去除槽以外的氧化硅膜。由此，能够在深的槽的内部埋入氧化硅膜。
接下来，在层间绝缘膜IL1上沉积导电性膜，针对它，使用光刻技术以及干法蚀刻技术进行构图，从而形成布线M1(图1)。
此外，在上述制造工序中，将p型半导体区域PISO形成于p－型的外延层PEP中，但也可以形成于支撑基板S中。另外，p型阱区域PWL、n型漂移区域HNDF也可以在形成漏极绝缘区域STId之后，通过离子注入法来形成。另外，用于形成p型半导体区域H1PW、p型半导体区域PISO、p型阱区域PWL、n型漂移区域HNDF的离子注入工序的顺序能够适当调换。
(实施方式2)
在本实施方式中，说明实施方式1(图1)的应用例。特别是，说明p型半导体区域H1PW和p型半导体区域PISO的布局例。
(应用例1)
图27是示出本实施方式的应用例1的半导体装置的结构的剖面图。在实施方式1(图1)中，在p型阱区域PWL的下方，具有未形成有p型半导体区域PISO的区域，但也可以使p型半导体区域PISO通过p型阱区域PWL之下而延伸至深的绝缘区域DTI。换言之，也可以在被深的绝缘区域DTI包围的区域内的整个面设置p型半导体区域PISO。p型半导体区域PISO以外的结构与实施方式1(图1)的情况相同，所以省略其说明。
在本应用例中，也如在实施方式1中详细说明的那样，通过设置p型半导体区域PISO，能够确保负输入耐压，另外，通过设置p型半导体区域H1PW，能够提高导通耐压。这样的导通耐压的提高效果根据在实施方式1中说明的、图12的(a)和(b)、图13的(a)和(b)的对比也能够明确。但是，根据图14的(a)和(b)的对比可知，与本应用例的(a)相比，在实施方式1的(b)的情况下，p型半导体区域PISO与p型阱区域PWL之间的电位差更大，空穴的抽取效果在实施方式1的情况下更大。
(应用例2)
图28是示出本实施方式的应用例2的半导体装置的结构的剖面图。在实施方式1(图1)中，在p型阱区域PWL的下方，具有未形成有p型半导体区域H1PW的区域，但也可以使p型半导体区域H1PW通过p型阱区域PWL之下而延伸至深的绝缘区域DTI。换而言之，在实施方式1(图1)中，将p型半导体区域H1PW的右端部配置于p型阱区域PWL的下方，但也可以将p型半导体区域H1PW的右端部配置成与深的绝缘区域DTI相接。p型半导体区域H1PW以外的结构与实施方式1(图1)的情况相同，所以省略其说明。这样，p型半导体区域H1PW的右端部与深的绝缘区域DTI相接，p型半导体区域H1PW的形成区域在图中右侧变大，不会相应地产生特性上的问题。
(应用例3)
图29是示出本实施方式的应用例3的半导体装置的结构的剖面图。本应用例是将应用例1的p型半导体区域PISO与应用例2的p型半导体区域H1PW组合而得到的应用例。在本应用例中，也是通过设置p型半导体区域PISO，能够确保负输入耐压，另外，通过设置p型半导体区域H1PW，能够提高导通耐压。
(应用例4)
图30是示出本实施方式的应用例4的半导体装置的结构的剖面图。图30所示的半导体装置是排列有2个将实施方式1(图1)所示的各结构部相对于漏极区域DR对称地配置而得到的指状区域FR的LDMOS的剖面图。
(应用例5)
图31是示出本实施方式的应用例5的半导体装置的结构的剖面图。在图30所示的半导体装置中，在指状区域FR的边界，将被分割的p型半导体区域H1PW相连。
(实施方式3)
对在实施方式1、2中说明的半导体装置(LDMOS)的应用部位没有限制，作为一例，能够嵌入到以下所示的半导体芯片。
图32是示出BiC－DMOS(Bipolar Complementary Double-diffused Metal OxideSemiconductor，双极互补双扩散金属氧化物半导体)的半导体芯片的俯视图。图32所示的半导体芯片C具有驱动器电路部11、预驱动器电路部12、模拟电路部13、电源电路部14、逻辑电路部15、输入输出电路部16等。其中，例如逻辑电路部15由低耐压的CMOS(ComplementaryMOS，互补MOS)晶体管构成。另外，驱动器电路部11由LDMOS那样的高耐压元件构成。
例如，在上述逻辑电路部15中，其形成区域在俯视时被深的绝缘区域DTI包围。另外，在驱动器电路部11中，元件的一个一个的形成区域在俯视时被深的绝缘区域DTI包围。
例如，能够将在实施方式1、2中说明的半导体装置(LDMOS)应用于上述驱动器电路部11。特别是，在将栅极宽度、指状部数量大的半导体装置(LDMOS)嵌入到驱动器电路部11的情况下，使用在实施方式1、2中说明的半导体装置(LDMOS)是适合的。
以上，根据实施方式具体说明了通过本发明者完成的发明，但本发明不限定于上述实施方式，在不脱离其主旨的范围内能够进行各种变更，这自不待言。
例如，在实施方式1(图1)等的半导体装置(LDMOS)中，以n沟道型的LDMOS为例进行了说明，但也可以将p型半导体区域PISO、p型半导体区域H1PW设为n型，应用于p沟道型的LDMOS。

Claims (20)

1.一种半导体装置，其特征在于，具有：
半导体层；
第1导电类型的源极区域和漏极区域，在所述半导体层中隔开间隔地形成；
沟道形成区域，位于所述源极区域和漏极区域之间；
第1绝缘区域，形成于所述沟道形成区域与所述漏极区域之间的所述半导体层中；
栅极电极，隔着栅极绝缘膜形成于所述沟道形成区域上，延伸至所述第1绝缘区域上；
所述第1导电类型的第1半导体区域，包围所述漏极区域；
第2导电类型的第2半导体区域，包围所述源极区域，并且所述第2导电类型与所述第1导电类型相反；
所述第2导电类型的第3半导体区域，配置于所述第1半导体区域的下方；以及
所述第2导电类型的第4半导体区域，配置于所述第3半导体区域与所述第2半导体区域之间，
在俯视时，所述第4半导体区域配置成与所述第3半导体区域的所述第2半导体区域侧的端部叠合，并且，所述第4半导体区域配置成与所述第2半导体区域的所述第1半导体区域侧的端部叠合。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第2半导体区域的所述第2导电类型的杂质的浓度比所述第4半导体区域的所述第2导电类型的杂质的浓度高，
所述第4半导体区域的所述第2导电类型的杂质的浓度比所述第3半导体区域的所述第2导电类型的杂质的浓度高。
3.根据权利要求2所述的半导体装置，其特征在于，
所述漏极区域的所述第1导电类型的杂质的浓度比所述第1半导体区域的所述第1导电类型的杂质的浓度高。
4.根据权利要求1所述的半导体装置，其特征在于，
在所述第3半导体区域的下方，具有所述第1导电类型的第5半导体区域。
5.根据权利要求1所述的半导体装置，其特征在于，
具有第2绝缘区域，该第2绝缘区域配置成与所述第2半导体区域相接，在比第1绝缘区域的底面深的位置具有底面。
6.根据权利要求1所述的半导体装置，其特征在于，
所述第4半导体区域的第1端部位于从所述漏极区域起的所述第1绝缘区域的宽度的1/3的地点至所述第2半导体区域的所述第1绝缘区域侧的端的地点之间。
7.根据权利要求1所述的半导体装置，其特征在于，
所述第4半导体区域的第2端部相对于所述第2半导体区域的所述第1绝缘区域侧的端的地点而位于所述源极区域的方向。
8.根据权利要求1所述的半导体装置，其特征在于，
在所述第2半导体区域的下方，具有未形成有所述第3半导体区域的区域。
9.根据权利要求1所述的半导体装置，其特征在于，
所述第1导电类型是n型，所述第2导电类型是p型。
10.根据权利要求5所述的半导体装置，其特征在于，
具有单元区域，该单元区域在俯视时具有矩形的所述漏极区域以及包围所述漏极区域的矩形环状的所述源极区域。
11.根据权利要求10所述的半导体装置，其特征在于，
具有多个所述单元区域，
具有包围所述多个单元区域的所述第2绝缘区域。
12.一种半导体装置的制造方法，具有：
(a)形成包围第1导电类型的漏极区域的形成预定区域的所述第1导电类型的第1半导体区域的工序；
(b)形成包围所述第1导电类型的源极区域的形成预定区域的、导电类型为与所述第1导电类型相反的第2导电类型的第2半导体区域的工序；
(c)在所述源极区域的形成预定区域和所述漏极区域的形成预定区域间的、所述漏极区域的形成预定区域侧的半导体层中形成第1绝缘区域的工序；
(d)在所述第1绝缘区域与所述源极区域的形成预定区域之间的所述半导体层上隔着栅极绝缘膜而形成栅极电极的工序；以及
(e)通过在所述源极区域的形成预定区域以及所述漏极区域的形成预定区域的所述半导体层中导入所述第1导电类型的杂质来形成所述源极区域和漏极区域的工序，
所述半导体装置的制造方法的特征在于，还具有：
(f)在所述第1半导体区域或者所述第1半导体区域的形成预定区域的下方形成所述第2导电类型的第3半导体区域的工序；
(g)在所述第3半导体区域或者所述第3半导体区域的形成预定区域与所述第2半导体区域或者所述第2半导体区域的形成预定区域之间形成所述第2导电类型的第4半导体区域的工序，
在俯视时，所述第4半导体区域与所述第3半导体区域的所述第2半导体区域侧的端部叠合，并且，所述第4半导体区域与所述第2半导体区域的所述第1半导体区域侧的端部叠合。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，
所述(a)、(b)、(f)以及(g)工序具有离子注入工序。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于，
所述第2半导体区域的所述第2导电类型的杂质的浓度比所述第4半导体区域的所述第2导电类型的杂质的浓度高，
所述第4半导体区域的所述第2导电类型的杂质的浓度比所述第3半导体区域的所述第2导电类型的杂质的浓度高。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，
所述漏极区域的所述第1导电类型的杂质的浓度比所述第1半导体区域的所述第1导电类型的杂质的浓度高。
16.根据权利要求12所述的半导体装置的制造方法，其特征在于，具有：
(h)在所述第3半导体区域的下方形成所述第1导电类型的第5半导体区域的工序。
17.根据权利要求12所述的半导体装置的制造方法，其特征在于，具有：
(i)以与所述第2半导体区域相接的方式，形成在比所述第1绝缘区域的底面深的位置具有底面的第2绝缘区域的工序。
18.根据权利要求12所述的半导体装置的制造方法，其特征在于，
所述第4半导体区域的第1端部位于从所述漏极区域起的所述第1绝缘区域的宽度的1/3的地点至所述第2半导体区域的所述第1绝缘区域侧的端的地点之间。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，
所述第4半导体区域的第2端部相对于所述第2半导体区域的所述第1绝缘区域侧的端的地点而位于所述源极区域的方向。
20.根据权利要求12所述的半导体装置的制造方法，其特征在于，
所述第1导电类型是n型，所述第2导电类型是p型。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463130A (zh) * 2019-01-18 2020-07-28 英飞凌科技德累斯顿公司 功率半导体器件和形成功率半导体器件的方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088031B2 (en) 2014-11-19 2021-08-10 Key Foundry Co., Ltd. Semiconductor and method of fabricating the same
CN108389890B (zh) * 2018-01-12 2022-01-07 矽力杰半导体技术(杭州)有限公司 场效应晶体管及其制造方法
CN108598167B (zh) * 2018-05-02 2021-02-09 杭州电子科技大学 一种具有多种部分埋层的绝缘层上硅ldmos晶体管
CN108807543B (zh) * 2018-05-25 2023-12-15 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件及其制造方法
TWI659539B (zh) * 2018-06-28 2019-05-11 立錡科技股份有限公司 高壓元件及其製造方法
JP7195167B2 (ja) 2019-02-08 2022-12-23 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR102648999B1 (ko) * 2019-07-23 2024-03-18 주식회사 디비하이텍 Ldmos 반도체 소자 및 제조방법
KR102291315B1 (ko) * 2019-10-16 2021-08-18 주식회사 키 파운드리 반도체 소자
TWI769790B (zh) * 2020-04-29 2022-07-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Citations (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006505136A (ja) * 2002-10-31 2006-02-09 フリースケール セミコンダクター インコーポレイテッド Ｒｅｓｕｒトランジスタを含む半導体部品及びその製造方法
US20060118814A1 (en) * 2004-12-07 2006-06-08 Jun Cai High-voltage diodes formed in advanced power integrated circuit devices
CN1794451A (zh) * 2004-11-15 2006-06-28 三洋电机株式会社 半导体装置及其制造方法
US20070194346A1 (en) * 2006-02-21 2007-08-23 Takuo Nagase Semiconductor device and inverter device using the same
CN101064307A (zh) * 2006-04-26 2007-10-31 美格纳半导体有限会社 半导体集成电路
CN101488526A (zh) * 2009-02-27 2009-07-22 东南大学 N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管
CN101573799A (zh) * 2007-01-04 2009-11-04 飞兆半导体公司 集成互补低电压射频横向双扩散金属氧化物半导体
CN101572271A (zh) * 2008-04-30 2009-11-04 万国半导体股份有限公司 短沟槽横向金属氧化物半导体场效应晶体管及其制造方法
CN101587911A (zh) * 2008-05-23 2009-11-25 恩益禧电子股份有限公司 半导体器件及其制造方法
JP2011003608A (ja) * 2009-06-16 2011-01-06 Renesas Electronics Corp 半導体装置
JP2011514675A (ja) * 2008-02-27 2011-05-06 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド 半導体ダイのための分離されたトランジスタおよびダイオードならびに分離および終端構造
CN102082169A (zh) * 2010-12-08 2011-06-01 四川长虹电器股份有限公司 部分soi横向双扩散器件
CN102254947A (zh) * 2010-05-21 2011-11-23 松下电器产业株式会社 半导体装置及其制造方法
CN102971855A (zh) * 2010-06-21 2013-03-13 瑞萨电子株式会社 半导体器件及其制造方法
CN103137703A (zh) * 2011-11-28 2013-06-05 瑞萨电子株式会社 半导体器件
JP5262233B2 (ja) * 2008-03-27 2013-08-14 日本電気株式会社 窒化ジルコニウム界面層を有するキャパシター構造
US20130313641A1 (en) * 2012-05-24 2013-11-28 Richtek Technology Corporation R.O.C. Double diffused metal oxide semiconductor device
CN103515443A (zh) * 2013-09-16 2014-01-15 电子科技大学 一种超结功率器件及其制造方法
CN103681862A (zh) * 2012-09-10 2014-03-26 瑞萨电子株式会社 半导体器件及其制造方法
CN103745996A (zh) * 2013-12-31 2014-04-23 上海新傲科技股份有限公司 带有部分绝缘埋层的横向功率器件及制作方法
JP2014212203A (ja) * 2013-04-18 2014-11-13 ルネサスエレクトロニクス株式会社 半導体装置
CN104517852A (zh) * 2013-10-03 2015-04-15 旺宏电子股份有限公司 横向漏极金属氧化物半导体元件及其制造方法
CN104685614A (zh) * 2012-10-16 2015-06-03 旭化成微电子株式会社 场效应晶体管以及半导体装置
US20150171211A1 (en) * 2013-12-17 2015-06-18 Texas Instruments Incorporated Reduced area power devices using deep trench isolation
CN204680675U (zh) * 2014-05-12 2015-09-30 半导体元件工业有限责任公司 半导体器件的结构
CN105226058A (zh) * 2014-06-30 2016-01-06 万国半导体股份有限公司 利用深扩散区在单片功率集成电路中制备jfet和ldmos晶体管

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115946B2 (en) * 2000-09-28 2006-10-03 Kabushiki Kaisha Toshiba MOS transistor having an offset region
US20130013195A1 (en) * 2011-07-07 2013-01-10 International Business Machines Corporation Optimum Route Generation Based on Common Purchase Plan of Different Travelers
US10217860B2 (en) * 2015-09-11 2019-02-26 Nxp Usa, Inc. Partially biased isolation in semiconductor devices

Patent Citations (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006505136A (ja) * 2002-10-31 2006-02-09 フリースケール セミコンダクター インコーポレイテッド Ｒｅｓｕｒトランジスタを含む半導体部品及びその製造方法
CN1794451A (zh) * 2004-11-15 2006-06-28 三洋电机株式会社 半导体装置及其制造方法
US20060118814A1 (en) * 2004-12-07 2006-06-08 Jun Cai High-voltage diodes formed in advanced power integrated circuit devices
US20070194346A1 (en) * 2006-02-21 2007-08-23 Takuo Nagase Semiconductor device and inverter device using the same
CN101064307A (zh) * 2006-04-26 2007-10-31 美格纳半导体有限会社 半导体集成电路
CN101573799A (zh) * 2007-01-04 2009-11-04 飞兆半导体公司 集成互补低电压射频横向双扩散金属氧化物半导体
JP2011514675A (ja) * 2008-02-27 2011-05-06 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド 半導体ダイのための分離されたトランジスタおよびダイオードならびに分離および終端構造
JP5262233B2 (ja) * 2008-03-27 2013-08-14 日本電気株式会社 窒化ジルコニウム界面層を有するキャパシター構造
CN101572271A (zh) * 2008-04-30 2009-11-04 万国半导体股份有限公司 短沟槽横向金属氧化物半导体场效应晶体管及其制造方法
CN101587911A (zh) * 2008-05-23 2009-11-25 恩益禧电子股份有限公司 半导体器件及其制造方法
CN101488526A (zh) * 2009-02-27 2009-07-22 东南大学 N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管
JP2011003608A (ja) * 2009-06-16 2011-01-06 Renesas Electronics Corp 半導体装置
CN102254947A (zh) * 2010-05-21 2011-11-23 松下电器产业株式会社 半导体装置及其制造方法
CN102971855A (zh) * 2010-06-21 2013-03-13 瑞萨电子株式会社 半导体器件及其制造方法
CN102082169A (zh) * 2010-12-08 2011-06-01 四川长虹电器股份有限公司 部分soi横向双扩散器件
CN103137703A (zh) * 2011-11-28 2013-06-05 瑞萨电子株式会社 半导体器件
US20130313641A1 (en) * 2012-05-24 2013-11-28 Richtek Technology Corporation R.O.C. Double diffused metal oxide semiconductor device
CN103681862A (zh) * 2012-09-10 2014-03-26 瑞萨电子株式会社 半导体器件及其制造方法
CN104685614A (zh) * 2012-10-16 2015-06-03 旭化成微电子株式会社 场效应晶体管以及半导体装置
JP2014212203A (ja) * 2013-04-18 2014-11-13 ルネサスエレクトロニクス株式会社 半導体装置
CN103515443A (zh) * 2013-09-16 2014-01-15 电子科技大学 一种超结功率器件及其制造方法
CN104517852A (zh) * 2013-10-03 2015-04-15 旺宏电子股份有限公司 横向漏极金属氧化物半导体元件及其制造方法
US20150171211A1 (en) * 2013-12-17 2015-06-18 Texas Instruments Incorporated Reduced area power devices using deep trench isolation
CN103745996A (zh) * 2013-12-31 2014-04-23 上海新傲科技股份有限公司 带有部分绝缘埋层的横向功率器件及制作方法
CN204680675U (zh) * 2014-05-12 2015-09-30 半导体元件工业有限责任公司 半导体器件的结构
CN105226058A (zh) * 2014-06-30 2016-01-06 万国半导体股份有限公司 利用深扩散区在单片功率集成电路中制备jfet和ldmos晶体管

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463130A (zh) * 2019-01-18 2020-07-28 英飞凌科技德累斯顿公司 功率半导体器件和形成功率半导体器件的方法

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