TWI597838B - 半導體元件及其製造方法 - Google Patents
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Description
本發明係關於積體電路元件，且特別是關於一種半導體元件及其製造方法。
功率元件(power device)需具有高速開關(high-switching)及能承受如數百伏特之高電壓(high voltage)等特性。
目前已發展出如高電壓金氧半導體電晶體(HV metal-oxide-semiconductor，HVMOS transistor)、絕緣閘雙極性電晶體(insulated gate bipolar transistor，IGBT)、接面場效電晶體(Junction Field Effect Transistor，JFET)、與蕭基二極體(Schottky diode)等多種功率元件。
目前已發展出之具有高速開關特性之此些功率元件通常係用於如家用電器、通信設備與車用發電機等儀器之功率系統內功率放大、功率控制等多種應用之中。
依據一實施例，本發明提供一種半導體元件，包括：一半導體基板，具有第一導電類型；一半導體層，設置於該半導體基板上，具有該第一導電類型；一第一井區，設置於該半導體層之一部內，具有相反於該第一導電類型之一第二導
電類型；一第二井區，設置於該半導體層之另一部內，具有該第二導電類型；一對第三井區，分別設置於鄰近該第二井區的相對側之該半導體層之一部內，具有該第一導電類型，其中該些第三井區之一與該第一井區之間係為該半導體層所分隔；複數個隔離元件，設置於該半導體層上，分別位於該些第三井區與該第一井區與該第二井區之間；一深井區，設置於該半導體基底之一部內，且鄰近該第一井區與該第二井區之間之該半導體層，具有該第二導電特性；一第一摻雜區，設置於該第一井區中，具有該第二導電類型；以及一第二摻雜區，分別設置於該些第三井區之一中，具有該第一導電類型。
依據另一實施例，本發明之半導體元件可更包括一第三摻雜區，設置於該第二井區中。
依據一實施例，本發明提供一種半導體元件之製造方法，包括：提供一半導體基板，具有第一導電類型；於該第一半導體基板內形成分隔之複數個第一摻雜區，具有相反於該第一導電類型之一第二導電類型；形成一半導體層於該半導體基板上，具有該第一導電類型；形成分隔之一第一井區與一第二井區於該半導體層之一部內，具有該第二導電類型；形成一對第三井區於鄰近該第二井區的相對側之該半導體層之一部內，具有該第一導電類型，其中該些第三井區之一與該第一井區之間係為該半導體層所分隔；施行一熱回火製程，將該些摻雜區擴散與連結成為一深井區，具有該第二導電特性，其中該深井區鄰近該第一井區與該第二井區之間之該半導體層；形成複數個隔離元件於該半導體層上，分別位於該些第三井區與
該第一井區與該第二井區之間；形成一第一摻雜區於該第一井區中，具有該第二導電類型；以及分別形成一第二摻雜區於該些第三井區中，具有該第一導電類型。
依據另一實施例，本發明之半導體元件之製造方法於形成該第一摻雜區於該第一井區中時，更包括形成一第三摻雜區於該第二井區中。
100‧‧‧半導體基板
102‧‧‧摻雜區
102’‧‧‧深井區
104‧‧‧半導體層
106a‧‧‧第一井區
106b‧‧‧第二井區
108‧‧‧第三井區
110‧‧‧熱擴散製程
112‧‧‧隔離元件
114‧‧‧第一摻雜區
116‧‧‧第二摻雜區
118‧‧‧第三摻雜區
120‧‧‧第三摻雜區
126‧‧‧介電層
128‧‧‧第一導電接觸物
130‧‧‧第二導電接觸物
132‧‧‧第三導電接觸物
134‧‧‧第三導電接觸物
150‧‧‧第一導電接觸物
160‧‧‧第二導電接觸物
160a‧‧‧第二導電接觸物之第一部
160b‧‧‧第二導電接觸物之第二部
160c‧‧‧第二導電接觸物之第三部
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1-8圖為一系列剖面示意圖，顯示了依據本發明一實施例之一種半導體元件之製造方法；第9-10圖為一系列剖面示意圖，顯示了依據本發明另一實施例之一種半導體元件之製造方法。
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用
以限定本發明。
請參照第1-8圖為一系列剖面示意圖，顯示了依據本發明一實施例之一種半導體元件之製造方法。
請參照第1圖，首先提供如矽基板之一半導體基板100。於一實施例中，半導體基板100具有如P型(p-type)導電類型之第一導電類型以及電阻率(resistivity)介於30ohm-cm至60ohm-cm。
請參照第2圖，藉由圖案化罩幕層(未顯示)的應用以及離子佈植製程(未顯示)的施行，於半導體基板100內形成分隔之複數個摻雜區102。在此，摻雜區102係分隔地形成於半導體基板100之一部內，且分別具有如N型導電類型之第二導電類型以及介於1.0E12原子/平方公分(atoms/cm2)至5.0E13原子/平方公分(atoms/cm2)之離子摻質濃度。形成摻雜區102之離子佈植製程可為垂直於半導體基底100之表面施行之一離子佈植。
請參照第3圖，形成一半導體層104於如第2圖所示之半導體基板100上。半導體層104可採用磊晶(epitaxy)方法所形成，並包括如矽之半導體材料。半導體層104具有如P型導電特性之第一導電類型以及電阻率(resistivity)介於30ohm-cm至60ohm-em。於一實施例中，半導體層104具有介於0.5至10um(微米)之厚度。
請參照第4圖，藉由圖案化罩幕層(未顯示)的應用以及離子佈植製程(未顯示)的施行，於半導體層104之一部內形成分隔之一第一井區106a與一第二井區106b。第一井區106a與第二井區106b具有如N型(N-type)之第二導電類型以及介於
1.0E12原子/平方公分(atoms/cm2)至1.0E13原子/平方公分(atoms/cm2)之離子摻質濃度。形成第一井區106a與第二井區106b之離子佈植製程可為垂直於半導體層104之表面施行之一離子佈植。
如第4圖所示，第一井區106a係大體位於最左方之摻雜區102上，而第二井區106b係大體位於最右方之摻雜區102上。
請參照第5圖，藉由圖案化罩幕層(未顯示)的應用以及離子佈植製程(未顯示)的施行，於鄰近第二井區106b的相對側之半導體層104之一部內形成分隔之一對第三井區108。此些第三井區108具有如P型(p-type)之第一導電類型以及介於1.0E12原子/平方公分(atoms/cm2)至1.0E13原子/平方公分(atoms/cm2)之離子摻質濃度。在此，位於第二井區106b左側之第三井區108係與第一井區106a為半導體層104所相分隔。形成第三井區108之離子佈植製程可為垂直於半導體層104之表面施行之一離子佈植。
請參照第6圖，接著，針對如第5圖所示結構施行一熱擴散製程110，例如一回火製程，以分別將於半導體層104內之相分隔之摻雜區102內的摻質擴散成為相連之一深井區102’。在此，於熱擴散製程110中亦擴散了第一井區106a、第二井區106b及第三井區108內的摻質。第6圖係顯示了於施行熱擴散製程110之後的深井區102’與第一井區106a、第二井區106b及第三井區108的實施情形。深井區102’係設置於第一井區106a至第二井區106b之間下方的半導體基板100內，且位於
第一井區106a與第二井區106b之間的第三井區108及半導體層104之一部之下。於一實施例中，深井區102’具有如N型(N-type)之第二導電特性。
請繼續參照第6圖，接著形成複數個隔離元件112於半導體層104上。如第6圖所示，此些隔離元件112分別位於此些之一第三井區108與第一井區106a之間及此些第三井區108之一與第二井區106b之間。在此，隔離元件112係繪示為場氧化物(FOX)。而於其他實施例中，隔離元件112亦可能為淺溝槽隔離物(STI)。隔離元件112可包括如二氧化矽之絕緣材料，而其製作則可參照傳統場氧化物或淺溝槽隔離物的製作方法所形成。
請參照第7圖，藉由圖案化罩幕層(未顯示)的應用以及離子佈植製程(未顯示)的施行，以形成一第一摻雜區114於該第一井區106a中，以及形成第二摻雜區116於第二井區106b中。第一摻雜區114與第二摻雜區116具有如n型(n-type)之第二導電類型以及約介於5.0E14原子/平方公分(atoms/cm2)至7.0E15原子/平方公分(atoms/cm2)之離子摻質濃度。形成第一摻雜區114與第二摻雜區116之離子佈植製程可為垂直於半導體層104之表面施行之一離子佈植。
請繼續參照第7圖，接著藉由另一圖案化罩幕層(未顯示)的應用以及另一離子佈植製程(未顯示)的施行，以分別形成一第三摻雜區118與120於此些第三井區108中。此些第三摻雜區118與120具有如P型(p-type)之第一導電類型以及約介於5.0E14原子/平方公分(atoms/cm2)至7.0E15原子/平方公分
(atoms/cm2)之離子摻質濃度。形成第三摻雜區118與120之離子佈植製程可為垂直於半導體層104之表面施行之一離子佈植。
請參照第8圖，接著形成一介電層126於半導體層104上以覆蓋第一井區106a、第二井區106b、第三井區108、及隔離元件112。於一實施例中，介電層126包括如二氧化矽之介電材料，且具有介於約0.5um至2.5um(微米)之厚度。
接著，於介電層126內形成數個開口，此些開口分別露出第一摻雜區114、第二摻雜區116、第三摻雜區118與120之一部。接著，毯覆地沉積導電材料(未顯示)於介電層126上並使之填入此些開口內。接著施行一圖案化製程(未顯示)，去除部分之導電材料並形成一第一導電接觸物128、一第二導電接觸物130與數個第三導電接觸物132與134。第一導電接觸物128係位於半導體層104上並實體接觸第一摻雜區114。第二導電接觸物130係位於半導體層104上並實體接觸第二摻雜區116。第三導電接觸物132與134係分別位於半導體層104之不同部上並實體接觸第三摻雜區118與120其中之一。
如第1-8圖所示，顯示了依據本發明之一實施例之一種半導體元件的相關製作，而第8圖則顯示了依據本發明之一實施例之半導體元件。如第8圖所示之半導體元件適用於具有高速開關(high-switching)及能承受如200伏特以上之數百伏特之高電壓(high voltage)等特性之功率元件(power device)的應用。
於一實施例中，第三摻雜區118與120係作為閘極(gate)之用，而連接於第三摻雜區118與120之第三導電接觸物
132與134係作為閘極電極(gate electrode)之用。另外，第一摻雜區114係作為汲極(drain)之用，而連接於第一摻雜區114之第一導電接觸物128係作為汲極電極(drain electrode)之用。再者，第二摻雜區116係作為源極(source)之用，而連接於第二摻雜區116之第二導電接觸物130係作為源極電極(source electrode)之用。因此，於操作時，第8圖所示半導體元件內的構件組成了一橫向接面場效電晶體(lateral junction Field Effect Transistor，Lateral JFET)，並可藉由上述之閘極、源極與汲極等相關構件來進行此橫向接面場效電晶體的相關操作。
於一實施例中，如第8圖所示之半導體元件的操作中，藉由深井區102’的使用及其他相關摻雜區的使用，所得到的半導體元件可具有高的閉鎖電壓(high blocking voltage)及低的夾止電壓(pinch-off voltage)。再者，如第8圖所示之半導體元件具有製作簡便及不須額外製程之製造相關優點。
第9-10圖為一系列剖面示意圖，顯示了依據本發明另一實施例之一種半導體元件之製造方法。第9-10圖所示之半導體元件之製造方法係由修改第1-8圖所示之半導體元件之製造方法。在此，第9-10圖所示之半導體元件之製造方法中相同標號係代表相同構件，於下文中僅揭示不同於第1-8圖所示之半導體元件之製造方法之相關製造流程。
請參照第9圖，首先施行前述第1-6圖所示製程，已得到如第6圖所示結構。接著，藉由圖案化罩幕層(未顯示)的應用以及離子佈植製程(未顯示)的施行，以形成一第一摻雜區114於該第一井區106a中，但沒有如第7圖所示般形成第二摻雜區
116於第二井區106b中。因此，第二井區106b中並未形成有摻雜區。於一實施例中，第一摻雜區114具有如n型(n-type)之第二導電類型以及約介於5.0E14原子/平方公分(atoms/cm2)至7.0E15原子/平方公分(atoms/cm2)之離子摻質濃度。形成第一摻雜區114之離子佈植製程可為垂直於半導體層104之表面施行之一離子佈植。
請繼續參照第9圖，接著藉由另一圖案化罩幕層(未顯示)的應用以及另一離子佈植製程(未顯示)的施行，以分別形成一第三摻雜區118與120於此些第三井區108中。此些第三摻雜區118與120具有如p型(p-type)之第一導電類型以及約介於5.0E14原子/平方公分(atoms/cm2)至7.0E15原子/平方公分(atoms/cm2)之離子摻質濃度。形成第三摻雜區118與120之離子佈植製程可為垂直於半導體層104之表面施行之一離子佈植。
請參照第10圖，接著形成一介電層126於半導體層104上以覆蓋第一井區106a、第二井區106b、第三井區108、及隔離元件112。於一實施例中，介電層126包括如二氧化矽之介電材料，且具有介於約0.5um至2.5um(微米)之厚度。
接著，於介電層126內形成數個開口，此些開口分別露出第一摻雜區114、第二井區106b、第三摻雜區118與120之一部。接著，毯覆地沉積導電材料(未顯示)於介電層126上並使之填入此些開口內。接著施行一圖案化製程(未顯示)，去除部分之導電材料並形成一第一導電接觸物150與一第二導電接觸物160。第一導電接觸物150係位於半導體層104上並實體接觸第一摻雜區114。第二導電接觸物160同時實體接觸了第三摻
雜區118與120以及第二井區106b，其包括位於半導體層104上並實體接觸第二井區106b之一第一部160a及分別位於半導體層104之不同部上並實體接觸第三摻雜區118與120其中之一之第二部160b與第三部160c。
如第9-10圖所示，顯示了依據本發明之另一實施例之一種半導體元件的相關製作，而第10圖則顯示了依據本發明之另一實施例之半導體元件。如第10圖所示之半導體元件適用於具有高速開關(high-switching)及能承受如200伏特以上之數百伏特之高電壓(high voltage)等特性之功率元件(power device)的應用。
於一實施例中，第三摻雜區118與120以及第二井區106b係作為陽極端(anode side)之用，而同時實體接觸了第三摻雜區118與120以及第二井區106b之第二導電接觸物150係作為陽極電極(anode electrode)之用。另外，第一摻雜區114係作為陰極端(cathode side)之用，而連接於第一摻雜區114之第一導電接觸物128係作為陰極電極(cathode electrode)之用。因此，於操作時，第10圖所示半導體元件內的構件組成了一蕭基二極體(Schottky diode)，並可藉由上述之陽極與陰極等相關構件來進行此蕭基二極體的相關操作。
於一實施例中，如第10圖所示之半導體元件的操作中，藉由深井區102’的使用及其他相關摻雜區的使用，所得到的半導體元件可具有高的閉鎖電壓(high blocking voltage)及低的逆向電流(low reverse current)。再者，如第10圖所示之半導體元件具有製作簡便及不須額外製程之製造相關優點。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體基板
102’‧‧‧深井區
104‧‧‧半導體層
106a‧‧‧第一井區
106b‧‧‧第二井區
108‧‧‧第三井區
112‧‧‧隔離元件
114‧‧‧第一摻雜區
116‧‧‧第二摻雜區
118‧‧‧第三摻雜區
120‧‧‧第三摻雜區
126‧‧‧介電層
128‧‧‧第一導電接觸物
130‧‧‧第二導電接觸物
132‧‧‧第三導電接觸物
134‧‧‧第三導電接觸物
Claims (20)
- 一種半導體元件，包括：一半導體基板，具有第一導電類型；一半導體層，設置於該半導體基板上，具有該第一導電類型；一第一井區，設置於該半導體層之一部內，具有相反於該第一導電類型之一第二導電類型；一第二井區，設置於該半導體層之另一部內，具有該第二導電類型；一對第三井區，分別設置於鄰近該第二井區的相對側之該半導體層之一部內，具有該第一導電類型，其中該些第三井區之一與該第一井區之間係為該半導體層所分隔；複數個隔離元件，設置於該半導體層上，分別位於該些第三井區與該第一井區與該第二井區之間；一深井區，設置於該半導體基底之一部內，且鄰近該第一井區與該第二井區之間之該半導體層，具有該第二導電特性；一第一摻雜區，設置於該第一井區中，具有該第二導電類型；以及一第二摻雜區，分別設置於該些第三井區之一中，具有該第一導電類型。
- 如申請專利範圍第1項所述之半導體元件，更包括：一第一導電接觸物，位於該半導體層上並實體接觸該第一摻雜區；及 一第二導電接觸物，位於該半導體層上並同時實體接觸該些第三井區內之該第二摻雜區及該第二井區。
- 如申請專利範圍第1項所述之半導體元件，其中該第一導電接觸物為一陰極電極，而該第二導電接觸物係為一陽極電極。
- 如申請專利範圍第1項所述之半導體元件，其中該深井區具有高於該第一井區與該第二井區之摻質濃度。
- 如申請專利範圍第1項所述之半導體元件，其中該第一摻雜區具有高於該第一井區之摻質濃度。
- 如申請專利範圍第1項所述之半導體元件，其中該第二摻雜區具有高於該第三井區之摻質濃度。
- 如申請專利範圍第1項所述之半導體元件，更包括一第三摻雜區，設置於該第二井區中。
- 如申請專利範圍第7項所述之半導體元件，更包括：一第一導電接觸物，位於該半導體層上並實體接觸該第一摻雜區；一第二導電接觸物，位於該半導體層上並實體接觸該第三摻雜區；及一第三導電接觸物，位於該半導體層上並同時實體接觸該些第三井區內之該第二摻雜區。
- 如申請專利範圍第7項所述之半導體元件，其中該第一導電接觸物為一汲極電極，該第二導電接觸物係為一源極電極，而該第三導電接觸物為一閘極電極。
- 如申請專利範圍第7項所述之半導體元件，該第三摻雜區具 有高於該第二井區之摻質濃度。
- 一種半導體元件之製造方法，包括：提供一半導體基板，具有第一導電類型；於該第一半導體基板內形成分隔之複數個第一摻雜區，具有相反於該第一導電類型之一第二導電類型；形成一半導體層於該半導體基板上，具有該第一導電類型；形成分隔之一第一井區與一第二井區於該半導體層之一部內，具有該第二導電類型；形成一對第三井區於鄰近該第二井區的相對側之該半導體層之一部內，具有該第一導電類型，其中該些第三井區之一與該第一井區之間係為該半導體層所分隔；施行一熱回火製程，將該些摻雜區擴散與連結成為一深井區，具有該第二導電特性，其中該深井區鄰近該第一井區與該第二井區之間之該半導體層；形成複數個隔離元件於該半導體層上，分別位於該些第三井區與該第一井區與該第二井區之間；形成一第一摻雜區於該第一井區中，具有該第二導電類型；以及分別形成一第二摻雜區於該些第三井區中，具有該第一導電類型。
- 如申請專利範圍第11項所述之半導體元件之製造方法，更包括：形成一第一導電接觸物於該半導體層上並實體接觸該第一摻雜區； 形成一第二導電接觸物於該半導體層上並同時實體接觸該些第三井區內之該第二摻雜區以及該第二井區。
- 如申請專利範圍第12項所述之半導體元件之製造方法，其中該第一導電接觸物為一陰極電極，而該第二導電接觸物係為一陽極電極。
- 如申請專利範圍第11項所述之半導體元件之製造方法，其中該深井區具有高於該第一井區與該第二井區之摻質濃度。
- 如申請專利範圍第11項所述之半導體元件之製造方法，其中該第一摻雜區具有高於該第一井區之摻質濃度。
- 如申請專利範圍第11項所述之半導體元件之製造方法，其中該第二摻雜區具有高於該第三井區之摻質濃度。
- 如申請專利範圍第11項所述之半導體元件之製造方法，於形成該第一摻雜區於該第一井區中時，更包括形成一第三摻雜區於該第二井區中。
- 如申請專利範圍第17項所述之半導體元件之製造方法，該第三摻雜區具有高於該第二井區之摻質濃度。
- 如申請專利範圍第17項所述之半導體元件之製造方法，更包括形成一第一導電接觸物、一第二導電接觸物與第三導電接觸物，其中該第一導電接觸物位於該半導體層上並實體接觸該第一摻雜區、該第二導電接觸物位於該半導體層上並同時實體接觸該些第三井區內之該第二摻雜區、而該第三導電接觸物位於該半導體層上並實體接觸該第三摻雜區。
- 如申請專利範圍第19項所述之半導體元件之製造方法，其中該第一導電接觸物為一汲極電極，該第二導電接觸物係為一源極電極，而該第三導電接觸物為一閘極電極。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10157980B1 (en) | 2017-10-25 | 2018-12-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device having diode devices with different barrier heights and manufacturing method thereof |
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