KR102424768B1 - Pldmos 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

PLDMOS 트랜지스터는, 기판의 상부 표면에 형성된 P 도전형의 드리프트 영역, 상기 드리프트 영역의 일측 상부에 배치되며, 그 상부에 채널 영역이 형성되는 N 도전형의 제1 바디 영역, 상기 드리프트 영역의 타측 상부에 상기 제1 바디 영역으로부터 이격되어 배치되며, P 도전형의 드레인 확장 영역, 상기 드레인 확장 영역의 상부에 배치되며, P도전형의 드레인 영역, 상기 채널 영역 상에 형성된 게이트 구조물, 상기 드리프트 영역의 하부에 배치된 N 도전형 매몰층, 상기 드리프트 영역 및 상기 N 도전형 매몰층 사이와 상기 제1 바디 영역의 하부에 배치되고, RESURF에 의하여 항복 전압을 증가시키는 제1 항복전압 증가층 및 상기 드리프트 영역 및 상기 N 도전형 매몰층 사이 및 상기 드레인 영역의 하부에, 상기 제1 항복전압 증가층으로부터 이격되도록 배치되고, RESURF에 의하여 항복 전압을 증가시키는 제2 항복전압 증가층을 포함한다.

Description

PLDMOS 트랜지스터 및 이의 제조 방법{P-type LATERAL DOUBLE DIFFUSED MOS TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 PLDMOS 트랜지스터 및 이의 제조 방법에 관한 것으로서, 특히, P형 횡계 이중 확산 모스 트랜지스터(P-TYPE LATERAL DOUBLE DIFFUSED MOS TRANSISTOR, 이하, PLDMOS 트랜지스터) 및 상기 PLDMOS 트랜지스터의 제조 방법에 관한 것이다.
일반적으로 사용되는 전력 모스 전계효과 트랜지스터(MOSFET)는 바이폴라 트랜지스터에 비해 높은 입력 임피던스를 가지기 때문에 전력이득이 크고 게이트 구동 회로가 매우 간단하며, 유니폴라 소자이기 때문에 소자가 턴-오프 되는 동안 소수 캐리어에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치, 램프 안정화 및 모터 구동회로 등에서의 응용이 점차 확산되고 있는 추세이다. 이와 같은 전력 MOSFET으로는 통산 플래너 확산 기술을 이용한 DMOSFET 구조가 널리 사용되고 있으며, 대표적인 횡계 이중확산 모스 트랜지스터(lateral double diffused MOS transistor; 이하, LDMOS 트랜지스터 라고 함)가 개발된 바 있다
특히, LDMOS 트랜지스터는 상대적으로 빠른 스위칭 스피드, 상대적으로 높은 항복 전압 및 상대적으로 낮은 온저항(Ron)을 가짐으로써, 이에 대한 연구가 많이 진행되고 있다.
하지만, LDMOS 트랜지스터는 여전히 80V 정도의 낮은 동작 전압을 가짐으로써, 100V 이상의 동작 전압에서 게이트의 에지 부분에 전계가 집중됨으로써 상기 LDMOS 트랜지스터 소자가 손상되는 문제를 여전히 가진다. 따라서, 동작 전압이 100 V 이상을 갖는 LDMOS 트랜지스터가 요구되고 있다.
본 발명의 일 목적은, 상대적으로 높은 동작 전압에서 구동할 수 있는 PLDMOS 트랜지스터를 제공하는 것이다.
본 발명의 다른 일 목적은, 상대적으로 높은 동작 전압에서 구동할 수 있는 PLDMOS 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 PLDMOS 트랜지스터는, 기판, 상기 기판의 상부 표면에 형성된 P 도전형의 드리프트 영역, 상기 드리프트 영역의 일측 상부에 배치되며, 그 상부에 채널 영역이 형성되는 N 도전형의 제1 바디 영역, 상기 드리프트 영역의 타측 상부에 상기 제1 바디 영역으로부터 이격되어 배치되며, P 도전형의 드레인 확장 영역, 상기 드레인 확장 영역의 상부에 배치되며, P도전형의 드레인 영역, 상기 채널 영역 상에 형성된 게이트 구조물, 상기 드리프트 영역의 하부에 배치된 N 도전형 매몰층, 상기 드리프트 영역 및 상기 N 도전형 매몰층 사이와 상기 제1 바디 영역의 하부에 배치되고, RESURF에 의하여 항복 전압을 증가시키는 제1 항복전압 증가층 및 상기 드리프트 영역 및 상기 N 도전형 매몰층 사이 및 상기 드레인 영역의 하부에, 상기 제1 항복전압 증가층으로부터 이격되도록 배치되고, RESURF에 의하여 항복 전압을 증가시키는 제2 항복전압 증가층을 포함한다.
본 발명의 일 실시예에 PLDMOS 트랜지스터는, 상기 기판의 상부에 배치되고, 상기 N 도전형 매몰층과 전기적으로 연결된 플러그를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 N 도전형 매몰층은 상기 드리프트 영역의 하부로부터 이격될 수 있다.
본 발명의 일 실시예에 따른 PLDMOS 트랜지스터의 제조 방법에 있어서, 기판 내에 N 도전형 매몰층을 형성한 후, 기 N 도전형 매몰층으로부터 P형 에피택셜층을 성장시킨다. 이후, 상기 P형 에피택셜층 내이며 상기 N 도전형 매몰층 상에 상호 이격된 제1 및 제2 항복 전압 증가층들 및 상기 제1 및 제2 항복 전압 증가층들 상에 P형 드리프트 영역을 형성한다. 상기 드리프트 영역의 상부 내 및 상기 제1 항복 전압 증가층의 상부에 대응되도록 위치하며, 채널 영역을 형성하는 N 도전형의 제1 바디 영역을 형성하고, 상기 드리프트 영역의 상부 내 및 상기 제2 항복 전압 증가층의 상부에 대응되도록 위치하며, 상기 제1 바디 영역과 이격되어 배치된 P 도전형의 드레인 확장 영역을 형성한다. 상기 드레인 확장 영역의 상부에 P 도전형의 드레인 영역을 형성한 후, 상기 채널 영역 위에 게이트 구조물을 형성한다.
본 발명의 일 실시예에 있어서, 상기 N 도전형 매몰층과 전기적으로 연결된 플러그가 추가적으로 형성된다.
본 발명의 일 실시예에 있어서, 상기 N 도전형 매몰층은 상기 드리프트 영역의 하부로부터 이격되도록 형성될 수 있다.
본 발명에 의한 트랜지스터 및 이의 제조 방법에 따르면, 제1 및 제2 항복전압 증가층이 드리프트 영역 및 N 도전형 매몰층 사이에 구비됨으로써, 더블 RESURF(Reduced SURface Field)를 형성하여 소자 특성을 향상시키는 역할을 한다. 이로써, PLDMOS 트랜지스터의 드레인 영역에 바이아스(bias)가 인가되면, 공핍 영역이 제1 및 제2 항복전압 증가층 및 드리프트 영역으로부터 각각 확장되고, 이로 인해 도전막의 에지 부분에 형성된 전계를 완화시킨다. 결과적으로, PLDMOS 트랜지스터의 항복 전압 값을 크게 향상시켜 PLDMOS 트랜지스터를 적용한 고전압 소자의 파손 및 손상을 방지하는 효과를 갖는다.
도 1은 본 발명의 일 실시예에 따른 PLDMOS 트랜지스터를 설명하기 위한 단면도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 의한 PLDMOS 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 첨부된 도면에 있어서, 대상물들의 크기와 양은 본 발명의 명확성을 기하기 위하여 실제보다 확대 또는 축소하여 도시한 것이다.
제1, 제2 등의 용어는 다 양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 명세서 상에 기재된 특징, 단계, 기능, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 다른 특징들이나 단계, 기능, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
한편, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명의 일 실시예에 의한 PLDMO 트랜지스터를 첨부된 도 1을 참조하여 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 PLDMOS 트랜지스터를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 PLDMOS 트랜지스터는, 기판(101), 드리프트 영역(130), 제1 바디 영역(135), 드레인 확장 영역(140), 드레인 영역(150), 게이트 구조물(170), N 도전형 매몰층(110), 제1 항복전압 증가층(121) 및 제2 항복전압 증가층(126)을 포함한다.
상기 기판(101)은 소자 분리층(180)에 의하여 액티브 영역이 정의된다. 상기 기판(101)은 실리콘 기판을 포함할 수 있다. 상기 기판(101)은 에피택셜 성장 공정을 통하여 형성된 에피택셜층(105)을 포함할 수 있다.
상기 드리프트 영역(130)은 상기 기판(101)의 상부에 형성된다. 상기 드리프트 영역(130)은 상기 활성 영역 내에 구비된다. 상기 드리프트 영역(130)은 전자 또는 정공과 같은 전하들이 표류할 수 있는 영역에 해당한다. 상기 드리프트 영역(130)은 보론, 갈륨, 인듐과 같은 3족 원소로 이루어진 도핑 원소를 포함할 수 있다. 상기 드리트프 영역(130)은 제1 농도를 가질 수 있다.
상기 제1 바디 영역(135)은, 상기 드리프트 영역(130)의 일측 상부에 형성된다. 상기 제1 바디 영역(135)은 N 도전형의 도펀트를 내부에 구비한다. 상기 N 도전형의 도펀트는, 질소, 인, 비소, 안티모느 비스무스 등을 포함할 수 있다.
상기 제1 바디 영역(135)의 상부에는 소스 영역(160)이 구비될 수 있다. 이로써, 상기 제1 바디 영역(135)의 일부는 채널 영역으로 기능할 수 있다.
한편, 상기 드레인 확장 영역(140)은 상기 드리프트 영역(130)의 타측 상부에 형성된다. 또한, 상기 드레인 확장 영역(140)은 상기 제1 바디 영역(135)으로부터 이격되도록 위치한다.
상기 드레인 확장 영역(140)은 P 도전형의 도펀트로 도핑될 수 있다. 즉, 상기 P도전형의 도펀트는 보론, 갈륨, 인듐과 같은 3족 원소로 이루어진 도핑 원소를 포함할 수 있다.
상기 드레인 확장 영역(140)은 상기 드리프트 영역(130)의 제1 농도보다 높은 제2 농도를 가질 수 있다. 또한, 상기 드레인 확장 영역(140)은 후술하는 드레인 영역(150)과 연결된다. 이로써, 상기 드레인 확장 영역(140)은 상기 PLDMOS 트랜지스터의 항복 전압을 증대시킬 수 있다.
다시 도 1을 참조하면, 상기 드레인 영역(150)은, 상기 드레인 확장 영역(140)의 상부에 형성된다. 상기 드레인 영역(150)은 상기 드레인 확장 영역(140)과 전기적으로 연결된다. 상기 드레인 영역(150)은 제3 농도를 갖는 P 도전형 도펀트로 도핑될 수 있다. 상기 제3 농도는 상기 제1 및 제2 농도보다 클 수 있다. 한편, 상기 드레인 영역(150)은 드레인 전극과 전기적으로 연결된다.
상기 게이트 구조물(170)은 상기 액티브 영역 내에 위치한다. 상기 게이트 구조물(170)은 상기 소스 영역(160) 및 상기 드레인 영역(150) 사이에 배치된다. 또한, 상기 게이트 구조물(170)은 상기 채널 영역 상에 구비된다. 상기 게이트 구조물(170)은 게이트 절연막 및 게이트 전극을 포함한다. 상기 게이트 구조물(170)에 인가된 게이트 전압에 의하여 상기 채널 영역이 온/오프 될 수 있다.
상기 N 도전형 매몰층(110)은, 상기 드리트프 영역(130)의 하부에 배치된다. 상기 N 도전형 매몰층(110)은 상기 드리프트 영역(130)과 수직 방향을 따라 이격되도록 형성된다. 즉, 상기 N 도전형 매몰층(110)은 상기 기판(101)의 하부에 위치한다. 상기 N 도전형 매몰층(110)은 제1 항복증압 증가층(121) 및 제2 항복전압 증가층(126)으로 통하여 상기 드리프트 영역(130)과 연결될 수 있다. 상기 N 도전형 매몰층(110)은 상기 드레인 전극에 인가되는 전압에 의하여 발생하는 캐리어가 기판(101) 내부로 유입되는 것을 억제할 수 있다. 즉, N 도전형 매몰층(110)은 펀치-쓰루 전류를 억제할 수 있다.
한편, 상기 N 도전형 매몰층(110)은 상기 플러그(190)와도 전기적으로 연결될 수 있다.
다시 도 1을 참조하면, 상기 제1 항복전압 증가층(121)은 상기 드리프트 영역(130) 및 상기 N 도전형 매몰층(110) 사이에 배치된다. 또한, 상기 제1 항복전압 증가층(121)은 상기 제1 바디 영역(135)의 하부에 배치된다. 상기 제1 항복전압 증가층(121)은 N 도전형 도펀트로 도핑된다.
상기 제1 항복전압 증가층(121)은 표면 전계 감소(reduced surface field; RESURF)에 의하여 항복 전압을 증가시킬 수 있다. 즉, 상기 드레인 영역(150)에 바이어스가 인가되면, 공핍 영역이 드리프트 영역(130) 및 상기 제1 항복증압 증가층(121)으로 각각 확장됨으로써, 이로 인한 공핍 영역의 확장에 따른 에지 부분에 형성된 전계를 완화시킬 수 있다.
상기 제2 항복전압 증가층(126)은 상기 드리프트 영역(130) 및 상기 N 도전형 매몰층(110) 사이에 배치된다. 또한, 상기 제2 항복전압 증가층(126)은 수직 방향을 따라 상기 드레인 영역(150)의 하부에 배치된다. 상기 제2 항복전압 증가층(126)은 N 도전형 도펀트로 도핑된다.
상기 제2 항복전압 증가층(126)은 표면 전계 감소(reduced surface field; RESURF)에 의하여 항복 전압을 추가적으로 증가시킬 수 있다. 즉, 상기 드레인 영역(150)에 바이어스가 인가되면, 공핍 영역이 드리프트 영역(130) 및 상기 제1 항복증압 증가층(121) 및 상기 제2 항복전압 증가층(126)으로 각각 확장됨으로써, 이로 인한 공핍 영역의 확장에 따른 에지 부분에 형성된 전계를 보다 완화시킬 수 있다.
도 2 내지 도 4는 본 발명의 일 실시에에 따른 PLDMOS 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
먼저 도 2를 참조하면, 기판(미101) 상에 제1 도전형(예컨대, P형) 에피택셜층(105)을 성장시킨다. 예컨대, 상기 에피택셜층(105)은 하부 에피층 및 상부 에피층으로 순차적으로 형성될 수 있다.
상기 에피택셜층(105) 내에 제2 도전형(예컨대, N형) 도펀트를 이온 주입 공정을 통하여 주입하여 N 도전형 매몰층(buried layer, 110)을 형성할 수 있다.
그리고 상기 에피택셜층(105) 상에 포토리쏘그라피(photolithography) 공정을 수행하여 상기 에피택셜층(105)의 일 영역을 노출하는 제1 포토레지스트 패턴(미도시) 형성한다. 상기 제1 포토레지스트 패턴을 마스크로 이용하여 상기 에피택셜층(105) 내에 N 도전형 도펀트를 주입한다. 상기 N 도전형 도펀트는 상기 N 도전형 매몰층(110)의 일 영역 상부의 에피택셜층(105) 내에 주입되어 상호 이격된 제1 항복전압 증가층(121) 및 제2 항복전압 증가층(126)을 각각 형성한다.
다음으로 도 3에 도시된 바와 같이, 상기 제1 포토레지스트 패턴을 애싱(ashing) 또는 스트립(strip) 공정을 통하여 제거한 후, 상기 에피택셜층(105) 내에 P 도전형의 도펀트를 주입한다. 이때 상기 P 도전형 도펀트는 붕소(Boron)일 수 있다. 이로써, 상기 제1 및 제2 항복전압 증가층들(121, 126) 상에 P 도전형의 드리프트 영역(130)이 형성된다.
이어서 제2 포토레지스트 패턴(미도시)을 마스크로 이용하여 N 도전형 도펀트를 상기 드리프트 영역(130)의 일측 상부에 주입한다. 예컨대, 상기 N 도전형 도펀트는 5족 원소(ex : Phosphorus, Antimony, Arsenic)일 수 있다. 이로써, 상기 제1 바디 영역(135)이 형성된다. 한편, 상기 제2 포토레지스트 패턴(미도시)을 마스크로 이용하여 P 도전형 도펀트를 상기 드리프트 영역(130)의 타측 상부에 주입한다. 예컨대, 상기 P 도전형 도펀트는 3족 원소(ex : B, Ga, In)일 수 있다. 이로써, 상기 드레인 확장 영역(140)이 형성된다.
예컨대, 상기 제1 바디 영역(135) 및 드레인 확장 영역(140)은 상기 드리프트 영역(130)보다 얇은 두께로 주입된다. 따라서, 상기 제1 바디 영역(135) 및 드레인 확장 영역(140)은 상기 제1 및 제2 항복전압 증가층(121, 126)으로부터 수직 방향으로 이격될 수 있다.
상기 제2 포토레지스트 패턴을 애싱 또는 스트리핑 공정을 통하여 제거한 후, 어닐링(annealing) 공정을 통한 확산 공정이 추가적으로 수행될 수 있다.
도 4를 참조하면, 상기 에피택셜층(105) 표면에 필드 산화막(180)을 형성한다. 예를 들어, 필드 산화물로 이루어진 상기 필드 산화막(180)은 통상적인 로코스(Local Oxidation of Silicon, LOCOS) 기술을 사용하여 형성할 수 있다.
이어서, 상기 제1 바디 영역(135) 및 상기 드레인 확장 영역(140) 각각 N형 도전형 불순물 및 P형 도전형 불순물을 주입하여 소스 영역(160) 및 드레인 영역(150)을 형성한다.
다음으로 소스 영역(160)과 드레인 확장 영역(140) 사이에 제1 바디 영역(135) 상에 걸치는 게이트(170)를 형성한다.
그리고 상기 제1 바디 영역(135)에 P 도전형 불순물을 주입하여 바디 컨택(P+; 169)을 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
101 : 기판 105 : 에피택셜층
110 : N 도전형 매몰층 121 : 제1 항복전압 증가층
126 : 제2 항복전압 증가층 130 : 드리프트 영역
140 : 드레인 확장 영역 150 : 드레인 영역
160 : 소스 영역 180 : 필드 산화막
190 : 플러그

Claims (6)

  1. 기판;
    상기 기판의 상부 표면에 형성된 P 도전형의 드리프트 영역;
    상기 드리프트 영역의 일측 상부에 배치되며, 그 상부에 채널 영역이 형성되는 N 도전형의 제1 바디 영역;
    상기 드리프트 영역의 타측 상부에 상기 제1 바디 영역으로부터 이격되어 배치되며, P 도전형의 드레인 확장 영역;
    상기 드레인 확장 영역의 상부에 배치되며, P도전형의 드레인 영역;
    상기 채널 영역 상에 형성된 게이트 구조물;
    상기 드리프트 영역의 하부에 배치된 N 도전형 매몰층;
    상기 드리프트 영역 및 상기 N 도전형 매몰층 사이와 상기 제1 바디 영역의 하부에 배치되고, RESURF에 의하여 항복 전압을 증가시키는 제1 항복전압 증가층; 및
    상기 드리프트 영역 및 상기 N 도전형 매몰층 사이 및 상기 드레인 영역의 하부에, 상기 제1 항복전압 증가층으로부터 이격되도록 배치되고, RESURF에 의하여 항복 전압을 증가시키는 제2 항복전압 증가층을 포함하고,
    상기 P도전형의 드레인 영역에 바이어스가 인가되면, 공핍 영역이 상기 드리프트 영역, 상기 제1 항복전압 증가층 및 상기 제2 항복 전압 증가층으로 확장됨으로써, 상기 게이트 구조물의 에지 부분에 형성된 전계를 완화하는 것을 특징으로 하는 PLDMOS 트랜지스터.
  2. 제1항에 있어서, 상기 기판의 상부에 배치되고, 상기 N 도전형 매몰층과 전기적으로 연결된 플러그를 더 포함하는 것을 특징으로 하는 PLDMOS 트랜지스터.
  3. 제1항에 있어서, 상기 N 도전형 매몰층은 상기 드리프트 영역의 하부로부터 이격된 것을 특징으로 하는 PLDMOS 트랜지스터.
  4. 기판 내에 N 도전형 매몰층을 형성하는 단계;
    상기 N 도전형 매몰층으로부터 P형 에피택셜층을 성장시키는 단계;
    상기 P형 에피택셜층 내이며 상기 N 도전형 매몰층 상에 상호 이격된 제1 및 제2 항복 전압 증가층들 및 상기 제1 및 제2 항복 전압 증가층들 상에 P형 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역의 상부 내 및 상기 제1 항복 전압 증가층의 상부에 대응되도록 위치하며, 채널 영역을 형성하는 N 도전형의 제1 바디 영역을 형성하는 단계;
    상기 드리프트 영역의 상부 내 및 상기 제2 항복 전압 증가층의 상부에 대응되도록 위치하며, 상기 제1 바디 영역과 이격되어 배치된 P 도전형의 드레인 확장 영역을 형성하는 단계;
    상기 드레인 확장 영역의 상부에 P 도전형의 드레인 영역을 형성하는 단계; 및
    상기 채널 영역 위에 게이트 구조물을 형성하는 단계를 포함하고,
    상기 P도전형의 드레인 영역에 바이어스가 인가되면, 공핍 영역이 상기 드리프트 영역, 상기 제1 항복전압 증가층 및 상기 제2 항복 전압 증가층으로 확장됨으로써, 상기 게이트 구조물의 에지 부분에 형성된 전계를 완화하는 것을 특징으로 하는 PLDMOS 트랜지스터의 제조 방법.
  5. 제4항에 있어서, 상기 N 도전형 매몰층과 전기적으로 연결된 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 PLDMOS 트랜지스터의 제조 방법.
  6. 제4항에 있어서, 상기 N 도전형 매몰층은 상기 드리프트 영역의 하부로부터 이격되도록 형성된 것을 특징으로 하는 PLDMOS 트랜지스터의 제조 방법.
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