CN102760754A - 耗尽型vdmos及其制造方法 - Google Patents
耗尽型vdmos及其制造方法 Download PDFInfo
- Publication number
- CN102760754A CN102760754A CN201210271677XA CN201210271677A CN102760754A CN 102760754 A CN102760754 A CN 102760754A CN 201210271677X A CN201210271677X A CN 201210271677XA CN 201210271677 A CN201210271677 A CN 201210271677A CN 102760754 A CN102760754 A CN 102760754A
- Authority
- CN
- China
- Prior art keywords
- depletion type
- deep trap
- epitaxial loayer
- time
- vdmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了提供一种耗尽型VDMOS及其制造方法，其中耗尽型VDMOS包括：一第一掺杂类型的掺杂衬底；形成于所述衬底一面上的第一掺杂类型的外延层；形成于所述外延层内的至少两个第二掺杂类型的深阱；以及形成于每个所述深阱两侧的两个第一掺杂类型的离子注入沟道区，其中，所述沟道区相互分开。本发明所提供的耗尽型VDMOS的沟道区是通过采用掩膜层的离子注入形成，因其精确的沟道区的结构以及高质量的栅极氧化层都能够保证更高的性能。
Description
技术领域
本发明属于半导体制造技术领域，特别涉及一种耗尽型VDMOS及其制造方法。
背景技术
垂直双扩散金属-氧化物半导体晶体管（vertical double-diffusion MOS，VDMOS），因其兼有双极晶体管和普通MOS器件的优点，无论开关应用还是线性应用，VDMOS都是理想的功率器件。VDMOS主要用于电机调速、逆变器、不间断电源、电子开关、高保真音响、汽车电器和电子镇流器等。VDMOS分为增强型VDMOS和耗尽型VDMOS。
对于耗尽型VDMOS，因为在源漏极的氧化层内掺入了大量离子，即使在栅压VGS=0时，在氧化层的掺杂离子的作用下，衬底表层中会感应出与衬底掺杂类型相反多数载流子形成反型层，即源-漏之间存在沟道区，只要在源-漏间加正向电压，就能产生漏极电流；当加上栅压VGS时，会使多数载流子流出沟道区，反型层变窄沟道区电阻变大，当栅压VGS增大到一定值时，反型层消失，沟道区被夹断（耗尽），耗尽型VDMOS会关断。
以N沟耗尽型VDMOS为例，在栅压VGS=0时，漏源之间的沟道区已经存在，所以只要在源漏极之间加上电压VDS，源漏极就有电流ID流通。如果增加栅压VGS，栅极与衬底之间的电场将使沟道区中感应更多的电子，沟道区变厚，沟道区的电导增大。如果在栅极加负电压，即栅压VGS＜0，就会在对应的器件表面感应出正电荷，这些正电荷抵消N沟道区中的电子，从而在衬底表面产生一个耗尽层，使沟道区变窄，沟道区电导减小。当负栅压增大到某一电压Vp时，耗尽区扩展到整个沟道区，沟道区完全被夹断（耗尽），这时即使VDS仍存在，也不会产生漏极电流，即ID=0。VP称为夹断电压或阈值电压。传统技术在制造耗尽型VDMOS时，预先在栅极氧化层中掺入大量的正离子，当VGS=0时，这些正离子产生的电场能在P型衬底中“感应”出足够的电子，或者透过栅氧化层注入磷离子形成N型沟道区。
即在传统技术中，耗尽型VDMOS的沟道区通过栅极氧化层中的掺杂离子感应形成的方法，沟道区的结构、位置和深度都是取决于栅极氧化层中的离子掺杂情况，并不容易确定，通过栅氧化层注入磷离子的方法，其注入区域不单单是沟道区，其它区域也会有磷离子注入，会对器件的耐压、漏电流等产生负面影响，同时栅氧化层质量也会由于离子注入受到影响。众所周知，耗尽型VDMOS沟道区的宽长比会影响沟道区的跨导，从而会影响耗尽型VDMOS的饱和电流、漏电流以及夹断电压等许多重要参数。而传统的耗尽型VDMOS的制造方法因为其对沟道区的位置以及沟道区的深度控制不够准确，同时对氧化层的离子注入也会对其他区域（例如源极区域和漏极区域）造成不利影响，从而无法制造出高品质的耗尽型VDMOS。
因此如何精确控制沟道区的结构、位置和深度在耗尽型VDMOS的制造过程中已经成为一个急需解决的问题了。
发明内容
本发明提供一种耗尽型VDMOS及其制造方法，以达到能够准确控制沟道区的结构、位置以及沟道区深度的目的。
为解决上述技术问题，本发明提供一种耗尽型VDMOS，包括：
一第一掺杂类型的掺杂衬底；
形成于所述衬底一面上的第一掺杂类型的外延层；
形成于所述外延层内的至少两个第二掺杂类型的深阱；以及
形成于每个所述深阱两侧的两个第一掺杂类型的离子注入沟道区，其中，所述沟道区的长度范围为1μm～3μm，所述沟道区相互分开。
可选的，相邻的两个所述深阱之间的距离范围为1μm～4μm。
可选的，形成所述沟道区的注入离子仅存在于所述沟道区内。
可选的，所述耗尽型VDMOS还包括：
形成于所述深阱内并与所述沟道区连接的两个源区；
形成于所述栅极结构两侧的部分源区上和栅极结构上的介质层；
形成于所述深阱、两个源区和介质层上的源极；以及
形成于所述衬底另一面漏极。
可选的，所述耗尽型VDMOS还包括：形成于所述源极两侧的外延层上的至少一个分压环。
可选的，所述源区的掺杂类型为第一掺杂类型，掺杂浓度高于所述沟道区的掺杂浓度。
可选的，所述源极和漏极的材料为铝、铜、金、银的一种或者其中几种的合金。
相应的，还提供一种耗尽型VDMOS的制造方法，包括：
提供一第一掺杂类型的掺杂衬底；
在所述衬底的一面上形成第一掺杂类型的外延层；
在所述外延层上形成第一掩膜层；
以所述第一掩膜层为掩膜进行第一次离子注入，在所述外延层内形成至少两个第二掺杂类型的深阱；
去除第一掩膜层；
进行第一次退火；
在所述外延层和深阱上形成第二掩膜层，所述第二掩膜层暴露出每个深阱的两侧区域；以及
以所述第二掩膜层为掩膜进行第二次离子注入，在每个所述第二掺杂类型深阱两侧区域形成两个第一掺杂类型的离子注入沟道区。
可选的，所述沟道区的长度范围为1μm～3μm。
可选的，相邻的两个所述深阱之间的距离范围为1μm～4μm。
可选的，在所述沟道区形成步骤后还包括：
去除第二掩膜层；
在所述每个深阱上和外延上形成氧化层和多晶硅层；
刻蚀去除部分氧化层和多晶硅层，形成完全覆盖相邻两深阱间的外延层及所述外延层两侧的沟道区的栅极结构；
形成覆盖在每个深阱上方的第三掩膜层，所述第三掩膜层暴露出每个深阱两侧的部分区域；
以所述第三掩膜层为掩膜，对所述每个深阱两侧的部分区域进行第三次离子注入，在每个深阱内形成与所述深阱的两个沟道区分别连接的两个源区；
在所述深阱、源区和栅极结构上沉积形成介质层；
刻蚀去除部分介质层，暴露出每个深阱的部分源区表面以及每个深阱的两个源区之间的深阱表面；
在所述暴露出的部分源区表面和深阱表面以及介质层表面形成源极；
对所述衬底另一面进行减薄；以及
在所述衬底另一面形成漏极。
可选的，在所述外延层形成之后深阱形成之前还包括：
在所述外延层的周边区域形成图形化的掩膜；
以所述图形化的掩膜为掩膜对所述外延层进行第四次离子注入，形成所述外延层的周边区域上形成至少一个分压环。
可选的，所述第三次离子注入的能量范围为100Kev～200Kev，注入剂量为1.0E15/cm2～1.0E16/cm2；所述第二次离子注入的能量范围为80Kev～200Kev，注入剂量为1.0E12/cm2～1.0E13/cm2。
可选的，所述第一次离子注入的能量范围为40Kev～200Kev，注入剂量为1.0E13/cm2～1.0E14/cm2。
可选的，所述第一次退火的温度范围为1100℃～1200℃，所述第一次退火的时间范围为60min～180min。
可选的，在完成第三次离子注入步骤后还包括：进行第二次退火。
可选的，所述第二次退火的温度范围为800℃～1000℃，所述第二次退火的时间范围为30min～80min。
在本发明中的耗尽型VDMOS结构中，其沟道区是通过使用掩膜层进行离子注入形成的，并非传统技术中的通过掺杂的栅极氧化层感应或通过栅氧化层注入离子生成沟道区。通过使用掩膜层进行离子注入生成的沟道区，可以通过掩膜层精确控制沟道区的位置和结构，通过调整离子注入的条件以精确控制沟道区深度以及掺杂浓度等参数。而且，本发明中形成沟道的离子注入区域仅存在于沟道区，而对栅极氧化层不存在离子注入，因此栅极氧化层的耐压能力会显著提升，同时也不存在现有技术中离子注入引起的漏电流等问题，同时，因为不需要对栅极氧化层进行离子注入，栅极氧化层的质量也得到了保证。精确的沟道区的结构以及高质量的栅极氧化层都能够保证高性能的耗尽型VDMOS。
附图说明
图1-图12为本发明实施例一的耗尽型VDMOS制造方法各步骤中结构剖面图；
图13-图15为本发明实施例二的耗尽型VDMOS制造方法各步骤中结构剖面图；
图16为本发明实施例二的耗尽型VDMOS结构的俯视图。
具体实施方式
本发明的核心思想在于利用掩膜层进行离子注入来实现耗尽型VDMOS的沟道区，通过使用掩膜层可以实现精确控制沟道区的位置和结构，通过调整离子注入的条件以精确控制沟道区深度以及掺杂浓度等参数。精确的沟道区的结构、位置和深度能够保证高性能的耗尽型VDMOS。
为了使本发明的目的，技术方案和优点更加清楚，下面结合附图来进一步做详细说明。
实施例一
如图12所示，本发明实施例一的耗尽型VDMOS包括：N型衬底101；形成于所述衬底101一面上的N型外延层102；形成于所述N型外延层102内的至少两个P型掺杂深阱105；形成于每个深阱105两侧的两个N型离子注入沟道区108；形成于相邻的两个深阱105的两个沟道区108上并完全覆盖所述两个沟道区108的栅极氧化层111；形成于所述栅极氧化层111之上的栅极112；形成于所述深阱105内并与所述沟道区108连接的两个源区115；形成于所述栅极112两侧的部分源区115上和栅极112上的介质层116，形成于所述深阱105、部分源区115和介质层116上的源极117，以及形成于所述衬底101另一面漏极118。
图12中示出的深阱105为两个，对于耗尽型VDMOS，即使两个深阱105也是能够实现耗尽型VDMOS的相应功能，但是在实际应用中，通常选择成百上千个深阱组合在一起，本实施例中以两个深阱的情形进行描述。应当理解的是，对于包含成百上千个深阱的耗尽型VDMOS，只要在本实施例的基础上，对两个深阱进行扩展即可得到，对于本领域的技术人员来说，上述扩展属于现有技术，在这里不做详细描述。
下面结合图1至图12对本发明实施例一的耗尽型VDMOS的制造方法的各步骤进行详细说明。
如图1所示，提供一N型衬底101，在所述衬底101上生长N型外延层102。所述外延层102的厚度会影响器件的耐压能力，外延层102的厚度越厚，器件的耐压能力越高。例如，器件耐压要求为600V时，所述外延层102的厚度范围为40μm～60μm。
接着，如图2和图3所示，在所述外延层102上形成图形化的第一掩膜层103，形成第一离子注入窗口104；以所述第一掩膜层103为掩膜进行第一次离子注入，在所述外延层102内形成至少两个P型深阱105。相邻的两个所述深阱105之间的距离范围为1μm～4μm。在本实施例中，第一次离子注入的离子为硼离子，注入能量的范围为40Kev～200Kev，注入剂量为1.0E13/cm2～1.0E14/cm2。然后，去除第一掩膜层103。
完成第一次离子注入之后，进行第一次退火，所述第一次退火的温度范围为1100℃～1200℃，所述第一次退火的时间范围为60min～180min。
接着，如图4所示，在所述外延层102和深阱105上形成图形化的第二掩膜层106，暴露出深阱105的两侧靠近深阱外侧的区域形成第二离子注入窗口107，以所述第二掩膜层106为掩膜进行第二次离子注入，在对应于第二离子注入窗口107每个所述深阱105两侧区域形成两个N型掺杂的离子注入沟道区108，所述沟道区108的注入离子仅存在于所述沟道区108内。所述沟道区108的长度范围为1μm～3μm。在本实施例中，第二次离子注入的离子为砷离子，第二次离子注入的能量范围为80Kev～200Kev，注入剂量为1.0E12/cm2～1.0E13/cm2。然后，去除第二掩膜层106。
接着，如图5所示，在所述深阱105、沟道区108和外延102上沉积形成氧化层109和多晶硅层110。本实施例中，氧化层109为氧化硅，所述氧化层109的厚度范围为
所述多晶硅层的厚度范围为
进一步的，为了提高多晶硅的导电性，可以向多晶硅进行离子掺杂，掺杂工艺可以采用POCL3扩散工艺或者离子注入工艺。采用POCL3扩散工艺时，其预括方块电阻范围为15Ω/□～30Ω/□。采用离子注入工艺时，可以注入磷离子注入，注入能量范围为40Kev～150Kev，注入剂量为1.0E15/cm2～1.0E16/cm2。
接着，如图6所示，刻蚀去除部分氧化层109和多晶硅层110，形成完全覆盖相邻的两个深阱105的两个沟道区108的栅极氧化层111和栅极112。
接着，如图7和图8所示，在所述深阱105上形成图形化的第三掩膜层113，暴露出部分深阱区域，形成第三次离子注入窗口114；以第三掩膜层113为掩膜，进行第三次离子注入，在深阱105内形成与所述沟道区连接的两个源区115。然后，去除第三掩膜层113。在本实施例中，第三次离子注入的离子为砷离子，第三次离子注入的能量范围为100Kev～200Kev，注入剂量为1.0E15/cm2～1.0E16/cm2。完成第三离子注入后，进行第二次退火，所述第二次退火的温度范围为800℃～1000℃，所述第二次退火的时间范围为30min～80min。
接着，如图9和图10所示，在所述深阱105、源区115和栅极112上沉积形成介质层116，然后刻蚀去除部分介质层，暴露出深阱105的表面和部分源区115的表面。介质层116的材料为硼磷硅玻璃。
接着，如图11和图12所示，在所述深阱105的表面、部分源区115的表面和介质层116表面沉积形成源极117。接着，对所述衬底101另一面进行减薄，减薄以后在所述衬底101另一面形成漏极118。所述源极和漏极的材料采用常规的铝、铜、金、银的一种或者其中几种的合金。至此，完成了如图12所示的耗尽型VDMOS的制造。
应当理解的是，将上述实施例中的所有掺杂离子或者掺杂类型取相反，即可得到另一实施例，这属于本领域的常规技术手段，在此不在赘述。
实施例二
如图15所示，本发明实施例二的耗尽型VDMOS包括：N型衬底101；形成于所述衬底101一面上的N型外延层102；形成于所述N型外延层102周边区域上的至少一个分压环220，图中示出的是一个分压环的情形；形成于所述分压环220两侧的N型外延层102上的图形化的掩膜219；形成于分压环220上的高温氧化层221；形成于所述图形化的掩膜219之间的所述N型外延层102内的多个P型掺杂深阱105；形成于每个深阱105两侧的两个N型离子注入沟道区108；形成于相邻的两个深阱105的两个沟道区108上并完全覆盖所述两个沟道区108的栅极氧化层111；形成于所述栅极氧化层111之上的栅极112；形成于所述深阱105内并与所述沟道区108连接的两个源区115；形成于所述栅极112两侧的部分源区115上和栅极上的介质层116，形成于所述深阱105、两个源区112和介质层116上的源极117，以及形成于所述衬底101另一面漏极118。
下面结合图13至图15对本发明实施例二的耗尽型VDMOS的制造方法的各步骤进行详细说明。
首先，如图13所示，提供一N型衬底101，在所述衬底101上生长N型外延层102。在所述外延层上102上形成图形化的掩膜219。其中，所述掩膜219的材料为氧化硅，所述掩膜219的厚度范围为
接着，以图形化的掩膜219为掩膜对所述外延层102进行离子注入硼离子，在所述外延层102内形成至少一个分压环220。
接着，如图14所示，对所述外延层220进行高温退火，使分压环220内的硼离子均匀分布，并在分压环220上形成高温氧化层221。
接着，图形化的掩膜219内的外延层102内和外延层102上形成本实施例耗尽型VDMOS其他部分的步骤与实施例一的制造方法的各步骤相同，在此不在赘述。
经过上述步骤，形成了如图15所示的本发明实施例二的耗尽型VDMOS的结构。
图16为本发明实施例二的耗尽型VDMOS结构的俯视图。如图16所示，相对于实施例一来说，在整个源极117的周围，增加了至少一个分压环220，所述分压环220和源极117之间通过掩膜219隔开。图16中只示出的一个分压环220的情形。增加的分压环220可以有效提高耗尽型VDMOS的耐压能力，分压环的数量越多，其耐压能力越高。
应当理解的是，将上述实施例中的所有掺杂离子或者掺杂类型取相反，即可得到另一实施例，这属于本领域的常规技术手段，在此不在赘述。
综上所述，在本发明中的耗尽型VDMOS结构中，其沟道区是通过第二掩膜层进行离子注入形成的，并非传统技术中的通过掺杂的栅极氧化层感应生成沟道区。通过使用掩膜层进行离子注入生成的沟道区，可以通过掩膜层精确控制沟道区的位置和结构，通过调整离子注入的条件以精确控制沟道区深度以及掺杂浓度等参数。而且，本发明中形成沟道的离子注入区域仅存在于沟道区，而对栅极氧化层不存在离子注入，因此栅极氧化层的耐压能力会显著提升，同时也不存在现有技术中离子注入引起的漏电流等问题，同时，因为不需要对栅极氧化层进行离子注入，栅极氧化层的质量也得到了保证。精确的沟道区的结构以及高质量的栅极氧化层都能够保证高性能的耗尽型VDMOS。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。
Claims (17)
1.一种耗尽型VDMOS，其特征在于，包括：
一第一掺杂类型的掺杂衬底；
形成于所述衬底一面上的第一掺杂类型的外延层；
形成于所述外延层内的至少两个第二掺杂类型的深阱；以及
形成于每个所述深阱两侧的两个第一掺杂类型的离子注入沟道区，其中，所述沟道区的长度范围为1μm～3μm，所述沟道区相互分开。
2.如权利要求1所述的耗尽型VDMOS，其特征在于，相邻的两个所述深阱之间的距离范围为1μm～4μm。
3.如权利要求1所述的耗尽型VDMOS，其特征在于，形成所述沟道区的注入离子仅存在于所述沟道区内。
4.如权利要求1所述的耗尽型VDMOS，其特征在于，所述耗尽型VDMOS还包括：
形成于所述深阱内并与所述沟道区连接的两个源区；
形成于所述栅极结构两侧的部分源区上和栅极结构上的介质层；
形成于所述深阱、两个源区和介质层上的源极；以及
形成于所述衬底另一面漏极。
5.如权利要求4所述的耗尽型VDMOS，其特征在于，所述耗尽型VDMOS还包括：形成于所述源极两侧的外延层上的至少一个分压环。
6.如权利要求4所述的耗尽型VDMOS，其特征在于，所述源区的掺杂类型为第一掺杂类型，掺杂浓度高于所述沟道区的掺杂浓度。
7.如权利要求4所述的耗尽型VDMOS，其特征在于，所述源极和漏极的材料为铝、铜、金、银的一种或者其中几种的合金。
8.一种耗尽型VDMOS的制造方法，其特征在于，包括：
提供一第一掺杂类型的掺杂衬底；
在所述衬底的一面上形成第一掺杂类型的外延层；
在所述外延层上形成第一掩膜层；
以所述第一掩膜层为掩膜进行第一次离子注入，在所述外延层内形成至少两个第二掺杂类型的深阱；
去除第一掩膜层；
进行第一次退火；
在所述外延层和深阱上形成第二掩膜层，所述第二掩膜层暴露出每个深阱的两侧区域；以及
以所述第二掩膜层为掩膜进行第二次离子注入，在每个所述第二掺杂类型深阱两侧区域形成两个第一掺杂类型的离子注入沟道区。
9.如权利要求8所述的耗尽型VDMOS的制造方法，其特征在于，所述沟道区的长度范围为1μm～3μm。
10.如权利要求8所述的耗尽型VDMOS的制造方法，其特征在于，相邻的两个所述深阱之间的距离范围为1μm～4μm。
11.如权利要求8所述的耗尽型VDMOS的制造方法，其特征在于，在所述沟道区形成步骤后还包括：
去除第二掩膜层；
在所述每个深阱上和外延上形成氧化层和多晶硅层；
刻蚀去除部分氧化层和多晶硅层，形成完全覆盖相邻两深阱间的外延层及所述外延层两侧的沟道区的栅极结构；
形成覆盖在每个深阱上方的第三掩膜层，所述第三掩膜层暴露出每个深阱两侧的部分区域；
以所述第三掩膜层为掩膜，对所述每个深阱两侧的部分区域进行第三次离子注入，在每个深阱内形成与所述深阱的两个沟道区分别连接的两个源区；
在所述深阱、源区和栅极结构上沉积形成介质层；
刻蚀去除部分介质层，暴露出每个深阱的部分源区表面以及每个深阱的两个源区之间的深阱表面；
在所述暴露出的部分源区表面和深阱表面以及介质层表面形成源极；
对所述衬底另一面进行减薄；以及
在所述衬底另一面形成漏极。
12.如权利要求11所述的耗尽型MOSFET的制造方法，其特征在于，在所述外延层形成之后深阱形成之前还包括：
在所述外延层的周边区域形成图形化的掩膜；
以所述图形化的掩膜为掩膜对所述外延层进行第四次离子注入，形成所述外延层的周边区域上形成至少一个分压环。
13.如权利要求11所述的耗尽型VDMOS的制造方法，其特征在于，所述第三次离子注入的能量范围为100Kev～200Kev，注入剂量为1.0E15/cm2～1.0E16/cm2；所述第二次离子注入的能量范围为80Kev～200Kev，注入剂量为1.0E12/cm2～1.0E13/cm2。
14.如权利要求8所述的耗尽型VDMOS的制造方法，其特征在于，所述第一次离子注入的能量范围为40Kev～200Kev，注入剂量为1.0E13/cm2～1.0E14/cm2。
15.如权利要求8所述的耗尽型VDMOS的制造方法，其特征在于，所述第一次退火的温度范围为1100℃～1200℃，所述第一次退火的时间范围为60min～180min。
16.如权利要求11所述的耗尽型VDMOS的制造方法，其特征在于，在完成第三次离子注入步骤后还包括：进行第二次退火。
17.如权利要求16所述的耗尽型VDMOS的制造方法，其特征在于，所述第二次退火的温度范围为800℃～1000℃，所述第二次退火的时间范围为30min～80min。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210271677.XA CN102760754B (zh) | 2012-07-31 | 2012-07-31 | 耗尽型vdmos及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210271677.XA CN102760754B (zh) | 2012-07-31 | 2012-07-31 | 耗尽型vdmos及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102760754A true CN102760754A (zh) | 2012-10-31 |
| CN102760754B CN102760754B (zh) | 2015-07-15 |
Family
ID=47055145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210271677.XA Active CN102760754B (zh) | 2012-07-31 | 2012-07-31 | 耗尽型vdmos及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102760754B (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103022138A (zh) * | 2012-12-26 | 2013-04-03 | 杭州士兰微电子股份有限公司 | 高可靠性耗尽型功率半导体器件及其制造方法 |
| CN103094216A (zh) * | 2013-01-11 | 2013-05-08 | 无锡华润上华科技有限公司 | 一种nor闪存器件的退火工艺及nor闪存器件 |
| CN103208427A (zh) * | 2013-03-22 | 2013-07-17 | 上海宏力半导体制造有限公司 | 耗尽型mos晶体管及其形成方法 |
| CN104425274A (zh) * | 2013-09-03 | 2015-03-18 | 北大方正集团有限公司 | 一种dmos晶体管的制备方法及dmos晶体管 |
| CN106409675A (zh) * | 2016-09-08 | 2017-02-15 | 深圳深爱半导体股份有限公司 | 耗尽型功率晶体管的制造方法 |
| CN109979801A (zh) * | 2017-12-28 | 2019-07-05 | 无锡华润上华科技有限公司 | 一种半导体器件的制造方法和半导体器件 |
| CN109980010A (zh) * | 2017-12-28 | 2019-07-05 | 无锡华润上华科技有限公司 | 一种半导体器件的制造方法和集成半导体器件 |
| CN110648921A (zh) * | 2019-10-08 | 2020-01-03 | 北京锐达芯集成电路设计有限责任公司 | 一种n沟道耗尽型vdmos器件及其制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4837606A (en) * | 1984-02-22 | 1989-06-06 | General Electric Company | Vertical MOSFET with reduced bipolar effects |
| US5045902A (en) * | 1989-07-17 | 1991-09-03 | Sgs-Thomson Microelectronics S.A. | VDMOS/logic integrated circuit comprising a vertical depleted MOS transistor and a zener diode and a method of making same |
| US5956582A (en) * | 1993-05-10 | 1999-09-21 | Sgs-Thomson Microelectronics S.A. | Current limiting circuit with continuous metallization |
| CN101969068A (zh) * | 2010-08-06 | 2011-02-09 | 浙江大学 | 一种高压功率半导体器件的边缘终端结构 |
| CN202758891U (zh) * | 2012-07-31 | 2013-02-27 | 杭州士兰集成电路有限公司 | 耗尽型vdmos |
-
2012
- 2012-07-31 CN CN201210271677.XA patent/CN102760754B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4837606A (en) * | 1984-02-22 | 1989-06-06 | General Electric Company | Vertical MOSFET with reduced bipolar effects |
| US5045902A (en) * | 1989-07-17 | 1991-09-03 | Sgs-Thomson Microelectronics S.A. | VDMOS/logic integrated circuit comprising a vertical depleted MOS transistor and a zener diode and a method of making same |
| US5956582A (en) * | 1993-05-10 | 1999-09-21 | Sgs-Thomson Microelectronics S.A. | Current limiting circuit with continuous metallization |
| CN101969068A (zh) * | 2010-08-06 | 2011-02-09 | 浙江大学 | 一种高压功率半导体器件的边缘终端结构 |
| CN202758891U (zh) * | 2012-07-31 | 2013-02-27 | 杭州士兰集成电路有限公司 | 耗尽型vdmos |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103022138A (zh) * | 2012-12-26 | 2013-04-03 | 杭州士兰微电子股份有限公司 | 高可靠性耗尽型功率半导体器件及其制造方法 |
| CN103022138B (zh) * | 2012-12-26 | 2016-07-06 | 杭州士兰微电子股份有限公司 | 高可靠性耗尽型功率半导体器件及其制造方法 |
| CN103094216A (zh) * | 2013-01-11 | 2013-05-08 | 无锡华润上华科技有限公司 | 一种nor闪存器件的退火工艺及nor闪存器件 |
| CN103208427A (zh) * | 2013-03-22 | 2013-07-17 | 上海宏力半导体制造有限公司 | 耗尽型mos晶体管及其形成方法 |
| CN103208427B (zh) * | 2013-03-22 | 2016-12-28 | 上海华虹宏力半导体制造有限公司 | 耗尽型mos晶体管及其形成方法 |
| CN104425274A (zh) * | 2013-09-03 | 2015-03-18 | 北大方正集团有限公司 | 一种dmos晶体管的制备方法及dmos晶体管 |
| CN106409675A (zh) * | 2016-09-08 | 2017-02-15 | 深圳深爱半导体股份有限公司 | 耗尽型功率晶体管的制造方法 |
| CN109979801A (zh) * | 2017-12-28 | 2019-07-05 | 无锡华润上华科技有限公司 | 一种半导体器件的制造方法和半导体器件 |
| CN109980010A (zh) * | 2017-12-28 | 2019-07-05 | 无锡华润上华科技有限公司 | 一种半导体器件的制造方法和集成半导体器件 |
| CN109980010B (zh) * | 2017-12-28 | 2020-10-13 | 无锡华润上华科技有限公司 | 一种半导体器件的制造方法和集成半导体器件 |
| CN110648921A (zh) * | 2019-10-08 | 2020-01-03 | 北京锐达芯集成电路设计有限责任公司 | 一种n沟道耗尽型vdmos器件及其制作方法 |
| CN110648921B (zh) * | 2019-10-08 | 2023-01-24 | 北京锐达芯集成电路设计有限责任公司 | 一种n沟道耗尽型vdmos器件及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102760754B (zh) | 2015-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102760754B (zh) | 耗尽型vdmos及其制造方法 | |
| CN105226058B (zh) | 利用深扩散区在单片功率集成电路中制备jfet和ldmos晶体管 | |
| JP2010135791A (ja) | 半導体素子及びその製造方法 | |
| CN105070759A (zh) | Nldmos器件及其制造方法 | |
| US20150137192A1 (en) | High voltage junction field effect transistor | |
| CN102751332B (zh) | 耗尽型功率半导体器件及其制造方法 | |
| CN104992977A (zh) | Nldmos器件及其制造方法 | |
| CN106663693A (zh) | 碳化硅半导体装置 | |
| CN102931093B (zh) | N沟道耗尽型功率mosfet器件及制造方法 | |
| KR101699585B1 (ko) | 고전압 반도체 소자 및 그 제조 방법 | |
| CN105679820A (zh) | Jfet及其制造方法 | |
| CN102456578A (zh) | 高压晶体管及其制造方法 | |
| CN102891180A (zh) | 一种包含mosfet器件的半导体器件和制作方法 | |
| CN103779414A (zh) | 半导体装置及半导体装置的制造方法 | |
| CN208028069U (zh) | 具有埋层结构的新型双面阶梯埋氧型soi ldmos | |
| CN100568469C (zh) | 低导通阻抗功率场效应管vdmos的制作方法 | |
| CN102709190B (zh) | Ldmos场效应晶体管及其制作方法 | |
| CN109830538A (zh) | Ldmos器件及其制造方法 | |
| CN105140289A (zh) | N型ldmos器件及工艺方法 | |
| CN105097921A (zh) | 一种vdmos晶体管结构及其制作方法 | |
| CN111697080A (zh) | 半导体元胞单元、制造方法和半导体器件 | |
| CN202758891U (zh) | 耗尽型vdmos | |
| KR20110078861A (ko) | 수평형 디모스 트랜지스터 | |
| CN102420146A (zh) | 半导体装置及半导体装置的制造方法 | |
| CN104201203A (zh) | 高耐压ldmos器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |