CN104835476A - 移位寄存器单元、栅极驱动电路及其驱动方法、阵列基板 - Google Patents

移位寄存器单元、栅极驱动电路及其驱动方法、阵列基板 Download PDF

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Abstract

本发明实施例提供一种移位寄存器单元、栅极驱动电路及其驱动方法、阵列基板，涉及显示技术领域，能够解决高分辨率显示面板无法达到超窄边框或无边框的设计要求的问题。移位寄存器单元包括第一输入模块连接第一电压端、第一信号输入端；第一复位模块连接第二电压端、第一复位信号端；上拉模块连接第一时钟信号端、第一输出模块、第二输出模块、第三信号输出端；下拉控制模块连接第二时钟信号端、第三电压端；下拉模块连接第三电压端、上拉模块；第一输出模块连接上拉模块、第三时钟信号端、第一信号输出端；第二输出模块连接上拉模块、第四时钟信号端、第二信号输出端。用于显示器制造。

Description

移位寄存器单元、栅极驱动电路及其驱动方法、阵列基板
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及其驱动方法、阵列基板。
背景技术
液晶显示器(英文全称：Liquid Crystal Display，简称：LCD)具有低辐射、体积小及低耗能等优点，被广泛地应用在笔记本电脑、平面电视或移动电话等电子产品中。液晶显示器是由呈矩阵形式排列的像素单元构成的。当液晶显示器进行显示时，数据驱动电路可以将输入的显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到液晶面板的数据线，栅极驱动电路则可以将输入的时钟信号经过移位寄存器转换成控制像素开启/关断的电压，并逐行施加到液晶面板的栅极线上。
为了进一步降低液晶显示器产品的生产成本，现有的栅极驱动电路常采用GOA(英文全称：Gate Driver on Array，中文全称：阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。采用GOA电路的显示装置由于省去了绑定驱动电路的部分，因此不仅可以从材料成本和制作工艺两方面降低产品成本。此外，GOA电路可以设置于显示面板AA区(Ative Area，有效显示区域)的两侧，通过双边交叉驱动，依次对各行栅线进行扫描，以实现画面显示。这样一来，由于GOA电路设置于显示面板的两侧，因此显示面板可以做到两边对称和窄边框的美观设计。
随着对显示面板美观性要求的进一步提升，显示面板的边框尺寸需要越小越好，以达到超窄边框，甚至是无边框设计目的。然而，现有技术中，随着显示面板的分辨率越来越高，像素的个数越来越多，使得GOA电路的占用空间进一步缩小。为了保证GOA电路有足够的布线空间，将需要增大显示面板两侧的边框尺寸。从而很难达到超窄边框或无边框的设计要求。这样一来，将会降低产品的市场竞争力，以及用户体验。
发明内容
本发明的实施例提供一种移位寄存器单元、栅极驱动电路及其驱动方法、阵列基板，能够解决高分辨率显示面板，无法达到超窄边框或无边框的设计要求的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的一方面，提供一种移位寄存器单元，包括第一输入模块、第一复位模块、上拉模块、下拉控制模块、下拉模块、第一输出模块以及第二输出模块；所述第一输入模块分别连接上拉控制节点、第一电压端以及第一信号输入端，用于在第一信号输入端的控制下，将所述第一电压端的信号输出至所述上拉控制节点；所述第一复位模块分别连接所述上拉控制节点、第二电压端以及第一复位信号端，用于在所述第一复位信号端的控制下，将所述第二电压端的信号输出至所述上拉控制节点；所述上拉模块分别连接所述上拉控制节点、第一时钟信号端、第三信号输出端，用于在所述上拉控制节点的控制下，将所述第一时钟信号端的信号输出至所述第三信号输出端、所述第一输出模块以及所述第二输出模块；所述下拉控制模块分别连接第二时钟信号端、所述上拉控制节点、第三电压端以及下拉控制节点，用于在所述第二时钟信号端的控制下，将所述第二时钟信号端的信号输出至所述下拉控制节点；或者，在所述上拉控制节点的控制下，将所述下拉控制节点下拉至所述第三电压端的电压；所述下拉模块分别连接所述下拉控制节点、所述第三电压端、所述上拉控制节点以及所述上拉模块，用于在所述下拉控制节点的控制下，分别将所述上拉控制节点以及所述第三信号输出端下拉至所述第三电压端的电压；所述第一输出模块分别连接第三时钟信号端以及第一信号输出端，用于在所述第三信号输出端的控制下，将所述第三时钟信号端的信号输出至所述第一信号输出端；所述第二输出模块分别连接第四时钟信号端以及第二信号输出端，用于在所述第三信号输出端的控制下，将所述第四时钟信号端的信号输出至所述第二信号输出端。
进一步优选的，还包括第二输入模块，分别连接所述第一电压端、第二信号输入端以及所述上拉控制节点；用于在所述第二信号输入端的控制下，将所述第一电压端的信号输出至所述上拉控制节点。
在此基础上优选的，还包括第二复位模块，分别连接所述第二电压端、第二复位信号端以及所述上拉控制节点；用于在所述第二复位信号端的控制下，将所述第二电压端的信号输出至所述上拉控制节点。
优选的，所述第一输出模块包括：第十二晶体管，其栅极连接所述第三信号输出端，第一极连接所述第一信号输出端，第二极与所述第三时钟信号端相连接。
优选的，所述第二输出模块包括：第十三晶体管，其栅极连接所述第三信号输出端，第一极连接所述第四时钟信号端，第二极与所述第二信号输出端相连接。
优选的，所述第二输入模块包括：第十四晶体管，其栅极连接所述第二信号输入端，第一极连接所述上拉控制节点，第二极与所述第一电压端相连接。
优选的，所述第二复位模块包括：第十五晶体管，其栅极连接所述第二复位信号端，第一极连接所述第二电压端，第二极与所述上拉控制节点相连接。
优选的，所述第一输入模块包括：第一晶体管，其栅极连接所述第一信号输入端、第一极连接所述上拉控制节点，第二极与所述第一电压端相连接。
优选的，所述第一复位模块包括：第二晶体管，其栅极连接所述第一复位信号端，第一极连接所述第二电压端，第二极与所述上拉控制节点相连接。
优选的，所述上拉模块包括：第三晶体管，其栅极连接所述上拉控制节点，第一极与所述第三信号输出端相连接，第二极连接所述第一时钟信号端；存储电容，其一端与所述第三晶体管的栅极相连接，另一端与所述第三晶体管的第一极相连接。
优选的，所述下拉控制模块包括：第五晶体管、第六晶体管、第八晶体管以及第九晶体管；所述第五晶体管的栅极连接所述第八晶体管的第二极，第一极与所述下拉控制节点相连接，第二极连接所述第二时钟信号端；所述第六晶体管的栅极连接所述上拉控制节点，第一极连接所述第三电压端，第二极与所述下拉控制节点相连接；所述第八晶体管的栅极连接所述上拉控制节点，第一极连接所述第三电端；所述第九晶体管的栅极和第二极连接所述第二时钟信号端，第一极与所述第八晶体管的第二极相连接。
优选的，所述下拉模块包括：第十晶体管和第十一晶体管；所述第十晶体管的栅极连接所述下拉控制节点，第一极连接所述第三电压端，第二极与所述上拉控制节点相连接；所述第十一晶体管的栅极连接所述下拉控制节点，第一极连接所述第三电压端，第二极与所述上拉模块相连接。
进一步优选的，所述下拉模块还包括：第四晶体管，其栅极连接所述第二时钟信号端，第一极连接所述第三电压端，第二极与所述上拉模块相连接。
本发明实施例的另一方面，提供一种栅极驱动电路，包括至少两级如上述所述的移位寄存器单元；其中第一级移位寄存器单元还包括第二输入模块和第二复位模块；除第一级移位寄存器单元外，下一级移位寄存器单元的第一信号输入端与上一级移位寄存器单元的第三信号输出端相连接；除最后一级移位寄存器单元外，上一级移位寄存器单元的第一复位信号端与下一级移位寄存器单元的第三信号输出端相连接；第一级移位寄存器单元的第一信号输入端连接起始信号端，第二信号输入端与最后一级移位寄存器单元的第三信号输出端相连接；最后一级移位寄存器单元的第一复位信号端与第一级移位寄存器单元的第三信号输出端相连接；第一级移位寄存器单元的第二复位信号端与循环终止信号端相连接。
本发明实施例的又一方面，提供一种阵列基板，包括显示区域，所述显示区域设置有多条横纵交叉的栅线和数据线，还包括如上所述的栅极驱动电路，所述栅极驱动电路位于所述数据线延伸区域中，所述延伸区域与所述显示区域相邻；所述栅极驱动电路中，所有移位寄存器单元的第一信号输出端和第二信号输出端通过数据引线与所述栅线一一对应连接；所述数据引线与所述数据线相平行。
本发明实施例的又一方面，提供一种用于驱动上述栅极驱动电路的方法，包括：在第一阶段，第三时钟信号端输入信号，使得所述栅极驱动电路通过每个移位寄存器单元的第一信号输出端，对与所述第一信号输出端相连接的栅线依次进行扫描；在第二阶段，第四时钟信号端输入信号，使得所述栅极驱动电路通过每个移位寄存器单元的第二信号输出端，对与所述第二信号输出端相连接的栅线依次进行扫描；其中，所述第三时钟信号端和第四时钟信号端的信号宽度相等，相位相差180°；第一阶段和第二阶段各为一帧扫描时间的二分之一。
本发明实施例提供一种移位寄存器单元、栅极驱动电路及其驱动方法、阵列基板。其中移位寄存器单元可以包括第一输入模块、第一复位模块、上拉模块、下拉控制模块、下拉模块、第一输出模块以及第二输出模块。通过第一输入模块将第一电压端的信号输出至上拉控制节点，以对上拉控制节点进行充电。通过第一复位模块，将第二电压端的信号输出至上拉控制节点，以对该上拉控制节点进行复位。通过上拉模块，可以将第一时钟信号端的信号输出至第三信号输出端。下拉模块用于将上拉控制节点以及第三信号输出端下拉至第三电压端的电压。下拉控制模块用于将第二时钟信号端的信号输出至下拉控制节点，或者在上拉控制节点的控制下，将下拉控制节点下拉至第三电压端的电压，避免在第三信号输出端输出信号时，由于下拉控制节点的电位高，误将第三信号输出端的信号进行下拉。
此外，可以通过所述第三信号输出端的信号控制第一输出模块和第二输出模块的开启或关闭，从而在第一输出模块开启的状态下，将第三时钟信号端的信号输出至第一信号输出端，或者在第二输出模块开启的状态下，将第四时钟信号端的信号输出至第二信号输出端。这样一来，由上述多级移位寄存器单元构成的栅极驱动电路，通过第三时钟信号端和第四时钟信号端的控制，在一帧时间的前二分之一阶段内使得所有移位寄存器单元的第一信号输出端对与其相连的一部分栅线进行逐行扫描，在一帧时间的后二分之一阶段内使得所有移位寄存器单元的第二信号输出端对与其相连的另部分栅线进行逐行扫描，从而实现对所有栅线的扫描。由于第一信号输出端和第二信号输出端可以连接两条不同的栅线，因此能够减少GOA电路中移位寄存器单元的数量，有利于达到超窄边框或无边框的设计要求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种移位寄存器单元的结构示意图；
图2为本发明实施例提供的另一种移位寄存器单元的结构示意图；
图3为本发明实施例提供的由图1所示的移位寄存器单元以及由图2所示的移位寄存器单元级联而成的栅极驱动电路的结构示意图；
图4为一种用于驱动图1或图2所示的移位寄存器单元的信号时序图；
图5为图1所示的移位寄存器单元的具体结构示意图；
图6为图2所示的移位寄存器单元的具体结构示意图；
图7为本发明实施例提供的一种具有图3所示的栅极驱动电路的阵列基板的结构示意图。
图8为发明实施例提供的一种栅极驱动电路的驱动方法流程图。
附图标记：
10-第一输入模块；20-第一复位模块；30-上拉模块；40-下拉控制模块；50-下拉模块；60-第一输出模块；70-第二输出模块；80-第二输入模块；90-第二复位模块；100-显示区域；101-栅线；102-数据线；103-数据引线；200-数据线的延伸区域。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种移位寄存器单元，如图1所示，可以包括第一输入模块10、第一复位模块20、上拉模块30、下拉控制模块40、下拉模块50、第一输出模块60以及第二输出模块70。
具体的，第一输入模块10分别连接上拉控制节点PU、第一电压端VDD以及第一信号输入端INPUT1，用于在第一信号输入端INPUT1的控制下，将第一电压端VDD的信号输出至上拉控制节点PU，以对上拉控制节点进行充电。
第一复位模块20分别连接上拉控制节点PU、第二电压端VSS以及第一复位信号端RESET1，用于在第一复位信号端RESET1的控制下，将第二电压端VSS的信号输出至上拉控制节点PU，以对该上拉控制节点进行复位。
上拉模块30分别连接上拉控制节点PU、第一时钟信号端CLK1、第三信号输出端OUTPUT3，用于在上拉控制节点PU的控制下，将第一时钟信号端CLK1的信号输出至第三信号输出端OUTPUT3、第一输出模块60以及第二输出模块70。
下拉控制模块40分别连接第二时钟信号端CLK2、上拉控制节点PU、第三电压端VGL以及下拉控制节点PD，用于在第二时钟信号端CLK2的控制下，将第二时钟信号端CLK2的信号输出至下拉控制节点PD；或者，在上拉控制节点PU的控制下，将下拉控制节点PD下拉至第三电压端VGL的电压，避免在第三信号输出端输出信号时，由于下拉控制节点的电位高，误将第三信号输出端的信号进行下拉。
其中，第一时钟信号端CLK1的信号与第二时钟信号端CLK2的信号可以宽度相等，相位相差180°。
下拉模块50分别连接下拉控制节点PD、第三电压端VGL、上拉控制节点PU以及上拉模块30，用于在下拉控制节点PD的控制下，分别将上拉控制节点PU以及第三信号输出端OUTPUT3下拉至第三电压端VGL的电压。
第一输出模块60分别连接第三时钟信号端CLK3以及第一信号输出端OUTPUT1，用于在第三信号输出端OUTPUT3的控制下，将第三时钟信号端CLK3的信号输出至第一信号输出端OUTPUT1。
第二输出模块70分别连接第四时钟信号端CLK4以及第二信号输出端OUTPUT2，用于在第三信号输出端OUTPUT3的控制下，将第四时钟信号端CLK4的信号输出至第二信号输出端OUTPUT2。
其中，第三时钟信号端CLK3的信号与第四时钟信号端CLK4的信号宽度相等，相位相差180°。
基于此，将上述多级移位寄存器单元级联可以构成GOA电路。每一移位寄存器单元的第一信号输出端OUTPUT1和第二信号输出端OUTPUT2可以分别连接两条不同的栅线，从而使得一个移位寄存器单元就可以分别对两条不同的栅线进行扫描，从而节省了该GOA电路中移位寄存器单元的数量，有利于达到超窄边框或无边框的设计要求。
进一步地，移位寄存器单元如图2所示，还包括第二输入模块80，分别连接第一电压端VDD、第二信号输入端INPUT2以及上拉控制节点PU；用于在第二信号输入端INPUT2的控制下，将第一电压端VDD的信号输出至上拉控制节点PU。
此外，移位寄存器单元还包括第二复位模块90，分别连接第二电压端VSS、第二复位信号端RESET2以及上拉控制节点PU；用于在第二复位信号端RESET2的控制下，将第二电压端VSS的信号输出至上拉控制节点PU。
本发明实施例提供一种移位寄存器单元，包括第一输入模块、第一复位模块、上拉模块、下拉控制模块、下拉模块、第一输出模块以及第二输出模块。通过第一输入模块将第一电压端的信号输出至上拉控制节点，以对上拉控制节点进行充电。通过第一复位模块，将第二电压端的信号输出至上拉控制节点，以对该上拉控制节点进行复位。通过上拉模块，可以将第一时钟信号端的信号输出至第三信号输出端。下拉模块用于将上拉控制节点以及第三信号输出端下拉至第三电压端的电压。下拉控制模块用于将第二时钟信号端的信号输出至下拉控制节点，或者在上拉控制节点的控制下，将下拉控制节点下拉至第三电压端的电压，避免在第三信号输出端输出信号时，由于下拉控制节点的电位高，误将第三信号输出端的信号进行下拉。
此外，可以通过所述第三信号输出端的信号控制第一输出模块和第二输出模块的开启或关闭，从而在第一输出模块开启的状态下，将第三时钟信号端的信号输出至第一信号输出端，或者在第二输出模块开启的状态下，将第四时钟信号端的信号输出至第二信号输出端。这样一来，由上述多级移位寄存器单元构成的栅极驱动电路，通过第三时钟信号端和第四时钟信号端的控制，在一帧时间的前二分之一阶段内使得所有移位寄存器单元的第一信号输出端对与其相连的一部分栅线进行逐行扫描，在一帧时间的后二分之一阶段内使得所有移位寄存器单元的第二信号输出端对与其相连的另部分栅线进行逐行扫描，从而实现对所有栅线的扫描。由于第一信号输出端和第二信号输出端可以连接两条不同的栅线，因此能够减少GOA电路中移位寄存器单元的数量，有利于达到超窄边框或无边框的设计要求。
在此情况下，上述多级移位寄存器单元可以构成栅极驱动电路(以下简称GOA电路)。具体的，如图3所示，第一级移位寄存器单元(RS1)可以采用如图2所述的结构，还包括第二输入模块80和第二复位模块90，除了第一级移位寄存器单元(RS1)以外的其它移位寄存器单元(RS2、RS3……RSn)可以均采用如图1所述的结构。
并且，除第一级移位寄存器单元(RS1)外，下一级移位寄存器单元的第一信号输入端INPUT1与上一级移位寄存器单元的第三信号输出端OUTPUT3相连接。
除最后一级移位寄存器单元(RSn)外，上一级移位寄存器单元的第一复位信号端RESET1与下一级移位寄存器单元的第三信号输出端OUTPUT3相连接。
第一级移位寄存器单元(RS1)的第一信号输入端INPUT1连接起始信号端STV。其中，起始信号端STV输入起始信号后，GOA电路开始对显示面板中的栅线进行逐行扫描。此外，该第一级移位寄存器单元(RS1)的第二信号输入端INPUT2与最后一级移位寄存器单元(RSn)的第三信号输出端OUTPUT3相连接。
最后一级移位寄存器单元(RSn)的第一复位信号端RESET1与第一级移位寄存器单元(RS1)的第三信号输出端OUTPUT3相连接。
第一级移位寄存器单元(RS1)的第二复位信号端RESET2与循环终止信号端Sc相连接。
基于此，一方面、通过将最后一级移位寄存器单元(RSn)的第三信号输出端OUTPUT3与第一级移位寄存器单元(RS1)的第二信号输入端INPUT2相连接，可以使得GOA电路中的所有移位寄存器单元收尾相连，形成回路。在此基础上，由于每一级移位寄存器单元的第一输出模块60与第三时钟信号端CLK3相连接，第二输出模块70与第四时钟信号端CLK4相连接。因此，如图4所示，在一帧(1Frame)时间中的前1/2一帧(即P1阶段)，第三时钟信号端CLK3可以输入高电平，使得所有移位寄存器单元的第一信号输出端OUTPUT1对一部分栅线进行逐行扫描；在后1/2一帧(即P2阶段)，第四时钟信号端CLK4输入高电平，使得所有移位寄存器单元的第二信号输出端OUTPUT2对剩余的栅线进行逐行扫描。从而使得GOA电路中的所有移位寄存器单元在一帧中可以循环利用，便可以对所有栅线进行逐行扫描。而在上述循环利用的过程中，第三时钟信号端CLK3、第四时钟信号端CLK4的信号只反转了一次，所以功耗并不高。
另一方面，由于第一级移位寄存器单元(RS1)的第二复位信号端RESET2与循环终止信号端Sc相连接。因此再任意时刻需要终止上述循环时，可以通过循环终止信号端Sc输入终止信号，便能够终止GOA电路中移位寄存器单元的循环过程。
需要说明的是，本发明实施例的GOA电路中，对与第一信号输出端OUTPUT1相连的一部分栅线和与第二信号输出端OUTPUT2相连的另一部分栅线并不做限定，只要确保与第一信号输出端OUTPUT1相连的栅线和与第二信号输出端OUTPUT2相连的栅线不同即可。例如可以将奇数行的栅线与第一信号输出端OUTPUT1相连，将偶数行的栅线与第二信号输出端OUTPUT2相连。或者，还可以将显示面板分为上下两部分，将上部分所有栅线(G1、G2……Gn/2)与第一信号输出端OUTPUT1相连，将下部分所有栅线(Gn/2+1、Gn/2+2……Gn)与第二信号输出端OUTPUT2相连。
综上所述，该GOA电路，通过控制第三时钟信号端CLK3、第四时钟信号端CLK4的信号，就可以使得GOA电路中的每一个移位寄存器单元在一帧时间内工作两次，从而对所有栅线进行逐行扫描。这样一来，相对于GOA电路中，一个移位寄存器单元对应一行栅线的现有技术而言，本发明提供的方案能够使得GOA电路中移位寄存器单元的数量减半，从而可以降低成本，并减小布线空间，利于达到超窄边框或无边框的设计要求。
以下对如图1所示的移位寄存器单元中各个模块的具体结构进行详细的说明。
如图5所示，第一输入模块10可以包括：第一晶体管M1，其栅极连接第一信号输入端INPUT1、第一极连接上拉控制节点PU，第二极与第一电压端VDD相连接。
第一复位模块20可以包括：第二晶体管M2，其栅极连接第一复位信号端RESET1，第一极连接第二电压端VSS，第二极与上拉控制节点PU相连接。
上拉模块30可以包括：第三晶体管M3，其栅极连接上拉控制节点PU，第一极与第三信号输出端OUTPUT3相连接，第二极连接第一时钟信号端CLK1。
存储电容C，其一端与第三晶体管M3的栅极相连接，另一端与第三晶体管M3的第一极相连接。
下拉控制模块40包括：第五晶体管M5、第六晶体管M6、第八晶体管M8以及第九晶体管M9。
第五晶体管M5的栅极连接第八晶体管M8的第二极，第一极与下拉控制节点PD相连接，第二极连接第二时钟信号端CLK2。
第六晶体管M6的栅极连接上拉控制节点PU，第一极连接第三电压端VGL，第二极与下拉控制节点PD相连接。
第八晶体管M7的栅极连接上拉控制节点PU，第一极连接第三电压端VGL。
第九晶体管M9的栅极和第二极连接第二时钟信号端CLK2，第一极与第八晶体管M8的第二极相连接。
下拉模块包括：第十晶体管M10和第十一晶体管M11；
第十晶体管M10的栅极连接下拉控制节点PD，第一极连接第三电压端VGL，第二极与上拉控制节点PU相连接。
第十一晶体管M11的栅极连接下拉控制节点PD，第一极连接第三电压端VGL，第二极与上拉模块30相连接。当所述上拉模块30的结构如上所述时，第十一晶体管M11的第二极与第三晶体管M3的第一极相连接。
此外，下拉模块50还可以包括：第四晶体管M4，其栅极连接第二时钟信号端CLK2，第一极连接第三电压端VGL，第二极与上拉模块30相连接。当所述上拉模块30的结构如上所述时，第四晶体管M4的第二极与第三晶体管M3的第一极相连接。这样一来，第十一晶体管M11和第四晶体管M4的第二极均与第三信号输出端OUTPUT3相连接，第一极均与第三电压端VGL相连接。所以当第十一晶体管M11和第四晶体管M4中的任何一个出现损坏时，可以通过另一个正常工作的晶体管将第三信号输出端OUTPUT3下拉至第三电压端VGL的电压。
第一输出模块60可以包括:第十二晶体管M12，其栅极连接第三信号输出端OUTPUT3，第一极连接第一信号输出端OUTPUT1，第二极与第三时钟信号端CLK3相连接。
第二输出模块70可以包括：第十三晶体管M13，其栅极连接三信号输出端OUTPUT3，第一极连接第四时钟信号端CLK4，第二极与第二信号输出端OUTPUT2相连接。
在此基础上，当移位寄存器单元还包括第二输入模块80以及第二复位模块90时，如图6所示，第二输入模块80可以包括第十四晶体管，其栅极连接第二信号输入端INPUT2，第一极连接上拉控制节点PU，第二极与第一电压端VDD相连接。
第二复位模块90包括第十五晶体管M15，其栅极连接第二复位信号端RESET2，第一极连接第二电压端VSS，第二极与上拉控制节点PU相连接。
需要说明的是，第一，本发明对晶体管的类型不做限定，可以是N型晶体管也可以是P型晶体管。本发明实施例均是以N型晶体管为例进行的说明，其控制信号信号如图4所示。当所有晶体管为P型晶体管时，需要将如图4所示的各种控制信号进行翻转。
第二、本发明实施例对晶体管的第一极和第二极不做限定，第一极可以是源极，第二极可以是漏极，或者第一极可以是漏极，第二极可以是源极。
第三、本发明实施例是以第一电压端VDD输入高电平，第二电压端VSS以及第三电压端VGL输入低电平或接地为例进行的说明。
以下结合图4对如图5所示的移位寄存器单元的具体工作过程进行详细的说明。
第一阶段(P1阶段)中的T1时间段内，CLK1＝0，CLK2＝1，CLK3＝1，CLK4＝0，PU＝1，PD＝0，INPUT1＝1，OUTPUT3＝0，OUTPUT1＝0，OUTPUT2＝0，RESET1＝0。其中以下实施例中，均是以“1”表示高电平，“0”表示低电平为例进行的说明。
当第一信号输入端INPUT1输入高电平时，第一晶体管M1导通，将第一电压端VDD的高电平传输至上拉控制节点PU，并对存储电容C进行充电。该上拉控制节点PU将第三晶体管M3导通，使得第一时钟信号端CLK1的低电平输出至第三信号输出端OUTPUT3，在此情况下，第十二晶体管M12和第十三晶体管M13处于截止状态。
此外，上拉控制节点PU的高电平将第六晶体管M6和第八晶体管M8导通，通过第六晶体管M6将下拉控制节点PD的电位拉至第三电压端VGL的低电平。在此情况下，第十晶体管M10和第十一晶体管M11处于截止状态。由于第八晶体管M8导通，因此第五晶体管M5的栅极被下拉至第三电压端VGL的电压，从而使得第五晶体管M5截止。
由于第二时钟信号端CLK2输出高电平，从而将第九晶体管M9、第四晶体管M4导通。此外，第一信号复位端RESET1输入低电平，因此第二晶体管M2处于截止状态。
综上所述，由于在本阶段第三信号输出端OUTPUT3输出电平，因此本阶段，移位寄存器单元不会向栅线输出栅极扫描信号。
第一阶段(P1阶段)中的T2时间段内，CLK1＝1，CLK2＝0，CLK3＝1，CLK4＝0，PU＝1，PD＝0，INPUT1＝0，OUTPUT3＝1，OUTPUT1＝1，OUTPUT2＝0，RESET1＝0。
由于第一信号输入端INPUT1以及第一信号复位端RESET1均输入低电平，因此第一晶体管M1和第二晶体管M2均处于截止状态。在上拉控制节点PU高电平的控制下，第三晶体管M3保持开启状态，由于此时第一时钟信号端CLK1输入高电平，因此在存储电容的自举作用下，上拉控制节点PU的电位会进一步升高，此外，通过第三晶体管M3，可以将第一时钟信号端CLK1输入的高电平传输至第三信号输出端OUTPUT3。
在此情况，第十二晶体管M12和第十三晶体管M13均导通，由于第三时钟信号端CLK3输入高电平，第四时钟信号端CLK4输入低电平，因此与第一信号输出端OUTPUT1相连接的栅线可以接受到栅极扫描信号，而与第二信号输出端OUTPUT2相连接的栅线不能够接收到栅极扫描信号。从而实现在第一阶段(P1阶段)，通过第三时钟信号端CLK3的控制，GOA电路中的移位寄存器单元可以对显示面板内的一部分栅线进行逐行扫描。
此外，与T1阶段相同，在上拉控制节点PU的控制下，第八晶体管M8和第六晶体管M6导通，第五晶体管M5截止，下拉控制节点PD的电位被下拉至第三电压端VGL，此时，第十晶体管M10和第十一晶体管M11处于截止状态。
由于第二时钟信号端CLK2输入低电平，第九晶体管M9和第四晶体管M4截止。
综上所述，本阶段中第一信号输出端OUTPUT1输出高电平，从而可以对与其相连的栅线进行扫描，所以T2时间段为移位寄存器单元在第一阶段(P1阶段)的栅极扫描信号输出时间。
第一阶段(P1阶段)中的T3时间段内，CLK1＝0，CLK2＝1，CLK3＝1，CLK4＝0，PU＝0，PD＝1，INPUT1＝0，OUTPUT3＝0，OUTPUT1＝0，OUTPUT2＝0，RESET1＝1。
由于第一复位信号端RESET1输入高电平，将第二晶体管M2导通，从而可以使得第二电压端VSS的低电平输出至上拉控制节点PU。在此情况下，第三晶体管M3截止，第三信号输出端OUTPUT3无扫描信号输出，第十二晶体管M12和第十三晶体管M13处于截止状态，第一信号输出端OUTPUT1和第二信号输出端OUTPUT2均无扫描信号输出。此外，在上拉控制节点PU低电平的控制下，第六晶体管M6和第八晶体管M8处于截止状态。
由于第二时钟信号端CLK2输出高电平，第九晶体管M9、第四晶体管M4导通，并使得第五晶体管M5导通，将第二时钟信号端CLK2的高电平输出至下拉控制节点PD。在此情况下，第十晶体管M10、第十一晶体管M11导通，通过第十晶体管M10将上拉控制节点PU的电位下拉至第三电压端VGL的电压，通过第十一晶体管M11和第四晶体管M4将第三信号输出端OUTPUT3下拉至第三电压端VGL的电压，从而可以避免第三信号输出端OUTPUT3本阶段误输出高电平。
此外，由于第一信号输入端INPUT1输入低电平，因此第一晶体管M1截止。
综上所述，由于在本阶段第三信号输出端OUTPUT3输出电平，因此本阶段，移位寄存器单元不会向栅线输出栅极扫描信号。
对于第二阶段(P2阶段)，移位寄存器单元再次工作，其工作原理与第一阶段(P1阶段)相同，在T1’和T3’时间段内，第三信号输出端OUTPUT3均无高电平输出，因此第一信号输出端OUTPUT1与第二信号输出端OUTPUT2均不会向与其相连的栅线输出扫描信号。
不同之处在于，由于第三时钟信号端CLK3在第二阶段(P2阶段)一直为低电平，而第四时钟信号端CLK4在第二阶段(P2阶段)一直为高电平。因此在T2’时间段内，第二信号输出端OUTPUT2输出高电平。以使得GOA电路中的移位寄存器单元可以对显示面板内的另部分栅线进行逐行扫描，所以T2’时间段为移位寄存器单元在第二阶段(P2阶段)的栅极扫描信号输出时间。
这样一来，在一帧(1Frame)时间内，通过对GOA电路中的移位寄存器单元进行循环利用，从而可以实现对所有栅线的逐行扫描。例如，扫描频率为60HZ，则一帧的时间可以为16.7ms，那么上述第一阶段(P1阶段)为0～8.35ms，第三时钟信号端CLK3输出高电平，第四时钟信号端CLK4输出低电平，使得第一信号输出端OUTPUT1在T2时间段内输出高电平，以对一部分栅线进行逐行扫描；上述第二阶段(P2阶段)为8.35～16.7ms，第四时钟信号端CLK4输出高电平，第三时钟信号端CLK3输出低电平，使得第二信号输出端OUTPUT2在T2’时间段内输出高电平，以对另部分栅线进行逐行扫描。
基于此，当第一级移位寄存器单元如图6所示，还包括第十五晶体管M15时，还可以通过第二复位信号端RESET2输入高电平，将上述第十五晶体管M15导通，从而将第二电压端VSS的低电平传输至上拉控制节点PU，从而可以终止上述循环。
本发明实施例提供一种阵列基板，如图7所示，可以包括显示区域100，显示区域100设置有多条横纵交叉的栅线101和数据线102。该阵列基板还可以包括如上所述的GOA电路，所述GOA电路位于数据线102的延伸区域200中，所述延伸区域200与显示区域100相邻。
其中，GOA电路中，所有移位寄存器单元的第一信号输出端OUTPUT1和第二信号输出端OUTPUT2通过数据引线103与栅线11一一对应连接。并且，为了节省布线空间数据引线103可以与数据线相11平行。
需要说明的是，为了简化制作工序，一般可以将数据引线103与数据线102同层同材料形成，这样一来，在形成数据线102的同时就可以形成数据引线103。然而，数据引线103需要与栅线相连接，由于栅线11与数据线12之间设置有栅极绝缘层，因此，可以在栅极绝缘层上设置过孔，使得与数据线102同层的数据引线103能够通过过孔与栅线101相连接。
由于该阵列基板包括上述GOA电路，因此具有上述GOA电路相同的结构和有益效果，此处不再赘述。此外，由于将GOA电路设置于数据线102的延伸区域200，因此相对于将GOA电路设置于显示面板左、右两侧非显示区域的现有技术而言，可以节省上述左、右两侧非显示区域的面积，从而有利于实现超窄边框或无边框显示器的设计。
本发明实施例提供一种用于驱动上述栅极驱动电路的方法，如图8所示，可以包括：
S101、在如图4所示的第一阶段(P1阶段)，具体的，为第一阶段(P1阶段)的T2时间段内，第三时钟信号端CLK3输入信号，使得GOA电路通过每个移位寄存器单元的第一信号输出端OUTPUT1，对与该第一信号输出端OUTPUT1相连接的栅线101依次进行扫描。
S102、在第二阶段(P2阶段)，具体的，为第二阶段(P2阶段)的T2’时间段内，第四时钟信号端CLK4输入信号，使得GOA电路通过每个移位寄存器单元的第二信号输出端OUTPUT2，对与第二信号输出端OUTPUT2相连接的栅线101依次进行扫描。
其中，所述第三时钟信号端CLK3和第四时钟信号端CLK4的信号宽度相等，相位相差180°；第一阶段(P1阶段)和第二阶段(P2阶段)各为一帧扫描时间的二分之一。
需要说明的是，本发明实施例对上述步骤S101与步骤S102的顺序并不做限定。本发明实施例中均是以线进行步骤S101，后进行步骤S102为例进行的说明。
这样一来，在一帧(1Frame)时间内，通过对GOA电路中的移位寄存器单元进行循环利用，从而可以实现对所有栅线的逐行扫描。例如，扫描频率为60HZ，则一帧的时间可以为16.7ms，那么上述第一阶段(P1阶段)为0～8.35ms，第三时钟信号端CLK3输出高电平，第四时钟信号端CLK4输出低电平，使得第一信号输出端OUTPUT1在T2时间段内输出高电平，以对一部分栅线进行逐行扫描；上述第二阶段(P2阶段)为8.35～16.7ms，第四时钟信号端CLK4输出高电平，第三时钟信号端CLK3输出低电平，使得第二信号输出端OUTPUT2在T2’时间段内输出高电平，以对另部分栅线进行逐行扫描。
本发明实施例提供一种栅极驱动电路的驱动方法，通过控制第三时钟信号端，在一帧时间的前二分之一阶段内使得所有移位寄存器单元的第一信号输出端对与其相连的一部分栅线进行逐行扫描，在一帧时间的后二分之一阶段内使得所有移位寄存器单元的第二信号输出端对与其相连的另部分栅线进行逐行扫描，从而实现对所有栅线的扫描。由于第一信号输出端和第二信号输出端可以连接两条不同的栅线，因此能够减少GOA电路中移位寄存器单元的数量，有利于达到超窄边框或无边框的设计要求。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种移位寄存器单元，其特征在于，包括第一输入模块、第一复位模块、上拉模块、下拉控制模块、下拉模块、第一输出模块以及第二输出模块；
所述第一输入模块分别连接上拉控制节点、第一电压端以及第一信号输入端，用于在第一信号输入端的控制下，将所述第一电压端的信号输出至所述上拉控制节点；
所述第一复位模块分别连接所述上拉控制节点、第二电压端以及第一复位信号端，用于在所述第一复位信号端的控制下，将所述第二电压端的信号输出至所述上拉控制节点；
所述上拉模块分别连接所述上拉控制节点、第一时钟信号端、第三信号输出端，用于在所述上拉控制节点的控制下，将所述第一时钟信号端的信号输出至所述第三信号输出端、所述第一输出模块以及所述第二输出模块；
所述下拉控制模块分别连接第二时钟信号端、所述上拉控制节点、第三电压端以及下拉控制节点，用于在所述第二时钟信号端的控制下，将所述第二时钟信号端的信号输出至所述下拉控制节点；或者，在所述上拉控制节点的控制下，将所述下拉控制节点下拉至所述第三电压端的电压；
所述下拉模块分别连接所述下拉控制节点、所述第三电压端、所述上拉控制节点以及所述上拉模块，用于在所述下拉控制节点的控制下，分别将所述上拉控制节点以及所述第三信号输出端下拉至所述第三电压端的电压；
所述第一输出模块分别连接第三时钟信号端以及第一信号输出端，用于在所述第三信号输出端的控制下，将所述第三时钟信号端的信号输出至所述第一信号输出端；
所述第二输出模块分别连接第四时钟信号端以及第二信号输出端，用于在所述第三信号输出端的控制下，将所述第四时钟信号端的信号输出至所述第二信号输出端。
2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括第二输入模块，分别连接所述第一电压端、第二信号输入端以及所述上拉控制节点；用于在所述第二信号输入端的控制下，将所述第一电压端的信号输出至所述上拉控制节点。
3.根据权利要求2所述的移位寄存器单元，其特征在于，还包括第二复位模块，分别连接所述第二电压端、第二复位信号端以及所述上拉控制节点；用于在所述第二复位信号端的控制下，将所述第二电压端的信号输出至所述上拉控制节点。
4.根据权利要求1-3任一项所述的移位寄存器单元，其特征在于，所述第一输出模块包括：
第十二晶体管，其栅极连接所述第三信号输出端，第一极连接所述第一信号输出端，第二极与所述第三时钟信号端相连接。
5.根据权利要求1-3任一项所述的移位寄存器单元，其特征在于，所述第二输出模块包括：
第十三晶体管，其栅极连接所述第三信号输出端，第一极连接所述第四时钟信号端，第二极与所述第二信号输出端相连接。
6.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二输入模块包括：
第十四晶体管，其栅极连接所述第二信号输入端，第一极连接所述上拉控制节点，第二极与所述第一电压端相连接。
7.根据权利要求3所述的移位寄存器单元，其特征在于，所述第二复位模块包括：
第十五晶体管，其栅极连接所述第二复位信号端，第一极连接所述第二电压端，第二极与所述上拉控制节点相连接。
8.根据权利要求1-3任一项所述的移位寄存器单元，其特征在于，所述第一输入模块包括：
第一晶体管，其栅极连接所述第一信号输入端、第一极连接所述上拉控制节点，第二极与所述第一电压端相连接。
9.根据权利要求1-3任一项所述的移位寄存器单元，其特征在于，所述第一复位模块包括：
第二晶体管，其栅极连接所述第一复位信号端，第一极连接所述第二电压端，第二极与所述上拉控制节点相连接。
10.根据权利要求1-3任一项所述的移位寄存器单元，其特征在于，所述上拉模块包括：
第三晶体管，其栅极连接所述上拉控制节点，第一极与所述第三信号输出端相连接，第二极连接所述第一时钟信号端；
存储电容，其一端与所述第三晶体管的栅极相连接，另一端与所述第三晶体管的第一极相连接。
11.根据权利要求1-3任一项所述的移位寄存器单元，其特征在于，所述下拉控制模块包括：第五晶体管、第六晶体管、第八晶体管以及第九晶体管；
所述第五晶体管的栅极连接所述第八晶体管的第二极，第一极与所述下拉控制节点相连接，第二极连接所述第二时钟信号端；
所述第六晶体管的栅极连接所述上拉控制节点，第一极连接所述第三电压端，第二极与所述下拉控制节点相连接；
所述第八晶体管的栅极连接所述上拉控制节点，第一极连接所述第三电压端；
所述第九晶体管的栅极和第二极连接所述第二时钟信号端，第一极与所述第八晶体管的第二极相连接。
12.根据权利要求1-3任一项所述的移位寄存器单元，其特征在于，所述下拉模块包括：第十晶体管和第十一晶体管；
所述第十晶体管的栅极连接所述下拉控制节点，第一极连接所述第三电压端，第二极与所述上拉控制节点相连接；
所述第十一晶体管的栅极连接所述下拉控制节点，第一极连接所述第三电压端，第二极与所述上拉模块相连接。
13.根据权利要求12所述的移位寄存器单元，其特征在于，所述下拉模块还包括：
第四晶体管，其栅极连接所述第二时钟信号端，第一极连接所述第三电压端，第二极与所述上拉模块相连接。
14.一种栅极驱动电路，其特征在于，包括至少两级如权利要求1-13任一项所述的移位寄存器单元；其中第一级移位寄存器单元还包括第二输入模块和第二复位模块；
除第一级移位寄存器单元外，下一级移位寄存器单元的第一信号输入端与上一级移位寄存器单元的第三信号输出端相连接；
除最后一级移位寄存器单元外，上一级移位寄存器单元的第一复位信号端与下一级移位寄存器单元的第三信号输出端相连接；
第一级移位寄存器单元的第一信号输入端连接起始信号端，第二信号输入端与最后一级移位寄存器单元的第三信号输出端相连接；
最后一级移位寄存器单元的第一复位信号端与第一级移位寄存器单元的第三信号输出端相连接；
第一级移位寄存器单元的第二复位信号端与循环终止信号端相连接。
15.一种阵列基板，包括显示区域，所述显示区域设置有多条横纵交叉的栅线和数据线，其特征在于，还包括如权利要求14所述的栅极驱动电路，所述栅极驱动电路位于所述数据线延伸区域中，所述延伸区域与所述显示区域相邻；
所述栅极驱动电路中，所有移位寄存器单元的第一信号输出端和第二信号输出端通过数据引线与所述栅线一一对应连接；
所述数据引线与所述数据线相平行。
16.一种用于驱动如权利要求14所述的栅极驱动电路的方法，其特征在于，包括：
在第一阶段，第三时钟信号端输入信号，使得所述栅极驱动电路通过每个移位寄存器单元的第一信号输出端，对与所述第一信号输出端相连接的栅线依次进行扫描；
在第二阶段，第四时钟信号端输入信号，使得所述栅极驱动电路通过每个移位寄存器单元的第二信号输出端，对与所述第二信号输出端相连接的栅线依次进行扫描；
其中，所述第三时钟信号端和第四时钟信号端的信号宽度相等，相位相差180°；
第一阶段和第二阶段各为一帧扫描时间的二分之一。
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