CN103413531B - 一种移位寄存器单元、栅极驱动电路及显示器件 - Google Patents

Abstract

本发明提供一种移位寄存器单元、栅极驱动电路及显示器件，涉及显示技术领域。可以减小薄膜晶体管的耦合电容，降低输出信号的噪声。移位寄存器单元包括输入模块、控制模块、复位模块、上拉模块、下拉模块和降噪模块。本发明实施例用于实现扫描驱动。

Description

一种移位寄存器单元、栅极驱动电路及显示器件

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示器件。

背景技术

液晶显示器（LiquidCrystalDisplay，简称LCD）具有低辐射、体积小及低耗能等优点，被广泛地应用在笔记本电脑、平面电视或移动电话等电子产品中。

液晶显示器是由位于水平和垂直两个方向的像素矩阵交错构成，当液晶显示器进行显示时，数据驱动电路可以将输入的显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到液晶面板的数据线，栅级驱动电路则可以将输入的时钟信号经过移位寄存器转换成控制像素开启/关断的电压，并逐行施加到液晶面板的栅级线上。

为了进一步降低液晶显示器产品的生产成本，现有的栅极驱动电路常采用GOA（GateDriveronArray，阵列基板行驱动）设计将TFT（ThinFilmTransistor，薄膜场效应晶体管）栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分，其不仅可以从材料成本和制作工艺两方面降低产品成本，而且显示面板可以做到两边对称和窄边框的美观设计。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。

现有技术中典型的利用GOA技术的移位寄存器的结构如图1所示，图2为该移位寄存器的输入输出时序图。结合图1和图2可知，该移位寄存器的工作过程为：T1阶段，信号输入端Input输入高电平，薄膜晶体管M1导通为电容C1充电，薄膜晶体管M3关闭使Output输出低电平；T2阶段，时钟信号端CLK输入高电平，电容C1的自举(Bootstrapping)作用将薄膜晶体管M3的栅极电平进一步拉高，薄膜晶体管M3导通，Output输出高电平；T3阶段，复位信号端Reset输入高电平，此时薄膜晶体管M2和M4导通，将薄膜晶体管M3的栅极电平和Output的电平拉低至Vss低电平；T4阶段，薄膜晶体管M3的栅极电平和Output的电平被拉低至Vss低电平；T5阶段，Input、CLK、Reset均输入低电平，此时薄膜晶体管M1至M4保持关闭，Output输出低电平。此后直到下一次Input为高电平时，该移位寄存器重复T4和T5阶段，这一时期可以称为移位寄存器的非工作时间。可以看出移位寄存器在工作过程中，M3自身的耦合电容中的电量没有得到充分的释放，这样一来会对信号输出端Output造成噪声干扰，从而降低GOA电路的稳定性，并且每个移位寄存器中都包含有多个TFT，会增大GOA电路的尺寸和产品的生产成本。

发明内容

本发明的实施例提供一种移位寄存器单元、栅极驱动电路及显示器件。可以减小薄膜晶体管的耦合电容，降低输出信号的噪声。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面提供一种移位寄存器单元，包括：输入模块、控制模块、复位模块、上拉模块、下拉模块和降噪模块；

所述输入模块，分别连接第一信号输入端和上拉控制节点，用于根据所述第一信号输入端输入的信号控制所述上拉控制节点的电位；

所述控制模块，分别连接第一时钟信号端、第二时钟信号端、第一电压端、所述上拉控制节点和下拉控制节点，用于根据所述第一时钟信号端输入的信号、所述第二时钟信号端输入的信号或所述上拉控制节点的电位控制所述下拉控制节点的电位；

所述复位模块，分别连接第二信号输入端、所述第一电压端、所述上拉控制节点和所述下拉控制节点，用于根据所述第二信号输入端输入的信号复位所述上拉控制节点的电位；

所述上拉模块，分别连接所述第一时钟信号端、所述上拉控制节点和本级信号输出端，用于在所述上拉控制节点电位的控制下使得所述本级信号输出端输出所述第一时钟信号端的信号；

所述下拉模块，分别连接所述第一电压端、所述下拉控制节点和所述本级信号输出端，用于在所述下拉控制节点电位的控制下将所述本级信号输出端输出的信号下拉为低电平；

所述降噪模块，分别连接所述第一时钟信号端、所述上拉控制节点和本级信号输出端，用于通过所述本级信号输出端输出所述第一时钟信号端的信号。

所述输入模块包括：

第一晶体管，其第一极和栅极连接所述第一信号输入端，第二极与所述上拉控制节点相连接。

所述复位模块包括：

第二晶体管，其第一极连接所述上拉控制节点，栅极连接所述第二信号输入端，第二极与所述第一电压端相连接；

第五晶体管，其第一极连接所述本级信号输出端，栅极连接所述第二信号输入端，第二极与所述第一电压端相连接。

所述下拉模块包括：

第三晶体管，其第一极连接所述上拉控制节点，栅极连接所述下拉控制节点，第二极与所述第一电压端相连接。

第四晶体管，其第一极连接所述本级信号输出端，栅极连接所述下拉控制节点，第二极与所述第一电压端相连接。

所述输入模块包括：

第一晶体管，其第一极连接第二电压端，栅极连接所述第一信号输入端，第二极与所述上拉控制节点相连接。

所述复位模块包括：

第二晶体管，其第一极连接所述上拉控制节点，栅极连接所述第二信号输入端，第二极与第三电压端相连接；

所述下拉模块还包括：

第三晶体管，其第一极连接所述上拉控制节点，栅极连接所述下拉控制节点，第二极与所述第一电压端相连接。

第四晶体管，其第一极连接所述本级信号输出端，栅极连接所述下拉控制节点，第二极连接所述第一电压端；

第五晶体管，其第一极连接所述本级信号输出端，栅极连接所述第二时钟信号端，第二极与所述第一电压端相连接。

所述控制模块包括：

第六晶体管，栅极连接所述第一时钟信号端，其第一极连接所述第二时钟信号端，第二极与所述下拉控制节点相连接；

第七晶体管，其第一极和栅极连接所述第二时钟信号端，第二极与所述下拉控制节点相连接；

第八晶体管，其第一极连接所述下拉控制节点，栅极连接所述上拉控制节点，第二极与所述第一电压端相连接。

所述上拉模块包括：

第九晶体管，其第一极连接所述第一时钟信号端，栅极连接所述上拉控制节点，第二极与所述本级信号输出端相连接；

电容，其并联于所述第九晶体管的栅极和第二极之间。

所述降噪模块包括：

至少一个第十晶体管，其第一极连接所述第一时钟信号端，栅极连接所述上拉控制节点，第二极与所述本级信号输出端相连接。

本发明实施例的另一方面提供一种栅极驱动电路，包括多级如上所述的移位寄存器单元。

除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端连接与其相邻的上一级移位寄存器单元的本级信号输出端；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级信号输出端与其相邻的下一级移位寄存器单元的信号输入端相连接。

本发明实施例的又一方面提供一种显示器件，包括如上所述的栅极电路。

本发明提供了一种移位寄存器单元、栅极驱动电路及显示器件。该移位寄存器单元包括输入模块、控制模块、复位模块、上拉模块、下拉模块和降噪模块，通过与该上拉模块串联的降噪模块，可以减小上拉模块中薄膜晶体管的尺寸，这样一来，会减小上拉模块中薄膜晶体管的耦合电容，从而降低输出信号的噪声。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术提供的一种移位寄存器单元的结构示意图；

图2为现有技术提供的一种移位寄存器单元工作时的信号时序波形图；

图3为本发明实施例提供的一种移位寄存器单元的电路连接结构示意图；

图4为本发明实施例提供的一种移位寄存器单元的结构示意图；

图5为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图6为本发明实施例提供的一种移位寄存器单元工作时的信号时序波形图；

图7、图8、图9、图10、图11为本发明实施例提供的移位寄存器单元的工作状态示意图；

图12本发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为N型晶体管或P型晶体管，在本发明实施例中，当采用N型晶体管时，其第一极可以是源极，第二极可以是漏极，当采用P型晶体管时，其第一极可以是漏极，第二极可以是源极。本发明实施例中所采用的晶体管可以均为N型晶体管，也可以均为P型晶体管。在以下实施例中，均是以晶体管均为N型晶体管为例进行的说明，可以想到，当均采用P型晶体管时需要相应调整驱动信号的时序。

本发明的实施例提供一种移位寄存器单元，如图3所示，可以包括：输入模块10、控制模块20、复位模块30、上拉模块40、下拉模块50和降噪模块60。

其中，输入模块10，可以分别连接第一信号输入端Input和上拉控制节点PU，用于根据第一信号输入端Input输入的信号控制上拉控制节点PU的电位。例如，当第一信号输入端Input输入的信号为高电平时，上拉控制节点PU的电位被拉升为高电位。

控制模块20，可以分别连接第一时钟信号端CLK、第二时钟信号端CLKB、第一电压端V1、上拉控制节点PU和下拉控制节点PD，用于根据该第一时钟信号端CLK输入的信号、第二时钟信号端CLKB输入的信号或上拉控制节点PU的电位控制该下拉控制节点PD的电位。需要说明的是，第一时钟信号端CLK和第二时钟信号端CLKB输入的信号周期相同相位相反。

在本发明实施例中，上拉控制节点PU是指用于控制上拉模块开启或关闭的电路节点，下拉控制节点PD是指用于控制下拉模块开启或关闭的电路节点。

复位模块30，可以分别连接第二信号输入端Reset、第一电压端V1、上拉控制节点PU和下拉控制节点PD，用于根据第二信号输入端Reset输入的信号复位上拉控制节点PU的电位。

上拉模块40，可以分别连接第一时钟信号端CLK、上拉控制节点PU和本级信号输出端Output，用于在上拉控制节点PU电位的控制下使得本级信号输出端Output输出第一时钟信号端CLK的信号从而使得该移位寄存器单元输出驱动信号。

下拉模块50，可以分别连接所述第一电压端V1、下拉控制节点PD和本级信号输出端Output，用于在下拉控制节点PD电位的控制下将本级信号输出端Output输出的信号下拉为低电平。

降噪模块60，可以分别连接第一时钟信号端CLK、上拉控制节点PU和本级信号输出端Output，用于通过本级信号输出端Output输出第一时钟信号端CLK的信号，从而降低上拉模块40输出信号的噪声。

本发明提供了一种移位寄存器单元，该移位寄存器单元包括输入模块、控制模块、复位模块、上拉模块、下拉模块和降噪模块，通过与该上拉模块串联的降噪模块，可以减小上拉模块中薄膜晶体管的尺寸，这样一来，会减小上拉模块中薄膜晶体管的耦合电容，从而降低输出信号的噪声。

其中，第一电压端V1可以为接地端，或第一电压端V1输入低电平VSS或VGL。在本发明实施例中，如图4所示，均是以第一电压端V1输入低电平VSS为例进行的说明。

进一步地，如图4所示，输入模块10可以包括：第一晶体管M1，其第一极和栅极连接第一信号输入端Input，第二极与上拉控制节点PU相连接。这样一来，通过第一晶体管M1，可以根据第一信号输入端Input输入的信号控制该上拉控制节点PU的电位。

进一步地，复位模块30可以包括：第二晶体管M2，其第一极连接上拉控制节点PU，栅极连接第二信号输入端Reset，第二极与第一电压端V1相连接。

第五晶体管M5，其第一极连接本级信号输出端Output，栅极连接第二信号输入端Reset，第二极与第一电压端V1相连接。这样一来，通过第二晶体管M2和第五晶体管M5，可以根据第二信号输入端Reset输入的复位信号使得上拉控制节点PU和本级信号输出端Output的电位得到复位。

进一步地，下拉模块50可以包括：第三晶体管M3，其第一极连接上拉控制节点PU，栅极连接下拉控制节点PD，第二极与第一电压端V1相连接。

第四晶体管M4，其第一极连接本级信号输出端Output，栅极连接下拉控制节点PD，第二极与第一电压端V1相连接。这样一来，当上拉控制节点PU为高电平时，下拉控制节点PD为低电平，第三晶体管M3和第四晶体管M4处于截止状态，保证PU节点和Output点的输出；当上拉控制节点PU为低电平，下拉控制节点PD为高电平，且第二时钟信号端CLKB输入高电平时，通过第三晶体管M3、第四晶体管M4，将信号输出端Output输出的信号下拉为低电平，从而能够更好地避免本级信号输出端Output在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。

或者，如图5所示，输入模块10可以包括：

第一晶体管M1，其第一极连接第二电压端V2，栅极连接第一信号输入端Input，第二极与上拉控制节点PU相连接。这样一来，通过第一晶体管M1，可以根据第一信号输入端Input输入的信号控制该上拉控制节点PU的电位。

进一步地，复位模块30可以包括：第二晶体管M2，其第一极连接上拉控制节点PU，栅极连接第二信号输入端Reset，第二极与第一电压端V1相连接。这样一来，通过第二晶体管M2可以根据第二信号输入端Reset输入的复位信号使得上拉控制节点PU的电位得到复位。

需要说明的是，在如图5所示的移位寄存器单元的结构中，是以第一电压端V1输入低电平VGL，第二电压端V2输入高电平VDD和第三电压端V3输入低电平VSS为例进行的说明。

进一步地，下拉模块50可以包括：第三晶体管M3，其第一极连接上拉控制节点PU，栅极连接下拉控制节点PD，第二极与第一电压端V1相连接。

第四晶体管M4，其第一极连接本级信号输出端Output，栅极连接下拉控制节点PD，第二极连接第一电压端V1。

第五晶体管M5，其第一极连接本级信号输出端Output，栅极连接第二时钟信号端CLKB，第二极与第一电压端V1相连接。这样一来，当上拉控制节点PU为低电平，下拉控制节点PD为高电平，且第二时钟信号端CLKB输入高电平时，通过第三晶体管M3、第四晶体管M4、第五晶体管M5，可以将信号输出端Output输出的信号下拉为低电平，从而能够更好地避免本级信号输出端Output在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。

需要说明的是，如图4所示，各级移位寄存器单元的本级信号输出端自上而下输出信号并控制各行栅线在高电平作用下依次打开，实现对各行栅线进行逐行扫描。

如图5所示，各级移位寄存器单元的本级信号输出端不仅可以自上而下输出信号对各行栅线进行逐行扫描，而且可以自下而上对各行栅线进行逐行扫描。具体的当输入信号和电压端如图5所示时，各级移位寄存器单元可以自上而下对各行栅线进行逐行扫描，当将图5中的第一信号输入端Input与第二信号输入端Reset互换、第二电压端V2与第三电压端V3互换时，各级移位寄存器单元就可以自下而上输出信号并对各行栅线进行逐行扫描，这样一来可以实现双向扫描。从而可以通过改变移位寄存器单元的输入信号和连接电压的电位就可以对各行栅线进行不同方向的扫描，本领域技术人员可以根据具体情况对其进行调整。

进一步地，如图4或图5所示，控制模块20可以包括：

第六晶体管M6，栅极连接第一时钟信号端CLK，其第一极连接第二时钟信号端CLKB，第二极与下拉控制节点PD相连接。

第七晶体管M7，其第一极和栅极连接第二时钟信号端CLKB，第二极与下拉控制节点PD相连接。

第八晶体管M8，其第一极连接下拉控制节点PD，栅极连接上拉控制节点PU，第二极与第一电压端V1相连接。这样一来，通过第六晶体管M6、第七晶体管M7和第八晶体管M8，可以根据该第一时钟信号端CLK输入的信号、第二时钟信号端CLKB输入的信号或上拉控制节点PU的电位控制该下拉控制节点PD的电位。

进一步地，如图4或图5所示，上拉模块40可以包括：

第九晶体管M9，其第一极连接第一时钟信号端CLK，栅极连接上拉控制节点PU，第二极与本级信号输出端Output相连接。

电容C1，其并联于第九晶体管M9的栅极和第二极之间。这样一来，通过第九晶体管M9和电容C1，可以在上拉控制节点电位的控制下将所述本级信号输出端输出的信号上拉为高电平；

在本发明实施例中，上拉模块40的作用是在对电容C1进行预充之后，且第一时钟信号CLK为高电平的半个时钟周期内，使得本级信号输出端Output输出栅极驱动的高电平信号。

进一步地，如图4或图5所示，降噪模块60可以包括：至少一个第十晶体管M10，其第一极连接第一时钟信号端CLK，栅极连接上拉控制节点PU，第二极与本级信号输出端Output相连接。

需要说明的是，降噪模块60还可以是多个与第十晶体管M10连接方式相同的晶体管，这里仅仅是以如图4或图5中的降噪模块只包括一个第十晶体管M10为例进行的说明，其它结构的降噪模块在此不再一一举例，但都应属于本发明的保护范围之内。

本发明实施例中，降噪模块60用于通过本级信号输出端Output输出第一时钟信号端CLK的信号，从而降低上拉模块40输出信号的噪声。具体是将第十晶体管M10与上拉模块40中的第九晶体管M9以如图4或图5所示的连接方式进行连接，这样一来，第十晶体管M10的尺寸不需要很大，而第十晶体管M10和第九晶体管M9连接后的耦合电容相比第九晶体管M9的耦合电容要小，进而减小了第九晶体管M9耦合电容的影响，从而降低了上拉模块40输出信号的噪声；一般来说，采用移位寄存器实现GOA主要是为了使得显示器件的窄边框，因此，每一移位寄存器单元中晶体管的数量多少非常关键，所采用的晶体管数量越少，越容易实现窄边框，本实施例通过增加晶体管的方案，经试验验证可以减少输出模块中晶体管的尺寸，进而实现降噪功能。

以下以图5所示的结构为例并结合该移位寄存器的输入输出时序图如图6所示，对移位寄存器单元的工作过程进行详细的描述。

T1阶段：CLK=0；CLKB=1；Pu=1；Input=1；Output=0；Reset=0。

如图7所示，由于第一信号输入端Input＝1，因此第一晶体管M1导通并控制移位寄存器开始工作，第一信号输入端Input通过第一晶体管M1将上拉控制节点PU的电位拉高并为存储电容C1充电。由于第二时钟信号端CLKB＝1，因此第五晶体管M5导通，将本级信号输出端Output拉低至低电平VGL，同时，第七晶体管M7也导通，将下拉控制节点PD拉高至高电平。但由于上拉控制节点PU被拉高，因此第八晶体管M8导通并将下拉控制节点PD拉低至低电平VGL。这样可以使第三晶体管M3和第四晶体管M4保持关闭，以免第三晶体管M3将上拉控制节点PU拉低至低电平VGL。由于在第七晶体管M7将下拉控制节点PD拉高时，第八晶体管M8能够将下拉控制节点PD拉低，因此第七晶体管M7和第八晶体管M8可以组成反相器。在上拉控制节点PU为高电平时，第九晶体管M9和第十晶体管M10导通，但由于第一时钟信号端CLK＝0，因此本级信号输出端Output输出低电平，并且第六晶体管M6关闭，避免将下拉控制节点PD拉至高电平。T1阶段为该移位寄存器中电容C1的充电阶段。

T2阶段：CLK=1；CLKB=0；Pu=1；Input=0；Output=1；Reset=0。

如图8所示，由于第一信号输入端Input＝0，因此第一晶体管M1关闭，电容C1的自举作用将上拉控制节点PU进一步拉高。由于第二时钟信号端CLKB＝0，因此第五晶体管M5关闭，以避免第五晶体管M5将本级信号输出端Output拉低至低电平VGL、同时，第七晶体管M7关闭，并且上拉控制节点PU被拉高时第八晶体管M8导通并将下拉控制节点PD拉低至低电平VGL，因此下拉控制节点PD保持低电平。由于第一时钟信号端CLK＝1，因此第九晶体管M9、第十晶体管M10在上拉控制节点PU为高电平时导通，并将第一时钟信号端CLK上的高电平输出到本级信号输出端Output，进而由本级信号输出端Output将该高电平输出到与该移位寄存器单元对应的一行栅线上，使液晶面板的显示区域内位于该行栅线上的所有薄膜晶体管开启，数据线开始写入信号。T2阶段为该移位寄存器打开的阶段。

T3阶段：CLK=0；CLKB=1；Pu=0；Input=0；Output=0；Reset=1。

如图9所示，由于第二信号输入端Reset＝1，因此第二晶体管M2导通。第二晶体管M2导通后将上拉控制节点PU拉低至低电平VSS。此外，由于第二时钟信号端CLKB＝1，因此第五晶体管M5和第七晶体管M7导通。第五晶体管M5导通后将本级信号输出端Output拉低至低电平VGL，从而使得本级信号输出端Output输出低电平；第七晶体管M7导通后将下拉控制节点PD拉高(此时上拉控制节点PU为低电平，因此第八晶体管M8关闭)。在下拉控制节点PD为高电平时，第三晶体管M3和第四晶体管M4导通，第三晶体管M3导通能够将上拉控制节点PU拉低至VGL，第四晶体管M4导通能够将本级信号输出端Output拉低至VGL。由于第三晶体管M3和第四晶体管M4能够同时导通，并最终能够使本级信号输出端Output输出低电平，因此当这两个薄膜晶体管中的一个发生损坏时，另一个仍然能够保持本级信号输出端Output输出低电平，这种设置起到了双保险的作用，从而能够更好地避免信号输出端Output在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。

T4阶段：CLK=1；CLKB=0；Pu=0；Input=0；Output=0；Reset=0。

如图10所示，由于第二时钟信号端CLKB＝0，第二信号输入端Reset＝0，因此第七晶体管M7、第二晶体管M2和第五晶体管M5关闭。由于第一时钟信号端CLK=1，第六晶体管M6导通，下拉控制节点PD的电平被拉低，第三晶体管M3和第四晶体管M4关闭。上拉控制节点PU=0，所以第九晶体管M9和第十晶体管M10关闭。本级信号输出端Output输出低电平。

T5阶段：CLK=0；CLKB=1；Pu=0；Input=0；Output=0；Reset=0。

如图11所示，由于第二时钟信号端CLKB＝1，因此第五晶体管M5和第七晶体管M7导通，使下拉控制节点PD为高电平。因此，第三晶体管M3和第四晶体管M4保持导通。第三晶体管M3导通能够将上拉控制节点PU拉低至VGL，第四晶体管M4导通能够将本级信号输出端Output拉低至VGL，从而避免本级信号输出端Output在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。

此后直到下一次第一信号输入端Input为高电平时，该移位寄存器单元重复T4和T5阶段，这一时期可以称为移位寄存器单元的非工作时间。而T1～T3阶段可以称为移位寄存器单元的工作时间。由上面的描述可知，在移位寄存器单元的非工作时间内，当下拉控制节点PD为低电平时，本级信号输出端Output输出低电平。当下拉控制单元PD保持高电平时，使得第三晶体管M3和第四晶体管M4保持导通，从而使上拉控制节点PU和本级信号输出端Output保持低电平。在T2阶段，由于第九晶体管M9与第十晶体管M10串联，当第十晶体管M10的尺寸不需要很大时，串联后的两个晶体管的耦合电容相对与第九晶体管M9的耦合电容要小，进而减小了第九晶体管M9耦合电容对输出信号的影响，从而降低了输出信号的噪声。

本发明实施例提供一种栅极驱动电路，如图12所示，包括多级如上所述的移位寄存器单元。其中，每一级移位寄存器单元SR的输出端Output输出本级的行扫描信G；每个移位寄存器单元都有一个第一时钟信号CLK输入和一个第二时钟信号CLKB输入；第二时钟信号CLKB与第一时钟信号CLK具有180度的相位差，并且第一时钟信号CLK和第二时钟信号CLKB均在各自的工作周期内一半时间输出高电平，另一半时间输出低电平。

其中VGH可以为VDD，VGL可以为VSS。

除第一级移位寄存器单元SR0外，其余每个移位寄存器单元的第一信号输入端G(N-1)连接与其相邻的上一级移位寄存器单元的本级信号输出端Output。

除最后一级移位寄存器单元SRn外，其余每个移位寄存器单元的本级信号输出端Output与其相邻的下一级移位寄存器单元的信号第一信号输入端G(N-1)相连接。

在本发明实施例中，第一级移位寄存器单元SR0的第一信号输入端G(N-1)I可以输入帧起始信号STV；最后一级移位寄存器单元SRn的第二信号输入端G(N+1)可以输入复位信号RST，或者最后一级移位寄存器单元SRn的输出Output（Gn）作为本级的复位信号RST。

本发明提供了一种栅极驱动电路。该栅极驱动电路包括各级移位寄存器单元，该移位寄存器单元包括输入模块、控制模块、复位模块、上拉模块、下拉模块和降噪模块，通过与该上拉模块串联的降噪模块，可以减小上拉模块中薄膜晶体管的尺寸，这样一来，会减小上拉模块中薄膜晶体管的耦合电容，从而降低输出信号的噪声。

本发明实施例还提供一种显示器件，包括如上所述的栅极驱动电路。

本发明提供了一种显示器件。该显示器件包括栅极驱动电路，该栅极驱动电路包括各级移位寄存器单元，该移位寄存器单元包括输入模块、控制模块、复位模块、上拉模块、下拉模块和降噪模块，通过与该上拉模块串联的降噪模块，可以减小上拉模块中薄膜晶体管的尺寸，这样一来，会减小上拉模块中薄膜晶体管的耦合电容，从而降低输出信号的噪声。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：输入模块、控制模块、复位模块、上拉模块、下拉模块和降噪模块；

所述输入模块，分别连接第一信号输入端和上拉控制节点，用于根据所述第一信号输入端输入的信号控制所述上拉控制节点的电位；

所述控制模块，分别连接第一时钟信号端、第二时钟信号端、第一电压端、所述上拉控制节点和下拉控制节点，用于根据所述第一时钟信号端输入的信号、所述第二时钟信号端输入的信号或所述上拉控制节点的电位控制所述下拉控制节点的电位；

所述复位模块，分别连接第二信号输入端、所述第一电压端、所述上拉控制节点和所述下拉控制节点，用于根据所述第二信号输入端输入的信号复位所述上拉控制节点的电位；

所述上拉模块，分别连接所述第一时钟信号端、所述上拉控制节点和本级信号输出端，用于在所述上拉控制节点电位的控制下使得所述本级信号输出端输出所述第一时钟信号端的信号；

所述上拉模块包括第九晶体管和电容；所述第九晶体管的第一极连接所述第一时钟信号端，栅极连接所述上拉控制节点，第二极与所述本级信号输出端相连接；所述电容并联于所述第九晶体管的栅极和第二极之间；

所述下拉模块，分别连接所述第一电压端、所述下拉控制节点和所述本级信号输出端，用于在所述下拉控制节点电位的控制下将所述本级信号输出端输出的信号下拉为低电平；

所述降噪模块，分别连接所述第一时钟信号端、所述上拉控制节点和本级信号输出端，用于通过所述本级信号输出端输出所述第一时钟信号端的信号；

所述降噪模块包括至少一个第十晶体管，其第一极连接所述第一时钟信号端，栅极连接所述上拉控制节点，第二极与所述本级信号输出端相连接。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：

第一晶体管，其第一极和栅极连接所述第一信号输入端，第二极与所述上拉控制节点相连接。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述复位模块包括：

第二晶体管，其第一极连接所述上拉控制节点，栅极连接所述第二信号输入端，第二极与所述第一电压端相连接；

第五晶体管，其第一极连接所述本级信号输出端，栅极连接所述第二信号输入端，第二极与所述第一电压端相连接。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉模块包括：

第三晶体管，其第一极连接所述上拉控制节点，栅极连接所述下拉控制节点，第二极与所述第一电压端相连接；

第四晶体管，其第一极连接所述本级信号输出端，栅极连接所述下拉控制节点，第二极与所述第一电压端相连接。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：

第一晶体管，其第一极连接第二电压端，栅极连接所述第一信号输入端，第二极与所述上拉控制节点相连接。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述复位模块包括：

第二晶体管，其第一极连接所述上拉控制节点，栅极连接所述第二信号输入端，第二极与第三电压端相连接。

7.根据权利要求6所述的移位寄存器单元，其特征在于，所述下拉模块还包括：

第三晶体管，其第一极连接所述上拉控制节点，栅极连接所述下拉控制节点，第二极与所述第一电压端相连接；

第四晶体管，其第一极连接所述本级信号输出端，栅极连接所述下拉控制节点，第二极连接所述第一电压端；

第五晶体管，其第一极连接所述本级信号输出端，栅极连接所述第二时钟信号端，第二极与所述第一电压端相连接。

8.根据权利要求1至7任一所述的移位寄存器单元，其特征在于，所述控制模块包括：

第六晶体管，栅极连接所述第一时钟信号端，其第一极连接所述第二时钟信号端，第二极与所述下拉控制节点相连接；

第七晶体管，其第一极和栅极连接所述第二时钟信号端，第二极与所述下拉控制节点相连接；

第八晶体管，其第一极连接所述下拉控制节点，栅极连接所述上拉控制节点，第二极与所述第一电压端相连接。

9.一种栅极驱动电路，其特征在于，包括多级如权利要求1至8任一所述的移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端连接与其相邻的上一级移位寄存器单元的本级信号输出端；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级信号输出端与其相邻的下一级移位寄存器单元的信号输入端相连接。

10.一种显示器件，其特征在于，包括如权利要求9所述的栅极驱动电路。