CN109285504A - 移位寄存器单元及其驱动方法、栅极驱动电路 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路 Download PDF

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Abstract

本发明的实施例发明了移位寄存器单元及其驱动方法、栅极驱动电路。移位寄存器单元包括输入模块、下级启动模块、控制模块、稳定模块、至少一个输出模块。至少一个输出模块被配置为根据上拉节点的电压、下拉节点的电压、第一电压信号、来自各自的控制时钟信号端的控制时钟信号、以及来自各自的控制电压信号端的控制电压信号，控制各自的信号输出端的电压。在第一时钟信号的高电平结束时，第二时钟信号的高电平开始，在第二时钟信号的高电平结束时，第三时钟信号的高电平开始。

Description

移位寄存器单元及其驱动方法、栅极驱动电路
技术领域
本发明涉及显示技术领域，具体地，涉及移位寄存器单元及其驱动方法、栅极驱动电路、阵列基板以及显示装置。
背景技术
随着显示技术的进步，相对于传统的液晶显示(Liquid Crystal Display，LCD)装置，新一代的有机发光二极管(Organic Light Emitting Diode，OLED)显示装置具有更低的制造成本，更快的反应速度，更高的对比度，更广的视角，更大的工作温度范围，不需要背光单元，色彩鲜艳及轻薄等优点，因此OLED显示技术成为当前发展最快的显示技术。
为了提高OLED面板的工艺集成度并降低成本，通常采用阵列基板行驱动(GateDriver onArray，简称GOA)技术而将薄膜晶体管(TFT)的栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动。这种利用GOA技术而集成在阵列基板上的栅极驱动电路也称为GOA电路或移位寄存器电路。采用GOA电路的显示装置由于省去了绑定驱动电路的部分，可以从材料成本和制作工艺两方面降低成本。
发明内容
本发明的实施例提供了一种移位寄存器单元及其驱动方法、栅极驱动电路、基板以及显示装置，其中移位寄存器单元能够在一个触发信号的控制下，输出至少一级栅极驱动信号，并且降低信号噪声、降低功耗、减少漏电流。
根据本发明的一个方面，提供了一种移位寄存器单元，包括：输入模块，其被配置为根据来自第一时钟信号端的第一时钟信号和来自触发信号端的触发信号，控制上拉节点的电压；下级启动模块，其被配置为根据上拉节点的电压、下拉节点的电压、来自第二时钟信号端的第二时钟信号、以及来自第一电压信号端的第一电压信号，控制下级启动信号输出端的电压；控制模块，其被配置为根据上拉节点的电压和来自第二电压信号端的第二电压信号控制下拉节点的电压，以及根据下拉节点的电压和第二电压信号控制上拉节点的电压；稳定模块，其被配置为根据来自第三时钟信号端的第三时钟信号、第一电压信号、以及来自第三电压信号端的第三电压信号，控制上拉节点的电压和下拉节点的电压；以及至少一个输出模块，其被配置为根据上拉节点的电压、下拉节点的电压、第一电压信号、来自各自的控制时钟信号端的控制时钟信号、以及来自各自的控制电压信号端的控制电压信号，控制各自的信号输出端的电压。在第一时钟信号的高电平结束时，第二时钟信号的高电平开始，在第二时钟信号的高电平结束时，第三时钟信号的高电平开始。
在本发明的实施例中，至少一个输出模块中的每个输出模块包括上拉晶体管、下拉晶体管和控制晶体管。上拉晶体管的控制极与上拉节点耦接，其第一极与控制电压信号端耦接，其第二极与信号输出端耦接。下拉晶体管的控制极与下拉节点耦接，其第一极与第一电压信号端耦接，其第二极与信号输出端耦接。控制晶体管的控制极与控制时钟信号端耦接，其第一极与第一电压信号端耦接，其第二极与信号输出端耦接。
在本发明的实施例中，至少一个输出模块包括：第一输出模块，其被配置为根据上拉节点的电压、下拉节点的电压、第一电压信号、来自第一控制时钟信号端的第一控制时钟信号、以及来自第一控制电压信号端的第一控制电压信号，控制第一信号输出端的电压；以及第二输出模块，其被配置为根据上拉节点的电压、下拉节点的电压、第一电压信号、来自第二控制时钟信号端的第二控制时钟信号、以及来自第二控制电压信号端的第二控制电压信号，控制第二信号输出端的电压。
在本发明的实施例中，输入模块包括第一晶体管、第二晶体管和第十二晶体管。第一晶体管的控制极与第一时钟信号端耦接，其第一极与触发信号端耦接，其第二极与第二晶体管的第一极耦接。第二晶体管的控制极与第一时钟信号端耦接，其第一极与第一晶体管的第二极耦接，其第二极与上拉节点耦接。第十二晶体管的控制极与上拉节点耦接，其第一极与第二晶体管的第一极耦接，其第二极与第二时钟信号端耦接。
在本发明的实施例中，下级启动模块包括第四晶体管、第五晶体管和第一电容器。第四晶体管的控制极与上拉节点耦接，其第一极与第二时钟信号端耦接，其第二极与下级启动信号输出端耦接。第五晶体管的控制极与下拉节点耦接，其第一极与第一电压信号端耦接，其第二极与下级启动信号输出端耦接。第一电容器被耦接在上拉节点和下级启动信号输出端之间。
在本发明的实施例中，控制模块包括第三晶体管和第十五晶体管。第三晶体管的控制极与下拉节点耦接，其第一极与第二电压信号端耦接，其第二极与上拉节点耦接。第十五晶体管的控制极与上拉节点耦接，其第一极与第二电压信号端耦接，其第二极与下拉节点耦接。
在本发明的实施例中，稳定模块包括第十三晶体管和第十四晶体管。第十三晶体管的控制极与第三时钟信号端耦接，其第一极与第一电压信号端耦接，其第二极与上拉节点耦接。第十四晶体管的控制极与第三时钟信号端耦接，其第一极与第三电压信号端耦接，其第二极与下拉节点耦接。
在本发明的实施例中，第一输出模块包括第六晶体管、第七晶体管和第八晶体管。第六晶体管的控制极与上拉节点耦接，其第一极与第一控制电压信号端耦接，其第二极与第一信号输出端耦接；第七晶体管的控制极与下拉节点耦接，其第一极与第一电压信号端耦接，其第二极与第一信号输出端耦接；第八晶体管的控制极与第一控制时钟信号端耦接，其第一极与第一电压信号端耦接，其第二极与第一信号输出端耦接。
在本发明的实施例中，第七晶体管的宽长比是第六晶体管的宽长比的整数倍。
在本发明的实施例中，第二输出模块包括第九晶体管、第十晶体管和第十一晶体管。第九晶体管的控制极与上拉节点耦接，其第一极与第二控制电压信号端耦接，其第二极与第二信号输出端耦接；第十晶体管的控制极与下拉节点耦接，其第一极与第一电压信号端耦接，其第二极与第二信号输出端耦接；第十一晶体管的控制极与第二控制时钟信号信号端耦接，其第一极与第一电压信号端耦接，其第二极与第二信号输出端耦接。
在本发明的实施例中，第十晶体管的宽长比是第九晶体管的宽长比的整数倍。
在本发明的实施例中，第一时钟信号、第二时钟信号和第三时钟信号具有相同的时钟周期，并且占空比均为1:2。
根据本发明的另一方面，提供了一种用于驱动上述移位寄存器单元的方法。至少一个输出模块的各自的控制时钟信号端的控制时钟信号为低电平信号。方法包括：在第一时间段，通过第一时钟信号端输入第一时钟信号，通过触发信号端输入触发信号，使输入模块导通，上拉节点的电压升高，控制模块使下拉节点的电压为低电平，下级启动模块输出低电平信号，各个输出模块输出低电平信号。在第二时间段，通过第二时钟信号端输入第二时钟信号，使下级启动模块导通，下级启动模块输出高电平信号，上拉节点的电压再次升高至高电平，下拉节点的电压保持为低电平，各个输出模块输出高电平信号。在第三时间段，通过第三时钟信号端输入第三时钟信号，稳定模块导通，使上拉节点的电压变为低电平，下拉节点的电压变为高电平，下级启动模块输出低电平信号，各个输出模块输出低电平信号。
在本发明的实施例中，至少一个输出模块中的一个或多个输出模块的控制时钟信号端的控制时钟信号为高电平信号。方法包括：该一个或多个输出模块的信号输出端输出低电平信号。
根据本发明的另一方面，提供了一种栅极驱动电路。该栅极驱动电路包括多个级联的移位寄存器单元，每级移位寄存器单元是如上的移位寄存器单元。各级移位寄存器单元的下级启动信号输出端与下一级移位寄存器单元的触发信号端耦接。第3n+1级移位寄存器单元的第一时钟信号端与第3n+2级移位寄存器单元的第三时钟信号端和第3n+3级移位寄存器单元的第二时钟信号端耦接，第3n+1级移位寄存器单元的第二时钟信号端与第3n+2级移位寄存器单元的第一时钟信号端和第3n+3级移位寄存器单元的第三时钟信号端耦接，以及第3n+1级移位寄存器单元的第三时钟信号端与第3n+2级移位寄存器单元的第二时钟信号端和第3n+3级移位寄存器单元的第一时钟信号端耦接。n是大于0的整数。
根据本发明的另一方面，提供了一种阵列基板，其包括如上的栅极驱动电路。
根据本发明的另一方面，提供了一种显示装置，其包括如上的阵列基板。
根据本发明的实施例的移位寄存器单元能够仅采用较少的元件，在一个触发信号的控制下输出至少一级栅极驱动信号，并通过各个输出模块的控制时钟信号对各自的输出信号进行调整，更好地应用于像素电路，并降低栅极驱动电路的布线的复杂度和面积。此外，根据本发明的实施例的移位寄存器单元还可降低信号噪声、降低功耗、减少漏电流。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施例的附图进行简单说明。应当知道，以下描述的附图仅仅是本发明的一些实施例，而非对本发明的限制，其中：
图1是根据本发明的实施例的移位寄存器单元的示意性框图；
图2是根据本发明的另一实施例的移位寄存器单元的示意性框图；
图3是图2所示的移位寄存器单元的示例性电路图；
图4是根据本发明的实施例的移位寄存器单元的各信号的时序图；
图5是根据本发明的另一实施例的移位寄存器单元的各信号的时序图；
图6是用于驱动如图3所示的移位寄存器单元的方法的示意性流程图；
图7是3T1C像素电路的电路图；
图8是根据本发明的实施例的栅极驱动电路的示意图；
图9是根据本发明的实施例的显示装置的示意图。
具体实施方式
为了使本发明的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而并非全部的实施例。基于所描述的实施例，本领域的普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本发明的范围。
在下文中，除非特别说明，表述“元件A耦接到元件B”意为元件A“直接”或通过一个或多个其它元件“间接”连接到元件B。
如本文中使用的，除非另外明确陈述，单数形式的“一个”、“该”和“所述”旨在同样包括复数形式。
如本文中使用的，术语“包括”、“包含”特指所述特征，整数，步骤，操作，元件和/或部分的存在，但不排除一个或多个其它特征，整数，步骤，操作，元件，部件和/或其组合的存在或附加。
如本文中使用的，“第一”、“第二”等的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，因此“第一”、“第二”等仅是为了表述的方便，不应理解为对本发明的实施例的限定。
图1示出了根据本发明的实施例的移位寄存器单元100的示意性框图。如图1所示，移位寄存器单元100可包括输入模块110、下级启动模块120、上拉控制模块120、稳定模块140、以及至少一个输出模块(在图1中，仅示出一个输出模块150作为示例，其它输出模块采用虚线框示意性地示出)。
输入模块110可与第一时钟信号端CLK1、触发信号端STU、上拉节点Q和第二时钟信号端CLK2耦接。输入模块110可根据来自第一时钟信号端CLK1的第一时钟信号和来自触发信号端STU的触发信号，控制上拉节点Q的电压。具体地，输入模块110可在来自第一时钟信号端CLK1的第一时钟信号的控制下，将来自触发信号端STU的触发信号提供至上拉节点Q。
下级启动模块120可与上拉节点Q、第二时钟信号端CLK2、下拉节点QB、第一电压信号端VSS和下级启动信号输出端CR耦接。下级启动模块120可根据上拉节点Q的电压、下拉节点QB的电压、来自第二时钟信号端CLK2的第二时钟信号、以及来自第一电压信号端VSS的第一电压信号，控制下级启动信号输出端CR的电压。具体地，下级启动模块120可在上拉节点Q的电压的控制下，将来自第二时钟信号端CLK2的第二时钟信号提供至下级启动信号输出端CR，以及下拉节点QB的电压的控制下，将来自第一电压信号端VSS的第一电压信号提供至下级启动信号输出端CR。
控制模块130可与上拉节点Q、下拉节点QB和第二电压信号端VSSL耦接。控制模块130可根据上拉节点Q的电压和来自第二电压信号端VSSL的第二电压信号控制下拉节点QB的电压，以及根据下拉节点QB的电压和第二电压信号控制上拉节点Q的电压。具体地，控制模块130可在上拉节点Q的电压的控制下，将来自第二电压信号端VSSL的第二电压信号提供至下拉节点QB，以及在下拉节点QB的电压的控制下，将来自第二电压信号端VSSL的第二电压信号提供至上拉节点Q。
稳定模块140可与第三时钟信号端CLK3、第一电压信号端VSS、第三电压信号端VH、上拉节点Q和下拉节点QB耦接。稳定模块140可根据来自第三时钟信号端CLK3的第三时钟信号、来自第一电压信号端VSS的第一电压信号VSS、以及来自第三电压信号端VH的第三电压信号，控制上拉节点Q的电压和下拉节点QB的电压。具体地，稳定模块140可在来自第三时钟信号端CLK3的第三时钟信号的控制下，将来自第一电压信号端VSS的第一电压信号提供至上拉节点Q，以及在来自第三时钟信号端CLK3的第三时钟信号的控制下，将来自第三电压信号端VH的第三电压信号提供至下拉节点QB。
根据本发明的实施例的移位寄存器单元100可包括至少一个输出模块，至少一个输出模块中的每个输出模块被配置为根据上拉节点Q的电压、下拉节点QB的电压、第一电压信号VSS、来自各自的控制时钟信号端CLK的控制时钟信号、以及来自各自的控制电压信号端VG的控制电压信号，控制各自的信号输出端G的电压。
如图1所示，以移位寄存器单元100包括一个输出模块150为例。输出模块150可与上拉节点Q、下拉节点QB、第一电压信号端VSS、控制时钟信号端CLK、控制电压信号端VG和信号输出端G耦接。输出模块150可根据上拉节点Q的电压、下拉节点QB的电压、第一电压信号VSS、来自控制时钟信号端CLK的控制时钟信号、以及来自控制电压信号端VG的控制电压信号，控制信号输出端G的电压。具体地，输出模块150可在上拉节点Q的电压的控制下，将来自控制电压信号端VG的控制电压信号提供至信号输出端G，以及在下拉节点Q的控制下，将来自第一电压信号端VSS的第一电压信号提供至信号输出端G。
在本发明的实施例中，在第一时钟信号的高电平结束时，第二时钟信号的高电平开始，在第二时钟信号的高电平结束时，第三时钟信号的高电平开始。
目前，移位寄存器单元通常在一个触发信号的控制下触发一个移位寄存信号，即输出一路栅极驱动信号，因此仅能满足一行像素的驱动。整个栅极驱动电路使用的移位寄存器单元较多，导致占用面积大且成本高。
根据本发明的实施例，移位寄存器单元可以在一个触发信号STU的控制下，输出至少一个栅极驱动信号，即触发至少一个移位寄存信号，通过控制各自的控制时钟信号对各自的输出信号进行调整，结构简单，减小显示装置中所使用的移位寄存器单元的数量。
应注意的是，用于控制下级启动模块120的第二时钟信号CLK2并不是持续提供高电平，而仅在工作时提供高电平，因此可以降低移位寄存器单元的功耗。
图2示出了根据本发明的另一实施例的移位寄存器单元200的示意性框图。如图2所示，移位寄存器单元200的输入模块110、下级启动模块120、控制模块130、稳定模块140与图1所示的移位寄存器单元100相同。此外，移位寄存器单元200还包括第一输出模块151和第二输出模块152。
第一输出模块151可与上拉节点Q、下拉节点QB、第一电压信号端VSS、第一控制时钟信号端CLKA、第一控制电压信号端VG1和第一信号输出端G1耦接。第一输出模块151可根据上拉节点Q的电压、下拉节点QB的电压、来自第一电压信号端VSS的第一电压信号、来自第一控制时钟信号端CLKA的第一控制时钟信号、以及来自第一控制电压信号端VG1的第一控制电压信号，控制第一信号输出端G1的电压。具体地，第一输出模块151可在来自上拉节点Q的电压的控制下，将来自第一控制电压信号端VG1的第一控制电压信号提供至第一信号输出端G1，或者在下拉节点QB的控制下，将来自第一电压信号端VSS的第一电压信号提供至第一信号输出端G1。
第二输出模块152可与上拉节点Q、下拉节点QB、第一电压信号端VSS、第二控制时钟信号端CLKB、第二控制电压信号端VG2和第二信号输出端G2耦接。第二输出模块152可根据上拉节点Q的电压、下拉节点QB的电压、来自第一电压信号端VSS的第一电压信号、来自第二控制时钟信号端CLKB的第二控制时钟信号、以及来自第二控制电压信号端VG2的第二控制电压信号，控制第二信号输出端G2的电压。具体地，第二输出模块152可在来自上拉节点Q的电压的控制下，将来自第二控制电压信号端VG2的第二控制电压信号提供至第二信号输出端G2，或者在下拉节点QB的控制下，将来自第一电压信号端VSS的第一电压信号提供至第二信号输出端G2。
在本发明的实施例中，来自第一电压信号端VSS的第一电压信号和来自第二电压信号端VSSL的第二电压信号是低电平信号，来自第三电压信号端VH的第三电压信号、来自第一控制电压信号端VG1的第一控制电压信号和来自第二控制电压信号端VG2的第二控制电压信号是高电平信号。
根据本发明的实施例，移位寄存器单元可以在一个触发信号STU的控制下，输出两个栅极驱动信号(例如，G1和G2)，即触发两个移位寄存信号，通过第一控制时钟信号CLKA和第二控制时钟信号CLKB对输出信号进行调整，结构简单，减小显示装置中所使用的移位寄存器单元的数量。
图3示出了图2所示的移位寄存器单元200的示例性电路图。在实施例中，所采用的晶体管可以是N型晶体管或者P型晶体管。具体地，晶体管可以是N型或P型场效应晶体管(MOSFET)，或者N型或P型双极性晶体管(BJT)。在本发明的实施例中，晶体管的栅极被称为控制极。由于晶体管的源极和漏极是对称的，因此对源极和漏极不做区分，即晶体管的源极可以为第一极(或第二极)，漏极可以为第二极(或第一极)。进一步，可以采用具有选通信号输入的任何受控开关器件来实现晶体管的功能，将用于接收控制信号(例如用于开启和关断受控开关器件)的开关器件的受控中间端称为控制极，另外两端分别为第一极和第二极。以下，以N型场效应晶体管(NMOS)为例进行详细的描述。
在本发明的实施例中，至少一个输出模块中的每个输出模块包括上拉晶体管、下拉晶体管和控制晶体管。上拉晶体管的控制极与上拉节点耦接，其第一极与控制电压信号端耦接，其第二极与信号输出端耦接。下拉晶体管的控制极与下拉节点耦接，其第一极与第一电压信号端耦接，其第二极与信号输出端耦接。控制晶体管的控制极与控制时钟信号端耦接，其第一极与第一电压信号端耦接，其第二极与信号输出端耦接。
如图3所示，输入模块110可包括第一晶体管T1、第二晶体管T2和第十二晶体管T12。第一晶体管T1的控制极与第一时钟信号端CLK1耦接，其第一极与触发信号端STU耦接，其第二极与第二晶体管T2的第一极耦接。第二晶体管T2的控制极与第一时钟信号端CLK1耦接，其第一极与第一晶体管T1的第二极耦接，其第二极与上拉节点Q耦接。第十二晶体管T12的控制极与上拉节点Q耦接，其第一极与第二晶体管T2的第一极耦接，其第二极与第二时钟信号端CLK2耦接。
下级启动模块120包括第四晶体管T4、第五晶体管T5和第一电容器C。第四晶体管T4的控制极与上拉节点Q耦接，其第一极与第二时钟信号端CLK2耦接，其第二极与下级启动信号输出端CR耦接。第五晶体管T5的控制极与下拉节点QB耦接，其第一极与第一电压信号端VSS耦接，其第二极与下级启动信号输出端CR耦接。第一电容器C被耦接在上拉节点Q和下级启动信号输出端CR之间。
控制模块130包括第三晶体管T3和第十五晶体管T15。第三晶体管T3的控制极与下拉节点QB耦接，其第一极与第二电压信号端VSSL耦接，其第二极与上拉节点Q耦接。第十五晶体管T15的控制极与上拉节点Q耦接，其第一极与第二电压信号端VSSL耦接，其第二极与下拉节点QB耦接。
稳定模块140包括第十三晶体管T13和第十四晶体管T14。第十三晶体管T13的控制极与第三时钟信号端CLK3耦接，其第一极与第一电压信号端VSS耦接，其第二极与上拉节点Q耦接。第十四晶体管T14的控制极与第三时钟信号端CLK3耦接，其第一极与第三电压信号端VH耦接，其第二极与下拉节点QB耦接。
第一输出模块151包括第六晶体管T6(相当于上拉晶体管)、第七晶体管T7(相当于下拉晶体管)和第八晶体管T8(相当于控制晶体管)。第六晶体管T6的控制极与上拉节点Q耦接，其第一极与第一控制电压信号端VG1耦接，其第二极与第一信号输出端(即，第七晶体管T7的第二极)耦接。第七晶体管T7的控制极与下拉节点QB耦接，其第一极与第一电压信号端VSS耦接，其第二极与第六晶体管T6的第二极耦接。第八晶体管T8的控制极与第一控制时钟信号端CLKA耦接，其第一极与第一电压信号端VSS耦接，其第二极与第六晶体管T6的第二极耦接。在本发明的实施例中，第七晶体管T7的宽长比是第六晶体管T6的宽长比的整数倍。
第二输出模块152包括第九晶体管T9(相当于上拉晶体管)、第十晶体管T10(相当于下拉晶体管)和第十一晶体管T11(相当于控制晶体管)。第九晶体管T9的控制极与上拉节点Q耦接，其第一极与第二控制电压信号端VG2耦接，其第二极与第二信号输出端(即，第十晶体管T10的第二极)耦接。第十晶体管T10的控制极与下拉节点QB耦接，其第一极与第一电压信号端VSS耦接，其第二极与第九晶体管T9的第二极耦接。第十一晶体管T11的控制极与第二控制时钟信号信号端CLKB耦接，其第一极与第一电压信号端VSS耦接，其第二极与第九晶体管T9的第二极耦接。在本发明的实施例中，第十晶体管T10的宽长比是第九晶体管T9的宽长比的整数倍。
下面结合图4所示的时序图，对如图3所示的移位寄存器单元的工作过程进行详细描述。在以下的描述中，以移位寄存器单元中的晶体管均是N型晶体管为例。第一电压信号VSS和第二电压信号VSSL是低电平信号，第三电压信号VH、第一控制电压信号VG1和第二控制电压信号VG2是高电平信号。
在图4所示的示例中，第一控制时钟信号CLKA和第二控制时钟信号CLKB是低电平(VGL)。因此，第八晶体管T8和第十一晶体管T11保持截止状态。
在第一时间段(P1)，第一时钟信号CLK1是高电平，第二时钟信号CLK2是低电平，第三时钟信号CLK3是低电平，触发信号STU是高电平。在P1期间，输入模块110的第一晶体管T1和第二晶体管T2导通，触发信号STU被提供至上拉节点Q，使上拉节点Q的电压升高。第十五晶体管T15导通，第二电压信号VSSL被提供至下拉节点QB，即下拉节点QB的电压被拉低，使得第三晶体管T3、第五晶体管T5、第七晶体管T7和第十晶体管T10截止。在上拉节点Q的电压的控制下，通过控制第七晶体管T7与第六晶体管T6的宽长比的比例、以及第十晶体管T10与第九晶体管T9的宽长比的比例，使第一信号输出端G1和第二信号输出端G2均输出低电平信号。第四晶体管T4导通，将第二时钟信号CLK2提供至下级启动信号输出端CR，即下级启动信号输出端CR也输出低电平信号。在实际的仿真中，在P1期间，下级启动信号输出端CR、第一信号输出端G1和第二信号输出端G2所输出的信号略有浮动，但仍可认为是低电平信号。在示例中，设定第七晶体管T7的宽长比为第六晶体管T6的宽长比的整数倍，设定第十晶体管T10的宽长比为第九晶体管T9的宽长比的整数倍。
在第二时间段(P2)，第一时钟信号CLK1是低电平，第二时钟信号CLK2是高电平，第三时钟信号CLK3是低电平，触发信号STU是低电平。由于在P1期间，上拉节点Q的电压升高到足以使第四晶体管T4导通，因此第二时钟信号CLK2通过第四晶体管T4传递至下级启动信号输出端CR，因此下级启动信号输出端CR输出高电平信号。通过电容器C，上拉节点Q的电压由于自举作用(bootstrapping)而被进一步上拉至高电平。第十二晶体管T12导通，将第二时钟信号CLK2提供至第一晶体管T1和第二晶体管T2之间的节点，从而使第二晶体管T2关闭地更彻底，进一步降低上拉节点Q的漏电流。此外，第六晶体管T6和第九晶体管T9导通，将第一控制电压信号VG1和第二控制电压信号VG2分别提供至第一信号输出端G1和第二信号输出端G2。在上拉节点Q处于第三电平信号的情况下，第十五晶体管T15保持导通，控制下拉节点QB的电压为低电平，因此，第五晶体管T5、第七晶体管T7和第十晶体管T10保持截止。下级启动信号输出端CR、第一信号输出端G1和第二信号输出端G2输出稳定的高电平信号。
在第三时间段(P3)，第一时钟信号CLK1是低电平，第二时钟信号CLK2是低电平，第三时钟信号CLK3是高电平，触发信号STU是低电平。在P3期间，第十三晶体管T13和第十四晶体管T14导通，将第一电压信号VSS提供至上拉节点Q，将第三电压信号VH提供至下拉节点QB，也就是说，上拉节点Q的电压被拉低，下拉节点QB的电压被拉高。第四晶体管T4、第六晶体管T6和第九晶体管T9截止，第五晶体管T5、第七晶体管T7和第十晶体管T10导通。下级启动信号输出端CR输出低电平信号，第一信号输出端G1输出低电平信号，第二信号输出端G2输出低电平信号。
在随后的时间段，第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3的高电平依次被提供，触发信号STU保持为低电平，下级启动信号输出端CR、第一信号输出端G1和第二信号输出端G2保持输出低电平信号。
在本发明的另一实施例中，第一控制时钟信号CLKA和第二控制时钟信号CLKB中的一者是低电平，另一者是高电平。例如，第一控制时钟信号CLKA是低电平(VGL)，并且第二控制时钟信号CLKB是高电平(VGH)。因此，第八晶体管T8截止，第十一晶体管T11导通。如图5所示，第一信号输出端G1输出的第一输出信号与图4相同，第二信号输出端G2保持输出低电平信号。
可选地，在第一控制时钟信号CLKA是高电平(VGH)，并且第二控制时钟信号CLKB是低电平(VGL)时，第八晶体管T8导通，第十一晶体管T11截止。第一信号输出端G1输出保持低电平信号，第二信号输出端G2输出的第二输出信号与图4相同。
因此，可以通过对第一控制时钟信号CLKA和第二控制时钟信号CLKB进行对应调整，来控制两个输出信号。
在本发明的实施例中，第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3可具有相同的时钟周期，并且占空比均为1:2。
图6是用于驱动根据本发明的实施例的移位寄存器单元的方法的示意性流程图，其中，至少一个输出模块中的每个输出模块的控制时钟信号端的控制时钟信号为低电平信号。在本发明的实施例中，第一电压信号VSS和第二电压信号VSSL是低电平信号，第三电压信号VH和至少一个输出模块中的各个控制电压信号VG是高电平信号。
在步骤S610，在第一时间段，通过第一时钟信号端输入第一时钟信号(例如，高电平信号)，通过触发信号端输入触发信号，使输入模块导通，上拉节点的电压升高，控制模块使下拉节点的电压为低电平，下级启动模块的下级启动信号输出端输出低电平信号，各个输出模块的信号输出端输出低电平信号。
在步骤S620，在第二时间段，通过第二时钟信号端输入第二时钟信号(例如，高电平信号)，使下级启动模块导通，下级启动模块的下级启动信号输出端输出高电平信号，上拉节点的电压再次升高至高电平，下拉节点的电压保持为低电平，各个输出模块的信号输出端输出高电平信号。
在步骤S630，在第三时间段，通过第三时钟信号端输入第三时钟信号(例如，高电平信号)，稳定模块导通，使上拉节点的电压变为低电平，下拉节点的电压变为高电平，下级启动模块的下级启动信号输出端输出低电平信号，各个输出模块的信号输出端输出低电平信号。
在本发明的另一实施例中，至少一个输出模块中的一个或多个输出模块的控制时钟信号端的控制时钟信号为高电平信号。在这种情况下，该一个或多个输出模块的信号输出端输出低电平信号。
由上，根据本发明的实施例可以通过改变至少一个输出模块中的一个或多个输出模块的控制时钟信号端的控制时钟信号，在一个触发信号的控制下，输出一个或多个驱动信号。此外，根据本发明的实施例还可减小漏电流、降低器件功耗。
通常，OLED显示面板正常工作时可能出现阈值电压Vth不稳定的情况，在这种情况下长时间工作会出现阈值电压Vth的偏移。因此，OLED显示面板的像素电路设计需要考虑阈值电压Vth补偿、迁移率补偿和光学补偿。根据本发明的实施例的移位寄存器单元可应用于诸如AMOLED3T1C像素电路，以更好地进行外部补偿。
图7示出了3T1C像素电路的电路图。如图4所示，3T1C电路包括开关晶体管TFT1、感测晶体管TFT2、驱动晶体管TFT3、存储电容器CST和发光二极管OLED。开关晶体管TFT1、感测晶体管TFT2、驱动晶体管TFT3均为N型晶体管TFT。
开关晶体管TFT1的控制极耦接图2所示的移位寄存器单元200的第一信号输出端G1，其第一极耦接数据写入信号Data，其第二极耦接驱动晶体管TFT3的控制极。感测晶体管TFT2的控制极耦接图2所示的移位寄存器单元的第二信号输出端G2，其第一极耦接感测信号Sense，其第二极耦接驱动晶体管TFT3的第二极。驱动晶体管TFT3的第一极耦接高电平信号VDD。存储电容器CST被耦接在开关晶体管TFT1的第二极和驱动晶体管TFT3的第二极之间。发光二极管OLED的阳极耦接驱动晶体管TFT3的第二极，阴极耦接低电平信号VSS。
在本发明的实施例中，在正常写入阶段，先对第一输出信号G1和第二输出信号G2进行置位，即第一控制时钟信号CLKA和第二控制时钟信号CLKB均为低电平，由此在上述第二时间段，使第一输出信号G1和第二输出信号G2均为高电平。较短时间后，第一控制时钟信号CLKA保持低电平，将第二控制时钟信号CLKB设置为高电平，以使第一输出信号G1保持为高电平，第二输出信号G2改变为低电平，以进行数据写入。在第一输出信号G1的控制下，将数据写入信号Data传递至开关晶体管TFT1，即驱动晶体管TFT3的控制极，进而在数据写入信号Data的控制下，将高电平信号VDD传递至驱动晶体管TFT3的第二极，由此来驱动发光二极管OLED发光。
在感测补偿阶段，第一控制时钟信号CLKA和第二控制时钟信号CLKB均为低电平，由此在上述第二时间段，第一输出信号G1和第二输出信号G2均保持为高电平。除上述正常写入阶段中将数据写入信号DATA传递至驱动晶体管TFT3的控制极以写入数据的操作外，在第二输出信号G2的控制下，将感测补偿信号Sense传递至感测晶体管TFT2的第二极，即驱动晶体管TFT3的第二极，通过存储电容器CST，驱动晶体管TFT3的控制极的电压被上拉至驱动晶体管TFT3的第二极的电压，从而进一步控制用于驱动发光二极管OLED的电流。
在本发明的实施例中，移位寄存器单元仅在一个触发信号STU的控制下，输出两个驱动信号，即第一输出信号G1和第二输出信号G2，以更好地控制3T1C像素电路。本发明的实施例的移位寄存器单元结构简单，并可以降低功耗和漏电流。
图8示出根据本发明的实施例的栅极驱动电路800的示意性结构图。如图8所示，栅极驱动电路800可包括多个级联的移位寄存器单元SR1、SR2、…、SRn、SR(n+1)、...。每级移位寄存器单元可以采用如图1所示的移位寄存器单元100的结构。
在栅极驱动电路800中，每级移位寄存器单元的端口可包括：第一电压信号端VSS、第二电压信号端VSSL、第三电压信号端VH、至少一个控制电压信号端VG(仅示出一个)、第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3、至少一个控制时钟信号端CLK(仅示出一个)、触发信号端STU、下级启动信号输出端CR、以及至少一个信号输出端G(仅示出一个)。
各级移位寄存器单元SR(n)的下级启动信号输出端CR与下一级移位寄存器单元SR(n+1)的触发信号端STU耦接。第3n+1级移位寄存器单元的第一时钟信号端与第3n+2级移位寄存器单元的第三时钟信号端和第3n+3级移位寄存器单元的第二时钟信号端耦接，第3n+1级移位寄存器单元的第二时钟信号端与第3n+2级移位寄存器单元的第一时钟信号端和第3n+3级移位寄存器单元的第三时钟信号端耦接，以及第3n+1级移位寄存器单元的第三时钟信号端与第3n+2级移位寄存器单元的第二时钟信号端和第3n+3级移位寄存器单元的第一时钟信号端耦接。n是大于0的整数。
向第一电压信号端VSS输入低电平的第一电压信号(例如，-8V)，向第二电压信号端VSSL输入低电平的第二电压信号(例如，-10V)，向第三电压信号端VH输入高电平的第三电压信号(例如，25V)。由此，各个信号输出端G可全摆幅输出，实现输出轨到轨。
在本发明的实施例中，第一时钟信号的高电平结束时第二时钟信号的高电平开始，以及第二时钟信号的高电平结束时第三时钟信号的高电平开始。进一步地，第一时钟信号、第二时钟信号和第三时钟信号可具有相同的时钟周期，并且占空比均为1:2。
图9示出了根据本发明的实施例的显示装置900的示意图。显示装置900包括阵列基板950，其中阵列基板950包括图8所示的栅极驱动电路800。显示装置900例如可以是移动电话、平板计算机、显示屏、可穿戴设备等。
以上对本发明的若干实施方式进行了详细描述，但本发明的保护范围并不限于此。显然，对于本领域的普通技术人员来说，在不脱离本发明的精神和范围的情况下，可以对本发明的实施例进行各种修改、替换或变形。本发明的保护范围由所附权利要求限定。

Claims (17)

1.一种移位寄存器单元，包括：
输入模块，其被配置为根据来自第一时钟信号端的第一时钟信号和来自触发信号端的触发信号，控制上拉节点的电压；
下级启动模块，其被配置为根据所述上拉节点的电压、下拉节点的电压、来自第二时钟信号端的第二时钟信号、以及来自第一电压信号端的第一电压信号，控制下级启动信号输出端的电压；
控制模块，其被配置为根据所述上拉节点的电压和来自第二电压信号端的第二电压信号控制所述下拉节点的电压，以及根据所述下拉节点的电压和所述第二电压信号控制所述上拉节点的电压；
稳定模块，其被配置为根据来自第三时钟信号端的第三时钟信号、所述第一电压信号、以及来自第三电压信号端的第三电压信号，控制所述上拉节点的电压和所述下拉节点的电压；以及
至少一个输出模块，其被配置为根据所述上拉节点的电压、所述下拉节点的电压、所述第一电压信号、来自各自的控制时钟信号端的控制时钟信号、以及来自各自的控制电压信号端的控制电压信号，控制各自的信号输出端的电压；
在所述第一时钟信号的高电平结束时，所述第二时钟信号的高电平开始，在所述第二时钟信号的高电平结束时，所述第三时钟信号的高电平开始。
2.根据权利要求1所述的移位寄存器单元，其中，所述至少一个输出模块中的每个输出模块包括上拉晶体管、下拉晶体管和控制晶体管，其中，
所述上拉晶体管的控制极与所述上拉节点耦接，其第一极与所述控制电压信号端耦接，其第二极与所述信号输出端耦接；
所述下拉晶体管的控制极与所述下拉节点耦接，其第一极与所述第一电压信号端耦接，其第二极与所述信号输出端耦接；
所述控制晶体管的控制极与所述控制时钟信号端耦接，其第一极与所述第一电压信号端耦接，其第二极与所述信号输出端耦接。
3.根据权利要求1所述的移位寄存器单元，其中，所述至少一个输出模块包括：
第一输出模块，其被配置为根据所述上拉节点的电压、所述下拉节点的电压、所述第一电压信号、来自第一控制时钟信号端的第一控制时钟信号、以及来自第一控制电压信号端的第一控制电压信号，控制第一信号输出端的电压；以及
第二输出模块，其被配置为根据所述上拉节点的电压、所述下拉节点的电压、所述第一电压信号、来自第二控制时钟信号端的第二控制时钟信号、以及来自第二控制电压信号端的第二控制电压信号，控制第二信号输出端的电压。
4.根据权利要求1至3中的任一项所述的移位寄存器单元，其中，所述输入模块包括第一晶体管、第二晶体管和第十二晶体管，其中，
所述第一晶体管的控制极与所述第一时钟信号端耦接，其第一极与所述触发信号端耦接，其第二极与所述第二晶体管的第一极耦接；
所述第二晶体管的控制极与所述第一时钟信号端耦接，其第一极与所述第一晶体管的第二极耦接，其第二极与所述上拉节点耦接；
所述第十二晶体管的控制极与所述上拉节点耦接，其第一极与所述第二晶体管的第一极耦接，其第二极与所述第二时钟信号端耦接。
5.根据权利要求1至3中的任一项所述的移位寄存器单元，其中，所述下级启动模块包括第四晶体管、第五晶体管和第一电容器，其中，
所述第四晶体管的控制极与所述上拉节点耦接，其第一极与所述第二时钟信号端耦接，其第二极与所述下级启动信号输出端耦接；
所述第五晶体管的控制极与所述下拉节点耦接，其第一极与所述第一电压信号端耦接，其第二极与所述下级启动信号输出端耦接；
所述第一电容器被耦接在所述上拉节点和所述下级启动信号输出端之间。
6.根据权利要求1至3中的任一项所述的移位寄存器单元，其中，所述控制模块包括第三晶体管和第十五晶体管，其中，
所述第三晶体管的控制极与所述下拉节点耦接，其第一极与所述第二电压信号端耦接，其第二极与所述上拉节点耦接；
所述第十五晶体管的控制极与所述上拉节点耦接，其第一极与所述第二电压信号端耦接，其第二极与所述下拉节点耦接。
7.根据权利要求1至3中的任一项所述的移位寄存器单元，其中，所述稳定模块包括第十三晶体管和第十四晶体管，其中，
所述第十三晶体管的控制极与所述第三时钟信号端耦接，其第一极与所述第一电压信号端耦接，其第二极与所述上拉节点耦接；
所述第十四晶体管的控制极与所述第三时钟信号端耦接，其第一极与所述第三电压信号端耦接，其第二极与所述下拉节点耦接。
8.根据权利要求3所述的移位寄存器单元，其中，所述第一输出模块包括第六晶体管、第七晶体管和第八晶体管，其中，
所述第六晶体管的控制极与所述上拉节点耦接，其第一极与所述第一控制电压信号端耦接，其第二极与所述第一信号输出端耦接；
所述第七晶体管的控制极与所述下拉节点耦接，其第一极与所述第一电压信号端耦接，其第二极与所述第一信号输出端耦接；
所述第八晶体管的控制极与所述第一控制时钟信号端耦接，其第一极与所述第一电压信号端耦接，其第二极与所述第一信号输出端耦接。
9.根据权利要求8所述的移位寄存器单元，其中，
所述第七晶体管的宽长比是所述第六晶体管的宽长比的整数倍。
10.根据权利要求3所述的移位寄存器单元，其中，所述第二输出模块包括第九晶体管、第十晶体管和第十一晶体管，其中，
所述第九晶体管的控制极与所述上拉节点耦接，其第一极与所述第二控制电压信号端耦接，其第二极与所述第二信号输出端耦接；
所述第十晶体管的控制极与所述下拉节点耦接，其第一极与所述第一电压信号端耦接，其第二极与所述第二信号输出端耦接；
所述第十一晶体管的控制极与所述第二控制时钟信号信号端耦接，其第一极与所述第一电压信号端耦接，其第二极与所述第二信号输出端耦接。
11.根据权利要求10所述的移位寄存器单元，其中，
所述第十晶体管的宽长比是所述第九晶体管的宽长比的整数倍。
12.根据权利要求1至3中的任一项所述的移位寄存器单元，其中，
所述第一时钟信号、所述第二时钟信号和所述第三时钟信号具有相同的时钟周期，并且占空比均为1:2。
13.一种用于驱动如权利要求1至12中的任一项所述的移位寄存器单元的方法，其中，至少一个输出模块的各自的控制时钟信号端的控制时钟信号为低电平信号，所述方法包括：
在第一时间段，通过第一时钟信号端输入第一时钟信号，通过触发信号端输入触发信号，使输入模块导通，上拉节点的电压升高，控制模块使下拉节点的电压为低电平，下级启动模块输出低电平信号，各个输出模块输出低电平信号；
在第二时间段，通过第二时钟信号端输入第二时钟信号，使下级启动模块导通，所述下级启动模块输出高电平信号，所述上拉节点的电压再次升高至高电平，所述下拉节点的电压保持为低电平，各个输出模块输出高电平信号；
在第三时间段，通过第三时钟信号端输入第三时钟信号，稳定模块导通，使所述上拉节点的电压变为低电平，所述下拉节点的电压变为高电平，所述下级启动模块输出低电平信号，各个输出模块输出低电平信号。
14.根据权利要求13所述的方法，其中，所述至少一个输出模块中的一个或多个输出模块的控制时钟信号端的控制时钟信号为高电平信号，所述方法包括：
所述一个或多个输出模块的信号输出端输出低电平信号。
15.一种栅极驱动电路，包括：多个级联的移位寄存器单元，其中，每级移位寄存器单元是如权利要求1至12中的任一项所述的移位寄存器单元，
其中，各级移位寄存器单元的下级启动信号输出端与下一级移位寄存器单元的触发信号端耦接，
第3n+1级移位寄存器单元的第一时钟信号端与第3n+2级移位寄存器单元的第三时钟信号端和第3n+3级移位寄存器单元的第二时钟信号端耦接；
第3n+1级移位寄存器单元的第二时钟信号端与第3n+2级移位寄存器单元的第一时钟信号端和第3n+3级移位寄存器单元的第三时钟信号端耦接；以及
第3n+1级移位寄存器单元的第三时钟信号端与第3n+2级移位寄存器单元的第二时钟信号端和第3n+3级移位寄存器单元的第一时钟信号端耦接，
其中，n是大于0的整数。
16.一种阵列基板，包括如权利要求15所述的栅极驱动电路。
17.一种显示装置，包括如权利要求16所述的阵列基板。
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