CN107516491A - 显示设备 - Google Patents

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李冠锋
蔡煜生
郭拱辰
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Abstract

一种显示设备，包括：基板，该基板包括具有混合组件的驱动电路，该具有混合组件的驱动电路包括：第一晶体管，包括第一控制端耦合至频率信号，第一端耦合至高电压，第二端耦合至第一节点；第二晶体管，包括第二控制端耦合至输入信号，第三端耦合至第二节点，第四端耦合至第一节点；第三晶体管，包括第三控制端耦合至第一节点，第五端耦合至高电压，第六端耦合至输出电压；以及第四晶体管，包括，第四控制端耦合至输入信号，第七端耦合至第三节点，第八端耦合至输出电压；其中，第二晶体管为金属氧化物薄膜晶体管，且第三晶体管为第一多晶硅薄膜晶体管。

Description

显示设备
技术领域
本发明涉及显示设备，特别涉及具有混合组件的驱动电路的显示设备。
背景技术
以薄膜晶体管作为驱动有机发光二极管(OLED)的有源组件已被广泛应用在有源矩阵显示设备中。薄膜晶体管的种类主要包括：低温多晶硅(Low Temperature Poly-Silicon，下称LTPS)薄膜晶体管、氧化铟镓锌(Indium-Gallium-Zinc Oxide，下称IGZO)薄膜晶体管、及非晶硅(Amorphous Silicon，下称a-Si)薄膜晶体管。
现有技术的有机发光二极管显示设备的栅极驱动电路主要采用LTPS薄膜晶体管，其具有良好的载流子迁移率，可提供较大的导通电流，但是其具有漏电流的缺点，导致较大的关闭电流。而IGZO薄膜晶体管具有良好的电性均匀性，可提供较小的关闭电流，但是其导通电流仍不如LTPS薄膜晶体管。
有鉴于此，目前亟需发展一种改善上述问题的有机发光二极管显示设备的栅极驱动电路，以使电路更加有效且稳定。
发明内容
本发明将多晶硅晶体管，特别是LTPS薄膜晶体管，与金属氧化物晶体管，特别是IGZO薄膜晶体管混合在电路中，形成具有混合组件的驱动电路。其可被应用在驱动电路、像素单元的至少一者中，具体而言，可被应用在有机发光二极管显示设备的驱动电路的反相器或移位寄存器。藉由将多晶硅薄膜晶体管与金属氧化物薄膜晶体管分别安排在电路的特定部分，两种晶体管可发挥各别的优点。
据此，本发明提供一种显示设备，包括：一基板，该基板包括一具有混合组件的驱动电路；该具有混合组件的驱动电路包括：一第一晶体管，包括一第一控制端、一第一端及一第二端，该第一控制端耦合至一频率信号，该第一端耦合至一高电压，该第二端耦合至一第一节点；一第二晶体管，包括一第二控制端、一第三端及一第四端，该第二控制端耦合至一输入信号，该第三端耦合至一第二节点，该第四端耦合至该第一节点；一第三晶体管，包括一第三控制端、一第五端及一第六端，该第三控制端耦合至该第一节点，该第五端耦合至该高电压，该第六端耦合至一输出电压；以及一第四晶体管，包括一第四控制端、一第七端及一第八端，该第四控制端耦合至该输入信号，该第七端耦合至一第三节点，该第八端耦合至该输出电压；其中，该第二晶体管为一金属氧化物薄膜晶体管，且该第三晶体管为一第一多晶硅薄膜晶体管。
其中，上述具有混合组件的驱动电路可还包括：一电容，其连接于该第一节点与该输出电压之间。
其中，上述具有混合组件的驱动电路可还包括：一第五晶体管，包括一第五控制端、一第九端及一第十端，该第五控制端耦合至该输入信号，该第九端耦合至该低电压，该第十端耦合至该第三节点；其中，该第四晶体管为一第二多晶硅薄膜晶体管，该第五晶体管为一第三多晶硅薄膜晶体管。
其中，上述具有混合组件的驱动电路可还包括：一第六晶体管，包括一第六控制端、一第十一端及一第十二端，该第六控制端耦合至该输出电压，该第十一端耦合至该高电压，该第十二端耦合至该第三节点。
其中，在上述具有混合组件的驱动电路中，该第二节点电压可连接至该低电压或该输出电压。
此外，本发明提供一种显示设备，包括：一基板，该基板包括一具有混合组件的驱动电路；该具有混合组件的驱动电路包括：一第一晶体管，包括一第一控制端、一第一端及一第二端，该第一控制端耦合至一第一频率信号，该第一端耦合至一第一节点，该第二端耦合至一第二节点；一第二晶体管，包括一第二控制端、一第三端及一第四端，该第二控制端耦合至该第二节点，该第三端耦合至一第二频率信号，该第四端耦合至一输出电压；一第三晶体管，包括一第三控制端、一第五端及一第六端，该第三控制端耦合至一第三频率信号，该第五端耦合至一高电压，该第六端耦合至一第三节点；一第四晶体管，包括一第四控制端、一第七端及一第八端，该第四控制端耦合至一输入信号，该第七端耦合至一低电压，该第八端耦合至该第三节点；一第五晶体管，包括一第五控制端、一第九端及一第十端，该第五控制端耦合至该第三节点，该第九端耦合至该低电压，该第十端耦合至该输出电压；以及一第六晶体管，包括一第六控制端、一第十一端及一第十二端，该第六控制端耦合至该第三节点，该第十一端耦合至该低电压，该第十二端耦合至一第四节点，该第四节点直接或间接耦合至该第二节点；其中，该第四晶体管为一第一金属氧化物薄膜晶体管，且该第二晶体管为一多晶硅薄膜晶体管。
其中，上述具有混合组件的驱动电路可还包括：一第七晶体管，包括一第七控制端、一第十三端及一第十四端，该第七控制端耦合至该输入信号，该第十三端耦合至该高电压，该第十四端耦合至该第一节点。
其中，上述具有混合组件的驱动电路可还包括：一电容，其连接于该第二节点与该输出电压之间。
其中，上述具有混合组件的驱动电路可还包括：一第八晶体管，包括一第八控制端、一第十五端及一第十六端，该第八控制端耦合至该高电压，该第十五端耦合至该第二节点，该第十六端耦合至该第四节点。
其中，上述具有混合组件的驱动电路可还包括：一第九晶体管，包括一第九控制端、一第十七端及一第十八端，该第七控制端耦合至该第四节点，该第十七端耦合至该低电压，该第十八端耦合至该第三节点；其中，该第九晶体管为一第二金属氧化物薄膜晶体管。
附图说明
图1A和1B分别显示一上栅极结构的薄膜晶体管结构与一下栅极结构的薄膜晶体管结构。
图2显示LTPS、IGZO与a-Si薄膜晶体管的电流-电压曲线。
图3显示本发明的有机发光二极管显示设备的***示意图。
图4A和4B分别显示本发明第一实施例的具有混合组件的驱动电路及其信号时序图。
图5显示本发明第一实施例与第一比较例的模拟结果。
图6显示本发明第二实施例的具有混合组件的驱动电路。
图7显示本发明第二实施例与第一比较例的模拟结果。
图8显示本发明第三实施例的具有混合组件的驱动电路。
图9A和9B分别显示本发明第四实施例的具有混合组件的驱动电路及其信号时序图。
图10显示本发明第四实施例与第二比较例的模拟结果。
图11显示本发明第三比较例的驱动电路。
图12显示本发明第五实施例的具有混合组件的驱动电路。
图13显示本发明第六实施例的具有混合组件的驱动电路。
图14显示本发明的显示设备。
【符号说明】
11、21 有源层
12、22 栅极
13、23 漏极或源极
100 有机发光二极管显示设备的***
101 基板
110、120、130 移位寄存器串
SR 移位寄存器
INV 反相器
PX 像素单元
RST、SN、EM 信号
DC1 高电压
DC2 低电压
IN1 输入信号
CK11、CK12、CK13、CK14 频率信号
X11、X12 节点
OUT1 输出电压
T11～T16 晶体管
C1 电容
IN2 输入信号
CK21、CK22、CK23、CK24 频率信号
X21、X22、X23、X24 节点
OUT2 输出电压
T21～T29 晶体管
C21、C22、C23 电容
900 显示设备
901 基板
910、920、930 驱动电路
940 显示区域
911、912、921 移位寄存器
922 反相器
具体实施方式
以下藉由特定具体实施例说明本发明的实施方式。本发明所属技术领域中技术人员，可由本说明书所公开的内容理解本发明的特征及功效。本发明也可以其他具体实施例实现或应用。本说明书的各项细节也可基于不同观点，在不悖离本发明精神的基础下进行变化。
晶体管有源层的材料可为硅、锗或硅化物，例如：锗化硅或砷化硅，且硅可为单晶硅、非晶硅或多晶硅，特别是LTPS；晶体管有源层的材料也可金属氧化物，例如：氧化铟(In2O3)、氧化铟锌(IZO)、氧化锌锡(ZTO)、氧化铟镓(IGO)、氧化铟镓锌(IGZO)、氧化锡(SnO2)、氧化镍(NiO)、氧化亚铜(Cu2O)以及氧化锌(ZnO)。图1A显示一上栅极结构的薄膜晶体管结构。其中，栅极12位在有源层11之上，源极或漏极13则接触有源层11的两端，有源层11可为一层或多层，有源层11的材料可为多晶硅，例如：LTPS。图1B显示一下栅极结构的薄膜晶体管结构。其中，栅极22位在有源层21之下，漏极或源极23则接触有源层21的两端，有源层21可为一层或多层，有源层21的材料可为金属氧化物，例如：IGZO。图2显示LTPS、IGZO与a-Si薄膜晶体管的电流-电压曲线(I-V curve)。由图2可知三种薄膜晶体管的导通电流的相对大小与关闭电流的相对大小。此外，在图2中，LTPS、IGZO与a-Si晶体管的开关电流比值(Ratio of On-to-Off Current)分别为107、109与106。
图3显示本发明的有机发光二极管显示设备的***示意图。如图3所示，有机发光二极管显示设备100包括基板101，在基板101上包括第一移位寄存器串110、第二移位寄存器串120、第三移位寄存器串130、多个反相器(INV)及多个像素单元(PX)。其中，第一移位寄存器串110、第二移位寄存器串120、第一移位寄存器串130分别包括多个移位寄存器(SR)。第一移位寄存器串110提供重设信号RST，第二移位寄存器串120提供驱动信号SN，第三移位寄存器串130经反相器INV提供发光信号EM。像素单元PX接收重设信号RST、驱动信号SN及发光信号EM，以控制像素单元PX的有机发光二极管的发光。下述各实施例的具有混合组件的驱动电路均可包括于显示设备中。在一些实施例中，具有混合组件的驱动电路可作为反相器；在另一些实施例中，具有混合组件的驱动电路可作为移位寄存器。
第一实施例
图4A显示本发明第一实施例的具有混合组件的驱动电路。在本实施例中，其为一反相器，包括一第一晶体管T11、一第二晶体管T12、一第三晶体管T13、一第四晶体管T14、一第五晶体管T15、一第六晶体管T16及一电容C1。各晶体管均具有一控制端作为栅极，一端作为源极，及另一端作为漏极。如图4A所示，第一晶体管T11的漏极连接至高电压DC1，其源极连接至第一节点X11，其栅极连接至频率信号CK11。第二晶体管T12的漏极连接至第一节点X11，其源极连接至低电压DC2，其栅极连接至输入信号IN1。电容C1的一端连接至第一节点X11，其另一端连接至输出电压OUT1。第三晶体管T13的漏极连接至高电压DC1，其源极连接至输出电压OUT1，其栅极连接至第一节点X11。第四晶体管T14的漏极连接至输出电压OUT1，其源极连接至第三节点X12，其栅极连接至输入信号IN1。第五晶体管T15的漏极连接至第三节点X12，其源极连接至低电压DC2，其栅极连接至输入信号IN1。第六晶体管T16的漏极连接至高电压DC1，其源极连接至第三节点X12，其栅极连接至输出电压OUT1。
在本实施例中，各晶体管均为N型晶体管，也即，本实施例是全N型(all n-type)晶体管电路，具有较佳的工艺便利性。在其他实施例中，也可采用全P型晶体管电路，或N型、P型的混合晶体管电路。
图4B显示本实施例的具有混合组件的驱动电路的信号时序图，其中，频率信号CK11、CK12、CK13、CK14以循环方式依序产生方波信号，一循环所需的时间可设定为一画框时间，频率信号的峰值可设定为对准高电压DC1，其谷值可设定为对准低电压DC2。
关于本实施例的操作，请一并参考图4A和4B。
在操作期间S11，输入信号IN为低电压，故第二晶体管T12、第四晶体管T14、第五晶体管T15均关闭，各节点的电压均不被下拉。在此操作期间，频率信号CK11为高电压，故第一晶体管T11导通，电流自高电压DC1流向第一节点X11，电容C1被充电，第一节点X11的电压被上拉至高电压。因此，第三晶体管T13导通，电流自高电压DC1流向输出电压OUT1，输出电压OUT1被上拉至高电压。
值得注意的是，本实施例是全N型晶体管电路，而N型晶体管在栅极-源极电压差(VGS)至少为一个晶体管的阈值电压(Vth)时，始可导通。为使高电压DC1可完全传输至输出电压OUT1，第一节点X11的电压必须比高电压DC1高出一个晶体管的阈值电压(Vth)，也即，V(X11)≥V(DC1)+Vth。对此，以设置电容C1来提高第一节点X11的电压。由于电容C1的一端连接至输出电压OUT1，电容C1充电后可满足上述条件式。
在操作期间S12，频率信号CK11为低电压，故第一晶体管T11关闭，电流不再自高电压DC1流向第一节点X11。在此操作期间，输入信号IN为高电压，故第二晶体管T12导通，电流自第一节点X11流向低电压DC2，第一节点X11被下拉至低电压。因此，第三晶体管T13关闭，电流不再自高电压DC1流向输出电压OUT1。由于输入信号IN为高电压，第四晶体管T14、第五晶体管T15也导通，电流自输出电压OUT1流向低电压DC2，输出电压OUT1被下拉至低电压。
操作期间S13的操作相同于操作期间S11的操作，而操作期间S14、S15的状态延续操作期间S11的状态。
如此，如图4B所示，输出电压OUT1相反于输入信号IN1，故本实施例可提供反相器的功能。
由图4B可知，输出电压OUT1长时间维持于高电压。为此，第四晶体管T14、第五晶体管T15形成串联，以减少漏电流。此外，当输出电压OUT1为高电压时，第六晶体管T16导通，电流自高电压DC1流向第三节点X12，第三节点X12的电压被上拉至高电压。如此，可减少第四晶体管T14的漏极-源极电压差(VDS)，以减少漏电流。
为了维持输出电压OUT1，第一节点X11也长时间维持高电压。由于本实施例是全N型晶体管电路，第一节点X11的电压必须比高电压DC1高出一个晶体管的阈值电压(Vth)，也即，V(X11)≥V(DC1)+Vth，始可将高电压DC1完全输出至输出电压OUT1。因此，第二晶体管T12的漏极-源极电压差(VDS)较大，漏电流也较大。考虑此一问题，第二晶体管T12可为IGZO薄膜晶体管，以减少漏电流。在其他实施例中，IGZO薄膜晶体管也可置换为其他金属氧化物薄膜晶体管，例如：氧化铟(In2O3)、氧化铟锌(IZO)、氧化锌锡(ZTO)、氧化铟镓(IGO)、氧化锡(SnO2)、氧化镍(NiO)、氧化铜(Cu2O)以及氧化锌(ZnO)晶体管。
此外，第三晶体管T13可为LTPS薄膜晶体管，以快速上拉输出电压OUT1；第四晶体管T14可为LTPS薄膜晶体管，以快速下拉输出电压OUT1。如此，可避免输入-输出的移位(IN-OUT shift)。在其他实施例中，LTPS薄膜晶体管也可置换为其他多晶硅薄膜晶体管。
第一比较例
在第一比较例中，第二晶体管T12采用LTPS薄膜晶体管，其余电路均相同于第一实施例。
图5显示本发明第一实施例与第一比较例的模拟结果。V(X11)_1、V(OUT1)_1分别代表第一实施例的第一节点X11的电压、输出电压OUT1；V(X11)_C1、V(OUT1)_C1分别代表第一比较例的第一节点X11的电压、输出电压OUT1；V(IN1)代表输入信号IN1的电压，为两者所共享。观察图5，由于第一比较例的第二晶体管T12采用LTPS薄膜晶体管，V(X11)_C1、V(OUT1)_C1受到漏电流的影响而电压较低，也受到频率信号CK11的影响而产生高频波纹(ripple)。相对地，由于第一实施例的第二晶体管T12采用IGZO薄膜晶体管，上述问题均可获得改善。
第二实施例
图6显示本发明第二实施例的具有混合组件的驱动电路。如图6所示，在本实施例中，第二晶体管T12的源极并未连接至低电压DC2，而连接至输出电压OUT1，其余电路均相同于第一实施例。其操作也与第一实施例相同，在此不再赘述。
图7显示本发明第二实施例与第一比较例的模拟结果。其中，V(X11)_2、V(OUT1)_2分别代表第二实施例的第一节点X11的电压、输出电压OUT1；V(X11)_C1、V(OUT1)_C1分别代表第一比较例的第一节点X11的电压、输出电压OUT1；V(IN1)代表输入信号IN1的电压，为两者所共享。如图7所示，本实施例与第一实施例具有大致相同的模拟结果。如此，本实施例可在维持电路功能的情况下将电路简化。
第三实施例
图8显示本发明第三实施例的具有混合组件的驱动电路。请一并参考图4A，在图4A中，第五晶体管T15与第六晶体管T16均减少漏电流之用。在本实施例中，第四晶体管T14采用了IGZO薄膜晶体管，已减少漏电流，故如图8所示，本实施例省略第五晶体管T15与第六晶体管T16，且第四晶体管T14的源极不连接至第三节点X12，而连接至低电压DC2，其余电路均相同于第一实施例。其操作也相同于第一实施例，在此不再赘述。如此，本实施例可在维持电路功能的情况下将电路简化。
第四实施例
图9A显示本发明第四实施例的具有混合组件的驱动电路。在本实施例中，其为一移位寄存器，包括第一晶体管T22、第二晶体管T28、第三晶体管T25、第四晶体管T27、第五晶体管T29、第六晶体管T24、第七晶体管T21、第八晶体管T23、第九晶体管T26及一电容C21。各晶体管均具有一控制端作为栅极，一端作为源极，及另一端作为漏极。如图9A所示，第七晶体管T21的漏极连接至高电压DC1，其源极连接至第一节点X21，其栅极连接至输入信号IN2。第一晶体管T22的漏极连接至第一节点X21，其源极连接至第二节点X22，其栅极连接至第一频率信号CK21。第八晶体管T23的漏极连接至第二节点X22，其源极连接至第四节点X24，其栅极连接至高电压DC1。第六晶体管T24的漏极连接至第四节点X24，其源极连接至低电压DC2，其栅极连接至第三节点X23。第三晶体管T25的漏极连接至高电压DC1，其源极连接至第三节点X23，其栅极连接至第三频率信号CK23。第九晶体管T26的漏极连接至第三节点X23，其源极连接至低电压DC2，其栅极连接至第四节点X24。第四晶体管T27的漏极连接至第三节点X23，其源极连接至低电压DC2，其栅极连接至输入信号IN2。第二晶体管T28的漏极连接至第二频率信号CK22，其源极连接至输出电压OUT2，其栅极连接至第二节点X22。电容C21的一端连接至第二节点X22，其另一端连接至输出电压OUT2。第五晶体管T29的漏极连接至输出电压OUT2，其源极连接至低电压DC2，其栅极连接至第三节点X23。
在本实施例中，各晶体管均为N型晶体管，也即，本实施例是全N型晶体管电路，具有较佳的工艺便利性。在其他实施利中，也可采用全P型晶体管电路，或N型、P型的混合晶体管电路。
图9B显示本实施例的具有混合组件的驱动电路的信号时序图，其中，频率信号CK21、CK22、CK23、CK24以循环方式依序产生方波信号，一循环所需的时间可设定为一画框时间，频率信号的峰值可设定为对准高电压DC1，其谷值可设定为对准低电压DC2。
关于本实施例的操作，请一并参考图9A和9B。
操作期间S21为初始状态。在此操作期间，各信号均为低电压，故输出电压OUT2也为低电压。
在操作期间S22，输入信号为高电压，故第四晶体管T27导通，第三节点X23的电压维持低电压。因此，第六晶体管T24关闭，第四节点X24的电压不被下拉，且第五晶体管T29关闭，输出电压OUT2不被下拉。而由于第七晶体管T21导通，电流自高电压DC1流向第一节点X21。同时，第一频率信号CK21为高电压，故第一晶体管T22导通，电流又自第一节点X21流向第二节点X22。由于第八晶体管T23的栅极连接至高电压DC1，第八晶体管T23维持导通。然而，第六晶体管T24关闭，故第四节点X24的电压不被下拉。当第四节点X24的电压被上拉至相同于第二节点X22的电压时，由于两者不存在电位差，电流即不再流经第八晶体管T23，而全部流向电容C21。X24于是，电容C21被充电，第二节点X22的电压被上拉至高电压，故第二晶体管T28导通。然而，在此操作期间，第二频率信号CK22为低电压，故无电流流向输出电压OUT2。
在操作期间S23，输入信号IN2、第一频率信号CK21均为低电压，故第七晶体管T21、第一晶体管T22均关闭，电流不再自高电压DC1流向第二节点X22。然而，由于电容C21的存在，第二晶体管T28仍导通。此时，第二频率信号CK22为高电压，电流自第二频率信号CK22流向输出电压OUT2，输出电压OUT2被上拉至高电压。
另一方面，在操作期间S22，第三节点X23的电压已为低电压。在操作期间S23，第三节点X23的电压仍维持低电压，故第五晶体管T29关闭，输出电压OUT2不被下拉。
值得注意的是，本实施例是全N型晶体管电路，而N型晶体管在栅极-源极电压差(VGS)至少为一个晶体管的阈值电压(Vth)时，才可导通。为使高电压DC1可完全传输至输出电压OUT2，第二节点X22的电压必须比高电压DC1高出一个晶体管的阈值电压(Vth)，也即，V(X22)≥V(DC1)+Vth。对此，以设置电容C21来提高第二节点X22的电压。由于电容C21的一端连接至输出电压OUT2，故电容C21充电后可满足上述条件式。
在操作期间S24，仍无电流自高电压DC1流向第二节点X22。此时，第二频率信号CK22为低电压，所以电流不再从第二频率信号CK22流向输出电压OUT2。在此操作期间，第三频率信号CK23为高电压，故第六晶体管T24导通，电流自高电压DC1流向第三节点X23，第三节点X23的电压被上拉至高电压。因此，第五晶体管T29导通，电流自输出电压OUT2流向低电压DC2，输出电压OUT2被下拉至低电压。
另一方面，由于输入电压IN2为低电压，第四晶体管T27关闭，第三节点X23的电压不被下拉。同时，由于第三节点X23为高电压，第六晶体管T24导通，电流自第四节点X24流向低电压DC，第四节点X24的电压被下拉至低电压。从而，由于第八晶体管T23维持导通，电流又自第二节点X22流向第四节点X24，第二节点X22的电压被下拉至低电压。
在操作期间S25，各信号均为低电压，此操作期间的状态回归至相同于操作期间S21的初始状态。
如此，如图9B所示，输出电压OUT2自输入信号IN2延迟一方波宽度，故本实施例可提供移位寄存器的功能。
由图9B可知，输出信号IN2长时间维持于低电压，故第三节点X23长时间维持于高电压。为此，第九晶体管T26、第四晶体管T27均可为IGZO薄膜晶体管，以减少漏电流。在其他实施例中，IGZO薄膜晶体管也可置换为其他金属氧化物薄膜晶体管，例如：氧化铟(In2O3)、氧化铟锌(IZO)、氧化锌锡(ZTO)、氧化铟镓(IGO)、氧化锡(SnO2)、氧化镍(NiO)、氧化铜(Cu2O)以及氧化锌(ZnO)晶体管。
再者，由于输入信号IN2与第一频率信号CK21的波形相同，第七晶体管T21与第一晶体管T22可择一设置。
此外，第二晶体管T28可为LTPS薄膜晶体管，以快速上拉输出电压OUT2；第五晶体管T29可为LTPS薄膜晶体管，以快速下拉输出电压OUT2。在其他实施例中，LTPS薄膜晶体管也可置换为其他多晶硅薄膜晶体管。
第二比较例
在第二比较例中，第九晶体管T26、第四晶体管T27均采用LTPS薄膜晶体管，其余电路均相同于第四实施例。其操作也相同于第四实施例，在此不再赘述。
图10显示本发明第四实施例与第二比较例的模拟结果。V(OUT2)_4、V(X22)_4、V(X23)_4分别代表第四实施例的输出电压OUT2、第二节点X22的电压、第三节点X23的电压；V(OUT2)_C2、V(X22)_C2、V(X23)_C2分别代表第二比较例的输出电压OUT2、第二节点X22的电压、第三节点X23的电压；V(CK23)代表第三频率信号CK23的电压，为两者所共享。观察图10，由于第二比较例的第九晶体管T26、第四晶体管T27均采用LTPS薄膜晶体管，其V(X23)_C2受到漏电流的影响而电压较低，也受到第三频率信号CK23的影响而产生低频波纹(ripple)。相对的，由于第四实施例第九晶体管T26、第四晶体管T27均采用IGZO薄膜晶体管，上述问题均可获得改善。
第三比较例
图11显示本发明第三比较例的驱动电路。第三比较例基于第二比较例加以改良而成。在第三比较例中，第四晶体管T27的源极不连接至低电压DC2，而连接至低电压DC3，且其还包括两电容C22、C23，电容C22连接于第二节点X22与低电压DC2之间，电容C23连接于第三节点X23与低电压DC3之间，其余电路均相同于第二比较例。其操作则相同于第四实施例，在此不再赘述。
虽然第三比较例可改善第二比较例的性能(performance)，但是第四实施例相较于第三比较例，省略了电容C22、C23，而可在维持电路性能的情况下，简化电路，便于电路布局(layout)。
第五实施例
图12显示本发明第五实施例的具有混合组件的驱动电路。请一并参考图9A，在图9A中，第八晶体管T23因栅极连接至高电压DC1而维持导通，相当于具有低电阻的导线。而如第12图所示，在本实施例中，第八晶体管T23被省略，第二节点X22直接连接至第四节点X24。如此，本实施例可在维持电路功能的情况下将电路简化。
第六实施例
图13显示本发明第六实施例的具有混合组件的驱动电路。请一并参考图12，在图12中，第九晶体管T26与第四晶体管T27的导通均取决于输入信号IN2，且均用以下拉第三节点X23的电压。而如图13所示，在本实施例中，第九晶体管T26被省略。如此，本实施例可在维持电路功能的情况下将电路简化。
图14显示本发明的显示设备。如图14所示，显示设备900包括基板901、驱动电路910、920、930及显示区域940。驱动电路910包括多个移位寄存器911、912。驱动电路920包括多个移位寄存器921及多个反相器922。显示区域包括多个像素单元941。图14可实现如图3所示的***。具体而言，多个移位寄存器911可形成一串，以提供重设信号；多个移位寄存器912可形成一串，以提供驱动信号；多个移位寄存器921可形成一串，经反相器922提供发光信号，藉以控制像素单元941。
据此，本发明将多晶硅晶体管，特别是LTPS薄膜晶体管，与金属氧化物晶体管，特别是IGZO薄膜晶体管混合在电路中，形成具有混合组件的驱动电路。其可被应用在驱动电路、像素单元的至少一者中，具体而言，可被应用在有机发光二极管显示设备的驱动电路的反相器或移位寄存器。藉由将多晶硅薄膜晶体管与金属氧化物薄膜晶体管分别安排在电路的特定部分，两种晶体管可发挥各别的优点。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种显示设备，包括：
一基板，该基板包括一具有混合组件的驱动电路；该具有混合组件的驱动电路包括：
一第一晶体管，包括一第一控制端、一第一端及一第二端，该第一控制端耦合至一频率信号，该第一端耦合至一高电压，该第二端耦合至一第一节点；
一第二晶体管，包括一第二控制端、一第三端及一第四端，该第二控制端耦合至一输入信号，该第三端耦合至一第二节点，该第四端耦合至该第一节点；
一第三晶体管，包括一第三控制端、一第五端及一第六端，该第三控制端耦合至该第一节点，该第五端耦合至该高电压，该第六端耦合至一输出电压；以及
一第四晶体管，包括一第四控制端、一第七端及一第八端，该第四控制端耦合至该输入信号，该第七端耦合至一第三节点，该第八端耦合至该输出电压；
其中，该第二晶体管为一金属氧化物薄膜晶体管，且该第三晶体管为一第一多晶硅薄膜晶体管。
2.如权利要求1所述的显示设备，其中该具有混合组件的驱动电路还包括：
一电容，其连接于该第一节点与该输出电压之间。
3.如权利要求1所述的显示设备，其中该具有混合组件的驱动电路还包括：
一第五晶体管，包括一第五控制端、一第九端及一第十端，该第五控制端耦合至该输入信号，该第九端耦合至该低电压，该第十端耦合至该第三节点；
其中，该第四晶体管为一第二多晶硅薄膜晶体管，该第五晶体管为一第三多晶硅薄膜晶体管。
4.如权利要求3所述的显示设备，其中该具有混合组件的驱动电路还包括：
一第六晶体管，包括一第六控制端、一第十一端及一第十二端，该第六控制端耦合至该输出电压，该第十一端耦合至该高电压，该第十二端耦合至该第三节点。
5.如权利要求4所述的显示设备，其中在该具有混合组件的驱动电路中，该第二节点电压连接至该低电压或该输出电压。
6.一种显示设备，包括：
一基板，该基板包括一具有混合组件的驱动电路；
该具有混合组件的驱动电路包括：
一第一晶体管，包括一第一控制端、一第一端及一第二端，该第一控制端耦合至一第一频率信号，该第一端耦合至一第一节点，该第二端耦合至一第二节点；
一第二晶体管，包括一第二控制端、一第三端及一第四端，该第二控制端耦合至该第二节点，该第三端耦合至一第二频率信号，该第四端耦合至一输出电压；
一第三晶体管，包括一第三控制端、一第五端及一第六端，该第三控制端耦合至一第三频率信号，该第五端耦合至一高电压，该第六端耦合至一第三节点；
一第四晶体管，包括一第四控制端、一第七端及一第八端，该第四控制端耦合至一输入信号，该第七端耦合至一低电压，该第八端耦合至该第三节点；
一第五晶体管，包括一第五控制端、一第九端及一第十端，该第五控制端耦合至该第三节点，该第九端耦合至该低电压，该第十端耦合至该输出电压；以及
一第六晶体管，包括一第六控制端、一第十一端及一第十二端，该第六控制端耦合至该第三节点，该第十一端耦合至该低电压，该第十二端耦合至一第四节点，该第四节点直接或间接耦合至该第二节点；
其中，该第四晶体管为一第一金属氧化物薄膜晶体管，且该第二晶体管为一多晶硅薄膜晶体管。
7.如权利要求6所述的显示设备，其中该具有混合组件的驱动电路还包括：
一第七晶体管，包括一第七控制端、一第十三端及一第十四端，该第七控制端耦合至该输入信号，该第十三端耦合至该高电压，该第十四端耦合至该第一节点。
8.如权利要求6所述的显示设备，其中该具有混合组件之驱动电路还包括：
一电容，其连接于该第二节点与该输出电压之间。
9.如权利要求6所述的显示设备，其中该具有混合组件的驱动电路还包括：
一第八晶体管，包括一第八控制端、一第十五端及一第十六端，该第八控制端耦合至该高电压，该第十五端耦合至该第二节点，该第十六端耦合至该第四节点。
10.如权利要求9所述的显示设备，其中该具有混合组件的驱动电路还包括：
一第九晶体管，包括一第九控制端、一第十七端及一第十八端，该第七控制端耦合至该第四节点，该第十七端耦合至该低电压，该第十八端耦合至该第三节点；
其中，该第九晶体管为一第二金属氧化物薄膜晶体管。
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