CN104240765B - 移位寄存器单元及驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明实施例提供移位寄存器单元及驱动方法、栅极驱动电路及显示装置，涉及显示技术领域，能够降低双向扫描栅极驱动电路的噪声。所述移位寄存器单元包括第一扫描控制模块、第二扫描控制模块、上拉控制模块、上拉模块、下拉控制模块以及下拉模块。

Description

移位寄存器单元及驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及移位寄存器单元及驱动方法、栅极驱动电路及显示装置。

背景技术

薄膜晶体管液晶显示器(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)是由水平和垂直两个方向的栅线和数据线交叉定义的像素矩阵构成的，当TFT-LCD进行显示时，通过栅线上的栅极(Gate)驱动依次对每一像素行输入一定宽度的方波进行选通，再通过数据线上的源极(Source)驱动将每一行像素所需的信号依次输出。然而，当分辨率较高时，显示器的栅极驱动和源极驱动的输出均较多，驱动电路的长度也将增大，这将不利于模组驱动电路的绑定(Bonding)工艺。

为了解决上述问题，现有显示器的制造常采用GOA(Gate Driver on Array，阵列基板行驱动)电路的设计，将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动电路的Bonding区域以及***布线空间，从而实现显示面板的两边对称和窄边框的美观设计。

目前的一种GOA设计方案如图1所示，该栅极驱动电路上的移位寄存器包括多级级联的移位寄存器单元SR0、SR1…SRn。其中，每一级移位寄存器单元通过本级信号输出端Output将扫描信号输入到与之相对应的栅极线Gn，并将扫描信号输出到下一级SRn+1的信号输入端Input和上一级SRn-1的信号复位端Rst；用于对下一级移位寄存器单元进行启动，和对下一级移位寄存器单元进行复位。然而上述栅极驱动电路的一级移位寄存器单元，例如，SRn的信号输入端Input在接收到上一级移位寄存器单元SRn-1输出的扫描信号后，在自身的时钟信号输入端CLK输入的时钟信号的作用下，输出扫描信号。因此，上述栅极驱动电路只能实现单向扫描。这样一来，具有单向扫描的显示装置，例如手机，当用户在观影或使用过程中对屏幕进行旋转时，显示画面无法随着用户的观看方式的变化而变化。这样一来，会大大降低用户的需求和体验。

为了解决上述问题，本领域技术人员提出了一种能够进行双向扫描的GOA电路，不仅可以从上至下对每一行栅极进行扫描，还可以从下至上对每一行栅极进行扫描。然而，具有双向扫描功能的GOA电路，相对于单向扫描的GOA电路而言，其电路结构相对复杂，包含有数目较多的晶体管。因此，会因为一些晶体管自身耦合电容中的电量没有得到充分的释放，而导致GOA电路产生噪声干扰，从而降低GOA电路的稳定性。

发明内容

本发明的实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路及显示装置，能够降低双向扫描栅极驱动电路的噪声。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种移位寄存器单元，包括：第一扫描控制模块、第二扫描控制模块、上拉控制模块、上拉模块、下拉控制模块以及下拉模块；

所述第一扫描控制模块，分别连接第一信号输入端、第一电压端以及所述上拉控制模块；用于根据所述第一信号输入端输入的信号，导通所述上拉控制模块；

所述第二扫描控制模块，分别连接第二信号输入端、第二电压端以及所述上拉控制模块；用于根据所述第二信号输入端输入的信号，导通所述上拉控制模块；

所述上拉控制模块，分别连接所述第一扫描控制模块、所述第二扫描控制模块、第四电压端以及上拉控制节点；用于在所述第一扫描控制模块或所述第二扫描控制模块的控制下将所述上拉控制节点的电位上拉至所述第四电压端的电压；

所述上拉模块，分别连接第一时钟信号端、所述上拉控制节点以及本级信号输出端；用于根据所述上拉控制节点的电位，将所述第一时钟信号端输入的信号提供至所述本级信号输出端；

所述下拉控制模块，分别连接所述下拉控制节点、所述上拉控制模块、第三电压端、所述第四电压端以及第二时钟信号端；用于根据所述第二时钟信号端输入的信号，控制所述下拉控制节点的电位；

所述下拉模块，分别连接所述下拉控制节点、所述上拉控制节点以及所述本级信号输出端，用于在所述下拉控制节点的电位控制下将所述上拉控制节点的电位以及所述本级信号输出端的输出信号下拉至所述第三电压端的电压。

本发明实施例的另一方面，提供一种栅极驱动电路，包括多级如上所述的任意一种移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的第一信号输入端与其相邻的上一级移位寄存器单元的本级信号输出端相连接；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的第二信号输入端与其相邻的下一级移位寄存器单元的本级信号输出端相连接。

本发明实施例的又一方面，提供一种显示装置，包括如上所述的任意一种栅极驱动电路。

本发明实施例的有一方面，提供一种移位寄存器单元的驱动方法，包括：

第一阶段，第一扫描控制模块或第二扫描控制模块，通过第一信号输入端或第二信号输入端输入的信号将上拉控制模块导通，所述上拉控制模块将上拉控制节点的电位上拉至第四电压端的电压；通过所述上拉模块将所述第四电压端的电压进行存储；

第二阶段，所述上拉控制节点控制所述上拉模块将第一时钟信号端输入的信号提供至本级信号输出端；下拉控制模块将下拉控制节点的电位下拉至第三电压端的电压；

第三阶段，所述下拉控制模块通过第二时钟信号端将所述下拉控制节点的电位上拉至所述第四电压端的电压；所述下拉控制节点通过下拉模块将所述上拉控制节点的电位和以及所述本级信号输出端的输出信号下拉至所述第三电压端的电压。

本发明实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路及显示装置。所述移位寄存器单元包括第一扫描控制模块、第二扫描控制模块、上拉控制模块、上拉模块以及下拉控制模块。这样一来，可以分别通过与所述第一扫描控制模块相连接的第一信号输入端，以及与所述第二扫描控制模块相连接的第二信号输入端输入的信号对该栅极驱动电路进行正向或反向扫描，从而实现双向扫描。并且，当移位寄存器单元的本级信号输出端需要输出扫描信号时，上拉控制模块可以通过控制上拉控制节点的电位，使得上拉模块导通，将第一时钟信号端输入的信号作为扫描信号通过本级信号输出端输出，以对一行栅线进行扫描。此外，当移位寄存器单元的本级信号输出端不需要输出扫描信号时，所述下拉控制模块能够通过控制下拉控制节点的电位，以对上拉控制节点和本级信号输出端进行下拉，从而可以对上述双向扫描栅极驱动电路进行降噪。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术提供的一种栅极驱动电路的结构示意图；

图2为本发明实施例提供的一种移位寄存器单元的结构示意图；

图3为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图4为本发明实施例提供的一种移位寄存器单元工作信号时序波形图；

图5为本发明实施例提供的另一种移位寄存器单元工作信号时序波形图；

图6-图8为本发明实施例提供的一种移位寄存器单元正向扫描时的工作状态示意图；

图9为本发明实施例提供的一种栅极驱动电路的结构示意图；

图10为本发明实施例提供的一种栅极驱动电路的信号时序波形图；

图11为本发明实施例提供的另一种栅极驱动电路的信号时序波形图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图2所示，可以包括：第一扫描控制模块10、第二扫描控制模块20、上拉控制模块30、上拉模块40、下拉控制模块50以及下拉模块60。

上述第一扫描控制模块10，可以分别连接第一信号输入端Input1、第一电压端Vcn以及上拉控制模块30。用于根据第一信号输入端Input1输入的信号，导通所述上拉控制模块30。

上述第二扫描控制模块20，可以分别连接第二信号输入端Input2、第二电压端Vcnb以及上拉控制模块20；用于根据第二信号输入端Input2输入的信号，导通上拉控制模块30。

上述上拉控制模块30，可以分别连接第一扫描控制模块10、第二扫描控制模块20、第四电压端VGH以及上拉控制节点PU。用于在第一扫描控制模块10或第二扫描控制模块20的控制下将上拉控制节点PU的电位上拉至第四电压端VGH的电压。

上述上拉模块40，可以分别连接第一时钟信号端CLK、上拉控制节PU点以及本级信号输出端Output。用于根据上拉控制节点PU的电位，将上述第一时钟信号端输入CLK的信号提供至本级信号输出端Output。以对与该本级信号输出端相对应的栅线进行扫描。

上述下拉控制模块50，分别连接下拉控制节点PD、上拉控制模块30、第三电压端VGL、第四电压端VGH以及第二时钟信号端CLKB。用于根据上述第二时钟信号端CLKB输入的信号，控制下拉控制节点PD的电位。

上述下拉模块60，可以分别连接下拉控制节点PD、上拉控制节点PU以及本级信号输出端Output，用于在下拉控制节点PD的电位控制下将上拉控制节点PU的电位以及本级信号输出端Output的输出信号下拉至第三电压端VGL的电压。

需要说明的是，第一、本发明实施例是以将正向扫描信号STV_U和反向扫描信号STV_D分别接入到各级移位寄存器单元的第一信号输入端Input1和第二信号输入端Input2为例进行的说明。具体的，各级移位寄存器根据输入的正向扫描信号STV_U，通过各级的本级信号输出端Output按正向(从上至下)顺序地将扫描信号输出到与上述本级信号输出端Output对应的栅线上。或者，各级移位寄存器根据输入的反向扫描信号STV_D，通过各级的本级信号输出端Output按反向(从下至上)顺序地将扫描信号输出到与上述本级信号输出端Output对应的栅线上。

当然，正向扫描信号STV_U和反向扫描信号被STV_D还可以分别接入到各级移位寄存器单元的第二信号输入端Input2和第一信号输入端Input1。具体的扫描过程同理可得，此处不再赘述。

第二、本发明实施例中是以第三电压端VGL输入低电平、第四电压端VGH输入高电平为例进行的说明。

本发明实施例提供一种移位寄存器单元，可以包括第一扫描控制模块、第二扫描控制模块、上拉控制模块、上拉模块以及下拉控制模块。这样一来，可以分别通过与所述第一扫描控制模块相连接的第一信号输入端，以及与所述第二扫描控制模块相连接的第二信号输入端输入的信号对该栅极驱动电路进行正向或反向扫描，从而实现双向扫描。并且，当移位寄存器单元的本级信号输出端需要输出扫描信号时，上拉控制模块可以通过控制上拉控制节点的电位，使得上拉模块导通，将第一时钟信号端输入的信号作为扫描信号通过本级信号输出端输出，以对一行栅线进行扫描。此外，当移位寄存器单元的本级信号输出端不需要输出扫描信号时，所述下拉控制模块能够通过控制下拉控制节点的电位，以对上拉控制节点和本级信号输出端进行下拉，从而可以对上述双向扫描栅极驱动电路进行降噪。

以下，将结合图3对上述移位寄存器单元的具体结构进行详细的举例说明。

需要说明的是，移位寄存器单元的上述各个模块中包括多个晶体管，以下实施例中是以移位寄存器单元中的晶体管均采用N型晶体管为例进行的说明。

实施例一

上述第一扫描控制模块10可以包括：第一晶体管M1和第二晶体管M2。

其中，第一晶体管M1的第一极和栅极连接第一电压端Vcn，第二极与第二晶体管M2的栅极相连接。

第二晶体管M2的第一极连接所述第一信号输入端Input1，栅极连接第一晶体管M1的第二极，第二极与上拉控制模块30相连接。

这样一来，如图4所示，在第一电压端Vcn输入高电平的情况下，所述第一扫描控制模块10导通，当第一信号输入端Input1输入正向扫描信号STV_U时，各级移位寄存器单元开始正向扫描工作。

上述第二扫描控制模块20可以包括：第三晶体管M3和第四晶体管M4。

其中，第三晶体管M3的第一极和栅极连接第二电压端Vcnb，第二极与第四晶体管M4的栅极相连接。

第四晶体管M4的第一极连接第二信号输入端Input2，栅极连接上述第三晶体管M3的第二极，第二极与上拉控制模块30相连接。

这样一来，如图5所示，在第二电压端Vcnb输入高电平的情况下，所述第二扫描控制模块20导通，当第二信号输入端Input2输入反向扫描信号STV_D时，使得各级移位寄存器单元开始反向扫描工作。

上拉控制模块30可以包括：第七晶体管M7。

第七晶体管M7，其第一极连接上拉控制节点PU，第二极连接第四电压端VGH，栅极与第二晶体管M2和第四晶体管M4的第二极相连接。

上拉模块40可以包括：第八晶体管M8、第九晶体管M9以及第一电容C1。

第八晶体管M8的第一极连接第一时钟信号端CLK，栅极连接上拉控制节点PU，第二极与本级信号输出端Output相连接。

第一电容C1的一端连接上拉控制节点PU，另一端与第八晶体管M8的第二极相连接。

下拉控制模块50可以包括：第六晶体管M6、第九晶体管M9、以及第十一晶体管M11。

其中，第六晶体管M6，其第一极连接下拉控制节点PD，第二极连接第三电压端VGL，栅极与第二晶体管M2和第四晶体管M4的第二极相连接。

第九晶体管M9的第一极连接第三电压端VGL，栅极连接第八晶体管M8的第二极，第二极与下拉控制节点PD相连接。

第十一晶体管M11的第一极连接第四电压端VGH，第二极与下拉控制节点PD相连接，栅极与第二时钟信号端CLKB相连接。

下拉模块60可以包括：第五晶体管M5、第十晶体管M10以及第二电容C2。

其中，第五晶体管M5的第一极连接上拉控制节点PU，栅极连接下拉控制节点PD，第二极与第三电压端VGL相连接。

第十晶体管M10的第一极连接第三电压端VGL，栅极连接下拉控制节点PD，第二极与第八晶体管M8的第二极和第九晶体管M9的栅极相连接。

第二电容C2的一端连接第十晶体管M10的栅极，第二极与第十晶体管M10的第一极相连接。

需要说明的是，上述晶体管的第一极可以是源级，第二极可以是漏极。

以下，根据正向扫描的时序工作图，如图4所示，结合图3所示的移位寄存器单元，对该移位寄存器单元的工作过程进行详细的描述。

实施例二

第一阶段T1，Vcn＝1；CLKB＝1；CLK＝0；PU＝1；PD＝0；Input1＝1；Output＝0。需要说明的是，以下实施例中，0表示低电平VGL；1表示高电平VGH。

如图6所示，第一电压端Vcn输入高电平，将第一晶体管M1和第二晶体管M2导通。在此情况下，第一信号输入端Input1输入的正向扫描信号STV_U为高电平，从而使得第七晶体管M7、第六晶体管M6导通，由于第七晶体管M7的第二极连接第四电压端VGH，从而将上拉控制节点PU的电位拉高至高电平，并对第一电容C1进行充电。第八晶体管M8导通，将第一时钟信号端CLK输入的低电平传输至本级信号输出端Output，使得本级信号输出端Output输出低电平，不会对与其相对应的栅线进行扫描。

由于第六晶体管M6导通，因此即使第二时钟信号端CLKB1输入高电平，将第十一晶体管M11导通，下拉控制节点PD的电位仍然会被第六晶体管M6拉低至低电平。这样一来，第五晶体管M5截止，不会将上拉控制节点PU的电位拉低。以保证第一电容C1处于充电状态。此外，第九晶体管M9和第十晶体管M10处于截止状态。

综上所述，第一阶段T1为该移位寄存器单元中第一电容C1的预充电阶段。

第二阶段T2，Vcn＝1；CLKB＝0；CLK＝1；PU＝1；PD＝0；Input1＝0；Output＝1。

如图7所示，第一电压端Vcn输入高电平，第一晶体管M1和第二晶体管M2继续保持导通状态。在此情况下，第一信号输入端Input1输入的正向扫描信号STV_U为低电平，从而使得第七晶体管M7、第六晶体管M6处于截止状态，在第一电容C1的自举作用下，经PU的电位进一步拉高。第八晶体管M8仍然处于导通状态，将第一时钟信号端CLK输入的高电平传输至本级信号输出端Output，使得本级信号输出端Output输出高电平，并对与其相对应的栅线进行扫描。

此外，第九晶体管M9导通，将第三电压端VGL的电压输入值第十晶体管M10的栅极，由于第三电压端VGL的电压为低电平，因此，第十晶体管M10截止。第二时钟信号端CLKB1输入低电平，第十一晶体管M11截止。

综上所述，第二阶段T2为该移位寄存器单元打开的阶段。

第二阶段T3，Vcn＝1；CLKB＝1；CLK＝0；PU＝0；PD＝1；Input1＝0；Output＝0。

如图8所示，第一电压端Vcn输入高电平，第一晶体管M1和第二晶体管M2继续保持导通状态。在此情况下，第一信号输入端Input1输入的正向扫描信号STV_U为低电平，从而使得第七晶体管M7、第六晶体管M6处于截止状态。

第二时钟信号端CLKB1输入高电平，第十一晶体管M11导通，将下拉控制节点PD的电位拉升至高电平。由于第六晶体管M6处于截止状态，因此不会将下拉控制节点PD的电位拉低。在此情况下，第五晶体管M5导通，上拉控制节点PU的电位被拉至低电平，第八晶体管M8处于截止状态，本级信号输出端Output无输出。这样一来，在下一帧扫描信号输入之前上述第五晶体管M5均处于导通的状态，从而有效避免了非工作状态下的上拉控制节点PU噪声的产生。

与此同时，第十晶体管M10导通，可以将本级信号输出端Output的电位拉低至点电平，从而减小了非工作状态下的本级信号输出端Output噪声的产生。

综上所述，第三阶段T3可以为该移位寄存器单元的复位降噪阶段。

上述是以正向扫描为例进行的说明，反向扫描同理可得，这里不再赘述。

需要说明的是，上述实施例中的晶体管均是以N型晶体管为例进行的说明，当均采用P型晶体管时。具体的工作过程可以参照上述N型晶体管构成的移位寄存器单元的工作原理，其中需要相应调整驱动信号的时序，此处不再赘述。

本发明实施例提供一种栅极驱动电路，如图9所示，包括多级如上所述的移位寄存器单元(SR0、SR1…SRn)。

第一级移位寄存器单元SR0外，其余每个移位寄存器单元的第一信号输入端Input1与其相邻的上一级移位寄存器单元的本级信号输出端Output相连接。

除最后一级移位寄存器单元SRn外，其余每个移位寄存器单元的第二信号输入端Input2与其相邻的下一级移位寄存器单元的本级信号输出端Output相连接。

具体的，当栅极驱动电路进行正向扫描时，各个信号输入的时序图如图10所示，该GOA电路的各行扫描信号为G1、G2、G3、G4、…Gn-1、Gn；当栅极驱动电路进行反向扫描时，各个信号输入的时序图如图11所示，该GOA电路的各行扫描信号为Gn、Gn-1、Gn-2、Gn-3…G2、G1。

本发明实施例提供一种栅极驱动电路，包括移位寄存器单元。该移位寄存器单元包括第一扫描控制模块、第二扫描控制模块、上拉控制模块、上拉模块以及下拉控制模块。这样一来，可以分别通过与所述第一扫描控制模块相连接的第一信号输入端，以及与所述第二扫描控制模块相连接的第二信号输入端输入的信号对该栅极驱动电路进行正向或反向扫描，从而实现双向扫描。并且，当移位寄存器单元的本级信号输出端需要输出扫描信号时，上拉控制模块可以通过控制上拉控制节点的电位，使得上拉模块导通，将第一时钟信号端输入的信号作为扫描信号通过本级信号输出端输出，以对一行栅线进行扫描。此外，当移位寄存器单元的本级信号输出端不需要输出扫描信号时，所述下拉控制模块能够通过控制下拉控制节点的电位，以对上拉控制节点和本级信号输出端进行下拉，从而可以对上述双向扫描栅极驱动电路进行降噪。

本发明实施例提供一种显示装置，包括如上所述的任意一种栅极驱动电路。具有与本发明前述实施例提供的栅极驱动电路相同的有益效果，由于栅极驱动电路在前述实施例中已经进行了详细说明，此处不再赘述。

该显示装置具体可以为液晶显示器、液晶电视、数码相框、手机、平板电脑等任何具有显示功能的液晶显示产品或者部件。

本发明实施例提供一种移位寄存器单元的驱动方法，可以包括：

第一阶段，第一扫描控制模块10或第二扫描控制模块20，通过第一信号输入端Input1或第二信号输入端Input2输入的信号将上拉控制模块30导通，所述上拉控制模块30将上拉控制节点PU的电位上拉至第四电压端VGH的电压；通过上拉模块30将第四电压端VGH的电压进行存储。第一阶段为该移位寄存器单元的预充电阶段。

第二阶段，上拉控制节点PU控制上拉模块40将第一时钟信号端CLK输入的信号提供至本级信号输出端Output；下拉控制模块50将下拉控制节点PD的电位下拉至第三电压端VGL的电压。第二阶段T2为该移位寄存器单元打开的阶段。

第三阶段，下拉控制模块50通过第二时钟信号端CLKB将下拉控制节点PD的电位上拉至第四电压端VGH的电压；下拉控制节点PD通过下拉模块60将上拉控制节点PD的电位和以及本级信号输出端Output的输出信号下拉至第三电压端VGL的电压。第三阶段T3可以为该移位寄存器单元的复位降噪阶段。

上述驱动方法可以分别通过与所述第一扫描控制模块相连接的第一信号输入端，以及与所述第二扫描控制模块相连接的第二信号输入端输入的信号对该栅极驱动电路进行正向或反向扫描，从而实现双向扫描。并且，当移位寄存器单元的本级信号输出端需要输出扫描信号时，上拉控制模块可以通过控制上拉控制节点的电位，使得上拉模块导通，将第一时钟信号端输入的信号作为扫描信号通过本级信号输出端输出，以对一行栅线进行扫描。此外，当移位寄存器单元的本级信号输出端不需要输出扫描信号时，所述下拉控制模块能够通过控制下拉控制节点的电位，以对上拉控制节点和本级信号输出端进行下拉，从而可以对上述双向扫描栅极驱动电路进行降噪。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：第一扫描控制模块、第二扫描控制模块、上拉控制模块、上拉模块、下拉控制模块以及下拉模块；

所述第一扫描控制模块，分别连接第一信号输入端、第一电压端以及所述上拉控制模块；用于根据所述第一信号输入端输入的信号，导通所述上拉控制模块；

所述第二扫描控制模块，分别连接第二信号输入端、第二电压端以及所述上拉控制模块；用于根据所述第二信号输入端输入的信号，导通所述上拉控制模块；

所述上拉控制模块，分别连接所述第一扫描控制模块、所述第二扫描控制模块、第四电压端以及上拉控制节点；用于在所述第一扫描控制模块或所述第二扫描控制模块的控制下将所述上拉控制节点的电位上拉至所述第四电压端的电压；

所述上拉模块，分别连接第一时钟信号端、所述上拉控制节点以及本级信号输出端；用于根据所述上拉控制节点的电位，将所述第一时钟信号端输入的信号提供至所述本级信号输出端；

所述下拉控制模块，分别连接下拉控制节点、所述上拉控制模块、第三电压端、所述第四电压端以及第二时钟信号端；用于根据所述第二时钟信号端输入的信号，控制所述下拉控制节点的电位；

所述下拉模块，分别连接所述下拉控制节点、所述上拉控制节点以及所述本级信号输出端，用于在所述下拉控制节点的电位控制下将所述上拉控制节点的电位以及所述本级信号输出端的输出信号下拉至所述第三电压端的电压。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一扫描控制模块包括：

第一晶体管，其第一极和栅极连接所述第一电压端；

第二晶体管，其第一极连接所述第一信号输入端，栅极连接所述第一晶体管的第二极，第二极与所述上拉控制模块相连接。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二扫描控制模块包括：

第三晶体管，其第一极和栅极连接第二电压端；

第四晶体管，其第一极连接第二信号输入端，栅极连接所述第三晶体管的第二极，第二极与所述上拉控制模块相连接。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述上拉控制模块包括：

第七晶体管，其第一极连接所述上拉控制节点，第二极连接所述第四电压端，栅极与所述第二晶体管和所述第四晶体管的第二极相连接。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述上拉模块包括：

第八晶体管，其第一极连接所述第一时钟信号端，栅极连接所述上拉控制节点，第二极与本级信号输出端相连接；

第一电容，其一端连接所述上拉控制节点，另一端与所述第八晶体管的第二极相连接。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述下拉控制模块包括：

第六晶体管，其第一极连接所述下拉控制节点，第二极连接所述第三电压端，栅极与所述第二晶体管和所述第四晶体管的第二极相连接；

第九晶体管，其第一极连接所述第三电压端，栅极连接第八晶体管的第二极，第二极与所述下拉控制节点相连接；

第十一晶体管，其第一极连接所述第四电压端，第二极与所述下拉控制节点相连接，栅极与所述第二时钟信号端相连接。

7.根据权利要求6所述的移位寄存器单元，其特征在于，所述下拉模块包括：

第五晶体管，其第一极连接所述上拉控制节点，栅极连接所述下拉控制节点，第二极与所述第三电压端相连接；

第十晶体管，其第一极连接所述第三电压端，栅极连接所述下拉控制节点，第二极与所述第八晶体管的第二极和所述第九晶体管的栅极相连接；

第二电容，其一端连接所述第十晶体管的栅极，另一端与所述第十晶体管的第一极相连接。

8.一种栅极驱动电路，其特征在于，包括多级如权利要求1至7任一所述的移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的第一信号输入端与其相邻的上一级移位寄存器单元的本级信号输出端相连接；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的第二信号输入端与其相邻的下一级移位寄存器单元的本级信号输出端相连接。

9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。

10.一种用于驱动如权利要求1至7任一项所述的移位寄存器单元的方法，其特征在于，所述方法包括：

第一阶段，第一扫描控制模块或第二扫描控制模块，通过第一信号输入端或第二信号输入端输入的信号将上拉控制模块导通，所述上拉控制模块将上拉控制节点的电位上拉至第四电压端的电压；通过上拉模块将所述第四电压端的电压进行存储；

第二阶段，所述上拉控制节点控制所述上拉模块将第一时钟信号端输入的信号提供至本级信号输出端；下拉控制模块将下拉控制节点的电位下拉至第三电压端的电压；

第三阶段，所述下拉控制模块通过第二时钟信号端将所述下拉控制节点的电位上拉至所述第四电压端的电压；所述下拉控制节点通过下拉模块将所述上拉控制节点的电位和以及所述本级信号输出端的输出信号下拉至所述第三电压端的电压。