CN107256722B - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器单元，包括：输入单元，用于根据输入信号和第一时钟信号，输出预输出信号；第一输出单元，与所述输入单元连接，用于根据所述预输出信号和第二时钟信号，输出第一输出信号；第二输出单元，与所述输入单元连接，用于根据所述预输出信号和第三时钟信号，输出第二输出信号。本发明还公开了一种移位寄存器单元的驱动方法、栅极驱动电路、阵列基板和显示装置。本发明提供的移位寄存器单元及其驱动方法、栅极驱动电路、阵列基板和显示装置，可以实现低功耗。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，特别是指一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
背景技术
GOA(Gate Driver On Array，阵列基板上栅极驱动)技术，是一种将栅极驱动电路集成于阵列基板，从而取代栅极驱动芯片以降低功耗和成本的技术。目前的显示面板产业，基于成本因素的考虑，开始采用GOA结构来实现显示面板的驱动，近年来这种趋势越加明显。
GOA结构就是在阵列基板上用若干TFT(薄膜晶体管)和电容制作出栅极驱动电路，本质是一种移位寄存器，其随着时钟信号会依次输出高电平，从而打开相应的栅极线。
目前随着液晶面板业竞争趋于激烈，降低面板成本且要提升性能成为面板厂商竞争点，其中GOA的采用可以减少IC使用量，因此成为降低成本的一个直接的方法，其新结构的尝试与采用有效的提升了性能。
但是，本发明的发明人在实现本发明时，发现现有技术的GOA结构至少具有以下问题：
现有技术中通常采用一个GOA单元对一个栅极进行驱动，意味着显示器件中存在多少子像素就需要多少GOA单元对相应的栅极进行驱动。然而随着分辨率的提高，这种驱动方式将会产生较大的功耗。
发明内容
有鉴于此，本发明的目的在于提出一种移位寄存器单元及其驱动方法、栅极驱动电路、阵列基板和显示装置，可实现低功耗。
基于上述目的，本发明实施例的第一个方面，提供了一种移位寄存器单元，包括：
输入单元，用于根据输入信号和第一时钟信号，输出预输出信号；
第一输出单元，与所述输入单元连接，用于根据所述预输出信号和第二时钟信号，输出第一输出信号；
第二输出单元，与所述输入单元连接，用于根据所述预输出信号和第三时钟信号，输出第二输出信号。
可选的，所述第一输出单元包括第一N型晶体管、第一P型晶体管和第一反相器；所述第一N型晶体管的控制极和第一P型晶体管的控制极均用于接收所述第二时钟信号，所述第一N型晶体管的第一极用于接收所述预输出信号，所述第一P型晶体管的第一极用于接收第一电压信号，所述第一N型晶体管的第二极和第一P型晶体管的第二极均连接所述第一反相器的第一端，所述第一反相器的第二端用于输出所述第一输出信号。
可选的，所述第二输出单元包括第二N型晶体管、第二P型晶体管和第二反相器；所述第二N型晶体管的控制极和第二P型晶体管的控制极均用于接收所述第三时钟信号，所述第二P型晶体管的第二极用于接收第一电压信号，所述第二N型晶体管的第二极用于接收所述预输出信号，所述第二N型晶体管的第一极和第二P型晶体管的第一极均连接所述第二反相器的第一端，所述第二反相器的第二端用于输出所述第二输出信号。
可选的，所述的移位寄存器单元还包括第三反相器，所述输入单元经所述第三反相器分别连接所述第一输出单元和第二输出单元。
可选的，所述输入单元包括输入子单元、第一控制单元、第二控制单元、第三控制单元和预输出单元；
所述输入子单元，用于根据输入信号输出第一控制信号；
所述第一控制单元，与所述输入子单元连接，用于根据所述第一控制信号输出第二控制信号；
所述第二控制单元，与所述输入子单元连接，用于根据所述第一控制信号和所述第一时钟信号，输出第三控制信号；
所述第三控制单元，分别与所述第一控制单元和第二控制单元连接，用于根据所述第二控制信号和第三控制信号输出第四控制信号；
所述预输出单元，与所述第三控制单元连接，用于根据所述第四控制信号输出所述预输出信号。
可选的，所述输入子单元包括第三N型晶体管、第三P型晶体管和第四N型晶体管；所述第三N型晶体管和第三P型晶体管的控制极均用于接入所述输入信号，所述第三N型晶体管和第三P型晶体管的第一极均连接所述第一控制单元，所述第三P型晶体管的第二极连接所述第三控制单元，所述第三N型晶体管的第二极用于接入第二电压信号，所述第四N型晶体管的控制极和第一极均用于接入所述输入信号，所述第四N型晶体管的第二极连接所述第二控制单元。
可选的，所述第一控制单元包括第五N型晶体管和第六N型晶体管；所述第五N型晶体管和第六N型晶体管的控制极均连接所述输入子单元，所述第五N型晶体管的第二极和第六N型晶体管的第一极均连接所述第三控制单元，所述第五N型晶体管的第一极连接所述第二控制单元，所述第六N型晶体管的第二极用于接入第二电压信号。
可选的，所述第二控制单元包括第四P型晶体管和第七N型晶体管；所述第四P型晶体管和第七N型晶体管的控制极均连接所述输入子单元，所述第四P型晶体管和第七N型晶体管的第一极均连接所述第三控制单元，所述第四P型晶体管的第二极连接所述第三控制单元，所述第七N型晶体管的第二极用于接入所述第一时钟信号。
可选的，所述第三控制单元包括第五P型晶体管和第八N型晶体管；所述第五P型晶体管和第八N型晶体管的控制极均连接所述第二控制单元，所述第五P型晶体管和第八N型晶体管的第一极均连接所述预输出单元，所述第五P型晶体管的第二极用于接入第一电压信号，所述第八N型晶体管的第二极用于接入第二电压信号。
可选的，所述预输出单元包括第六P型晶体管和第九N型晶体管；所述第六P型晶体管和第九N型晶体管的控制极均连接所述第三控制单元，所述第六P型晶体管和第九N型晶体管的第一极均连接所述第一输出单元和第二输出单元，所述第六P型晶体管的第二极用于接入第一电压信号，所述第九N型晶体管的第二极用于接入第二电压信号。
可选的，所述输入单元还包括第四控制单元；
所述第四控制单元，分别与所述输入子单元、第二控制单元和第三控制单元连接，用于根据所述第一控制信号、第一时钟信号和第三控制信号，输出第五控制信号。
可选的，所述第四控制单元包括第十N型晶体管；所述第十N型晶体管的控制极和第二极均连接所述第三控制单元，所述第十N型晶体管的第一极用于接入所述输入信号。
本发明实施例的第二个方面，提供了一种移位寄存器单元的驱动方法，用于驱动如前任一项所述的移位寄存器单元的，包括：
在第一时段，输入信号为高电平、第一时钟信号为高电平，经过输入单元后输出的预输出信号为低电平，在第二时钟信号为高电平时，第一输出信号为高电平；
在第二时段，输入信号为低电平、第一时钟信号为高电平，经过输入单元后输出的预输出信号为高电平，在第三时钟信号为高电平时，第二输出信号为高电平。
可选的，所述的驱动方法还包括：
在第三时段和第四时段，第一时钟信号、第二时钟信号和第三时钟信号均为低电平，第一输出信号和第二输出信号均为低电平。
本发明实施例的第三个方面，提供了一种栅极驱动电路，包括至少两个级联的如前任一项所述的移位寄存器单元；
第N级的移位寄存器单元的输入信号端与第N-1级的移位寄存器单元的预输出信号端连接，第N级的移位寄存器单元的第一时钟信号端、第二时钟信号端和第三时钟信号端分别接入第一时钟信号、第二时钟信号和第三时钟信号。
可选的，所述的栅极驱动电路还包括：第N+1级的移位寄存器单元的输入信号端与第N级的移位寄存器单元的预输出信号端连接，第N+1级的移位寄存器单元的第一时钟信号端、第二时钟信号端和第三时钟信号端分别接入第四时钟信号、第五时钟信号和第六时钟信号。
可选的，所述第一时钟信号和第四时钟信号的周期相同、相位相反；所述第二时钟信号、第三时钟信号、第五时钟信号和第六时钟信号的高电平所在时段，依次相差1/4周期。
本发明实施例的第四个方面，提供了一种阵列基板，其特征在于，包括如前任一项所述的栅极驱动电路。
本发明实施例的第五个方面，提供了一种显示装置，其特征在于，包括如前所述的阵列基板。
从上面所述可以看出，本发明实施例提供的移位寄存器单元及其驱动方法、栅极驱动电路、阵列基板和显示装置，通过外加两个第二时钟信号和第三时钟信号及相应的电路改进，使得单级移位寄存器单元可同时输出两行栅极驱动信号，这样可以减少栅极驱动电路中移位寄存器单元的使用数目，同时有效降低整体面板的功耗，更好提升性能及稳定性；并且，由于移位寄存器单元的使用数目的减少，大量减少了器件使用数目，节约了成本，也提升了良率，从而大大提升了产品的竞争力。
附图说明
图1为现有技术中移位寄存器单元的结构示意图；
图2为现有技术中移位寄存器单元的信号时序示意图；
图3为本发明提供的移位寄存器单元的一个实施例的结构示意图；
图4为本发明提供的移位寄存器单元的另一个实施例的结构示意图；
图5为本发明提供的移位寄存器单元的又一个实施例的结构示意图；
图6为本发明提供的移位寄存器单元的又一个实施例的信号时序示意图；
图7为本发明提供的移位寄存器单元的驱动方法的一个实施例的流程示意图；
图8为本发明提供的栅极驱动电路的一个实施例的结构示意图；
图9为本发明提供的栅极驱动电路的一个实施例的信号时序示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
如图1所示，为现有技术中移位寄存器单元的结构示意图。如图2所示，为现有技术中移位寄存器单元的信号时序示意图。
结合图1和图2，可以看出，现有技术的移位寄存器单元在输入信号INPUT’、第一时钟信号CK和第二时钟信号CK2的控制下，输出单一的输出信号OUT’。
由此可见，由现有技术的移位寄存器单元组成的栅极驱动电路，一个栅极驱动信号需要一个移位寄存器单元来提供，使得栅极驱动电路整体功耗较大，不利于低功耗的实现。
基于此，本发明实施例的第一个方面，提供了一种可以实现低功耗的移位寄存器单元的一个实施例。如图3所示，为本发明提供的移位寄存器单元的一个实施例的结构示意图。
所述移位寄存器单元，包括：
输入单元101，用于根据输入信号INPUT和第一时钟信号CK，输出预输出信号；
第一输出单元102，与所述输入单元101连接，用于根据所述预输出信号和第二时钟信号CK2，输出第一输出信号OUT1；
第二输出单元103，与所述输入单元101连接，用于根据所述预输出信号和第三时钟信号CK3，输出第二输出信号OUT2。
从上述实施例可以看出，本发明实施例提供的移位寄存器单元，通过外加两个第二时钟信号和第三时钟信号及相应的电路改进，使得单级移位寄存器单元可同时输出两行栅极驱动信号，这样可以减少栅极驱动电路中移位寄存器单元的使用数目，同时有效降低整体面板的功耗，更好提升性能及稳定性；并且，由于移位寄存器单元的使用数目的减少，大量减少了器件使用数目，节约了成本，也提升了良率，从而大大提升了产品的竞争力。
本发明实施例还提供了一种可以实现低功耗的移位寄存器单元的另一个实施例。如图4所示，为本发明提供的移位寄存器单元的另一个实施例的结构示意图。
所述移位寄存器单元，包括：
输入单元101，用于根据输入信号INPUT和第一时钟信号CK，输出预输出信号。
第三反相器M3，所述输入单元101经所述第三反相器M3分别连接所述第一输出单元102和第二输出单元103。
第一输出单元102，与所述输入单元101连接，用于根据所述预输出信号和第二时钟信号CK2，输出第一输出信号OUT1；
可选的，所述第一输出单元102包括第一N型晶体管N1、第一P型晶体管P1和第一反相器M1；所述第一N型晶体管N1的控制极和第一P型晶体管P1的控制极均用于接收所述第二时钟信号CK2，所述第一N型晶体管N1的第一极用于经所述第三反相器M3接收所述预输出信号，所述第一P型晶体管P1的第一极用于接收第一电压信号VDD，所述第一N型晶体管N1的第二极和第一P型晶体管P1的第二极均连接所述第一反相器M1的第一端，所述第一反相器M1的第二端用于输出所述第一输出信号OUT1。
第二输出单元103，与所述输入单元101连接，用于根据所述预输出信号和第三时钟信号CK3，输出第二输出信号OUT2；
可选的，所述第二输出单元103包括第二N型晶体管N2、第二P型晶体管P2和第二反相器M2；所述第二N型晶体管N2的控制极和第二P型晶体管P2的控制极均用于接收所述第三时钟信号CK3，所述第二P型晶体管P2的第二极用于接收第一电压信号VDD，所述第二N型晶体管N2的第二极用于经所述第三反相器M3接收所述预输出信号，所述第二N型晶体管N2的第一极和第二P型晶体管P2的第一极均连接所述第二反相器M2的第一端，所述第二反相器M2的第二端用于输出所述第二输出信号OUT2。
从上述实施例可以看出，本发明实施例提供的移位寄存器单元，通过外加两个第二时钟信号和第三时钟信号及相应的电路改进，使得单级移位寄存器单元可同时输出两行栅极驱动信号，这样可以减少栅极驱动电路中移位寄存器单元的使用数目，同时有效降低整体面板的功耗，更好提升性能及稳定性；并且，由于移位寄存器单元的使用数目的减少，大量减少了器件使用数目，节约了成本，也提升了良率，从而大大提升了产品的竞争力。同时，通过第一输出单元的结构设计，能够较好地实现第一输出信号的输出，并且，通过第二输出单元的结构设计，能够较好地实现第二输出信号的输出。
本发明实施例还提供了一种可以实现低功耗的移位寄存器单元的又一个实施例。如图5所示，为本发明提供的移位寄存器单元的又一个实施例的结构示意图。
所述移位寄存器单元，包括：
输入单元101，用于根据输入信号INPUT和第一时钟信号CK，输出预输出信号；
可选的，参考图5，所述输入单元101包括输入子单元1011、第一控制单元1012、第二控制单元1013、第三控制单元1014和预输出单元1015；
所述输入子单元1011，用于根据输入信号INPUT输出第一控制信号；
可选的，参考图5，所述输入子单元1011包括第三N型晶体管N3、第三P型晶体管P3和第四N型晶体管N4；所述第三N型晶体管N3和第三P型晶体管P3的控制极均用于接入所述输入信号INPUT，所述第三N型晶体管N3和第三P型晶体管P3的第一极均连接所述第一控制单元1012，所述第三P型晶体管P3的第二极连接所述第三控制单元1014，所述第三N型晶体管N3的第二极用于接入第二电压信号VSS，所述第四N型晶体管N4的控制极和第一极均用于接入所述输入信号INPUT，所述第四N型晶体管N4的第二极连接所述第二控制单元1013。
所述第一控制单元1012，与所述输入子单元1011连接，用于根据所述第一控制信号输出第二控制信号；
可选的，参考图5，所述第一控制单元1012包括第五N型晶体管N5和第六N型晶体管N6；所述第五N型晶体管N5和第六N型晶体管N6的控制极均连接所述输入子单元1011，所述第五N型晶体管N5的第二极和第六N型晶体管N6的第一极均连接所述第三控制单元1014，所述第五N型晶体管N5的第一极连接所述第二控制单元1013，所述第六N型晶体管N6的第二极用于接入第二电压信号VSS。
所述第二控制单元1013，与所述输入子单元1011连接，用于根据所述第一控制信号和所述第一时钟信号CK，输出第三控制信号；
可选的，参考图5，所述第二控制单元1013包括第四P型晶体管P4和第七N型晶体管N7；所述第四P型晶体管P4和第七N型晶体管N7的控制极均连接所述输入子单元1011，所述第四P型晶体管P4和第七N型晶体管N7的第一极均连接所述第三控制单元1014，所述第四P型晶体管P4的第二极连接所述第三控制单元1014，所述第七N型晶体管N7的第二极用于接入所述第一时钟信号CK。
所述第三控制单元1014，分别与所述第一控制单元1012和第二控制单元1013连接，用于根据所述第二控制信号和第三控制信号输出第四控制信号；
可选的，参考图5，所述第三控制单元1014包括第五P型晶体管P5和第八N型晶体管N8；所述第五P型晶体管P5和第八N型晶体管N8的控制极均连接所述第二控制单元1013，所述第五P型晶体管P5和第八N型晶体管N8的第一极均连接所述预输出单元1015，所述第五P型晶体管P5的第二极用于接入第一电压信号VDD，所述第八N型晶体管N8的第二极用于接入第二电压信号VSS。
所述预输出单元1015，与所述第三控制单元1014连接，用于根据所述第四控制信号输出所述预输出信号。
可选的，参考图5，所述预输出单元1015包括第六P型晶体管P6和第九N型晶体管N9；所述第六P型晶体管P6和第九N型晶体管N9的控制极均连接所述第三控制单元1014，所述第六P型晶体管P6和第九N型晶体管N9的第一极均连接所述第一输出单元102和第二输出单元103，所述第六P型晶体管P6的第二极用于接入第一电压信号VDD，所述第九N型晶体管N9的第二极用于接入第二电压信号VSS。
可选的，参考图5，所述输入单元还包括第四控制单元1016；所述第四控制单元1016，分别与所述输入子单元1011、第二控制单元1013和第三控制单元1014连接，用于根据所述第一控制信号、第一时钟信号CK和第三控制信号，输出第五控制信号。可选的，参考图5，所述第四控制单元1016包括第十N型晶体管N10；所述第十N型晶体管N10的控制极和第二极均连接所述第三控制单元1014，所述第十N型晶体管N10的第一极用于接入所述输入信号INPUT。
第三反相器M3，所述输入单元101经所述第三反相器M3分别连接所述第一输出单元102和第二输出单元103。
第一输出单元102，与所述输入单元101连接，用于根据所述预输出信号和第二时钟信号CK2，输出第一输出信号OUT1；
可选的，参考图5，所述第一输出单元102包括第一N型晶体管N1、第一P型晶体管P1和第一反相器M1；所述第一N型晶体管N1的控制极和第一P型晶体管P1的控制极均用于接收所述第二时钟信号CK2，所述第一N型晶体管N1的第一极用于经所述第三反相器M3接收所述预输出信号，所述第一P型晶体管P1的第一极用于接收第一电压信号VDD，所述第一N型晶体管N1的第二极和第一P型晶体管P1的第二极均连接所述第一反相器M1的第一端，所述第一反相器M1的第二端用于输出所述第一输出信号OUT1。
第二输出单元103，与所述输入单元101连接，用于根据所述预输出信号和第三时钟信号CK3，输出第二输出信号OUT2。
可选的，参考图5，所述第二输出单元103包括第二N型晶体管N2、第二P型晶体管P2和第二反相器M2；所述第二N型晶体管N2的控制极和第二P型晶体管P2的控制极均用于接收所述第三时钟信号CK3，所述第二P型晶体管P2的第二极用于接收第一电压信号VDD，所述第二N型晶体管N2的第二极用于经所述第三反相器M3接收所述预输出信号，所述第二N型晶体管N2的第一极和第二P型晶体管P2的第一极均连接所述第二反相器M2的第一端，所述第二反相器M2的第二端用于输出所述第二输出信号OUT2。
如图6所示，为本发明提供的移位寄存器单元的又一个实施例的信号时序示意图。现在，以第一时钟信号CK的一个时钟周期为所述移位寄存器单元的一个驱动周期为例，结合图5和图6，简要分析该移位寄存器单元的工作原理。
所述移位寄存器单元的接入信号包括：第一时钟信号CK、第二时钟信号CK2、第三时钟信号CK3、输入信号INPUT、第一电压信号VDD、第二电压信号VSS；第一时钟信号CK、第二时钟信号CK2、第三时钟信号CK3和输入信号INPUT的输入时序如图6所示。
在t1时段，输入信号INPUT为高电平，第一时钟信号CK、第二时钟信号CK2和第三时钟信号CK3均为低电平。
由于输入信号INPUT为高电平，第三N型晶体管N3和第四N型晶体管N4均打开；由于第四N型晶体管N4打开，第五N型晶体管N5和第六N型晶体管N6的控制极均被拉至第二电压信号VSS(即低电平)，因此第五N型晶体管N5和第六N型晶体管N6均关闭；由于第四N型晶体管N4为二极管连接方式，输入信号INPUT的高电平传至第四P型晶体管P4和第七N型晶体管N7的控制极，这时第四P型晶体管P4关闭，第七N型晶体管N7打开；由于第一时钟信号CK此时是低电平，所以第五P型晶体管P5和第八N型晶体管N8的控制极均被下拉至第一时钟信号CK的低电平，这时第五P型晶体管P5和第八N型晶体管N8形成的反相器的输出端则为高电平；因此，第六P型晶体管P6和第九N型晶体管N9的控制极均为高电平，此时，第六P型晶体管P6和第九N型晶体管N9形成的反相器的输出端则为低电平(即预输出信号此时为低电平)，经过第三反相器M3的反相后，再次变为高电平；这时，由于第二时钟信号CK2和第三时钟信号CK3均为低电平，第一N型晶体管N1和第二N型晶体管N2均关闭，第一P型晶体管P1和第二P型晶体管P2均打开，第一电压信号VDD的高电平经第一P型晶体管P1和第一反相器M1后，输出的第一输出信号OUT1为低电平，同时，第一电压信号VDD的高电平经第二P型晶体管P2和第二反相器M2后，输出的第二输出信号OUT2为低电平，即第一输出信号OUT1和第二输出信号OUT2均为低电平。
在t2时段，第一时钟信号CK为高电平，第二时钟信号CK2为高电平，第三时钟信号CK3为低电平，输入信号INPUT为高电平。
由于输入信号INPUT为高电平，第三N型晶体管N3和第四N型晶体管N4均打开；由于第四N型晶体管N4打开，第五N型晶体管N5和第六N型晶体管N6的控制极均被拉至第二电压信号VSS(即低电平)，因此第五N型晶体管N5和第六N型晶体管N6均关闭；由于第四N型晶体管N4为二极管连接方式，输入信号INPUT的高电平传至第四P型晶体管P4和第七N型晶体管N7的控制极，这时第四P型晶体管P4关闭，第七N型晶体管N7打开；第一时钟信号CK此时切换为高电平，所以第五P型晶体管P5和第八N型晶体管N8的控制极均被输入第一时钟信号CK的高电平，这时第五P型晶体管P5和第八N型晶体管N8形成的反相器的输出端则为低电平；因此，第六P型晶体管P6和第九N型晶体管N9的控制极均为低电平，此时，第六P型晶体管P6和第九N型晶体管N9形成的反相器的输出端则为高电平(即预输出信号此时为高电平)，经过第三反相器M3的反相后，再次变为低电平；这时，由于第二时钟信号CK2为高电平，第一N型晶体管N1开启且第一P型晶体管P1关闭，经过第三反相器M3的反相后的低电平信号，经第一反相器M1后，输出的第一输出信号OUT1为高电平；此时，由于第三时钟信号CK3还是为低电平，第二N型晶体管N2关闭且第二P型晶体管P2打开，第一电压信号VDD的高电平经第二P型晶体管P2和第二反相器M2后，输出的第二输出信号OUT2还是为低电平。
在t3时段，第一时钟信号CK为高电平，第二时钟信号CK2为低电平，第三时钟信号CK3为高电平，输入信号INPUT为低电平。
由于输入信号INPUT为低电平，第三N型晶体管N3和第四N型晶体管N4均关闭，第三P型晶体管P3打开；由于第三N型晶体管N3和第四N型晶体管N4均关闭，输入单元101中的其他晶体管保持t2时段的状态；此时，与第三P型晶体管P3的第二极连接的第六P型晶体管P6和第九N型晶体管N9的控制极均为低电平，第六P型晶体管P6和第九N型晶体管N9形成的反相器的输出端则为高电平(即预输出信号此时为高电平)，经过第三反相器M3的反相后，再次变为低电平；此时，由于第二时钟信号CK2为低电平，第一N型晶体管N1关闭且第一P型晶体管P1打开，第一电压信号VDD的高电平经第一P型晶体管P1和第一反相器M1后，输出的第一输出信号OUT1为低电平；这时，由于第三时钟信号CK3为高电平，第二N型晶体管N2开启且第二P型晶体管P2关闭，经过第三反相器M3的反相后的低电平信号，经第二N型晶体管N2和第二反相器M2后，输出的第二输出信号OUT2为高电平。
在t4时段，第一时钟信号CK、第二时钟信号CK2和第三时钟信号CK3均为低电平，输入信号INPUT为低电平。
由于输入信号INPUT为低电平，第三N型晶体管N3和第四N型晶体管N4均关闭，第三P型晶体管P3打开；由于第三N型晶体管N3和第四N型晶体管N4均关闭，输入单元101中的其他晶体管继续保持t2时段的状态；此时，第一时钟信号CK为低电平，所以第五P型晶体管P5和第八N型晶体管N8的控制极均被下拉至第一时钟信号CK的低电平，这时第五P型晶体管P5和第八N型晶体管N8形成的反相器的输出端则为高电平；因此，第六P型晶体管P6和第九N型晶体管N9的控制极均为高电平，此时，第六P型晶体管P6和第九N型晶体管N9形成的反相器的输出端则为低电平(即预输出信号此时为低电平)，经过第三反相器M3的反相后，再次变为高电平；这时，由于第二时钟信号CK2和第三时钟信号CK3均为低电平，第一N型晶体管N1和第二N型晶体管N2均关闭，第一P型晶体管P1和第二P型晶体管P2均打开，第一电压信号VDD的高电平经第一P型晶体管P1和第一反相器M1后，输出的第一输出信号OUT1为低电平，同时，第一电压信号VDD的高电平经第二P型晶体管P2和第二反相器M2后，输出的第二输出信号OUT2为低电平，即第一输出信号OUT1和第二输出信号OUT2均为低电平。
这样，经过t1～t4时段，完成所述移位寄存器单元的一个周期的驱动。
从上述实施例可以看出，本发明实施例提供的移位寄存器单元，通过外加两个第二时钟信号和第三时钟信号及相应的电路改进，使得单级移位寄存器单元可同时输出两行栅极驱动信号，这样可以减少栅极驱动电路中移位寄存器单元的使用数目，同时有效降低整体面板的功耗，更好提升性能及稳定性；并且，由于移位寄存器单元的使用数目的减少，大量减少了器件使用数目，节约了成本，也提升了良率，从而大大提升了产品的竞争力。同时，通过输入单元内部各单元及其具体电路的结构设计，能够更好地实现输入信号到预输出信号的转换。此外，第四控制单元及其具体结构的设计还能够更好地配合整体功能的实现。
可选的，将上述各移位寄存器单元的实施例应用到GOA产品中，能够大大缩减GOA产品需要的器件数目，一方面能够降低功耗，另一方面还有助于减小布局所需空间，有利于实现窄边框GOA产品的设计。
需要说明的是，上述各实施例中的晶体管独立选自多晶硅薄膜晶体管、非晶硅薄膜晶体管、氧化物薄膜晶体管以及有机薄膜晶体管中的一种。在本实施例中涉及到的“控制极”具体可以是指晶体管的栅极或基极，“第一极”具体可以是指晶体管的源极或发射极，相应的“第二极”具体可以是指晶体管的漏极或集电极。当然，本领域的技术人员应该知晓的是，该“第一极”与“第二极”可进行互换。
另外，上述各实施例中的第一电压信号VDD和第二电压信号VSS均为直流电压信号，其中，第一电压信号VDD为高电平直流信号，第二电压信号VSS为低电平直流信号；可选的，所述第一电压信号VDD和第二电压信号VSS，均可由PCB(印制电路板)信号源提供。
此外，上述实施例中第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6均为N型晶体管，为本实施例中便于实施的一种优选方案，其不会对本发明的技术方案产生限制。本领域技术人员应该知晓的是，简单的对各晶体管的类型(N型或P型)进行改变，以及对各电源端和控制信号线输出电压的正负极性进行改变，以实现与本实施例中对各晶体管执行相同的导通或截止操作的技术方案，其均属于本申请保护范围。具体情况，此处不再一一举例说明。
本发明实施例的第二个方面，提供了一种可以实现低功耗的移位寄存器单元的驱动方法的一个实施例。如图7所示，为本发明提供的移位寄存器单元的驱动方法的一个实施例的流程示意图。
所述移位寄存器单元的驱动方法，用于驱动如上所述的移位寄存器单元的任一实施例，具体包括以下步骤：
步骤201：在第一时段(参考图6的t2时段)，输入信号INPUT为高电平，第一时钟信号CK为高电平，经过输入单元101后输出的预输出信号为高电平，在第二时钟信号CK2为高电平时，第一输出信号OUT1为高电平；
步骤202：在第二时段(参考图6的t3时段)，输入信号INPUT为低电平，第一时钟信号CK为高电平，经过输入单元101后输出的预输出信号为高电平，在第三时钟信号CK3为高电平时，第二输出信号OUT2为高电平。
从上述实施例可以看出，本发明实施例提供的移位寄存器单元的驱动方法，在移位寄存器单元本身的结构设计前提下，结合该驱动方法，使得单级移位寄存器单元可同时输出两行栅极驱动信号，这样可以减少移位寄存器单元的使用数目，同时有效降低整体面板的功耗，更好提升性能及稳定性。
可选的，所述移位寄存器单元的驱动方法，还包括以下步骤：
在第三时段(参考图6的t1时段)，输入信号INPUT为高电平，第一时钟信号、第二时钟信号和第三时钟信号均为低电平，经过输入单元101后输出的预输出信号为低电平，第一输出信号和第二输出信号均为低电平；
和第四时段(参考图6的t4时段)，输入信号INPUT为低电平，第一时钟信号、第二时钟信号和第三时钟信号均为低电平，经过输入单元101后输出的预输出信号为低电平，第一输出信号和第二输出信号均为低电平。
通过第三时段和第四时段中的信号设计，给出了单级移位寄存器单元的整个周期内的信号设计，使得整个驱动方法更加完整，且能配合其他级联的移位寄存器单元的驱动方法进行工作。
本发明实施例的第三个方面，提供了一种可以实现低功耗的栅极驱动电路的一个实施例。如图8所示，为本发明提供的栅极驱动电路的一个实施例的结构示意图。
所述栅极驱动电路，包括至少两个级联的如上所述的移位寄存器单元的任一实施例；参考图8，第N级的移位寄存器单元包括输入单元101、第一输出单元102和第二输出单元103；第N+1级的移位寄存器单元包括输入单元101’、第一输出单元102’和第二输出单元103’；
第N级的移位寄存器单元的输入信号端与第N-1级的移位寄存器单元的预输出信号端连接，用于接入第N-1级的移位寄存器单元的预输出信号作为第N级的移位寄存器单元的输入信号STV_IN_N-1，第N级的移位寄存器单元的第一时钟信号端、第二时钟信号端和第三时钟信号端分别接入第一时钟信号CK、第二时钟信号CK2和第三时钟信号CK3；
在输入信号、第一时钟信号CK、第二时钟信号CK2和第三时钟信号CK3的控制下，所述第N级的移位寄存器单元输出第一输出信号OUT1和第二输出信号OUT2。
可选的，如图8所示，第N+1级的移位寄存器单元的输入信号端与第N级的移位寄存器单元的预输出信号端连接，用于接入第N级的移位寄存器单元的预输出信号作为第N+1级的移位寄存器单元的输入信号，第N+1级的移位寄存器单元的第一时钟信号端、第二时钟信号端和第三时钟信号端分别接入第四时钟信号CK4、第五时钟信号CK5和第六时钟信号CK6；
在输入信号、第四时钟信号CK4、第五时钟信号CK5和第六时钟信号CK6的控制下，所述第N+1级的移位寄存器单元输出第三输出信号OUT3和第四输出信号OUT4。
可选的，参考附图9，所述第一时钟信号和第四时钟信号的周期相同、相位相反；所述第二时钟信号、第三时钟信号、第五时钟信号和第六时钟信号的高电平所在时段，依次相差1/4周期。
如图9所示，为本发明提供的栅极驱动电路的一个实施例的信号时序示意图。参考移动寄存器单元的实施例中的各时段的信号驱动原理，第N级和第N+1级的移位寄存器单元的输出信号如图9所示。
从上述实施例可以看出，本发明实施例提供的栅极驱动电路，通过外加第二时钟信号和第三时钟信号及相应的电路改进，使得单级移位寄存器单元可同时输出两行栅极驱动信号，这样可以减少栅极驱动电路中移位寄存器单元的使用数目，同时有效降低整体面板的功耗，更好提升性能及稳定性；并且，由于移位寄存器单元的使用数目的减少，大量减少了器件使用数目，节约了成本，也提升了良率，从而大大提升了产品的竞争力。
本发明实施例的第四个方面，提供了一种可以实现低功耗的阵列基板的一个实施例。
所述阵列基板，包括如上所述的栅极驱动电路的任一实施例。
从上述实施例可以看出，本发明实施例提供的阵列基板，通过在栅极驱动电路中外加两个第二时钟信号和第三时钟信号及相应的电路改进，使得栅极驱动电路中的单级移位寄存器单元可同时输出两行栅极驱动信号，这样可以减少栅极驱动电路中移位寄存器单元的使用数目，同时有效降低整体面板的功耗，更好提升性能及稳定性；并且，由于移位寄存器单元的使用数目的减少，大量减少了器件使用数目，节约了成本，也提升了良率，从而大大提升了产品的竞争力。
本发明实施例的第五个方面，提供了一种可以实现低功耗的显示装置的一个实施例。
所述显示装置，包括如上所述的阵列基板的实施例。
需要说明的是，本实施例中的显示装置可以为：电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
从上述实施例可以看出，本发明实施例提供的显示装置，通过在栅极驱动电路中外加两个第二时钟信号和第三时钟信号及相应的电路改进，使得栅极驱动电路中的单级移位寄存器单元可同时输出两行栅极驱动信号，这样可以减少栅极驱动电路中移位寄存器单元的使用数目，同时有效降低整体面板的功耗，更好提升性能及稳定性；并且，由于移位寄存器单元的使用数目的减少，大量减少了器件使用数目，节约了成本，也提升了良率，从而大大提升了产品的竞争力。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明它们没有在细节中提供。
另外，为简化说明和讨论，并且为了不会使本发明难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本发明难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本发明的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本发明的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本发明。因此，这些描述应被认为是说明性的而不是限制性的。
尽管已经结合了本发明的具体实施例对本发明进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。
本发明的实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本发明的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种移位寄存器单元，其特征在于，包括：
输入单元，用于根据输入信号和第一时钟信号，输出预输出信号；
第一输出单元，与所述输入单元连接，用于根据所述预输出信号和第二时钟信号，输出第一输出信号；
第二输出单元，与所述输入单元连接，用于根据所述预输出信号和第三时钟信号，输出第二输出信号；
所述第一输出单元和第二输出单元中的至少其一具有以下具体结构：
所述第一输出单元的具体结构包括第一N型晶体管、第一P型晶体管和第一反相器；所述第一N型晶体管的控制极和第一P型晶体管的控制极均用于接收所述第二时钟信号，所述第一N型晶体管的第一极用于接收所述预输出信号，所述第一P型晶体管的第一极用于接收第一电压信号，所述第一N型晶体管的第二极和第一P型晶体管的第二极均连接所述第一反相器的第一端，所述第一反相器的第二端用于输出所述第一输出信号；
所述第二输出单元的具体结构包括第二N型晶体管、第二P型晶体管和第二反相器；所述第二N型晶体管的控制极和第二P型晶体管的控制极均用于接收所述第三时钟信号，所述第二P型晶体管的第二极用于接收第一电压信号，所述第二N型晶体管的第二极用于接收所述预输出信号，所述第二N型晶体管的第一极和第二P型晶体管的第一极均连接所述第二反相器的第一端，所述第二反相器的第二端用于输出所述第二输出信号。
2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括第三反相器，所述输入单元经所述第三反相器分别连接所述第一输出单元和第二输出单元。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入单元包括输入子单元、第一控制单元、第二控制单元、第三控制单元和预输出单元；
所述输入子单元，用于根据输入信号输出第一控制信号；
所述第一控制单元，与所述输入子单元连接，用于根据所述第一控制信号输出第二控制信号；
所述第二控制单元，与所述输入子单元连接，用于根据所述第一控制信号和所述第一时钟信号，输出第三控制信号；
所述第三控制单元，分别与所述第一控制单元和第二控制单元连接，用于根据所述第二控制信号和第三控制信号输出第四控制信号；
所述预输出单元，与所述第三控制单元连接，用于根据所述第四控制信号输出所述预输出信号。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述输入子单元包括第三N型晶体管、第三P型晶体管和第四N型晶体管；所述第三N型晶体管和第三P型晶体管的控制极均用于接入所述输入信号，所述第三N型晶体管和第三P型晶体管的第一极均连接所述第一控制单元，所述第三P型晶体管的第二极连接所述第三控制单元，所述第三N型晶体管的第二极用于接入第二电压信号，所述第四N型晶体管的控制极和第一极均用于接入所述输入信号，所述第四N型晶体管的第二极连接所述第二控制单元；
和/或，
所述第一控制单元包括第五N型晶体管和第六N型晶体管；所述第五N型晶体管和第六N型晶体管的控制极均连接所述输入子单元，所述第五N型晶体管的第二极和第六N型晶体管的第一极均连接所述第三控制单元，所述第五N型晶体管的第一极连接所述第二控制单元，所述第六N型晶体管的第二极用于接入第二电压信号；
和/或，
所述第二控制单元包括第四P型晶体管和第七N型晶体管；所述第四P型晶体管和第七N型晶体管的控制极均连接所述输入子单元，所述第四P型晶体管和第七N型晶体管的第一极均连接所述第三控制单元，所述第四P型晶体管的第二极连接所述第三控制单元，所述第七N型晶体管的第二极用于接入所述第一时钟信号；
和/或，
所述第三控制单元包括第五P型晶体管和第八N型晶体管；所述第五P型晶体管和第八N型晶体管的控制极均连接所述第二控制单元，所述第五P型晶体管和第八N型晶体管的第一极均连接所述预输出单元，所述第五P型晶体管的第二极用于接入第一电压信号，所述第八N型晶体管的第二极用于接入第二电压信号；
和/或，
所述预输出单元包括第六P型晶体管和第九N型晶体管；所述第六P型晶体管和第九N型晶体管的控制极均连接所述第三控制单元，所述第六P型晶体管和第九N型晶体管的第一极均连接所述第一输出单元和第二输出单元，所述第六P型晶体管的第二极用于接入第一电压信号，所述第九N型晶体管的第二极用于接入第二电压信号。
5.根据权利要求3所述的移位寄存器单元，其特征在于，所述输入单元还包括第四控制单元；
所述第四控制单元，分别与所述输入子单元、第二控制单元和第三控制单元连接，用于根据所述第一控制信号、第一时钟信号和第三控制信号，输出第五控制信号。
6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第四控制单元包括第十N型晶体管；所述第十N型晶体管的控制极和第二极均连接所述第三控制单元，所述第十N型晶体管的第一极用于接入所述输入信号。
7.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要求1所述的移位寄存器单元，包括：
在第一时段，输入信号为高电平、第一时钟信号为高电平，经过输入单元后输出的预输出信号为低电平，在第二时钟信号为高电平时，第一输出信号为高电平；
在第二时段，输入信号为低电平、第一时钟信号为高电平，经过输入单元后输出的预输出信号为高电平，在第三时钟信号为高电平时，第二输出信号为高电平。
8.根据权利要求7所述的驱动方法，其特征在于，还包括：
在第三时段和第四时段，第一时钟信号、第二时钟信号和第三时钟信号均为低电平，第一输出信号和第二输出信号均为低电平。
9.一种栅极驱动电路，其特征在于，包括至少两个级联的如权利要求1-6任一项所述的移位寄存器单元；
第N级的移位寄存器单元的输入信号端与第N-1级的移位寄存器单元的预输出信号端连接，第N级的移位寄存器单元的第一时钟信号端、第二时钟信号端和第三时钟信号端分别接入第一时钟信号、第二时钟信号和第三时钟信号。
10.根据权利要求9所述的栅极驱动电路，其特征在于，还包括：第N+1级的移位寄存器单元的输入信号端与第N级的移位寄存器单元的预输出信号端连接，第N+1级的移位寄存器单元的第一时钟信号端、第二时钟信号端和第三时钟信号端分别接入第四时钟信号、第五时钟信号和第六时钟信号。
11.根据权利要求10所述的栅极驱动电路，其特征在于，所述第一时钟信号和第四时钟信号的周期相同、相位相反；所述第二时钟信号、第三时钟信号、第五时钟信号和第六时钟信号的高电平所在时段，依次相差1/4周期。
12.一种阵列基板，其特征在于，包括如权利要求9-11任一项所述的栅极驱动电路。
13.一种显示装置，其特征在于，包括如权利要求12所述阵列基板。
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