CN110120200B - 显示装置 - Google Patents

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Abstract

一种显示装置，其面板包含栅极驱动电路。栅极驱动电路包含多级移位寄存器，且多级移位寄存器中的第N级移位寄存器包含控制模块、漏电补偿模块、及输出模块。控制模块的第一端点接收第N‑M级移位寄存器输出的第一信号，第二端点电性连接一节点，将第一信号传送至该节点。漏电补偿模块的第三端点电性连接补偿电压，第四端点电性连接该节点。输出模块的第五端点电性连接该节点，并且接收第一信号，第六端点输出第N级寄存器的第二信号，以驱动至少部分的像素阵列。介于第一信号的一致能期间及第二信号的一致能期间对应触碰感测期间，于触碰感测期间补偿电压对于该节点进行充电。

Description

显示装置
技术领域
本公开是有关于一种显示装置，特别是关于一种栅极驱动电路包含移位寄存器的显示装置。
背景技术
移位寄存器(Shift Register)被广泛应用于栅极驱动电路，用以使各栅极信号线产生扫描信号，以依序开启像素阵列使得各数据信号线的影像信号得以写入。近年来，发展出非晶硅整合型栅极驱动器(Amorphous Silicon Gate driver，简称ASG)技术。ASG技术是在非晶硅的薄膜晶体管制程中直接将包含有这些薄膜晶体管的栅极驱动电路整合于显示面板(例如显示器的玻璃基板)上，以取代栅极驱动器芯片的使用，此技术统称为面板上的栅极驱动器(Gate driver On Panel，简称GOP)。因此，应用ASG及GOP技术可减少液晶显示器的芯片的使用，进而可降低制造成本并缩短制造周期。
现今的嵌入式(in-cell)触控显示面板是将触控功能整合至显示单元中，而在显示单元之外不另外设置触控单元的构造，例如将触控功能整合进液晶显示单元，触控功能可利用显示单元既有的电极结构来实现。由于触控功能与液晶显示单元整合在一起，每一个影像帧(Frame)需切割出一个或多个触控感测周期进行触控感测。然而，在触控感测周期中，供应至栅极驱动电路中的移位寄存器的多个时钟信号将会被暂停，导致至少一级移位寄存器的输出电路所接收驱动信号，将于触控感测期间产生漏电的行为，进而造成显示器画面品质的下降。因此，需要一种移位寄存器电路以改善前述的问题。
发明内容
本公开的目的在于提供一种能够执行漏电补偿的移位寄存器，能够应用于显示装置。
根据本公开的第一方面，提出一种显示装置，显示装置包含面板，面板包含栅极驱动电路，用以驱动至少部分的像素阵列。栅极驱动电路包含多级移位寄存器，且多级移位寄存器中的第N级移位寄存器包含控制模块、漏电补偿模块、以及输出模块。控制模块具有第一端点与第二端点，第一端点用以接收第N-M级移位寄存器输出的第一信号，第二端点电性连接一节点，且控制模块将第一信号传送至该节点，其中N-M大于或等于1，且N、M为正整数。漏电补偿模块具有第三端点与第四端点，第三端点电性连接补偿电压，第四端点电性连接该节点。输出模块具有第五端点与第六端点，第五端点电性连接该节点，并且接收第一信号，第六端点输出第N级寄存器的第二信号，且第二信号用以驱动至少部分的像素阵列。其中介于第一信号的一致能期间及第二信号的一致能期间对应触碰感测期间，于触碰感测期间补偿电压对于该节点进行充电。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1绘示依据本公开一实施例的显示装置示意图。
图2绘示依据本公开一实施例的移位寄存器示意图。
图3绘示依据本公开另一实施例的移位寄存器示意图。
图4～图7绘示依据本公开多个实施例的漏电补偿模块电路示意图。
图8绘示未包含漏电补偿模块的移位寄存器电路示意图。
图9绘示对应于图8所示电路的信号波形图。
图10绘示依据本公开一实施例包含漏电补偿模块的移位寄存器电路示意图。
图11绘示对应于图10所示电路的信号波形图。
图12绘示依据本公开一实施例使用三相时钟的信号波形图。
具体实施方式
图1绘示依据本公开一实施例的显示装置示意图，显示装置1包含面板10，面板10可设置有像素阵列，例如是由至少一个薄膜晶体管(Thin Film Transistor,TFT)与至少一个液晶显示元件组成的像素阵列(图未示)，而另一实施例中，显示元件也可为一发光二极管(Light-emitting diode,LED)、次毫米发光二极管(Mini LED)、微发光二极管(MicroLED)或者量子点发光二极管(Quantum-dot light emitting diode)，但并非限定，只要该显示装置的显示元件需要至少有一个晶体管当作该像素阵列的开关元件，皆可属于本公开适用范围。面板10的一侧(例如底侧)可设置有数据驱动电路(Data Driver)14，用以提供像素数据至面板10的数据线，另一实施例，面板10非底侧亦可设置数据驱动电路14或者面板10的底侧与非底侧可同时设置数据驱动电路14，但并非限定。面板10的另一侧(例如左侧)可设置有栅极驱动电路(Gate Driver)12，用以提供扫描信号至面板10的TFT栅极线，以驱动至少部分的像素阵列，另一实施例，面板10右侧亦可设置栅极驱动电路12，或者面板10的左右侧可同时设置栅极驱动电路12，但并非限定，亦可使用GOP技术可将栅极驱动电路12整合于面板10，而本说明书以下内容皆是以GOP技术实现栅极驱动电路12来作为范例，但并非限定。
栅极驱动电路12包含R_1、R_2、R_3以及R_4的多级移位寄存器16，亦即于一实施例中，R_1为第一级移位寄存器、R_2为第二级移位寄存器、R_3为第三级移位寄存器、R_4为第四级移位寄存器，图1的多级移位寄存器16虽仅绘示四级移位寄存器，然而应当理解移位寄存器数量不仅限于四个，其数量根据于面板10的解析度(Resolution)、时序控制电路(TconIC)支持栅极驱动电路的能力以及面板10的更新频率(frame rate)来决定，但并非限定。多级移位寄存器R_1～R_4彼此电性连接，于各自的输出端G_1～G_4分别输出扫描信号传送至面板10的TFT栅极线。
图1为表示R_1～R_4多级移位寄存器16彼此电性连接的简化示意图，移位寄存器之间的信号传输不仅限于图1的方式。举例而言，第二级移位寄存器R_2可以接收来自第一级移位寄存器R_1输出端G_1的扫描信号以产生输出端G_2的扫描信号。第三级移位寄存器R_3可以接收来自第一级移位寄存器R_1及/或第二级移位寄存器R_2的扫描信号以产生输出端G_3的扫描信号。亦即，各级移位寄存器所接收的信号不仅限于来自于前一级移位寄存器。而第一级移位寄存器R_1可接收起始信号STV，用以指示当级输出一个栅极驱动信号的开始。
此外，各级移位寄存器R_1～R_4可以接收相同或不同的时钟信号。举例而言，一实施例中，若是于栅极驱动电路12使用两种相位的第一时钟信号CLKA与第二时钟信号CLKB，第一时钟信号CLKA与第二时钟信号CLKB的相位差为180度，则移位寄存器R_1与R_3可接收第一时钟信号CLKA，移位寄存器R_2与R_4可接收第二时钟信号CLKB，范例如图1所示。而另一实施例中，若是使用四种相位的时钟信号，第一时钟信号CLKA、第二时钟信号CLKB、第三时钟信号CLKC、与第四时钟信号CLKD彼此之间的相位差为90度，则移位寄存器R_1可接收第一时钟信号CLKA，移位寄存器R_2可接收第二时钟信号CLKB，移位寄存器R_3可接收第三时钟信号CLKC，移位寄存器R_4可接收第四时钟信号CLKD。当电性连接更多级的移位寄存器时，其余移位寄存器的作动可根据上述内容以此类推，于此不再重复赘述。又一实施例中并以两级移位寄存器为例，于该两级移位寄存器的致能期间，若存在一触碰感测期间，则两级移位寄存器分别对应的第一时钟信号CLKA与第二时钟信号CLKB的相位差将大于或等于180度且小于或等于360度，但上述仅是举例并非限定。
多级移位寄存器中的第N级移位寄存器可参考图2，其绘示依据本公开一实施例的移位寄存器示意图。第N级移位寄存器包含控制模块110、漏电补偿模块120、以及输出模块130。控制模块110具有第一端点(图2当中控制模块110的左端)与第二端点(图2当中控制模块110的右端)，第一端点用以接收第N-M级移位寄存器输出的第一信号S1，第二端点电性连接节点P，且控制模块110将第一信号S1传送至节点P，其中N-M大于或等于1，且N、M为正整数。漏电补偿模块120具有第三端点(图2当中漏电补偿模块120的上端)与第四端点(图2当中漏电补偿模块120的下端)，第三端点电性连接补偿电压Vx，第四端点电性连接节点P。输出模块130具有第五端点(图2当中输出模块130的左端)与第六端点(图2当中输出模块130的右端)，第五端点电性连接节点P，并且接收第一信号S1，第六端点输出第N级寄存器的第二信号S2，且第二信号S2用以驱动至少部分的像素阵列。其中介于第一信号S1的一致能期间及第二信号S2的一致能期间对应一触碰感测期间Ts，于触碰感测期间Ts，补偿电压Vx对于节点P进行充电。
第一信号S1由第N-M级移位寄存器输出，例如可对应面板的第N-M条扫描线，第二信号S2由第N级移位寄存器输出，可对应面板的第N条扫描线。M的数值并不限定，在一实施例中，在面板10的单边(例如左侧)设置栅极驱动电路12，M可以等于1，各级移位寄存器可接收来自于前一级移位寄存器输出的第一信号S1；在另一实施例中，可在面板10的双边(例如左侧及右侧)设置栅极驱动电路12，M可以等于2。在其他实施例中，M亦可以等于其他正整数数值，但并非限定。
如图2所示的实施例，节点P的电压电位相关于第N级寄存器输出的第二信号S2，例如当节点P为低电压电位时，输出的第二信号S2维持低电压电位，第二信号S2低电压期间可称为第二信号S2的禁能(disable)期间。节点P为高电压电位的期间则相关于第二信号S2高电压电位的期间，第二信号S2高电压期间可称为第二信号S2的致能(enable)期间，于此期间可提供扫描信号至面板10。在一实施例中，输出模块130可以根据一个时钟信号以及节点P的电压电位，以产生第二信号S2。
在嵌入式触控显示面板中，触控功能整合至显示面板中，每一个影像帧的期间有一部分的时间是作为触碰感测期间Ts，在触碰感测期间Ts供应至栅极驱动电路12的移位寄存器的多个时钟信号将会被暂停。借由漏电补偿模块120所电性连接的补偿电压Vx在触碰感测期间Ts将对节点P进行充电，使得在时钟信号暂停时，依然能够维持节点P的电压电位，而不会因为栅极驱动电路结构中的控制模块的下拉控制电路114(请参阅图3)，所产生的一漏电路径使得节点P的电压下降，如此可以让栅极驱动电路12所容许的触碰感测期间Ts更长，在电路设计具有更大弹性，并且能够确保各级移位寄存器所输出的扫描信号正确。
图3绘示依据本公开另一实施例的移位寄存器示意图，在此实施例中，控制模块110可包括上拉控制电路112及下拉控制电路114，输出模块130可包括上拉输出电路132以及下拉输出电路134。上拉控制电路112可依据第一信号S1调整节点P的电压电位。下拉控制电路114可以依据一直流高电压电位VDD与参考电压VGL(例如为低参考电压)产生下拉控制信号Z，于一实施例中(请同时参阅图3与图8)，下拉控制信号Z的功用为稳定节点P的低电压电位，亦即当第一信号S1未经由晶体管T5调整节点P的电压电位时，该节点P为低电压电位，但此时晶体管T6的第一端点所连接的第一时钟信号CLKA会产生一耦合电压而使节点P的电压具有一突波电压，而误开启晶体管T6，而输出一错误时序的扫描信号，此时下拉控制信号Z会经由一直流电压电位VDD去开启晶体管T10，而该节点P的电压电位将转换为低电压(VGL)，因此下拉控制信号Z具有稳定节点P为低电压电位的功能。另一实施例中，下拉控制电路114可以依据一直流低电压电位VSS与参考电压VGH(例如为高参考电压)产生下拉控制信号Z，进而使节点P的电压稳定为高电压电位。
上拉输出电路132用以接收第一时钟信号CLKA，以根据节点P的电压电位产生输出的第二信号S2，第一时钟信号CLKA与第二时钟信号CLKB具有不同相位，两者的相位差例如是90度、180度、或其他数值，在此并不限定相位差数值。下拉输出电路134亦可根据下拉控制信号Z将输出端的第二信号S2下拉至参考电压VGL。
以下分别以图4～图7绘示依据本公开多个实施例的漏电补偿模块120电路示意图。在这些图所示的实施例中，晶体管皆是使用n型非晶硅薄膜晶体管(n-type amorphousthin-film transistor,以下简称N型薄膜晶体管)作为例子，然而应当理解图中所示的晶体管亦可使用P型薄膜晶体管来取代，于另一实施例中，亦可使用其他种类的晶体管，举例来说可以是低温多晶硅晶体管(Low temperature polysilicon thin-film transistor)、一金属氧化物晶体管(Metal-oxide thin-film transistor)或上述混合式结构晶体管，但不以此为限，只要可以用于当作开关切换的N/P型的晶体管，皆可属于本公开适用范围。本说明书以下将使用N型薄膜晶体管作为范例，以维持说明一致并且易于理解。
如图4所示，漏电补偿模块120可包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、以及电容C1。其中第三晶体管T3与第四晶体管T4皆可为选择性设置，其主要作用为进一步减缓节点P的漏电。亦即，漏电补偿模块可以仅包含第一晶体管T1、第二晶体管T2、以及电容C1，亦可以选择性加入晶体管T3、晶体管T4或者同时加入晶体管T3与晶体管T4，但并非限定，可端视使用者需求或晶体管元件漏电特性的严重程度而电性连接更多的晶体管或电容元件。
如图4所示且未设置晶体管T3与晶体管T4的状态下，节点P电性连接第一晶体管T1的第一端、电容C1的第一端、与第二晶体管T2的控制端，且节点P电性连接电容的第二端与第二晶体管T2的第二端。晶体管的控制端例如为栅极端，晶体管的第一端与第二端例如为漏极端与源极端，并不限定第一端与第二端实际的对应关系，需视晶体管第一端与第二端的电压高低而决定。
当有设置第三晶体管T3时，则节点P电性连接第三晶体管T3的控制端与第二端，第三晶体管T3的第一端电性连接第一晶体管T1的第一端。
当有设置第四晶体管T4时，节点P电性连接第四晶体管T4的第二端，第四晶体管T4的控制端与第一端电性连接电容C1的第二端。
第二晶体管T2的第一端电性连接补偿电压Vx，补偿电压Vx例如来自于时序控制电路，在一实施例中，时序控制电路可整合于数据驱动集成电路中。
如图4所示的实施例，第一晶体管T1的控制端用以接收第二时钟信号CLKB，例如与图3所示下拉控制电路114所接收的第二时钟信号CLKB相同，第一晶体管T1的第二端电性连接补偿电压Vx，于另一实施例中，第一晶体管的第二端亦可电性连接一参考电压VGL(如图5所示)，但并非限定。
如图6所示的实施例，第一晶体管T1的控制端用以接收下拉控制信号Z，例如是图3所示下拉控制电路114依据节点P的电压电位所产生的下拉控制信号Z。第一晶体管T1的第二端电性连接一参考电压VGL，例如与图3所示下拉控制电路114所接收的参考电压VGL相同，于另一个实施例中，第一晶体管T1的第二端电性连接一补偿电压Vx(如图7所示)，但并非限定。
图4～图7所示的实施例皆可作为图2及图3所示的漏电补偿模块120，以下更使用信号波形说明漏电补偿模块120在移位寄存器当中的作用。图8绘示未包含漏电补偿模块的移位寄存器电路示意图，于此实施例中，上拉控制电路112包括晶体管T5，当第一信号S1为高电压电位时晶体管T5导通，进而提升节点P的电压电位。下拉控制电路114包括晶体管T7、晶体管T8、晶体管T9、及晶体管T10，晶体管T8的控制端电性连接节点P，而晶体管T10的控制端用以接收下拉控制信号Z，使得节点P的电压电位与下拉控制信号Z实质互为反相，晶体管T9的控制端用以接收第二时钟信号CLKB，晶体管T7的控制端及第一端可用以接收参考电压VDD(例如为直流高参考电压)。
下拉输出电路134包括晶体管T11，其控制端用以接收下拉控制信号Z，用以当下拉控制信号Z为高电压电位时将第二信号S2拉低至参考电压VGL。上拉输出电路132包括晶体管T6以及电容Cb，电容Cb耦接于节点P与晶体管T6的第二端之间，晶体管T6的控制端电性连接节点P，晶体管T6的第一端电性连接第一时钟信号CLKA，当节点P为高电压电位时，晶体管T6导通，第一时钟信号CLKA提升第二信号S2的电压电位。
图9绘示对应于图8所示电路的时序信号波形图，图9包含两级移位寄存器的相关信号。第1级移位寄存器与第2级移位寄存器的电路结构皆可参考图8，其中第1级移位寄存器的晶体管T5的第一端第一信号S1此时可用以接收起始信号STV、晶体管T6的第一端可用以接收第一时钟信号CLKA、晶体管T9的控制端可用以接收第二时钟信号CLKB。第2级移位寄存器的晶体管T5的第一端可用以接收第1级输出的第一信号S1、晶体管T6的第一端可用以接收第二时钟信号CLKB、晶体管T9的控制端可用以接收第一时钟信号CLKA。
第一信号S1为第1级移位寄存器输出的扫描信号，在图9中以Out1表示。第二信号S2为第2级移位寄存器输出的扫描信号，在图9中以Out2表示。信号P1代表第1级移位寄存器内部节点P的电压，信号P2代表第2级移位寄存器内部节点P的电压。类似地，信号Z1与Z2分别代表第1级移位寄存器与第2级移位寄存器内部的下拉控制信号。
在第1级移位寄存器，时间t1～t2期间，起始信号STV会经由晶体管T5拉高信号P1。接着时间t2～t3期间，信号P1使得晶体管T6导通，第一时钟信号CLKA会拉高第一信号S1(对应图9中的Out1于t2～t3期间)，此时在第2级移位寄存器，第一信号S1会经由晶体管T5拉高信号P2。
接着在时钟信号CLKA的致能期间结束之后，进入触碰感测期间Ts，即时间t3～t4，此时供应至移位寄存器的多个时钟信号会暂停。在第2级移位寄存器节点P的电荷，会经由晶体管T9、晶体管T10或者同时经由晶体管T9与晶体管T10的路径逐渐被放电，如图9所示，在触碰感测期间Ts信号P2会电压电位会逐渐下降，而下拉控制信号Z2电压则是逐渐上升。在触碰感测期间Ts结束后，供应至移位寄存器的多个时钟信号恢复，若是触碰感测期间Ts时间t3～t4的时间长度过长(例如超过100μs)，则信号P2可能会因为漏电而电压过低，使得晶体管T6成为关闭状态，因此当晶体管T6第一端接收到第二时钟信号CLKB时，即时间t4～t5，无法拉高第二信号S2(对应图9中的Out2)，因此无法输出正确的扫描信号至面板10的至少部分的像素阵列。
图10绘示依据本公开一实施例包含漏电补偿模块的移位寄存器电路示意图。图10为使用如图8以及图4所绘示的实施例。图11绘示对应于图10所示电路的信号波形图。在一实施例中，补偿电压Vx于第一信号S1的一致能期间或第二信号S2的一致能期间的电压电位低于补偿电压Vx于触碰感测期间Ts的电压电位。
图11包含两级移位寄存器的相关信号。第1级移位寄存器与第2级移位寄存器的电路结构皆可参考图10，其中第1级移位寄存器的晶体管T5的第一端可用以接收起始信号STV、晶体管T6的第一端可用以接收第一时钟信号CLKA、晶体管T9的控制端可用以接收第二时钟信号CLKB，第一晶体管T1的控制端用以接收第二时钟信号CLKB。第2级移位寄存器的晶体管T5的第一端可用以接收第一信号S1、晶体管T6的第一端可用以接收第二时钟信号CLKB、晶体管T9的控制端可用以接收第一时钟信号CLKA，第一晶体管T1的控制端用以接收第一时钟信号CLKA。信号J1与J2分别代表第1级移位寄存器与第2级移位寄存器内部节点J(第二晶体管T2的控制端)的电压。信号K1与K2分别代表第1级移位寄存器与第2级移位寄存器内部节点K(第二晶体管T2的第二端)的电压。信号Out1与Out2分别代表第1级移位寄存器与第2级移位寄存器输出的扫描信号。
在时间t1～t2期间、以及时间t2～t3期间的信号作动可参考图9相关说明，于此不再重复赘述。接着在时钟信号CLKA的致能期间结束之后，进入触碰感测期间Ts，即时间t3～t4，此时供应至移位寄存器的多个时钟信号会暂停，而补偿电压Vx在触碰感测期间Ts会由原先低电压转为高电压。在第2级移位寄存器中，信号P2会使得信号J2为高电压(节点P与节点J之间可选择性设置第三晶体管T3)而导通第二晶体管T2，因此补偿电压Vx可以拉高信号K2的电压，高电压的信号K2可对节点P进行充电(节点K与节点P之间可选择性设置第四晶体管T4)，因此漏电补偿模块120可将节点P维持在高电压，而抵销因为晶体管T10路径造成节点P漏电的效应。
借由漏电补偿模块120可将节点P维持在高电压，因此即使触碰感测期间Ts时间t3～t4再被拉长，节点P的电压依然不受影响，可以维持在高电压状态，例如触碰感测期间Ts即使增加到500μs，亦可维持节点P的电压。在触碰感测期间Ts结束后，供应至移位寄存器的多个时钟信号恢复，信号P2维持高电压，因此晶体管T6导通，当晶体管T6第一端接收到第二时钟信号CLKB时，即时间t4～t5，会拉高第二信号S2(对应图11中的Out2)，因此能够输出正确的扫描信号至显示面板。
如图11波形所示，在触碰感测期间Ts，时钟信号CLKB与下拉控制信号Z2皆为低电压电位，因此第2级移位寄存器内部的第一晶体管T1的控制端亦可用以接收下拉控制信号Z2(可参考图4～图7实施例)，在触碰感测期间Ts可保持第一晶体管T1关闭。
另一方面，在显示期间(即触碰感测期间Ts以外的时间)，补偿电压Vx与参考电压VGL皆为低电压电位，因此第一晶体管T1的第二端亦可电性连接参考电压VGL(可参考图4～图7实施例)，在显示期间可以确保节点J为低电压，而保持第二晶体管T2关闭。
图10及图11所示为使用两种相位时钟信号的实施例，然而本公开并不限于此，亦可使用多于两种相位的时钟信号。图12绘示依据本公开一实施例使用三相时钟的信号波形图。图12包含三级移位寄存器的相关信号，其中各级移位寄存器的电路结构皆可参考图10，其中第1级移位寄存器的晶体管T5的第一端可用以接收起始信号STV、晶体管T6的第一端可用以接收第一时钟信号CLKA、晶体管T9的控制端可用以接收第二时钟信号CLKB，第一晶体管T1的控制端用以接收第二时钟信号CLKB。第2级移位寄存器的晶体管T5的第一端可用以接收第一信号S1、晶体管T6的第一端可用以接收第二时钟信号CLKB、晶体管T9的控制端可用以接收第三时钟信号CLKC，第一晶体管T1的控制端用以接收第三时钟信号CLKC。第3级移位寄存器的晶体管T5的第一端可用以接收第二信号S2、晶体管T6的第一端可用以接收第三时钟信号CLKC、晶体管T9的控制端可用以接收第一时钟信号CLKA，在第3移位寄存器的漏电补偿模块120中，第一晶体管T1的控制端用以接收第一时钟信号CLKA。使用此实施例中的三种相位CLKA、CLKB、CLKC，更可以有效避免晶体管T5与晶体管T9因为控制端连接的信号同相而形成的漏电路径。于图12中，信号P1、P1、P3分别代表第1、2、3级移位寄存器内部节点P的电压，信号Z1、Z2、Z3分别代表第1、2、3级移位寄存器内部的下拉控制信号，信号J1、J2、J3分别代表第1、2、3级移位寄存器内部节点J的电压，信号K1、K2、K3分别代表第1、2、3级移位寄存器内部节点K的电压，信号Out1、Out2、Out3分别代表第1、2、3级移位寄存器输出的扫描信号。
如图12所示，触碰感测期间Ts介于第一信号S1的一致能期间与第二信号S2的一致能期间之间。以第2级移位寄存器为例，当晶体管T5接收到上一级输出的第一信号S1时，信号P2电压上升并使得晶体管T6导通(时间t2～t3)。触碰感测期间Ts借由漏电补偿模块120，可以使得信号P2维持高电压，而将晶体管T6维持导通状态(时间t3～t4)。接着当时钟信号CLKB致能时，拉高第二信号S2以输出扫描信号至显示面板(时间t4～t5)。当输出完毕后，借由时钟信号CLKC致能，经由晶体管T9路径将信号P2拉至低电压，以使得晶体管T6关闭。
根据本公开上述实施例的显示装置，借由于移位寄存器设置漏电补偿模块，可以在触碰感测期间对于移位寄存器内部节点进行充电，而使得移位寄存器能够输出正确的扫描信号至显示面板，而保持画面品质。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (8)

1.一种显示装置，其特征在于，该显示装置包含：
一面板，该面板包含：
一种栅极驱动电路，用以驱动一像素阵列，该栅极驱动电路包含一多级移位寄存器，且该多级移位寄存器中的一第N级移位寄存器包含：
一控制模块，具有一第一端点与一第二端点，该第一端点用以接收一第N-M级移位寄存器输出的一第一信号，该第二端点电性连接一节点，且该控制模块将该第一信号传送至该节点，其中N-M大于或等于1，且N、M为正整数；
一漏电补偿模块，具有一第三端点与一第四端点，该第三端点电性连接一补偿电压，该第四端点电性连接该节点；以及
一输出模块，具有一第五端点与一第六端点，该第五端点电性连接该节点，并且接收该第一信号，该第六端点输出该第N级寄存器的一第二信号，且该第二信号用以驱动至少部分的该像素阵列；
其中介于该第一信号的一致能期间及该第二信号的一致能期间对应一触碰感测期间，于该触碰感测期间该补偿电压对于该节点进行充电，
其中该控制模块包含一上拉控制电路，该上拉控制电路依据该第一信号调整该节点的电压电位；
其中该漏电补偿模块包含：
一第一晶体管，具有一控制端、一第一端、以及一第二端；
一第二晶体管，具有一控制端、一第一端、以及一第二端；以及
一电容，具有一第一端以及一第二端；
其中该节点电性连接该第一晶体管的该第一端、该电容的该第一端以及该第二晶体管的该控制端，且该节点电性连接该电容的该第二端与该第二晶体管的该第二端，且该第二晶体管的该第一端电性连接该补偿电压。
2.根据权利要求1所述的显示装置，其特征在于，该漏电补偿模块还包含：
一第三晶体管，具有一控制端、一第一端、以及一第二端；
其中该节点电性连接该第三晶体管的该控制端与该第二端，该第三晶体管的该第一端电性连接该第一晶体管的该第一端。
3.根据权利要求1所述的显示装置，其特征在于，该漏电补偿模块还包含：
一第四晶体管，具有一控制端、一第一端、以及一第二端；
其中该节点电性连接该第四晶体管的该第二端，该第四晶体管的该控制端与其该第一端电性连接该电容的该第二端。
4.根据权利要求1所述的显示装置，其特征在于，该第一晶体管的该控制端用以接收一时钟信号，该第一晶体管的该第二端电性连接该补偿电压。
5.根据权利要求1所述的显示装置，其特征在于，该第一晶体管的该控制端用以接收一时钟信号，该第一晶体管的该第二端电性连接一参考电压。
6.根据权利要求1所述的显示装置，其特征在于，该控制模块更包含一下拉控制电路，该下拉控制电路电性连接该节点，该下拉控制电路依据该节点的该电压电位产生一下拉控制信号，该第一晶体管的该控制端用以接收该下拉控制信号，该第一晶体管的该第二端电性连接该补偿电压。
7.根据权利要求1所述的显示装置，其特征在于，该控制模块更包含一下拉控制电路，该下拉控制电路电性连接该节点，该下拉控制电路依据该节点的该电压电位产生一下拉控制信号，该第一晶体管的该控制端用以接收该下拉控制信号，该第一晶体管的该第二端电性连接一参考电压。
8.根据权利要求1所述的显示装置，其特征在于，该补偿电压于该第一信号的该致能期间或该第二信号的该致能期间的电压电位低于该补偿电压于该触碰感测期间的电压电位。
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