CN106531112B - 移位寄存器单元及其驱动方法、移位寄存器以及显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器单元，其包括输入模块、复位模块、降噪模块和输出模块。输入模块被配置为根据来自第一输入端的第一输入信号和来自第二输入端的第二输入信号控制第一节点的电压，根据来自第一电压端的第一电压信号和第一节点的电压控制第二节点的电压。复位模块被配置为根据来自复位信号端的复位信号和来自第二电压端的第二电压信号，复位第一和第二节点的电压。降噪模块被配置为根据来自第一时钟信号端的第一时钟信号和第二电压信号来保持第一和第二节点的复位电压。输出模块被配置为根据第二节点的电压和第一时钟信号，将来自第二时钟信号端的第二时钟信号或第二电压信号提供给输出模块的输出端。该移位寄存器单元由开关元件组成。

Description

移位寄存器单元及其驱动方法、移位寄存器以及显示装置

技术领域

本发明涉及显示技术领域，具体地，涉及移位寄存器单元及其驱动方法、移位寄存器、阵列基板以及显示装置。

背景技术

液晶显示面板由垂直和水平阵列式像素矩阵组成。在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描各像素单元。阵列基板栅极驱动(Gate driver on Array，简称GOA)是一种将移位寄存器集成于阵列基板上的技术。每个GOA单元作为一个移位寄存器单元将扫描信号依次传递给下一个GOA单元，从而逐行开启薄膜晶体管(Thin filmtransistor，简称TFT)开关，以便完成像素单元的数据信号输入。

现有的GOA电路一般都存在电容升压模块，其利用电容存储电压来保证从晶体管输出的栅极电压保持时间在2个时钟脉冲以上，从而实现扫描脉冲输出。但是在TFT阵列基板上实现电容设计往往需要占用较大的空间，不利于液晶面板的窄边框发展趋势。

此外，为了充分打开像素TFT，保证像素电极的充电率，扫描信号的高电平Vgh需要达到25V电压以上。同时现有GOA电路的电容升压模块，能够使GOA内部电路的一些关键节点的电压是高电平Vgh的双倍，即达到50V以上。TFT在这么高的电压下工作，特性容易变化(例如产生Vth漂移)，从而使GOA单元在面板的长时显示过程中稳定性变差，干扰正常扫描信号的输出。

发明内容

本文中描述的实施例提供了一种移位寄存器单元及其驱动方法、移位寄存器、阵列基板以及显示装置，其避免了使用常规移位寄存器单元电路的电容设计，可以解放电容占用的较大TFT阵列基板空间，实现更窄边框设计。另外本发明的实施例可以避免电容升压带来的关键TFT栅极电压过大，TFT特性容易发生变化的现象。

根据本发明的第一个方面，提供了一种移位寄存器单元。该移位寄存器单元包括输入模块、复位模块、降噪模块和输出模块。输入模块被配置为根据来自第一输入端的第一输入信号和来自第二输入端的第二输入信号来控制第一节点的电压，根据来自第一电压端的第一电压信号和第一节点的电压来控制第二节点的电压。复位模块被配置为根据来自复位信号端的复位信号和来自第二电压端的第二电压信号，对第一节点的电压和第二节点的电压复位。降噪模块被配置为根据来自第一时钟信号端的第一时钟信号和第二电压信号来保持第一节点和第二节点的复位电压。输出模块被配置为在第二节点的电压和第一时钟信号的控制下，将来自第二时钟信号端的第二时钟信号或者第二电压信号提供给输出模块的输出端。该移位寄存器单元由开关元件组成。

在本发明的实施例中，输入模块包括第一晶体管、第二晶体管和第三晶体管。第一晶体管的控制极和第一极耦接到第一输入端，第一晶体管的第二极耦接到第一节点。第二晶体管的控制极和第一极耦接到第二输入端，第二晶体管的第二极耦接到第一节点。第三晶体管的控制极耦接到第一节点，第三晶体管的第一极耦接到第一电压端，第三晶体管的第二极耦接到第二节点。

在本发明的实施例中，复位模块包括第四晶体管和第五晶体管。第四晶体管的控制极耦接复位信号端，第四晶体管的第一极耦接第一节点，第四晶体管的第二极耦接第二电压端。第五晶体管的控制极耦接复位信号端，第五晶体管的第一极耦接第二节点，第五晶体管的第二极耦接第二电压端。

在本发明的实施例中，降噪模块包括第六晶体管、第七晶体管、第八晶体管和第九晶体管。第六晶体管的控制极和第一极耦接到第一时钟信号端，第六晶体管的第二极耦接到第三节点。第七晶体管的控制极耦接到第一节点，第七晶体管的第一极耦接到第三节点，第七晶体管的第二极耦接到第二电压端。第八晶体管的控制极耦接到第三节点，第八晶体管的第一极耦接到第一节点，第八晶体管的第二极耦接到第二电压端。第九晶体管的控制极耦接到第三节点，第九晶体管的第一极耦接到第二节点，第九晶体管的第二极耦接到第二电压端。

在本发明的实施例中，第六晶体管的沟道宽长比与第七晶体管的沟道宽长比的比例小于1/4。

在本发明的实施例中，输出模块包括第十晶体管和第十一晶体管。第十晶体管的控制极耦接到第二节点，第十晶体管的第一极耦接到第二时钟信号端，第十晶体管的第二极耦接到输出端。第十一晶体管的控制极耦接到第一时钟信号端，第十一晶体管的第一极耦接到输出端，第十一晶体管的第二极耦接到第二电压端。

在本发明的实施例中，所有晶体管都为N型晶体管，第一电压端提供高电平信号，第二电压端提供低电平信号。

在本发明的实施例中，所有晶体管都为P型晶体管，第一电压端提供低电平信号，第二电压端提供高电平信号。

在本发明的实施例中，第一时钟信号和第二时钟信号具有相同的时钟周期和振幅但是相位相反，并且第一时钟信号与第二时钟信号的占空比均为1/2。

根据本发明的第二个方面，提供了一种驱动如上所述的移位寄存器单元的驱动方法。该驱动方法包括：在第一时间段，根据来自第一输入端的第一输入信号来控制第一节点的电压为有效电压，控制第二节点电压为有效电压，并控制移位寄存器单元的输出端输出非有效电压。在第二至n时间段，根据第一输入信号和来自第二输入端的第二输入信号来保持第一节点的电压为有效电压，保持第二节点电压为有效电压，并控制移位寄存器单元的输出端输出有效电压。在第n+1至n+m-1时间段，根据第二输入信号来保持第一节点的电压为有效电压，保持第二节点电压为有效电压，并控制移位寄存器单元的输出端输出非有效电压。在第n+m时间段，向复位信号端提供复位信号以使第一节点的电压和第二节点的电压为非有效电压，控制移位寄存器单元的输出端保持输出非有效电压。n-1等于第二时钟信号的时钟周期的一半，m为大于1且小于n的自然数。

根据本发明的第三个方面，提供了一种移位寄存器。该移位寄存器包括多个级联的如上所述的移位寄存器单元。第N级移位寄存器单元的第一输入端耦接上一级移位寄存器单元的输出端，第二输入端耦接下一级移位寄存器单元的输出端，输出端耦接下一级移位寄存器单元的第一输入端，复位信号端耦接第N+M-1级移位寄存器单元的输出端。第一级移位寄存器单元的第一输入端输入扫描启动信号。各级移位寄存器单元输入的第一时钟信号和第二时钟信号具有相同的时钟周期和振幅但是相位相反，并且第一时钟信号与第二时钟信号的占空比均为1/2。除了第一级移位寄存器单元之外的其它各级移位寄存器单元输入的第一时钟信号的相位比上一级移位寄存器单元输入的第一时钟信号的相位滞后1/K周期。K为大于4的偶数，M为大于K/2且小于K的自然数。

根据本发明的第四个方面，提供了一种阵列基板，其包括如上所述的移位寄存器。

根据本发明的第五个方面，提供了一种显示装置，其包括如上所述的阵列基板。

附图说明

为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：

图1是根据本发明的实施例的移位寄存器单元的示意性框图；

图2是根据本发明的实施例的移位寄存器单元的示例性电路图；

图3是如图2所示的移位寄存器单元的各信号的时序图；

图4是根据本发明的实施例的驱动如图1所示的移位寄存器单元的驱动方法的示意性流程图；

图5是根据本发明的实施例的移位寄存器的示例性电路图。

具体实施方式

为了使本发明的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本发明保护的范围。

除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本发明主题所属的领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指该部分直接结合到一起或通过一个或多个中间部件结合。

在本发明的所有实施例中，以晶体管作为开关元件的示例。由于晶体管的源极和漏极(发射极和集电极)是对称的，并且N型晶体管和P型晶体管的源极和漏极(发射极和集电极)之间的导通电流方向相反，因此在本发明的实施例中，统一将晶体管的受控中间端称为控制极，信号输入端称为第一极，信号输出端称为第二极。本发明的实施例中所采用的晶体管主要是开关晶体管。应了解，在本发明的实施例中可以采用具有选通信号输入的任何受控开关器件来实现开关元件的功能，将用于接收控制信号(例如用于开启和关断受控开关器件)的开关器件的受控中间端称为控制极，信号输入端称为第一极，信号输出端称为第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

图1示出根据本发明的实施例的移位寄存器单元100的示意性框图。如图1所示，移位寄存器单元100可包括输入模块110、复位模块120、降噪模块130和输出模块140。

输入模块110连接到复位模块120、降噪模块130和输出模块140，并被配置为根据来自第一输入端Input1的第一输入信号和来自第二输入端Input2的第二输入信号来控制第一节点P的电压，根据来自第一电压端V1的第一电压信号和第一节点P的电压来控制第二节点Q的电压。

复位模块120连接到输入模块110、降噪模块130和输出模块140，并被配置为根据来自复位信号端Reset的复位信号和来自第二电压端V2的第二电压信号，对第一节点P的电压和第二节点Q的电压复位。

降噪模块130连接到输入模块110、复位模块120和输出模块140，并被配置为根据来自第一时钟信号端Clock1的第一时钟信号和第二电压信号来保持第一节点P和第二节点Q的复位电压。

输出模块140连接到输入模块110、复位模块120和降噪模块130，并被配置为在第二节点Q的电压和第一时钟信号的控制下，将来自第二时钟信号端Clock2的第二时钟信号或者第二电压信号提供给输出模块140的输出端G。

在本发明的实施例中，移位寄存器单元100由开关元件组成，其不包括在常规移位寄存器单元中用于保持电压的电容。

图2示出根据本发明的实施例的移位寄存器单元100的示例电路图。如图2所示，输入模块110包括第一晶体管T1、第二晶体管T2和第三晶体管T3。第一晶体管T1的控制极和第一极耦接到第一输入端Input1，第一晶体管T1的第二极耦接到第一节点P。第二晶体管T2的控制极和第一极耦接到第二输入端Input2，第二晶体管T2的第二极耦接到第一节点P。第三晶体管T3的控制极耦接到第一节点P，第三晶体管T3的第一极耦接到第一电压端V1，第三晶体管T3的第二极耦接到第二节点Q。

复位模块120包括第四晶体管T4和第五晶体管T5。第四晶体管T4的控制极耦接复位信号端Reset，第四晶体管T4的第一极耦接第一节点P，第四晶体管T4的第二极耦接第二电压端V2。第五晶体管T5的控制极耦接复位信号端Reset，第五晶体管T5的第一极耦接第二节点Q，第五晶体管T5的第二极耦接第二电压端V2。

降噪模块130包括第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9。第六晶体管T6的控制极和第一极耦接到第一时钟信号端Clock1，第六晶体管T6的第二极耦接到第三节点R。第七晶体管T7的控制极耦接到第一节点P，第七晶体管T7的第一极耦接到第三节点R，第七晶体管T7的第二极耦接到第二电压端V2。第八晶体管T8的控制极耦接到第三节点R，第八晶体管T8的第一极耦接到第一节点P，第八晶体管T8的第二极耦接到第二电压端V2。第九晶体管T9的控制极耦接到第三节点R，第九晶体管T9的第一极耦接到第二节点Q，第九晶体管T9的第二极耦接到第二电压端V2。

在一个示例中，通过设置第六晶体管T6的沟道宽长比与第七晶体管T7的沟道宽长比的比例，使得当第六晶体管T6和第七晶体管T7同时导通时，如果第二电压端V2的电压为非有效电平(即使第一时钟信号为有效电平)，则第三节点R的电压为非有效电平。例如，可以将第六晶体管T6的沟道宽长比与第七晶体管T7的沟道宽长比的比例设置为小于1/4。

输出模块140包括第十晶体管T10和第十一晶体管T11。第十晶体管T10的控制极耦接到第二节点Q，第十晶体管T10的第一极耦接到第二时钟信号端Clock2，第十晶体管T10的第二极耦接到输出端G。第十一晶体管T11的控制极耦接到第一时钟信号端Clock1，第十一晶体管T11的第一极耦接到输出端G，第十一晶体管T11的第二极耦接到第二电压端V2。

在本实施例中，来自第一时钟信号端Clock1的第一时钟信号和来自第二时钟信号端Clock2的第二时钟信号具有相同的时钟周期和振幅但是相位相反，并且第一时钟信号与第二时钟信号的占空比均为1/2。

图3示出如图2所示的移位寄存器单元100的各信号的时序图。下面结合图3所示的时序图，对如图2所示的移位寄存器单元100的工作过程进行详细描述。在以下的描述中，假定所有晶体管都是N型晶体管，第一电压信号端V1输出高电平信号v1，第二电压信号端V2输出低电平信号v2。第一时钟信号端Clock1输出第一时钟信号CLK5。第二时钟信号端Clock2输出第二时钟信号CLK2。第一时钟信号CLK5和第二时钟信号CLK2具有相同的时钟周期和振幅但是相位相反，并且第一时钟信号CLK5与第二时钟信号CLK2的占空比均为1/2。在此，第一电压信号端V1的电压v1大于时钟信号(CLK2和CLK5)的高电平电压Vgh。下面以一个时钟周期被平均分为六个阶段为例进行说明。

在第一阶段(初始化阶段)，Input1＝1，Input2＝0，CLK5＝1，CLK2＝0，Reset＝0，V1＝1，V2＝0。

第一输入端Input1输入高电平信号Vgh作为一帧内移位寄存器单元100工作时段的开始。由于第一输入端Input1输入高电平信号，第一晶体管T1打开，从而使得第一节点P的电压升高为高电平。第一节点P的高电平电压将第三晶体管T3打开，从而使得第二节点Q的电压升高为第一电压端V1的高电平电压v1。同时，第一节点P的高电平使第七晶体管T7打开，并且第一时钟信号CLK5的高电平使第六晶体管T6打开。可通过设计第六晶体管T6与第七晶体管T7的沟道宽长比的比例(例如，第六晶体管T6与第七晶体管T7的沟道宽长比的比例小于1/4)来使第三节点R的电压为低电平。第三节点R的低电平电压将第八晶体管T8和第九晶体管T9关闭，从而使得第一节点P和第二节点Q的电压不受第二电压端V2影响。因此，第二节点Q的高电平电压v1将第十晶体管T10打开(将第一电压端V1的电压v1设定为比第一时钟信号的高电平电压Vgh更高，从而保证第十晶体管T10充分打开)，从而使得输出端G与第二时钟信号CLK2同步输出低电平信号v2。并且由于第一时钟信号CLK5为高电平，第十一晶体管T11打开，也使得输出端G输出低电平信号v2。

在第二阶段(N行像素扫描阶段)，Input1＝1，Input2＝0，CLK5＝0，CLK2＝1，Reset＝0，V1＝1，V2＝0。

与第一阶段类似地，第一输入端Input1和第一电压端V1仍然输入高电平，使得第一节点P和第二节点Q保持高电平。由于第一节点P为高电平，第七晶体管T7保持打开状态，从而使得第三节点R保持低电平。因此，第一节点P和第二节点Q的电压不受第二电压端V2影响。由于第一时钟信号CLK5为低电平，第十一晶体管T11关闭，使得输出端G不受第二电压端V2的影响。输出端G通过第十晶体管T10与第二时钟信号CLK2同步输出高电平，从而启动N行像素扫描。

在第三阶段(N行像素扫描阶段)，Input1＝1，Input2＝1，CLK5＝0，CLK2＝1，Reset＝0，V1＝1，V2＝0。

与前述阶段类似地，第一输入端Input1仍为高电平，使得第一节点P、第二节点Q和第三节点R的电压不变。此外，第二输入端Input2输入高电平，使得第二晶体管T2打开，第二晶体管T2的第二级输出高电平。因此，第二输入端Input2与第一输入端Input1同时保持第一节点P的电压为高电平。由于第一时钟信号CLK5为低电平，第十一晶体管T11关闭，从而使得输出端G不受第二电压端V2的影响。输出端G通过第十晶体管T10与第二时钟信号CLK2同步输出高电平，从而继续N行像素扫描。

在第四阶段(N行像素扫描阶段)，Input1＝0，Input2＝1，CLK5＝0，CLK2＝1，Reset＝0，V1＝1，V2＝0。

第一输入端Input1变为低电平，但第二输入端Input2输入高电平，因此，与前述阶段类似地，第一节点P、第二节点Q和第三节点R的电压不变。由于第一时钟信号CLK5为低电平，第十一晶体管T11关闭，使得输出端G不受第二电压端V2的影响。输出端G通过第十晶体管T10与第二时钟信号CLK2同步输出高电平，从而继续N行像素扫描。

在第五阶段(扫描结束阶段)，Input1＝0，Input2＝1，CLK5＝1，CLK2＝0，Reset＝0，V1＝1，V2＝0。

与第四阶段类似地，第二输入端Input2仍然输入高电平，因此第一节点P、第二节点Q和第三节点R的电压不变，从而使得第十晶体管T10继续打开。此时，第三节点R仍然保持低电平，使第一节点P和第二节点Q的电压不受第二电压端V2的影响。在此阶段，第二时钟信号CLK2降为低电平，从而使得输出端G同步输出低电平。同时，第一时钟信号CLK5变为高电平，因此第十一晶体管T11打开，也使得输出端G的电压变为第二电压端V2的低电平电压。由于第一时钟信号CLK5和第二时钟信号CLK2的变化同步进行，保证了输出端G迅速降为低电平，从而N行像素扫描结束。

在第六阶段，(复位阶段)，Input1＝0，Input2＝0，CLK5＝1，CLK2＝0，Reset＝1，V1＝1，V2＝0。

复位信号端Reset输入的高电平信号将第四晶体管T4和第五晶体管T5打开，从而使得第一节点P和第二节点Q的电压变为第二电压端V2的电压(即，降为低电平)。因为第一节点P为低电平，所以第七晶体管T7关闭。此时，第三节点R的电压由第一时钟信号CLK5拉高为高电平，从而打开第八晶体管T8和第九晶体管T9。这同样使得第一节点P和第二节点Q连通第二电压端V2(也就是说，第一节点P和第二节点Q的电压变为第二电压端V2的电压)，从而降低移位寄存器单元100的输出端G的噪声。此外，第十一晶体管T11打开，从而将输出端G连通V2，并输出低电平信号v2。

在移位寄存器单元100的下一帧开始之前，第一时钟信号CLK5每次高电平期间R点都将变为高电平，使第一节点P和第二节点Q连通第二电压端V2，同时第十一晶体管T11打开，从而将输出端G连通V2。因此根据本实施例的移位寄存器单元100能够在相邻的两帧之间起到平稳电压，减小噪声的作用。

由图3可见，在一个替代示例中，上述复位阶段也可以是在第六阶段之后且第二时钟信号CLK2未变为高电平之前的某个1/6时钟周期。

此外，本领域的技术人员应当知道，在本实施例的一个替代实施例中，如图2所示的移位寄存器单元100中的晶体管也可以都是P型晶体管。在这种情况下，第一电压信号端V1输出低电平信号v1，第二电压信号端V2输出高电平信号v2。第一时钟信号CLK5和第二时钟信号CLK2具有相同的时钟周期和振幅但是相位相反，并且第一时钟信号CLK5与第二时钟信号CLK2的占空比均为1/2。第一电压信号端V1的电压v1小于时钟信号(CLK2和CLK5)的低电平电压Vgl。在本替代实施例中，各信号在各个阶段的电平(未示出)与图3中示出的各信号在各个阶段的电平相反。

图4是根据本发明的实施例的驱动如图1所示的移位寄存器单元100的驱动方法的示意性流程图。

在步骤S402，在第一时间段，根据来自第一输入端的第一输入信号来控制第一节点的电压为有效电压，向第一电压端提供有效电压以控制第二节点电压为有效电压，向第一时钟信号端提供有效电压并且向第二时钟信号端提供非有效电压以控制移位寄存器单元100的输出端输出非有效电压。

在步骤S404，在第二至n时间段，根据第一输入信号和来自第二输入端的第二输入信号来保持第一节点的电压为有效电压，向第一电压端提供有效电压以保持第二节点电压为有效电压，向第一时钟信号端提供非有效电压并且向第二时钟信号端提供有效电压以控制移位寄存器单元100的输出端输出有效电压。

在步骤S406，在第n+1至n+m-1时间段，根据第二输入信号来保持第一节点的电压为有效电压，向第一电压端提供有效电压以保持第二节点电压为有效电压，向第一时钟信号端提供有效电压并且向第二时钟信号端提供非有效电压以控制移位寄存器单元100的输出端输出非有效电压。

在步骤S408，在第n+m时间段，向复位信号端提供复位信号以使第一节点的电压和第二节点的电压为非有效电压，向第一时钟信号端提供有效电压并且向第二时钟信号端提供非有效电压以控制移位寄存器单元100的输出端保持输出非有效电压。在一个示例中，使降噪模块降低移位寄存器单元100的输出端的噪声。

在本实施例中，n-1等于第二时钟信号的时钟周期的一半，m为大于1且小于n的自然数。

在本实施例的一个示例中，移位寄存器单元100中的晶体管都为N型晶体管，并且有效电压为高电平电压，非有效电压为低电平电压。

在本实施例的另一个示例中，移位寄存器单元100中的晶体管都为P型晶体管，并且有效电压为低电平电压，非有效电压为高电平电压。

图5是根据本发明的实施例的移位寄存器500的示例性电路图。如图5所示，移位寄存器500可包括多个级联的移位寄存器单元R₁、…、R_N、R_N+1、…。在此，N表示移位寄存器500中的多个级联的移位寄存器单元中的某一级移位寄存器单元，并不表示移位寄存器500所包括的移位寄存器单元的总数。

在该实施例中，第N级移位寄存器单元R_N是如图1或图2任一所示的移位寄存器单元100。第N级移位寄存器单元R_N的第一输入端Input1[N]耦接上一级移位寄存器单元的输出端G[N-1]，第二输入端Input2[N]耦接下一级移位寄存器单元的输出端G[N+1]，输出端G[N]耦接下一级移位寄存器单元的第一输入端Input1[N+1]，复位信号端Reset耦接第N+M-1级移位寄存器单元的输出端G[N+M-1]。

例如，当N＝1时，第一级移位寄存器单元R₁的第一输入端Input1[1]输入扫描启动信号，第二输入端Input2[1]耦接下一级移位寄存器单元的输出端G[2]，输出端G[1]耦接下一级移位寄存器单元的第一输入端Input1[2]，复位信号端Reset耦接第M级移位寄存器单元的输出端G[M]。

当N＝2时，第二级移位寄存器单元R₂的第一输入端Input1[2]耦接上一级移位寄存器单元的输出端G[1]，第二输入端Input2[2]耦接下一级移位寄存器单元的输出端G[3]，输出端G[2]耦接下一级移位寄存器单元的第一输入端Input1[3]，复位信号端Reset耦接第M+1级移位寄存器单元的输出端G[M+1]。

各级移位寄存器单元输入的第一时钟信号和第二时钟信号具有相同的时钟周期和振幅但是相位相反，并且第一时钟信号与第二时钟信号的占空比均为1/2。除了第一级移位寄存器单元之外的其它各级移位寄存器单元输入的第一时钟信号的相位比上一级移位寄存器单元输入的第一时钟信号的相位滞后1/K周期。在本实施例中，K为大于4的偶数，用于表示将一个时钟周期均分为K个时间段。M为大于K/2且小于K的自然数。在图5所示的示例中，K为6，M为4。

从以上描述可以看出，根据本发明实施例的移位寄存器单元及其驱动方法，阵列基板以及显示面板，避免了使用常规移位寄存器单元电路的电容设计，可以解放电容占用的较大TFT阵列基板空间，实现更窄边框设计。另外本发明的实施例可以避免电容升压带来的关键TFT栅极电压过大，TFT特性容易发生变化的现象。

本发明实施例提供的显示装置可以应用于任何具有显示功能的产品，例如，电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框或导航仪等。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本发明的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本发明的精神和范围的情况下对本发明的实施例进行各种修改和变型。本发明的保护范围由所附的权利要求限定。

Claims (13)

1.一种移位寄存器单元，包括输入模块、复位模块、降噪模块和输出模块，

其中，所述输入模块被配置为根据来自第一输入端的第一输入信号和来自第二输入端的第二输入信号来控制第一节点的电压，根据来自第一电压端的第一电压信号和所述第一节点的电压来控制第二节点的电压；

所述复位模块被配置为根据来自复位信号端的复位信号和来自第二电压端的第二电压信号，对所述第一节点的电压和所述第二节点的电压复位；

所述降噪模块被配置为根据来自第一时钟信号端的第一时钟信号和所述第二电压信号来保持所述第一节点和所述第二节点的复位电压；

所述输出模块被配置为在所述第二节点的电压和所述第一时钟信号的控制下，将来自第二时钟信号端的第二时钟信号或者所述第二电压信号提供给所述输出模块的输出端；

其中，所述移位寄存器单元由开关元件组成。

2.根据权利要求1所述的移位寄存器单元，其中，所述输入模块包括：第一晶体管、第二晶体管和第三晶体管，

其中，所述第一晶体管的控制极和第一极耦接到所述第一输入端，所述第一晶体管的第二极耦接到所述第一节点；

所述第二晶体管的控制极和第一极耦接到所述第二输入端，所述第二晶体管的第二极耦接到所述第一节点；

所述第三晶体管的控制极耦接到所述第一节点，所述第三晶体管的第一极耦接到所述第一电压端，所述第三晶体管的第二极耦接到所述第二节点。

3.根据权利要求1所述的移位寄存器单元，其中，所述复位模块包括：第四晶体管和第五晶体管，

其中，所述第四晶体管的控制极耦接所述复位信号端，所述第四晶体管的第一极耦接所述第一节点，所述第四晶体管的第二极耦接所述第二电压端；

所述第五晶体管的控制极耦接所述复位信号端，所述第五晶体管的第一极耦接所述第二节点，所述第五晶体管的第二极耦接所述第二电压端。

4.根据权利要求1所述的移位寄存器单元，其中，所述降噪模块包括：第六晶体管、第七晶体管、第八晶体管和第九晶体管，

其中，所述第六晶体管的控制极和第一极耦接到所述第一时钟信号端，所述第六晶体管的第二极耦接到第三节点；

所述第七晶体管的控制极耦接到所述第一节点，所述第七晶体管的第一极耦接到所述第三节点，所述第七晶体管的第二极耦接到所述第二电压端；

所述第八晶体管的控制极耦接到所述第三节点，所述第八晶体管的第一极耦接到所述第一节点，所述第八晶体管的第二极耦接到所述第二电压端；

所述第九晶体管的控制极耦接到所述第三节点，所述第九晶体管的第一极耦接到所述第二节点，所述第九晶体管的第二极耦接到所述第二电压端。

5.根据权利要求4所述的移位寄存器单元，其中，所述第六晶体管的沟道宽长比与所述第七晶体管的沟道宽长比的比例小于1/4。

6.根据权利要求1所述的移位寄存器单元，其中，所述输出模块包括：第十晶体管和第十一晶体管，

其中，所述第十晶体管的控制极耦接到所述第二节点，所述第十晶体管的第一极耦接到所述第二时钟信号端，所述第十晶体管的第二极耦接到所述输出端；

所述第十一晶体管的控制极耦接到所述第一时钟信号端，所述第十一晶体管的第一极耦接到所述输出端，所述第十一晶体管的第二极耦接到所述第二电压端。

7.根据权利要求1至6中任一项所述的移位寄存器单元，其中，所有晶体管都为N型晶体管，所述第一电压端提供高电平信号，所述第二电压端提供低电平信号。

8.根据权利要求1至6中任一项所述的移位寄存器单元，其中，所有晶体管都为P型晶体管，所述第一电压端提供低电平信号，所述第二电压端提供高电平信号。

9.根据权利要求1至6中任一项所述的移位寄存器单元，其中，所述第一时钟信号和所述第二时钟信号具有相同的时钟周期和振幅但是相位相反，并且所述第一时钟信号与所述第二时钟信号的占空比均为1/2。

10.一种驱动如权利要求1-9任一项所述的移位寄存器单元的驱动方法，其中，所述第二时钟信号的时钟周期被均分为K个时间段，所述驱动方法包括：

在第一时间段，根据来自第一输入端的第一输入信号来控制第一节点的电压为有效电压，控制第二节点电压为有效电压，并控制所述移位寄存器单元的输出端输出非有效电压；

在第二至n时间段，根据所述第一输入信号和来自第二输入端的第二输入信号来保持所述第一节点的电压为有效电压，保持第二节点电压为有效电压，并控制所述移位寄存器单元的输出端输出有效电压；

在第n+1至n+m-1时间段，根据所述第二输入信号来保持所述第一节点的电压为有效电压，保持所述第二节点电压为有效电压，并控制所述移位寄存器单元的输出端输出非有效电压；以及

在第n+m时间段，向复位信号端提供复位信号以使所述第一节点的电压和所述第二节点的电压为非有效电压，控制所述移位寄存器单元的输出端保持输出非有效电压；

其中，K为大于4的偶数，n等于(K/2+1)，m为大于1且小于n的自然数。

11.一种移位寄存器，包括多个级联的如权利要求1至9中任一项所述的移位寄存器单元，

其中，第N级移位寄存器单元的第一输入端耦接上一级移位寄存器单元的输出端，第二输入端耦接下一级移位寄存器单元的输出端，输出端耦接下一级移位寄存器单元的第一输入端，复位信号端耦接第N+M-1级移位寄存器单元的输出端，

其中，第一级移位寄存器单元的第一输入端输入扫描启动信号；

各级移位寄存器单元输入的第一时钟信号和第二时钟信号具有相同的时钟周期和振幅但是相位相反，并且所述第一时钟信号与所述第二时钟信号的占空比均为1/2；

除了第一级移位寄存器单元之外的其它各级移位寄存器单元输入的第一时钟信号的相位比上一级移位寄存器单元输入的第一时钟信号的相位滞后1/K周期；

其中，N为大于1的自然数，K为大于4的偶数，M为大于K/2且小于K的自然数。

12.一种阵列基板，包括如权利要求11所述的移位寄存器。

13.一种显示装置，包括如权利要求12所述的阵列基板。