CN104737296A - 碳化硅半导体装置及其制造方法 - Google Patents

碳化硅半导体装置及其制造方法 Download PDF

Info

Publication number
CN104737296A
CN104737296A CN201380054265.3A CN201380054265A CN104737296A CN 104737296 A CN104737296 A CN 104737296A CN 201380054265 A CN201380054265 A CN 201380054265A CN 104737296 A CN104737296 A CN 104737296A
Authority
CN
China
Prior art keywords
silicon carbide
groove
conduction type
body region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380054265.3A
Other languages
English (en)
Other versions
CN104737296B (zh
Inventor
田中梨菜
香川泰宏
日野史郎
三浦成久
今泉昌之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN104737296A publication Critical patent/CN104737296A/zh
Application granted granted Critical
Publication of CN104737296B publication Critical patent/CN104737296B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

得到缓和栅极绝缘膜的电场强度并且导通电阻低的碳化硅半导体装置。该碳化硅半导体装置具有：n型碳化硅基板(1)；在n型碳化硅基板(1)的上表面形成了的漂移层(2)；在漂移层(2)中形成并且在内部具有栅极绝缘膜(8)与栅极电极(9)的沟槽(7)；与沟槽(7)空出间隔而平行地形成并且比沟槽(7)深的p型高浓度阱区(6)；以及从相比沟槽(7)的底部端而更向上表面侧的、沟槽(7)底部的栅极绝缘膜(8)的膜厚程度的上方位置朝向p型高浓度阱区(6)的下端缓慢变深地形成的p型体区域(4)。

Description

碳化硅半导体装置及其制造方法
技术领域
本发明涉及碳化硅半导体装置及其制造方法，详细地说，涉及沟槽栅极型的碳化硅半导体装置。
背景技术
作为高耐压、低损失、并且能够高速开关的半导体装置，使用碳化硅半导体装置。特别是，沟槽栅极型的碳化硅半导体装置与通常的平面型的碳化硅半导体装置相比，每单位面积的沟道密度更高，能够增大电流量，并且能够期待导通(ON)电阻的降低。
在沟槽栅极型的碳化硅半导体装置中，一般来说，在n型半导体基板上，形成由低缺陷密度的n型半导体构成的外延层，进而形成p型半导体层。在表面形成与源极电极连接的n型高浓度层(n+层)、以及与上述p型半导体层连接的p型高浓度层(p+层)，以贯通p型半导体层的方式形成沟槽。
在沟槽栅极型的碳化硅半导体装置中，在沟槽中埋入栅极绝缘膜以及栅极电极材料，形成栅极电极。一般来说，沟槽被形成为细长的形状。因此，与在半导体装置的表面平坦地形成栅极电极的平面型相比，能够提高栅极电极的密度，所以能够提高每单位面积的沟道密度，实现导通电阻的降低。但是，由于较深地掘入沟槽，所以碳化硅半导体装置的背面的漏极电极与沟槽内的栅极电极的距离变短，电场强度变高。在这种状况下，有可能产生绝缘击穿，同时达到由导通电阻的降低带来的高效化和高耐压化是困难的。
针对该课题，提出了在与沟槽相分离的部分，与沟槽的深度相同地、或者比沟槽的深度更深地形成p型阱区，来改善耐压的构造(专利文献1)。耗尽层从该深的p型阱区与其正下方的n型漂移层的接合部扩展而保护沟槽底部，能够缓和碳化硅半导体装置的背面的漏极电极与栅极绝缘膜之间的电场强度，能够提高耐压。
现有技术文献
专利文献
专利文献1：日本特开2009-117593号公报
发明内容
然而，如专利文献1那样，在沟槽底部形成耗尽层，能够降低栅极绝缘膜中的电场强度，但电场最集中且成为高电场的沟槽的下端的角部分暴露于漂移层，所以有时通过耗尽层无法完全保护。因此，无法充分地缓和电场强度，无法大幅改善耐压。另外，如果使p型阱区接近于沟槽，则耗尽层容易到达沟槽下端，能够缓和对栅极绝缘膜施加的电场强度，能够提高耐压。但是，同时使得在使该使半导体装置导通时的电流路径变窄，所以电阻变高，无法达到高效化。即，在碳化硅半导体装置中，存在难以同时得到导通时的高效化、与截止(OFF)时的高耐压化这样的问题。
本发明是鉴于上述情况而完成的，其目的在于，缓和沟槽内的栅极绝缘膜与漏极电极之间的电场集中，实现高耐压化，并且实现导通电阻的降低，得到高效的碳化硅半导体装置。
为了解决上述课题并达到目的，本发明具有：第1导电类型的碳化硅半导体基板；漂移层，形成于第1导电类型的碳化硅半导体基板的第1面；沟槽，在漂移层中形成，在内部隔着栅极绝缘膜形成了栅极电极；第2导电类型的高浓度阱区，与沟槽隔出间隔地形成，并且比沟槽深；以及第2导电类型的体区域，被形成为从相比沟槽的底部而更靠上侧的位置朝向第2导电类型的高浓度阱区的底部变深。
发明效果
本发明的碳化硅半导体装置被形成为第2导电类型的体区域从相比处于沟槽的底部端的栅极电极端更靠上侧的位置朝向p型高浓度阱区的底部变深。换而言之，做成将沟槽埋入到第2导电类型的体区域的构造，所以在碳化硅半导体装置截止时，耗尽层从漂移层与体区域的接合部分起扩展，能够缓和向沟槽的底部端的电场集中，另外，将第2导电类型的高浓度阱区形成得比沟槽深，所以第2导电类型的高浓度阱区吸引来自漏极电极的电场，能够提高耐压。另外，在碳化硅半导体装置导通时，在沟槽正下方没有耗尽层，沟槽旁边的电流路径不受体区域妨碍而形成沟道，碳化硅半导体装置导通时的电阻低，能够达到高效化。因此，能够同时达到碳化硅半导体装置导通时的高效化、截止时的高耐压化。
附图说明
图1是本发明的实施方式1的碳化硅半导体装置的俯视图。
图2(a)以及(b)是本发明的实施方式1的碳化硅半导体装置的剖面图，(a)是图1的A-A剖面图，(b)是图2(a)的局部放大图。
图3(a)～(d)是示出本发明的实施方式1的碳化硅半导体装置的制造方法的工序剖视图。
图4(a)以及(b)是示出本发明的实施方式1的碳化硅半导体装置的制造方法的剖面图。
图5是示出与本发明的实施方式1比较的构造A的剖面图。
图6是示出与本发明的实施方式1比较的构造B的剖面图。
图7是示出本发明的实施方式1的碳化硅半导体装置的电场-电压特性的图。
图8是示出本发明的实施方式1的碳化硅半导体装置的导通特性的图。
图9是本发明的实施方式2的碳化硅半导体装置的剖面图。
图10是示出与本发明的实施方式2比较的构造C的剖面图。
图11是示出本发明的实施方式2的碳化硅半导体装置的截止特性的图。
图12是本发明的实施方式3的碳化硅半导体装置的剖面图。
图13是本发明的实施方式4的碳化硅半导体装置的俯视图。
图14是示出本发明的实施方式4的碳化硅半导体装置的制造方法的工序剖视图。
符号说明
1n型碳化硅基板、2漂移层、3n型源极区域、4p型体区域、5p型阱接触区域、6p型高浓度阱区、7沟槽、8栅极绝缘膜、9栅极电极、10源极电极、11漏极电极、12n型高浓度区域、13p型低浓度体区域、14p型高浓度体区域、15掩模、16终端区域、17锥形掩模。
具体实施方式
以下，根据附图来详细说明本发明的碳化硅半导体装置的实施方式。此外，本发明不限定于以下的叙述，在不脱离本发明的主旨的范围内能够适当变更。另外，在以下所示的附图中，为了便于理解，各部件的比例尺有时与实际不同。此外，在实施方式的说明以及各附图中，附加了相同的符号的部分表示相同或者相当的部分。另外，在对碳化硅半导体装置的构造部分附记了高浓度、低浓度的情况下，表示离子注入的浓度的高低，但不表示绝对浓度的高低，而表示在与周围的相同极性的区域相比时的相对的高浓度/低浓度。
实施方式1
<碳化硅半导体装置的构造>
图1是本发明的实施方式1的碳化硅半导体装置的俯视图，为了容易示出碳化硅半导体装置的表面构造，而示出了省略了源极电极10的状态。另外，图2是本发明的实施方式1的碳化硅半导体装置的剖面图(还包括源极电极10)，图2(a)示出了图1的A-A部分的剖面，图2(b)放大地示出了用图2(a)的虚线来圆圈包围了的部分。
碳化硅半导体装置如图2(a)所示，在n型碳化硅基板1的上表面形成了由n型碳化硅构成的漂移层2，在n型碳化硅基板1的下表面形成了漏极电极11。在碳化硅半导体装置的上表面，如图1所示，在周围附近形成了由p型碳化硅构成的终端区域16，在其内侧形成了上下端部分横向相连且纵向为条状的沟槽7。
在沟槽7与邻接的沟槽7的中间部分，如图2(a)所示，以包围p型高浓度阱区6的方式形成了p型体区域4，在与源极电极10的界面，在p型体区域4的上部形成n型源极区域3，另外在p型高浓度阱区6的上部形成了p型阱接触区域5。在沟槽7的内部壁面形成了栅极绝缘膜8，在其内部形成了栅极电极9。此外，关于各半导体区域，基于离子注入的离子种类、杂质浓度不同，关于具体的制造方法、杂质浓度等将在后面叙述。
如图2(b)所放大示出的那样，p型高浓度阱区6形成得比沟槽7深，p型体区域4被形成为在沟槽7的底部附近，期望从栅极电极9下端朝向p型高浓度阱区6的下部而变深。在这里，沟槽7的底部附近是指将栅极电极9的下端作为理想位置的地方，期望的是，设为比沟槽7的底部端更向上侧，优选设为与沟槽7底部的栅极绝缘膜8的厚度相当的位置附近。p型体区域4与漂移层2的边界相对于漂移层2表面倾斜地形成，沟槽7底部、与隔着该沟槽7的两侧的p型体区域4所形成的角度期望是钝角。p型体区域4与漂移层2的边界以沟槽7底部与隔着该沟槽7的两侧的p型体区域4所形成的角度为钝角的方式，相对于漂移层2表面倾斜，从而耗尽层c以覆盖沟槽7底部的边缘的方式延伸。因此，即使p型体区域4的下端(底部端)向沟槽边缘显露出的方向少许偏移，由于耗尽层c延伸至周围，沟槽7底部的边缘也被充分地覆盖，能够缓和电场并提高耐压。在沟槽7底部与两侧的p型体区域4所形成的角为锐角的情况下，沟槽7成为较深地埋入到p型体区域4的形状，从p型体区域4与漂移层2的接合部产生的耗尽层c覆盖整个沟槽7，半导体装置导通时的电阻变高。
p型体区域4如前面所述，在从栅极电极9的下端、即比沟槽7的底部端更向上侧的与沟槽7底部的栅极绝缘膜8的厚度相当的位置附近开始，朝向p型高浓度阱区6的底部而变深地形成时，显示出最良好的特征。在这里，相比沟槽7的底部端更向上侧的与沟槽7底部的栅极绝缘膜8的厚度相当的位置不一定仅指相比沟槽7的下端更向上表面侧的与沟槽7底部的栅极绝缘膜8的厚度完全一致的位置，而是表示由于工艺上的装置精度、离子注入工序中的界面的模糊等偏差而可能变动的位置。
将p型体区域4的范围定义为直到基于离子注入的杂质浓度变化了目标值的±50％的范围。此时，根据离子注入中的杂质浓度的分布，p型体区域4的边界以±35nm程度进行变动。因此，如果考虑离子注入工序中的装置精度等，则从沟槽7的底部端向上表面侧的、与沟槽7底部的栅极绝缘膜8的厚度相当的位置表示沟槽7底部的栅极绝缘膜8的膜厚±50nm的范围。
例如，在p型体区域4从沟槽7的底部端起形成的情况下，栅极电极9成为在p型体区域4中埋入了与栅极绝缘膜8的厚度相当的深度的状态。在从沟槽7内的栅极电极9对p型体区域4施加了电压的情况下，在沟槽7附近的p型体区域4中形成沟道，成为导通状态。但是，沟槽7的底部端附近的p型体区域4被形成得比栅极电极9深，所以难以形成沟道，电流路径被阻碍，碳化硅半导体装置导通时的电阻稍微变高。
在p型体区域4从比沟槽7底部端更向上表面侧的与沟槽7底部的栅极绝缘膜8的厚度正好一致的位置起形成的情况下，沟槽7内的栅极电极9与p型体区域4的深度相同，在从沟槽7内的栅极电极9施加了电压的情况下，在整个p型体区域4中形成沟道，确保了电流路径，所以碳化硅半导体装置导通时的电阻非常低。另外，通过在p型体区域4与漂移层2的接合部产生的耗尽层c来保护栅极绝缘膜8，能够缓和电场，所以能够提高碳化硅半导体装置的耐压。
在p型体区域4从相比沟槽7的底部端更向上表面侧的沟槽7底部的栅极绝缘膜8的膜厚+50nm以上的位置起形成的情况下，成为栅极电极9的下端向p型体区域4的底部超出了的状态，所以在p型体区域4中形成沟道，碳化硅半导体装置导通时的电阻变低。另一方面，栅极电极9较深地形成，所以容易施加漏极电极11的电场，耐压稍微变低。
相反地，在p型体区域4从相比沟槽7的底部端更向上表面侧的沟槽7底部的栅极绝缘膜8的膜厚-50nm以下的位置起形成的情况下，耐压变高，但形成难以施加栅极电压且难以形成沟道的区域，碳化硅半导体装置导通时的电阻稍微变高。
即，如果从相比沟槽7的底部端更向上表面侧的沟槽7底部的栅极绝缘膜8的膜厚±50nm以内的位置起形成p型体区域4，则与从比沟槽7的底部端更向上表面侧的与沟槽7底部的栅极绝缘膜8的厚度正好一致的位置起形成p型体区域4的情况相比，特性虽然严格来说稍微降低，但与以往的碳化硅半导体装置相比，能够得到导通时的电阻低且耐压高的、特性优良的半导体装置，所以是合适的。
如上所述，p型体区域4需要从栅极电极9的下端、即相比沟槽7的底部端更靠上表面侧的与沟槽7底部的栅极绝缘膜8的厚度相当的位置起形成。但是，如上述那样向上表面侧的与沟槽7底部的栅极绝缘膜8的厚度相当的位置是指由于装置精度、离子密度的分布等偏差而变动的位置，变动的范围只要是栅极绝缘膜8的膜厚±50nm的范围，则显示出比以往的半导体装置更加良好的特性。
<碳化硅半导体装置的制造方法>
图3(a)～(d)，示出本实施方式的碳化硅半导体装置的制造工序。制造工序的顺序只要没有特别说明，可以前后颠倒。另外，在这里，以作为本发明的特征的p型体区域4的制造方法为中心进行叙述。
如图3(a)所示，在n型碳化硅基板1上，采用外延生长法来形成作为漂移层2的n型碳化硅层。
如图3(b)所示，在漂移层2的表面通过离子注入而形成n型源极区域3、p型阱接触区域5、p型高浓度阱区6。在该离子注入工序中，n型源极区域3能够使用例如浓度为约1×1019/cm3的施主杂质来形成，对于p型阱接触区域5、p型高浓度阱区6，能够分别使用浓度约1×1020/cm3、约1×1018/cm3的受主杂质来形成。
在本实施方式中，施主杂质使用氮，受主杂质使用铝，但不限定于此，同样地施主杂质能够使用磷等，受主杂质能够使用硼等。另外，对离子注入的浓度也没有特别限定，能够根据邻接的半导体层的特性使用各种离子注入浓度。
如图3(c)所示，在n型源极区域3的中央部形成空出狭缝状的间隙的由氧化硅膜等材料构成的掩模15，使用四氟化碳(CF4)、氧(O2)、氩(Ar)的混合气体通过干法蚀刻而形成沟槽7。该沟槽7形成得比p型高浓度阱区6浅。
如图3(d)所示，从沟槽7的内部进行斜向离子注入，形成从沟槽7的底部朝向p型高浓度阱区6的底部而变深的p型体区域4。如果将受主杂质离子注入到沟槽7底面的漂移层2而成为p型半导体，则存在在沟槽7的底面附近的电子的流动受到阻碍、在使半导体装置导通时的电阻变高这样的问题，所以在斜向离子注入中，需要注意调整注入角度等，以使得离子不被注入到沟槽7的底面。
如果从沟槽7的内部向沟槽7的侧面方向以期望的角度进行斜向离子注入，则能够使得附近的p型体区域4的深度与沟槽7的深度大致相同，对得到用于实现后面叙述的高耐压化、高效化的构造的情形是有利的。
在从该沟槽7的内部进行的离子注入工序中，从相比沟槽7的底部更靠上侧的位置，以朝向p型高浓度阱区6的底部而变深的方式形成p型体区域4。接着，当在沟槽7的内壁部形成栅极绝缘膜8且在其内部形成栅极电极9的情况下，栅极电极9的底部端与邻接的p型体区域4的底部端为大致相同的深度。
当对栅极电极9施加电压来使半导体装置成为导通状态时，沟槽7附近的p型体区域4形成沟道而导通。另外，当使半导体装置成为截止状态时，栅极绝缘膜8能够通过在周围的p型体区域4与漂移层2之间形成的耗尽层c，缓和栅极绝缘膜8的电场强度，能够显示出高的耐压。
在从相比沟槽7的底部端更靠上表面侧的与沟槽7底部的栅极绝缘膜8的膜厚相当的位置起形成p型体区域4的情况下，如上述那样，如果考虑制造装置的精度、离子注入时的杂质的分布，则从相比沟槽7的底部端更靠上表面侧的沟槽7底部的栅极绝缘膜8的膜厚±50nm的位置起，形成p型体区域4。
此时，与从正好与栅极绝缘膜8的膜厚相当的位置起形成p型体区域4的情况相比，半导体装置的特性稍微变低，与其他半导体装置相比，能够得到充分地高特性的碳化硅半导体装置。另外，如果能够从朝向上表面侧的沟槽7底部的栅极绝缘膜8的膜厚±20nm的位置起形成p型体区域4，则能够得到更加优良的特性的碳化硅半导体装置。
根据上述工序，能够减小在漂移层2中暴露的沟槽7的面积，从附近的p型体区域4与漂移层2的接合部分产生的耗尽层c能够较宽地扩展，所以能够缓和沟槽7内的栅极绝缘膜8处的电场强度。
在从该沟槽7内部进行的斜向离子注入中，也能够用与掩模15不同的埋入材料来埋入沟槽7内部，使埋入材料介于其间地进行离子注入。如果使埋入材料介于其间地进行离子注入，则在沟槽7的底面部分离子被注入到埋入材料中，具有离子难以被注入到沟槽7底面的这样的特征。在这里，作为埋入材料是离子吸収体即可，也能够使用与构成掩模15的氧化硅膜不同的抗蚀剂等树脂材料或者其他无机材料。
在使该埋入材料介于其间地进行离子注入的情况下，也以沟槽7的底部的上侧与p型体区域4相接的方式来形成是非常优选的。也可以从相比沟槽7的底部端更向上表面侧的沟槽7底部的栅极绝缘膜8的膜厚±50nm的位置起形成p型体区域4，进而，如果能够设为栅极绝缘膜8的膜厚±20nm的位置，则更加合适。
在从沟槽7内部进行斜向离子注入的情况下，以及，在向沟槽7填充埋入材料并使埋入材料介于其间地进行斜向离子注入的情况下，对受主杂质浓度都没有特别限定，但优选为1×1016/cm3～1×1018/cm3。在低于1×1016/cm3的情况下，对于形成p型体区域4是不足够的，如果超过1×1018/cm3，则对周围部分的影响大，无法得到作为目的半导体装置的特性。
此后，在使用了掩模15以及埋入材料的情况下，去除该埋入材料，在沟槽7内部形成栅极绝缘膜8与栅极电极9。此外，沟槽7底面、与以从沟槽7底部朝向p型高浓度阱区6的底部而变深的方式形成了的两侧的p型体区域4所形成的角需要如上述那样设为钝角。最后，以与n型源极区域3和p型阱接触区域5相接的方式形成源极电极10，在背面形成漏极电极11，从而能够得到图1、2所示的碳化硅半导体装置。
在碳化硅半导体装置的形成工序中，在本实施方式中，使用掩模15进行蚀刻，在形成沟槽7之后，通过从沟槽7内部、或者用埋入材料埋入沟槽7而使该埋入材料介于其间地进行斜向离子注入工序，形成p型体区域4。但是，如下面所示的变形例那样，也可以在斜向离子注入后形成沟槽7。即，首先，如图4(a)所示，在形成沟槽7之前，作为斜向离子注入的掩模使用掩模15的开口部，以缓慢地变深的方式形成p型体区域4。然后，在这之后如图4(b)所示，通过使用该掩模15的蚀刻来形成沟槽7。此时，在形成p型体区域4之后形成沟槽7，所以，需要控制沟槽7的深度、形成p型体区域4时的斜向离子注入角度等，以使得p型体区域4覆盖沟槽7的底面附近之外的侧面。
在本实施方式中，如图1所示，沟槽7空出一定的间隔而成为条状地形成，但也可以是其他形状，例如条的边缘为圆形形状，即条具有曲率。另外，终端区域16的沟槽7的底面也优选与漂移层2相接地形成，但半导体装置的基板周缘部分的制造上的偏差等变大，有时被p型体区域4覆盖。但是，p型体区域4与漂移区域2的界面变得倾斜，所以在整体中所占的比例不大，所以半导体装置导通时的电阻没有大幅变化，不造成问题。
<碳化硅半导体装置的特性>
通过使用本实施方式的碳化硅半导体装置的构成，从沟槽7内部通过斜向离子注入而形成p型体区域4，所以沟槽7的底面不容易被p型体区域4覆盖。因此，能够从自沟槽7的底部向上表面侧移动了栅极绝缘膜8的膜厚±50nm的部分，朝向p型高浓度阱区6的底部形成p型体区域4，能够减小沟槽7侧面与漂移层2相接的面积。因此，能够通过在漂移层2与p型体区域4的接合部产生的耗尽层c，缓和沟槽7底部端的栅极绝缘膜8处的电场强度，在碳化硅半导体装置截止时，能够得到高的耐压特性。
进而，p型体区域4以从沟槽7的底部侧面在横向上变深的方式形成，形成沟槽7大致埋入到p型体区域4的构造。p型体区域4不形成于沟槽7的底面部分而较宽地与漂移层2相接，在沟槽7的底面附近确保了电流路径。在使碳化硅半导体装置导通时，不受到p型体区域4与漂移层2的接合部产生的耗尽层c的妨碍，在沟槽7侧面产生沟道，碳化硅半导体装置显示出良好的导通电阻。
将在本实施方式的碳化硅半导体装置中观察到的沟槽7底面的电场强度的缓和效果，与以往的构造的碳化硅半导体装置进行比较。作为比较对象的是在图5、6中分别示出了剖面图的构造A、B。构造A(图5)是p型高浓度阱区6比沟槽7浅，在大致恒定的深度下形成了p型体区域4与p型高浓度阱区6的底部端的现有构造的碳化硅半导体装置。在构造B(图6)中，与构造A相比，p型高浓度阱区6更深，被形成为与沟槽7的深度相同，p型体区域4的深度从沟槽7附近到p型高浓度阱区6大致恒定。即，在该碳化硅半导体装置中，不仅沟槽7的底面，沟槽7的底部端的侧面也与漂移层2较大程度地相接。c示出耗尽层位置。在图5以及图6所示的比较例的构造中，形成即使耗尽层c延伸也无法覆盖沟槽端的构造。
此外，本结果是根据计算而得到的，是在以耐压600V规格的构造A的碳化硅半导体装置为基准的构造条件下计算出的。
图7示出本实施方式的碳化硅半导体装置与图5、6所示的构造A、B的、沟槽7底部的栅极绝缘膜8的电场强度与漏极电压的关系。图7所示的细的虚线表示构造A，粗的虚线表示构造B，直线表示本实施方式的碳化硅半导体装置的特性。
根据图7，例如在施加了600V的漏极电压的情况下，在构造A中，栅极绝缘膜8的电场强度高达7.7MV/cm，在p型高浓度阱区6深的构造B中，降低到5.6MV/cm，进而，在从沟槽7底部附近向p型高浓度阱区6缓慢变深地形成p型体区域4并且沟槽7向漂移层2的暴露少的本实施方式的碳化硅半导体装置中，能够进一步降低到4.2MV/cm。
这被认为是由于，通过加深p型高浓度阱区6，p型高浓度阱区6吸引来自漏极电极11的电场，进而，通过减少沟槽7向漂移层2的暴露，利用从p型体区域4与漂移层2的接合部扩展的耗尽层c来保护沟槽7的底部端免受漏极电极11的电场影响。
图8与图7同样地，示出构造A、B以及本实施方式的碳化硅半导体装置的漏极电流与漏极电压的关系，栅极电压被设为15V。如果根据该斜率来求导通电阻，则在构造A中为1.15mΩcm2，在构造B中为1.22mΩcm2，在本实施方式的碳化硅半导体装置中为1.67mΩcm2。p型高浓度阱区6等的构造的差异对电场强度的影响较大，但通过构造A与构造B的比较，即使碳化硅半导体装置的构造变化，碳化硅半导体装置的导通电阻也没有观察到大的变化。如上所述可知，本实施方式的碳化硅半导体装置与构造A、B相比，导通电阻相同，但能够大幅改善耐压。
在这样的本实施方式的构造中，通过将p型高浓度阱区6形成得比沟槽7深，使得p型高浓度阱区6吸引来自漏极电极11的电场，并且，通过减少沟槽7向漂移层2的暴露，能够利用从p型体区域4与漂移层2的接合部扩展的耗尽层c来保护沟槽7的底部端免受漏极电极11的电场影响，所以能够实现高耐压化与导通电阻的降低。另外，沟槽7底面、与在沟槽7的两侧设置了的p型体区域4的底部端所形成的角为钝角，所以从p型体区域4与漂移层2的接合部扩展的耗尽层c还扩展到沟槽7的底部端部分。因此，能够良好地保护容易引起电场集中的栅极电极9的下端附近，能够实现耐压的提高。
实施方式2
<碳化硅半导体装置的构造>
图9示出实施方式2的碳化硅半导体装置的剖面图。本实施方式的碳化硅半导体装置的构造与实施方式1的碳化硅半导体装置相比，基本的部分相同，但在以下方面存在不同，即，在实施方式1的碳化硅半导体装置中，p型体区域4的离子浓度在整体上恒定，而在本实施方式的碳化硅半导体装置的p型体区域4中，离子注入量中存在分布，在沟槽7附近离子浓度低，随着接近于p型高浓度阱区6，离子浓度变高。
<碳化硅半导体装置的制造方法>
本实施方式的p型体区域4通过在斜向离子注入时使用倒掺杂(retrograde)的注入分布图，能够随着从沟槽7远离而提高杂质浓度。倒掺杂分布图形成了杂质浓度在表面低而在内部高那样的分布。
本实施方式的碳化硅半导体装置与实施方式1同样地，依照图3(a)～(d)所示的工序来形成。但是，在图3(d)所示的斜向离子注入的工序中，以高的剂量先注入到靠近p型高浓度阱区6的部分，之后以低的剂量对靠近沟槽7的部分进行离子注入。或者，通过多次的离子注入，从沟槽7附近对p型高浓度阱区6附近进行离子注入，随着接近于p型高浓度阱区6而提高剂量地进行注入。通过该结构，能够形成如图9所示的、从靠近沟槽7的部分向靠近p型高浓度阱区6的部分杂质浓度缓慢地变高并且具有p型低浓度体区域13与p型高浓度体区域14的p型体区域4。
在这里，既可以在p型低浓度体区域13与p型高浓度体区域14之间存在明确的边界，在该部分杂质浓度急剧地变化，也可以不存在明确的边界，杂质浓度缓慢地变化。另外，也可以在p型低浓度体区域13与p型高浓度体区域14之间连续存在多个杂质浓度不同的区域。具体来说，沟槽7附近的p型低浓度体区域13的杂质浓度为1x1016～1×1018/cm3左右，能够按1级或者多级的杂质浓度的变化达到p型高浓度阱区6的附近，设为与p型高浓度阱区6相同程度的杂质浓度(在本实施方式的情况下，为1×1018/cm3)。
p型体区域4内的p型低浓度体区域13与p型高浓度体区域14的杂质浓度差优选为5倍～200倍的范围。在杂质浓度差为该范围以下的情况下，杂质浓度差过小，几乎没有控制后面叙述的穿通的效果，在杂质浓度差大于200倍的情况下，与漂移层2之间的耗尽层变得过大，半导体装置导通时的电阻变高而降低半导体特性。
<碳化硅半导体装置的特性>
如果这样在p型体区域4的一部分形成杂质浓度高的区域，则在截止时施加高电压的话，能够防止该高杂质区域的耗尽化，抑制n型源极区域3与漂移层2的穿通(导通)的发生。一般来说，在穿通的抑制中，减小p型高浓度阱区6与沟槽7的间隔，抑制p型体区域4的耗尽化来防止穿通较为一般。但是，由于离子注入工序的离子注入方向的扩展、掩模15的位置偏移等，有时不太能够使沟槽7与p型高浓度阱区6的间隔变窄，在这种情况下，在p型体区域4的一部分形成高杂质浓度的区域是有效的。
关于图10中示出剖面构造的碳化硅半导体装置(构造C)与实施方式2的碳化硅半导体装置(图9)，计算漏极电压与漏极电流的关系，并在图11中示出。在这里，图10所示的构造C与实施方式2的碳化硅半导体装置的基本结构相同的，但在如下方面不同，即，在构造C中，p型体区域4内的杂质浓度均匀，在实施方式2中，随着朝向p型高浓度阱区6而杂质浓度变高。
在图11中，漏极电流急剧地增加的部分的漏极电压表示穿通电压。在构造C的碳化硅半导体装置中示出了约400V的穿通电压，在实施方式2的碳化硅半导体装置中示出了约1000V的穿通电压，p型体区域4在离子浓度上具有分布，在越接近于p型高浓度阱区6则杂质离子的密度越高的碳化硅半导体装置(实施方式2)中，示出了高的耐压。
如上所述，在p型体区域4的离子注入中采用倒掺杂的注入分布图并通过斜向注入来制成的碳化硅半导体装置中，p型体区域4的p型高浓度阱区6附近的杂质浓度高，抑制穿通的发生。
此外，在所述实施方式2中，以p型体区域4的杂质浓度相比沟槽7侧而在p型高浓度阱区6侧更高的方式，由p型低浓度体区域13与p型高浓度体区域14形成。与此相对地，也可以成为以随着从沟槽7接近于p型高浓度阱区6而逐渐变高的方式变化的分级层。但是，也可以不一定由分级层构成，只要体区域的杂质浓度相比沟槽7侧而在p型高浓度阱区6侧更高即可。
实施方式3
图12示出本实施方式的碳化硅半导体装置的剖面图。本实施方式的碳化硅半导体装置与实施方式1所述的碳化硅半导体装置相比，在沟槽7的底面形成杂质浓度比邻接的漂移层2高的n型高浓度区域12这一点上不同。
碳化硅半导体装置的制造方法也与实施方式1的碳化硅半导体装置基本相同，但在以下方面不同，即，在形成沟槽7之后，从表面在垂直方向上向沟槽7的内部离子注入施主杂质，与沟槽7的底面邻接地形成杂质浓度比漂移层2高的n型高浓度区域12。
通过在该沟槽7的底面形成n型高浓度区域12，在接下来的工序中，通过斜向离子注入，在沟槽7的侧面形成p型体区域4时，由于离子注入的扩展、或者精度误差，即使对沟槽7的底部注入受主杂质，由于在沟槽7的底面附近已经形成了n型高浓度区域12，所以沟槽7的底面附近也不会成为p型区域。
在沟槽7的侧面形成p型体区域4，在p型体区域4与漂移层2之间形成了耗尽层，所以耗尽层也将向沟槽7的底面附近扩展，但如果在沟槽7的底面附近形成有n型高浓度区域12，则耗尽层的扩展受到限制。因此，能够确保在碳化硅半导体装置导通的情况下的电流路径，能够降低碳化硅半导体装置导通时的电阻。
与沟槽7的底面邻接地形成的n型高浓度区域12与存在于其下方的漂移层2相比，施主杂质浓度需要至少高2倍～10倍。更加优选的是，通过设为比漂移层2高5倍的杂质浓度，能够得到上述的效果。在n型高浓度区域12的杂质浓度与漂移层2的施主杂质浓度之差低于2倍的情况下，观察不到在沟槽7的底面形成n型高浓度区域12的效果，在10倍以上的情况下，沟槽7底面周围的电场强度有可能变得过高。
另外，为了不增大沟槽7的底部与漏极电极11的电场强度，n型高浓度区域12的深度需要尽可能地浅，设为至少0.5μm以下的深度，另外，为了具有作为n型高浓度区域12的效果，需要具有0.1μm以上的厚度。在设为0.1～0.3μm的范围的情况下，电场强度的增加也很小，能够不使耐压特性劣化而得到优良的特性。
实施方式4
图13示出本实施方式的碳化硅半导体装置的俯视图。在本实施方式的碳化硅半导体装置中，与实施方式1～3所述的碳化硅半导体装置那样条状地配置的沟槽7相比，在沟槽7以包围p型体区域4等杂质层的方式格子状地配置这一点上不同。
图13为了容易示出碳化硅半导体装置的表面构造，示出了省略源极电极10的状态。在设为如该图所示的格子状的配置的情况下，各个单元也可以不直线排列，另外，也可以单元是多边形，或者单元的角具有曲率。n型源极区域3与p型阱接触区域5岛状地形成，在这两个区域的底部，形成了p型体区域4与p型高浓度阱区6。以与n型源极区域3的侧面相接的方式格子状地形成了沟槽7。在图案外周形成了终端区域16。图13的B-B部分的剖面与图2、或者图12所示出的相同。
该构成能够通过以下的制造方法而形成。在图14(a)～(c)中，示出本实施方式的碳化硅半导体装置的制造工序。在这里，以作为本实施方式的特征的p型体区域4的制造方法为中心进行叙述。关于除此之外的工序，与实施方式1的制造工序相同。
首先，在实施方式1中如图3(a)所示，在n型碳化硅基板1上，采用外延生长法来形成由n型碳化硅层构成的漂移层2。
接着，在漂移层2表面，使用抗蚀剂形成具有锥形剖面的锥形掩模17。然后，经由该锥形掩模17对元件表面垂直地进行离子注入，从而如图14(a)所示，形成p型体区域4。此时，锥形掩模17的锥形的角度θ1与想要形成的p型体区域4的倾斜部的角度θ2相等。
然后，如图14(b)所示，在漂移层2的表面通过离子注入而形成n型源极区域3、p型阱接触区域5、p型高浓度阱区6。
其后，如图14(c)所示，通过以贯通p型体区域4的方式形成沟槽7，能够形成p型体区域4从沟槽7底部朝向p型高浓度阱区6的底部而变深的构造。在这里，通过杂质的离子注入而形成的n型源极区域3、p型体区域4、p型阱接触区域5、p型高浓度阱区6、以及沟槽7的形成顺序也可以进行前后颠倒。
最后，在沟槽7内形成栅极绝缘膜8、以及栅极电极9、并且以与n型源极区域3与p型阱接触区域5相接的方式形成源极电极10，在背面形成漏极电极11，从而能够得到具有如图2或者图12所示的剖面以及图13中示出俯视图的配置的碳化硅半导体装置。
根据这种制造方法，在形成p型体区域4时，能够与元件表面垂直地进行离子注入，所以能够沿着元件横向按照掩模的图案配置那样地、并且沿着元件纵向按照掩模剖面的形状那样地形成杂质层。即，能够任意地选择元件的平面上的配置。
此外，在元件横向、元件纵向、即X方向以及Y方向这两者的剖面，通过使用图14所示的锥形掩模17，能够形成将4个方向设为锥形剖面的p型体区域4。
另外，在上述实施方式1～4中，说明了使用n型碳化硅基板的例子，但也可以使用p型碳化硅基板，能够适当地选择。
另外，形成沟槽的工序通过干法蚀刻来进行，但不限定于干法蚀刻，也可以并用湿法蚀刻。

Claims (15)

1.一种碳化硅半导体装置，其特征在于，具有：
第1导电类型的碳化硅半导体基板；
漂移层，形成于所述碳化硅半导体基板的第1面，由浓度比所述碳化硅半导体基板低的第1导电类型的碳化硅构成；
沟槽，在所述漂移层中形成，在内部隔着栅极绝缘膜形成了栅极电极；
高浓度阱区，与所述沟槽隔出一定间隔地形成，形成得比所述沟槽深，并且由第2导电类型的碳化硅构成；
体区域，被形成为从所述沟槽的底部侧的所述栅极电极端包围所述沟槽而朝向所述高浓度阱区的底部变深，并且由第2导电类型的碳化硅构成；以及
源极区域，在所述体区域的上层部形成，被形成为与所述沟槽的侧面抵接，并且由浓度比所述漂移层高的第1导电类型的碳化硅构成。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
由所述沟槽底面、与在所述沟槽的两侧设置了的体区域的底部端所形成的角为钝角。
3.根据权利要求2所述的碳化硅半导体装置，其特征在于，
所述体区域的杂质浓度相比所述沟槽侧而在所述高浓度阱区侧更高。
4.根据权利要求3所述的碳化硅半导体装置，其特征在于，
所述体区域构成杂质浓度随着接近于所述高浓度阱区而逐渐变成高浓度地变化的分级层。
5.根据权利要求1～4的任一项所述的碳化硅半导体装置，其特征在于，
在所述漂移层中的与所述沟槽底面相接的区域，形成了杂质浓度比所述漂移层高的第1导电类型的高浓度层。
6.根据权利要求5所述的碳化硅半导体装置，其特征在于，
第1导电类型的高浓度层的厚度为0.1μm～0.3μm。
7.根据权利要求5或者6所述的碳化硅半导体装置，其特征在于，
第1导电类型的高浓度层的杂质浓度为所述漂移层的2倍～10倍。
8.根据权利要求1～7的任一项所述的碳化硅半导体装置，其特征在于，
所述沟槽以规定的间隔条状地形成。
9.根据权利要求1～7的任一项所述的碳化硅半导体装置，其特征在于，
所述沟槽以规定的间隔格子状地形成。
10.根据权利要求1～9的任一项所述的碳化硅半导体装置，其特征在于，
与所述沟槽侧面相接的所述体区域的底部位于相比所述沟槽的底部更向上表面侧的、所述沟槽底部的所述栅极绝缘膜的膜厚±50nm以内的位置。
11.根据权利要求1～10的任一项所述的碳化硅半导体装置，其特征在于，
所述第1导电类型的碳化硅半导体基板为n型碳化硅半导体基板，
由所述第2导电类型的碳化硅构成的体区域是受主浓度为1×1016～1×1018/cm3的p型体区域。
12.一种碳化硅半导体装置的制造方法，其特征在于，具有：
在第1导电类型的碳化硅半导体基板上通过外延生长法而形成由第1导电类型的碳化硅构成的漂移层的工序；
在所述漂移层的表面形成沟槽的工序；
通过离子注入，与所述沟槽空出一定间隔地形成比所述沟槽深的第2导电类型的高浓度阱区的工序；以及
经由所述沟槽，通过斜向离子注入，形成从相比所述沟槽的底部更靠上侧的位置朝向所述第2导电类型的高浓度阱区的底部端变深的第2导电类型的体区域的工序。
13.根据权利要求12所述的碳化硅半导体装置的制造方法，其特征在于，
在形成所述体区域的工序之前，包括使用埋入材料埋入所述沟槽的工序，
形成所述第2导电类型的体区域的工序包括：
使所述埋入材料介于其间而进行斜向离子注入，形成从相比所述沟槽的底部更靠上侧的位置朝向所述第2导电类型的高浓度阱区的底部端变深的第2导电类型的体区域的工序；以及
溶解所述埋入材料并去除的工序。
14.一种碳化硅半导体装置的制造方法，其特征在于，具有：
在第1导电类型的碳化硅半导体基板上通过外延生长法而形成漂移层的工序；
在所述漂移层的表面形成第2导电类型的高浓度阱区的工序；
在所述漂移层的表面形成用于形成沟槽的抗蚀剂图案的工序；
将所述抗蚀剂图案用作掩模，进行斜向离子注入，形成朝向所述第2导电类型的高浓度阱区的底部端变深的第2导电类型的体区域的工序；以及
将所述抗蚀剂图案用作掩模，通过蚀刻法形成在相比底部部更靠上侧的位置与所述第2导电类型的体区域相接的沟槽的工序。
15.一种碳化硅半导体装置的制造方法，其特征在于，具有：
在第1导电类型的碳化硅半导体基板上通过外延生长法而形成漂移层的工序；
在所述漂移层的表面形成第2导电类型的高浓度阱区的工序；
在所述漂移层的表面形成具有期望的锥形角度的锥形掩模的工序；
针对所述漂移层的表面，从所述锥形掩模的上方垂直地进行离子注入，形成朝向所述第2导电类型的高浓度阱区的底部端变深的第2导电类型的体区域的工序；以及
在所述漂移层的表面，通过蚀刻法，形成比所述第2导电类型的高浓度阱区浅、且在相比底部部更靠上侧的位置与所述第2导电类型的体区域相接的沟槽的工序。
CN201380054265.3A 2012-10-18 2013-09-05 碳化硅半导体装置及其制造方法 Active CN104737296B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012231050 2012-10-18
JP2012-231050 2012-10-18
PCT/JP2013/073977 WO2014061367A1 (ja) 2012-10-18 2013-09-05 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN104737296A true CN104737296A (zh) 2015-06-24
CN104737296B CN104737296B (zh) 2018-01-05

Family

ID=50487944

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380054265.3A Active CN104737296B (zh) 2012-10-18 2013-09-05 碳化硅半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US9954072B2 (zh)
JP (1) JP5791821B2 (zh)
CN (1) CN104737296B (zh)
DE (1) DE112013005062B4 (zh)
WO (1) WO2014061367A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106653834A (zh) * 2015-09-22 2017-05-10 苏州东微半导体有限公司 一种半导体功率器件的制造方法
CN108376701A (zh) * 2017-02-01 2018-08-07 富士电机株式会社 半导体装置
CN110036486A (zh) * 2016-12-08 2019-07-19 克里公司 具有栅极沟槽和掩埋的终端结构的功率半导体器件及相关方法
CN110637374A (zh) * 2017-05-17 2019-12-31 罗姆股份有限公司 半导体装置
CN111937123A (zh) * 2018-03-26 2020-11-13 日产自动车株式会社 半导体装置及其制造方法
CN114496784A (zh) * 2022-04-18 2022-05-13 深圳芯能半导体技术有限公司 一种底部保护接地沟槽型碳化硅mosfet及其制备方法
CN114496785A (zh) * 2022-04-18 2022-05-13 深圳芯能半导体技术有限公司 一种t型底部保护的沟槽型碳化硅mosfet及其制备方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6584857B2 (ja) 2015-08-11 2019-10-02 株式会社東芝 半導体装置
CN106783956A (zh) * 2016-12-27 2017-05-31 西安电子科技大学 具有侧壁可变角度的沟槽场限环终端结构及制备方法
US10522549B2 (en) * 2018-02-17 2019-12-31 Varian Semiconductor Equipment Associates, Inc. Uniform gate dielectric for DRAM device
JP7275573B2 (ja) * 2018-12-27 2023-05-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2021044517A (ja) 2019-09-13 2021-03-18 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7458217B2 (ja) * 2020-03-19 2024-03-29 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7417499B2 (ja) * 2020-09-14 2024-01-18 株式会社東芝 半導体装置の製造方法及び半導体装置
CN117637827A (zh) * 2023-11-20 2024-03-01 海信家电集团股份有限公司 半导体装置和半导体装置的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1536680A (zh) * 2003-04-07 2004-10-13 株式会社东芝 绝缘栅型半导体器件
US20070141783A1 (en) * 2004-03-03 2007-06-21 Koninklijke Philips Electronics N.C. Trench field effect transistor and method of making it
CN101194366A (zh) * 2005-06-14 2008-06-04 罗姆股份有限公司 半导体器件
US20090200559A1 (en) * 2008-02-13 2009-08-13 Denso Corporation Silicon carbide semiconductor device including deep layer
US20100078714A1 (en) * 2008-10-01 2010-04-01 Niko Semiconductor Co., Ltd. Trench metal oxide-semiconductor transistor and fabrication method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4521643B2 (ja) 1997-05-07 2010-08-11 シリコニックス・インコーポレイテッド 側壁スペーサを用いる高密度トレンチ形ｄｍｏｓの製造
JP4000669B2 (ja) 1998-06-12 2007-10-31 日産自動車株式会社 半導体装置およびその製造方法
US6084264A (en) 1998-11-25 2000-07-04 Siliconix Incorporated Trench MOSFET having improved breakdown and on-resistance characteristics
JP3754266B2 (ja) 2000-03-29 2006-03-08 三洋電機株式会社 絶縁ゲート型半導体装置の製造方法
JP2002190595A (ja) 2000-12-21 2002-07-05 Denso Corp 半導体装置及びその製造方法
US7279743B2 (en) 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
JP4992211B2 (ja) 2005-08-24 2012-08-08 サンケン電気株式会社 半導体素子の製造方法
JP2007110047A (ja) 2005-10-17 2007-04-26 Renesas Technology Corp 半導体装置の製造方法
JP2009033036A (ja) * 2007-07-30 2009-02-12 Hitachi Ltd 半導体装置及びこれを用いた電気回路装置
JP4798119B2 (ja) 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5569162B2 (ja) * 2010-06-10 2014-08-13 富士電機株式会社 半導体装置および半導体装置の製造方法
JP5498431B2 (ja) 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
JP6290526B2 (ja) 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1536680A (zh) * 2003-04-07 2004-10-13 株式会社东芝 绝缘栅型半导体器件
US20070141783A1 (en) * 2004-03-03 2007-06-21 Koninklijke Philips Electronics N.C. Trench field effect transistor and method of making it
CN101194366A (zh) * 2005-06-14 2008-06-04 罗姆股份有限公司 半导体器件
US20090200559A1 (en) * 2008-02-13 2009-08-13 Denso Corporation Silicon carbide semiconductor device including deep layer
US20100078714A1 (en) * 2008-10-01 2010-04-01 Niko Semiconductor Co., Ltd. Trench metal oxide-semiconductor transistor and fabrication method thereof

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106653834A (zh) * 2015-09-22 2017-05-10 苏州东微半导体有限公司 一种半导体功率器件的制造方法
CN110036486A (zh) * 2016-12-08 2019-07-19 克里公司 具有栅极沟槽和掩埋的终端结构的功率半导体器件及相关方法
US11837629B2 (en) 2016-12-08 2023-12-05 Wolfspeed, Inc. Power semiconductor devices having gate trenches and buried edge terminations and related methods
CN108376701A (zh) * 2017-02-01 2018-08-07 富士电机株式会社 半导体装置
CN108376701B (zh) * 2017-02-01 2023-06-16 富士电机株式会社 半导体装置
CN110637374A (zh) * 2017-05-17 2019-12-31 罗姆股份有限公司 半导体装置
CN111937123A (zh) * 2018-03-26 2020-11-13 日产自动车株式会社 半导体装置及其制造方法
CN114496784A (zh) * 2022-04-18 2022-05-13 深圳芯能半导体技术有限公司 一种底部保护接地沟槽型碳化硅mosfet及其制备方法
CN114496785A (zh) * 2022-04-18 2022-05-13 深圳芯能半导体技术有限公司 一种t型底部保护的沟槽型碳化硅mosfet及其制备方法

Also Published As

Publication number Publication date
JP5791821B2 (ja) 2015-10-07
JPWO2014061367A1 (ja) 2016-09-05
US20150236119A1 (en) 2015-08-20
WO2014061367A1 (ja) 2014-04-24
US9954072B2 (en) 2018-04-24
DE112013005062B4 (de) 2020-10-01
DE112013005062T5 (de) 2015-07-02
CN104737296B (zh) 2018-01-05

Similar Documents

Publication Publication Date Title
CN104737296A (zh) 碳化硅半导体装置及其制造方法
JP4735224B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP5491723B2 (ja) 電力用半導体装置
JP4414863B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
US20140203356A1 (en) Semiconductor device including vertical semiconductor element
JP6179409B2 (ja) 炭化珪素半導体装置の製造方法
JP2009260253A (ja) 半導体装置およびその製造方法
JP4735235B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP6747195B2 (ja) 半導体装置および半導体装置の製造方法
US9887283B2 (en) Process method and structure for high voltage MOSFETs
WO2016042738A1 (ja) 炭化珪素半導体装置およびその製造方法
JP6903222B2 (ja) 炭化珪素半導体装置およびその製造方法
TWI738941B (zh) 半導體裝置
US20160141409A1 (en) Semiconductor device and method for manufacturing semiconductor device
TWI544632B (zh) 包含金屬氧化物半導體場效應電晶體（ｍｏｓｆｅｔ）裝置的半導體裝置和製造方法
TW201828478A (zh) 半導體裝置及其製造方法
US7566933B2 (en) Trench-gate semiconductor device and manufacturing method of trench-gate semiconductor device
JP2003086800A (ja) 半導体装置及びその製造方法
US20150060936A1 (en) Process method and structure for high voltage mosfets
JP2010056432A (ja) 絶縁ゲート型半導体装置およびその製造方法
JP6976286B2 (ja) 半導体装置
KR101844708B1 (ko) 반도체 장치의 제조 방법
JP5996611B2 (ja) 横チャネル領域を有する接合型電界効果トランジスタセル
US20220246719A1 (en) Silicon carbide semiconductor device and method of manufacturing the same
CN109755316B (zh) 超结器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant