CN111937123A - 半导体装置及其制造方法 - Google Patents

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林哲也
沼仓启一郎
倪威
田中亮太
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Abstract

本发明提供一种半导体装置及其制造方法。该半导体装置具有：在主面形成有槽(100)的基板(10)、具有在槽(100)的底部配置的部分的第一导电型的漂移区域(20)、与漂移区域(20)连接而在槽(100)的一方的侧面配置的第二导电型的阱区(30)、与漂移区域(20)分离而在槽(100)的侧面配置在阱区(30)的表面的第一导电型的第一半导体区域(40)、在槽(100)的内部间隔着漂移区域(20)而与阱区(30)对置配置的第一导电型的第二半导体区域(50)、以及在跨越阱区(30)及第一半导体区域(40)各自的上表面而形成有开口部且在槽(100)的深度方向上延伸的栅极沟槽的内部配置并与阱区(30)对置的栅电极(60)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
为了提高半导体装置的性能，已在进行技术开发。例如，已经公开一种半导体装置，其为了缩小单位单元的尺寸来改善耐压性-导通电阻的折衷特性，在半导体基板的表面层的一部分形成的沟槽的底部形成漏极区，并使沟槽的侧面为漂移区域(参照专利文献1)。在该半导体装置中，在埋入沟槽内部的导电体之上设有漏电极。而且，基极区及源极区在非沟槽部的半导体基板的表面层形成，是漏极区与源极区隔着栅电极而配置的结构。
现有技术文献
专利文献
专利文献1：(日本)特开平08-181313号公报
发明内容
发明所要解决的技术问题
在源极区与漏极区隔着栅电极配置的结构中，源极区正下方的区域对晶体管的操作没有帮助。因此，晶体管的芯片面积未被有效使用，存在需要额外的面积之类的问题。
本发明是鉴于上述问题而提出的，其目的在于提供一种半导体装置以及半导体装置的制造方法，能够抑制晶体管的芯片面积。
用于解决技术问题的技术方案
本发明的一个方式的半导体装置的主旨在于，具有：在基板形成的槽的底部配置的漂移区域、在槽的侧面层压的阱区及源极区、以及在槽的内部配置的漏极区，在跨越阱区与源极区的上表面而形成有开口部的槽的深度方向上延伸的栅极沟槽的内部配置有栅电极。
本发明的其它方式的半导体装置的制造方法的主旨在于，包括：在基板形成的槽的底部形成漂移区域的工序、在槽的侧面将阱区与源极区层压的工序、以及在槽的内部构成漏极区的工序，在跨越阱区与源极区的上表面而形成有开口部的槽的深度方向上延伸的栅极沟槽的内部形成栅电极。
发明的效果
根据本发明，能够提供可抑制晶体管的芯片面积的半导体装置以及半导体装置的制造方法。
附图说明
图1是表示本发明第一实施方式的半导体装置的结构的示意性立体图。
图2是表示本发明第一实施方式的半导体装置的主电流的电流路径的、沿着图1的II-II方向的剖视图。
图3是用于说明本发明第一实施方式的半导体装置的耗尽层的扩展的示意图。
图4是表示本发明第一实施方式的半导体装置的栅极沟槽的示意性俯视图。
图5是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(之一)。
图6是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(之二)。
图7是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(之三)。
图8是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(之四)。
图9是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(之五)。
图10是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(之六)。
图11是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(之七)。
图12是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(之八)。
图13是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(之九)。
图14是用于说明本发明第一实施方式的半导体装置的制造方法的立体图(之十)。
图15是表示本发明第一实施方式的变形例的半导体装置的结构的示意性立体图。
图16是表示本发明第二实施方式的半导体装置的结构的示意性立体图。
图17是用于说明本发明第二实施方式的半导体装置的制造方法的立体图(之一)。
图18是用于说明本发明第二实施方式的半导体装置的制造方法的立体图(之二)。
图19是表示本发明第三实施方式的半导体装置的结构的示意性立体图。
图20是用于说明本发明第三实施方式的半导体装置的制造方法的立体图。
图21是表示本发明第四实施方式的半导体装置的结构的示意性立体图。
具体实施方式
下面，参照附图，说明实施方式。在附图的说明中，对于相同的部分使用相同的标记，从而省略说明。但是，附图为示意性图，厚度与平面尺寸的关系、各层的厚度的比率等包括与实际情况不同的部分。另外，在附图的相互之间也包括相互的尺寸关系及比率不同的部分。
(第一实施方式)
如图1所示，本发明第一实施方式的半导体装置具有：在主面形成有槽100的基板10、以及在基板10分别形成的漂移区域20、阱区30、第一半导体区域40、以及第二半导体区域50。
漂移区域20为第一导电型，具有在槽100的底部配置的部分。需要说明的是，在图1所示的实施方式中，漂移区域20从槽100的一方的侧面(下面称为“第一侧面”)至槽100的底部连续地配置。
阱区30为第二导电型，与漂移区域20连接并配置在槽100的第一侧面。图1所示的阱区30在槽100的第一侧面配置在漂移区域20的表面，同时在槽100的底部，阱区30的下端与漂移区域20连接。
第一半导体区域40为第一导电型，在槽100的第一侧面配置在阱区30的表面。第一半导体区域40为了与漂移区域20分开配置，不超过阱区30的外缘地配置在阱区30的表面。因此，如图1所示，第一半导体区域40的下端位于比阱区30的下端更靠近上方的位置。
第二半导体区域50为第一导电型，在槽100的内部，间隔着漂移区域20，与阱区30对置而配置。第二半导体区域50在与阱区30分离的位置上与漂移区域20连接。图2所示的第二半导体区域50靠近与第一侧面对置的槽100的侧面(在下面称为“第二侧面”)，与漂移区域20邻接而配置在槽100的底部。
需要说明的是，第一导电型与第二导电型为相互相反的导电型。即，当第一导电型为n型时，第二导电型为p型，当第一导电型为p型时，第二导电型为n型。在下面，以第一导电型为n型、第二导电型为p型的情况进行例示说明。
如上所述，图1所示的半导体装置在槽100的第一侧面，沿第一侧面的表面法线方向(在下面称为槽100的“宽度方向”)层压有漂移区域20、阱区30以及第一半导体区域40。而且，形成有多个栅极沟槽，其跨越漂移区域20、阱区30及第一半导体区域40各自的上表面而形成有开口部，并在槽100的深度方向上延伸，在栅极沟槽的内壁面配置有栅极绝缘膜65。栅极沟槽到达在槽100的底部配置的漂移区域20而形成。
如图1所示，栅极绝缘膜65在漂移区域20、阱区30及第一半导体区域40且在宽度方向上连续地形成。在栅极沟槽的内部，间隔着栅极绝缘膜65而配置有与阱区30对置的栅电极60。
图1所示的半导体装置还具有：与第一半导体区域40电连接的第一主电极70、以及与第二半导体区域50电连接的第二主电极80。第一主电极70在槽100的第一侧面配置在第一半导体区域40的表面。第二主电极80与第一主电极70对置并配置在槽100的第二侧面，第二主电极80的下端在槽100的底部与第二半导体区域50相接。
第一主电极70是在导通状态下在半导体装置中流动的主电流的电流路径的一方的端部。第二主电极80是电流路径的另一方的端部。半导体装置的主电流经由第一半导体区域40、阱区30、漂移区域20以及第二半导体区域50，在第一主电极70与第二主电极80之间流动。
图1所示的半导体装置如后面叙述的详细情况那样，通过向在电流路径的中途配置的栅电极60施加规定的电压来控制主电流，作为晶体管进行操作。在下面，将第一半导体区域40作为源极区，将第一主电极70作为源电极，将第二半导体区域50作为漏极区，将第二主电极80作为漏电极，来说明半导体装置。
槽100的内部由隔离绝缘膜90填埋。也就是说，在槽100的底部配置的漂移区域20的上方及源电极70与漏电极80之间配置有隔离绝缘膜90。利用该隔离绝缘膜90，将在漂移区域20的上方配置的源电极70与漂移区域20进行绝缘隔离。在图1中，为了便于理解半导体装置的结构，透过隔离绝缘膜90来表示半导体装置。也就是说，隔离绝缘膜90只表示了外缘(下面，在立体图中也是相同的)
需要说明的是，槽100的外侧、即未图示的漂移区域20的侧面部分的外侧与漏电极80的外侧是未形成有基板10的槽100的区域。
图1所示的漂移区域20的在槽100的底部配置的部分是沿着槽100与基板10的主面平行地延伸的方向，将第一导电型区域即n型漂移区域21与第二导电型区域即p型漂移区域22交替配置的结构。也就是说，图1所示的半导体装置具有沿着槽100延伸的方向(在下面称为槽100的“长度方向”)、多个pn结以恒定的周期排列的超结结构(SJ结构)。在SJ结构的半导体装置中，主电流在漂移区域20的n型杂质的浓度增高的n型漂移区域21流动，能够降低导通电阻。另一方面，在反向偏置时，n型漂移区域21与p型漂移区域22由从pn结延伸的耗尽层耗尽，从而确保较高的耐压性。
在图1所示的半导体装置中，在导通状态下，在与栅极绝缘膜65相接的阱区30形成有沟道区。下面，针对图1所示的半导体装置的基本操作进行说明。
在导通操作中，以源电极70的电位为基准，在向漏电极80施加了正电位的状态下控制栅电极60的电位，由此，半导体装置用作为晶体管。即，通过使栅电极60与源电极70之间的电压为规定的阈值电压以上，在栅电极60侧面的阱区30的沟道区形成有反转层。由此，半导体装置为导通状态，主电流在漏电极80与源电极70之间流动。此时，在阱区30，主电流沿与基板10的主面平行的方向流动。在图2中，由箭头I表示导通状态下的半导体装置的主电流的电流路径。
另一方面，在截止操作中，使栅电极60与源电极70之间的电压为规定的阈值电压以下。由此，反转层消失，主电流被切断。
另外，在截止状态下，耗尽层从阱区30与漂移区域20之间的pn结向漏极区50扩展。此时，如图3中箭头所示，耗尽层200也从n型漂移区域21与p型漂移区域22的界面扩展。当反向电压增大至某种程度时，n型漂移区域21与p型漂移区域22都处于完全耗尽的状态(夹断状态)。
通过使n型漂移区域21与p型漂移区域22处于夹断状态，n型漂移区域21与p型漂移区域22的电场分布为均匀的长方形分布，施加于半导体装置的最大电场大幅降低。由此，半导体装置的耐压性提高。
在图1所示的半导体装置中，在槽100的底部配置的漂移区域20的上方配置有源极区40及源电极70。因此，与源电极和漏电极隔着栅电极配置的结构不同，源电极70正下方的区域为有源区域，不会成为对晶体管操作没有帮助的区域。因此，根据图1所示的半导体装置，对晶体管操作没有帮助的区域减少，能够抑制芯片面积。
另外，源极区40及阱区30配置在槽100的第一侧面，在槽100的深度方向上形成有栅极沟槽。因此，在导通状态下，沟道区的端部沿槽100的第一侧面，在深度方向上延伸。即，以槽100的开口部至槽100的底部的栅极宽度形成沟道区。因为能够这样较宽地形成沟道区，所以能够降低导通电阻。
此外，在槽100的内部，沿第一侧面形成源极区40，源极区40在槽100的深度方向上延伸。因此，能够将沿着槽100的第一侧面形成的源极区40与源电极70的接触部分在槽100的深度方向上扩展。由此，与平行于基板10的主面地形成源极区40和源电极70的接触部分的情况相比，不会使芯片面积增大，而能够扩大接触面积。因此，能够使源极区40与源电极70的接触电阻降低，从而降低导通电阻。
另外，图1所示的半导体装置是在槽100的第一侧面配置有漂移区域20的结构。因此，在与栅极绝缘膜65对置的阱区30感应出沟道电荷而使半导体装置为导通状态时，在图4中由虚线A包围表示的区域中，在漂移区域20与栅极绝缘膜65的边界产生累积电荷。由该累积电荷形成的电流路径与在阱区30形成的沟道区平行地形成，由此，能够得到降低半导体装置的沟道区的电阻分量的效果。
需要说明的是，基板10适合使用绝缘性基板。通过使用绝缘性基板，能够简化在同一基板10上集成多个半导体装置时的元件隔离程序。另外，在冷却器实际安装半导体装置的情况下，能够省去在基板10与冷却器之间设置的绝缘性基板。在此，所谓的“具有绝缘性的”基板，是指基板的电阻率为数kΩ·cm以上的情况。
例如，基板10使用具有绝缘性的碳化硅(SiC)。虽然SiC存在几种多型体(晶体多型体)，但可以使用典型的4H的SiC基板作为基板10。
基板10通过使用SiC基板，能够提高基板10的绝缘性，且提高热导率。因此，可以将基板10的背面直接安装在冷却机构，从而有效地冷却半导体装置。根据该结构，因为SiC基板的热导率较大，所以，能够在半导体装置为导通状态时有效地散发因主电流而产生的热量。因为SiC为宽带隙半导体且本证载流子数较少，所以能够容易地实现较高的绝缘性，且实现具有较高的耐压性的半导体装置。
下面，参照附图，说明本发明第一实施方式的半导体装置的制造方法。需要说明的是，如下所述的半导体装置的制造方法为一个例子，可以利用包括该变形例在内的、除此以外的各种制造方法来实现。
首先，在非掺杂的碳化硅绝缘半导体的基板10的主面形成槽100。槽100的深度例如为10μm～20μm左右，宽度方向的宽度例如为10μm左右。
为了通过蚀刻法形成槽100，在基板10的主面形成规定形状的掩模材料111(参照图5)。作为掩模材料111，例如可以使用氧化硅膜，作为沉积方法，可以利用热CVD法及等离子体CVD法。而且，对掩模材料111上的光致抗蚀材料进行构图(未图示)。作为构图的方法，可以利用普通的光刻技术。使构图后的光致抗蚀材料为掩模，对掩模材料111进行蚀刻。作为蚀刻法，利用使用了氢氟酸的湿式蚀刻法、及反应性离子蚀刻等干式蚀刻法。接着，利用氧等离子体或硫酸等除去光致抗蚀材料。将这样形成的掩模材料111作为蚀刻掩模，通过干式蚀刻法选择性地对基板10进行蚀刻，如图5所示形成槽100。
除去掩模材料111后，通过离子注入等形成漂移区域20的沿着槽100的第一侧面11的部分(在下面，称为漂移区域20的“侧面部分”)。例如，如图6中箭头所示，通过从槽100的开口部向第一侧面自斜上方打入第一导电型的杂质的离子注入，形成漂移区域20的侧面部分。此时，对应于由槽100的深度及宽度方向的宽度确定的纵横比，设定相对于槽100的第一侧面的打入杂质的角度，由此，能够只向槽100的第一侧面打入杂质。由此，在槽100的第一侧面形成漂移区域20的侧面部分。因为从斜上方打入杂质，所以，漂移区域20的侧面部分的下端到达比槽100的底部更向下方的位置。
接着，形成漂移区域20的在槽100的底部配置的部分(在下面，称为漂移区域20的“底部分”)的n型漂移区域21。例如如图7所示，在槽100的底部，利用光刻技术形成使作为n型漂移区域21的区域露出的掩模材料112。然后，将掩模材料112作为掩模，通过打入第一导电型的杂质的离子注入，在基板10的上部选择性地形成n型漂移区域21。此时，通过比基板10的主面的表面法线方向更稍微向第一侧面倾斜来打入杂质，杂质也被打入到漂移区域20的侧面部分的下方，将漂移区域20的侧面部分与底部分相互连接。之后，除去掩模材料112。
接着，与漂移区域20连接，通过离子注入等在槽100的第一侧面形成阱区30。例如，如图8中箭头所示，通过从槽100的开口部向第一侧面自斜上方打入第二导电型的杂质的离子注入，与漂移区域20的侧面部分重合而形成阱区30。此时，对应于由槽100的深度及宽度方向的宽度确定的纵横比，设定相对于槽100的第一侧面的打入杂质的角度，由此，能够只向槽100的第一侧面打入杂质。由此，在槽100的第一侧面形成阱区30。
因为从斜上方打入杂质，所以，阱区30的下端到达比槽100的底部更靠近下方的位置。需要说明的是，调整离子注入的条件，以使阱区30不会穿透漂移区域20。阱区30的杂质浓度例如为1E15/cm3～1E19/cm3左右。
然后，形成漂移区域20的底部分的p型漂移区域22。例如如图9所示，形成使槽100的底部的作为p型漂移区域22的区域露出的掩模材料113，将掩模材料113作为掩模，通过打入第二导电型的杂质的离子注入，在基板10的上部选择性地形成p型漂移区域22。由此，形成沿着槽100的长度方将n型漂移区域与p型漂移区域交替配置的漂移区域20的底部分。之后，除去掩模材料113。
在之前的工序的离子注入中，例如，使用氮(N)作为第一导电型的n型杂质，使用铝(Al)及硼(B)作为第二导电型的p型杂质。需要说明的是，通过在将基板10的温度加热至600℃左右的状态下进行离子注入，能够抑制在离子注入的区域产生晶体缺陷。
此外，为了在截止状态下使SJ结构完全耗尽而得到较高的耐压性，需要将p型漂移区域的p型杂质的总量与n型漂移区域的n型杂质的总量之比设定在1附近。因此，通过使n型漂移区域21的n型杂质的浓度Nd、p型漂移区域22的p型杂质的浓度Na、n型漂移区域21的宽度Wn、p型漂移区域22的宽度Wp满足如下的式(1)，能够得到较高的耐压性：
Na×Wp＝Nd×Wn…(1)
宽度Wn与宽度Wp是n型漂移区域21与p型漂移区域22重复排列的方向上的宽度。为了满足式(1)，分别设定n型漂移区域21与p型漂移区域的杂质浓度。
根据具有满足上述条件的漂移区域20的SJ结构的半导体装置，能够在截止状态下将n型漂移区域21与p型漂移区域22耗尽，使漂移区域20的单位面积的耐压性增大。需要说明的是，漂移区域20的杂质浓度例如为1E15/cm3～1E19/cm3左右。
接着，在槽100的第一侧面，在阱区30的表面形成源极区40。例如，如图10中箭头所示，通过从槽100的开口部向第一侧面自斜上方打入第一导电型的杂质的离子注入，在形成有阱区30的区域形成源极区40。此时，对应于由槽100的深度及宽度方向的宽度确定的纵横比，设定相对于槽100的第一侧面的打入杂质的角度，由此，只向槽100的阱区30打入杂质。源极区40的杂质浓度例如为1E18/cm3～1E21/cm3左右。
需要说明的是，使源极区40与漂移区域20分离而形成。为此，使在形成源极区40的离子注入中杂质的打入角度比在形成阱区30的离子注入中杂质的打入角度浅。由此，源极区40的下端比阱区30的下端更靠近上方，能够防止源极区40向阱区30的外侧突出。
接着，间隔着漂移区域20与阱区30对置，在槽100的内部形成漏极区50。漏极区50在与阱区30分离的位置上与漂移区域20连接。例如，如图11所示，通过将使规定的区域露出而形成的掩模材料114作为掩模、打入第一导电型的杂质的离子注入，在槽100的底部选择性地形成漏极区50。漏极区50的杂质浓度例如为1E18/cm3～1E21/cm3左右。
之后，通过对离子注入后的杂质进行热处理而使之活性。例如，在氩气或氮气环境中，进行1700℃左右的热处理。
接着，如图12所示，形成跨越漂移区域20的侧面部分、阱区30及源极区40各自的上表面而形成开口部、且在槽100的深度方向上延伸的栅极沟槽600。例如，利用光刻技术对在基板10的上表面形成的掩模材料进行构图，通过蚀刻形成栅极沟槽600。栅极沟槽600以到达漂移区域20的侧面部分、阱区30及源极区40的宽度、直至漂移区域20的深度形成。
接着，在栅极沟槽600的内壁面形成栅极绝缘膜65。例如，将栅极沟槽600的内壁面氧化，形成栅极绝缘膜65。栅极绝缘膜65的形成方法既可以是热氧化法也可以是沉积法。作为例子，在利用热氧化法的情况下，在氧气环境中将基板10加热至1100℃左右的温度。在形成了栅极绝缘膜65之后，为了降低阱区30与栅极绝缘膜65的界面的界面能级，也可以在氮气、氩气、N2O等的环境中进行1000℃左右的退火。另外，也可以在本证NO或N2O环境中进行热氧化。在该情况下的温度适合为1100℃～1400℃。栅极绝缘膜65的厚度为数十nm左右。
接着，如图13所示，在栅极沟槽600的内部形成栅电极60。栅电极60间隔着栅极绝缘膜65而与阱区30对置。栅电极60的材料通常为多晶硅膜，在此，说明栅电极60使用多晶硅膜的情况。
作为多晶硅膜的沉积方法，可以利用减压CVD法等。例如，使沉积的多晶硅膜的厚度是比栅极沟槽600的开口部的长度方向的宽度的二分之一大的值。因为从栅极沟槽600的内壁面开始形成多晶硅膜，所以，通过如上所述设定多晶硅膜的厚度，能够由多晶硅膜完全填充栅极沟槽600。例如，在栅极沟槽600的宽度为2μm的情况下，使膜厚比1μm厚地形成多晶硅膜。另外，在将多晶硅膜沉积之后，通过在三氯氧磷POCl3中进行950℃的退火处理，形成n型的多晶硅膜，使栅电极60具有导电性。
接着，对多晶硅膜进行蚀刻而使之平坦。蚀刻法既可以为各方同性蚀刻，也可以是各方异性的选择蚀刻。设定蚀刻量，以使多晶硅膜残留在栅极沟槽600的内部。例如，在对宽度为2μm的栅极沟槽600沉积多晶硅膜为1.5μm的厚度的情况下，多晶硅膜的蚀刻量可以为1.5μm。但是，在蚀刻的控制中，针对1.5μm的蚀刻量，数％的过度蚀刻也不会成为问题。
之后，如图14所示，使隔离绝缘膜90沉积在基板10的上表面，由隔离绝缘膜90填埋槽100。隔离绝缘膜90通常适合使用氧化硅膜，作为沉积方法，可以使用热CVD法及等离子体CVD法。
利用光刻技术等对在隔离绝缘膜90的上表面形成的抗蚀膜(未图示)进行构图，使该抗蚀膜为掩模，选择性地除去形成源电极70及漏电极80的区域的隔离绝缘膜90。通过选择性地除去该隔离绝缘膜90的工序，在隔离绝缘膜90形成与源电极70接触的源极区40的接触面、以及与漏电极80接触的漏极区50的接触面露出的接触孔。作为形成接触孔的蚀刻法，可以利用使用了氢氟酸的湿式蚀刻法及反应性离子蚀刻等干式蚀刻法。之后，由氧等离子体及硫酸等除去抗蚀膜。
然后，填埋在隔离绝缘膜90形成的接触孔，如图1所示形成源电极70及漏电极80。通常源电极70及漏电极80为金属膜。源电极70与漏电极80的材料可以使用镍(Ni)、锰(Mo)等金属材料。另外，也可以在源电极70及漏电极80中使用钛/镍/银(Ti/Ni/Ag)等层压层。
源电极70及漏电极80也可以在利用溅射法及电子束(EB)蒸镀法等使金属材料沉积在整个面后，通过使构图后的抗蚀膜为掩模的干式蚀刻法来对金属材料进行蚀刻而形成。另外，也可以通过电镀程序，由金属材料填埋在隔离绝缘膜90形成的接触孔，来形成源电极70及漏电极80。
如上所述，完成图1所示的半导体装置。在上述说明中，通过向绝缘性的基板10离子注入杂质，形成了漂移区域20。由此，不需要外延生长的工序，能够抑制制造成本。
同样地，通过向基板10离子注入杂质来形成阱区30、源极区40及漏极区50，与通过外延生长形成的情况相比，能够降低制造成本。
另外，通过从槽100的开口部向第一侧面倾斜地打入杂质的离子注入，形成漂移区域20的侧面部分、在该侧面部分的表面形成的阱区30、以及在阱区30的表面形成的源极区40。由此，能够抑制制造成本，同时只在第一侧面形成上述区域。
＜变形例＞
图15所示的第一实施方式的变形例的半导体装置只在槽100的底部配置有漂移区域20。也就是说，与图1所示的半导体装置槽100的不同之处在于，在第一侧面未配置有漂移区域20。
如图15所示，在槽100的第一侧面配置的阱区30的下端在槽100的底部与漂移区域20连接。另外，栅极沟槽的开口部跨越阱区30及第一半导体区域40各自的上表面而形成，在栅极沟槽的内部配置有栅极绝缘膜65及栅电极60。栅极沟槽在槽100的深度方向上延伸并贯通阱区30，使下端到达漂移区域20而形成。
根据图15所示的半导体装置，因为在槽100的第一侧面未形成有漂移区域20，所以能够缩短制造工序，同时抑制制造成本。
在图15所示的半导体装置中，源电极70正下方的区域也不会成为对晶体管操作没有帮助的区域，能够抑制芯片面积。另外，因为在导通状态下沟道区沿槽100的深度方向形成，所以能够降低导通电阻。此外，因为源极区40在槽100的深度方向上延伸，所以能够抑制源极区40与源电极70的接触电阻。
需要说明的是，如图15所示，本发明的实施方式的半导体装置也可以不使漂移区域20成为SJ结构。即，也可以由单一的层形成漂移区域20的底部分。
(第二实施方式)
如图16所示，本发明第二实施方式的半导体装置在槽100的底部，漂移区域20具有沿槽100的深度方向将n型漂移区域21与p型漂移区域22交替地层压的结构。与在槽100的长度方向上将n型漂移区域21和p型漂移区域22交替配置的结构的第一实施方式不同，n型漂移区域21与p型漂移区域各自在整个面上连续地配置。其它的结构则与图1所示的第一实施方式相同。
图16所示的半导体装置与图1所示的半导体装置进行相同的操作。即，通过使栅电极60与源电极70之间的电压为规定的阈值电压以上，在栅电极60的侧面的阱区30的沟道区形成反转层。由此，半导体装置处于导通状态。在截止操作中，使栅电极60与源电极70之间的电压为规定的阈值电压以下。由此，反转层消失，主电流被切断。
在截止状态下，耗尽层从沿着槽100的厚度方向层压的n型漂移区域21与p型漂移区域22的界面开始扩展。而且，通过使n型漂移区域21与p型漂移区域22为夹断状态，n型漂移区域21与p型漂移区域22的电场分布成为均匀的长方形分布，施加于半导体装置的最大电场大幅降低。由此，半导体装置的耐压性提高。
下面，参照附图，说明第二实施方式的半导体装置的制造方法的例子。
与在第一实施方式中参照图5进行说明的方法相同，在基板10形成槽100。基板10使用非掺杂的碳化硅绝缘半导体的基板等。
然后，通过使利用光刻技术等构图的掩模材料211为掩模的离子注入，如图17所示形成漂移区域20的侧面部分及n型漂移区域21。即，通过相对于槽100的第一侧面从斜上方打入杂质的离子注入，在槽100的第一侧面形成漂移区域20的侧面部分。然后，通过向基板10的主面打入杂质的离子注入，在槽100的底部形成n型漂移区域21。
如图18所示，在除去掩模材料211之后，通过使重新形成的掩模材料212为掩模的离子注入，形成阱区30及p型漂移区域22。即，通过相对于槽100的第一侧面而从斜上方打入杂质的离子注入，使漂移区域20的侧面部分与槽100的第一侧面层压而形成阱区30。然后，通过向基板10的主面打入杂质的离子注入，使n型漂移区域21层压在槽100的底部而形成p型漂移区域22。
之后，与在第一实施方式中参照图10～图14进行说明的方法相同，形成源极区40、漏极区50、栅极绝缘膜65、栅电极60、隔离绝缘膜90、源电极70以及漏电极80。由此，完成图16所示的半导体装置。
根据第二实施方式的半导体装置，如在上述的制造方法中所述，用于形成漂移区域20的侧面部分与n型漂移区域21的掩模材料也可以为一种。另外，用于形成阱区30与p型漂移区域22的掩模材料也可以为一种。因此，能够降低制造成本。另外，与第一实施方式相同，源电极70正下方的区域不会成为对晶体管操作没有帮助的区域，能够抑制芯片面积。而且，因为在导通状态下沿着槽100的深度方向形成沟道区，所以能够降低导通电阻。此外，通过使源极区40在槽100的深度方向上延伸，能够抑制源极区40与源电极70的接触电阻。
需要说明的是，也可以通过重复进行形成n型漂移区域21的工序与形成p型漂移区域22的工序，将n型漂移区域21与p型漂移区域22交替地层压。由此，构成多个pn结沿着槽100的深度方向以恒定的周期排列的SJ结构。通过该结构，能够使半导体装置的耐压性进一步提高。除此以外，因为其它的结构实际上与第一实施方式相同，所以省略重复的说明。
(第三实施方式)
如图19所示，本发明第三实施方式的半导体装置在源电极70与漏电极80之间填埋槽100的内部而配置的隔离绝缘膜90形成有与槽100的第一侧面并列延伸的分割槽900。利用该分割槽900，将隔离绝缘膜90的由源电极70与漏电极80夹着的部分分割。也就是说，图19所示的半导体装置与图1所示的半导体装置的不同之处在于，由分割槽900在源电极70与漏电极80之间将隔离绝缘膜90进行隔离。其它的结构则与图1所示的第一实施方式相同。
在图19所示的半导体装置中，通过在隔离绝缘膜90形成分割槽900而在源电极70与漏电极80之间设有空间，能够减小源电极70与漏电极80之间的寄生容量(Cds)。因此，在半导体装置的开关操作中，能够抑制伴随输出容量(Coss)中的电荷充放电而产生的开关损耗。
为了减小寄生容量(Cds)，分割槽900的深度设定为，至少在源电极70与漏电极80对置的区域形成有分割槽900。例如，使分割槽900的底部比源电极70的下端更向下方地形成分割槽900。
需要说明的是，即使在源电极70与漏电极80之间对隔离绝缘膜90稍微形成有空间，也能够减小寄生容量(Cds)。例如，形成宽度为数百nm～1μm左右的分割槽900。
可以使用干式蚀刻法等，在隔离绝缘膜90形成分割槽900。例如如图20所示，在形成了隔离绝缘膜90之后，利用光刻技术对在隔离绝缘膜90的上表面形成的抗蚀膜311进行构图，除去形成分割槽900的区域的抗蚀膜311。然后，利用使抗蚀膜311为掩模的干式蚀刻法，选择性地蚀刻隔离绝缘膜90来形成分割槽900。除此以外，因为其它的结构实际上与第一实施方式相同，所以省略重复的说明。
(第四实施方式)
如图21所示，本发明第四实施方式的半导体装置在一个槽100中形成有与第一～第三实施方式的半导体装置相同结构的两个半导体装置。
即，在相互对置的第一侧面与第二侧面之间且槽100的中央部分的底部配置有漏极区50，在漏极区50的上表面配置有漏电极80。然后，两个半导体装置在槽100的第一侧面与第二侧面配置各自的源极区40来进行集成。
图21所示的半导体装置构成包括将漏极区50及漏电极80共享的两个半导体装置在内的单元结构1。根据单元结构1，在一个槽100沿槽100的宽度方向配置两个半导体装置，从而能够使集成度提高。
需要说明的是，虽然图21只表示了一个单元结构1，但也可以使各单元结构1的栅电极60共享而沿着槽100的宽度方向连结有多个单元结构1。除此以外，因为其它的结构实际上与第一～第三实施方式相同，所以省略重复的说明。
(其它的实施方式)
如上所述，本发明通过实施方式进行了说明，但形成该公开的一部分的论述及附图不应该认为是对本发明的限定。根据该公开，各种替代实施方式、实施例以及应用技术对于本领域的技术人员将是显而易见的。
例如，虽然在上面说明了基板10使用SiC基板的例子，但不限于SiC基板，也可以使用由带隙较宽的半导体材料形成的基板10。带隙较宽的半导体材料具有GaN、金刚石、ZnO、AlGaN等。
另外，虽然说明了栅电极60使用n型多晶硅膜的例子，但也可以使用p型多晶硅膜。另外，可以在栅电极60中使用其它的半导体材料，也可以使用金属材料等其它的导电性材料。例如，可以在栅电极60的材料中使用第二导电型的聚碳化硅、SiGe、Al等。
需要说明的是，虽然说明了栅极绝缘膜65使用氧化硅膜的例子，但栅极绝缘膜65也可以使用氮化硅膜。或者，栅极绝缘膜65也可以使用氧化硅膜与氮化硅膜的层压体。在栅极绝缘膜65使用氮化硅膜的情况下的各方同性蚀刻可以通过由160℃的热磷酸进行的清洗来进行。
另外，虽然将第一半导体区域40作为源极区，将第二半导体区域50作为漏极区进行了说明，但也可以将第一半导体区域40作为漏极区、将第二半导体区域50作为源极区来构成半导体装置。
这样，本发明当然包含在此未说明的各种实施方式等。
工业实用性
本发明的半导体装置以及半导体装置的制造方法可以应用在包括制造对在两个主电极之间流动的主电流进行控制的半导体装置的制造业在内的电子设备行业中。
附图标记说明
10基板；20漂移区域；21n型漂移区域；22p型漂移区域；30阱区；40第一半导体区域；50第二半导体区域；60栅电极；65栅极绝缘膜；70第一主电极；80第二主电极；90隔离绝缘膜。

Claims (10)

1.一种半导体装置，其特征在于，具有：
基板，其在主面形成有槽；
第一导电型的漂移区域，其具有在所述槽的底部配置的部分；
第二导电型的阱区，其与所述漂移区域连接，并配置在所述槽的一方的侧面；
第一导电型的第一半导体区域，其与所述漂移区域分离，在所述槽的所述侧面配置在所述阱区的表面；
第一导电型的第二半导体区域，其在所述槽的内部间隔着所述漂移区域而与所述阱区对置配置；
栅电极，其配置在栅极沟槽的内部配置，与所述阱区对置，所述栅极沟槽跨越所述阱区及所述第一半导体区域各自的上表面而形成有开口部且在所述槽的深度方向上延伸。
2.如权利要求1所述的半导体装置，其特征在于，
所述漂移区域从所述槽的所述侧面至所述槽的底部连续地配置，
所述阱区在所述槽的所述侧面配置在所述漂移区域的表面。
3.如权利要求1或2所述的半导体装置，其特征在于，
所述基板为绝缘性基板。
4.如权利要求1至3中任一项所述的半导体装置，其特征在于，
所述漂移区域的在所述槽的底部配置的部分具有沿所述侧面延伸的所述槽的长度方向交替地配置第一导电型区域与第二导电型区域的结构。
5.如权利要求1至3中任一项所述的半导体装置，其特征在于，
所述漂移区域的在所述槽的底部配置的部分具有沿所述槽的深度方向将第一导电型区域与第二导电型区域层压的结构。
6.如权利要求4或5所述的半导体装置，其特征在于，
设定所述第一导电型区域与所述第二导电型区域的杂质浓度，以在所述第一半导体区域与第二半导体区域之间流动的主电流被切断的截止状态下，使所述第一导电型区域与所述第二导电型区域被耗尽层耗尽，所述耗尽层从在所述第一导电型区域与所述第二导电型区域的边界形成的pn结开始延伸。
7.如权利要求1至6中任一项所述的半导体装置，其特征在于，还具有：
第一主电极，其在所述槽的所述侧面配置在所述第一半导体区域的表面，与所述第一半导体区域电连接；
第二主电极，其与所述第一主电极对置而配置在所述槽的内部，并与所述第二半导体区域电连接；
隔离绝缘膜，其在所述第一主电极与所述第二主电极之间填埋所述槽的内部而配置；
所述隔离绝缘膜的由所述第一主电极与所述第二主电极夹着的部分由与所述槽的所述侧面并列延伸的分割槽分割。
8.一种半导体装置的制造方法，其特征在于，包括：
在基板的主面形成槽的工序；
形成具有在所述槽的底部配置的部分的第一导电型的漂移区域的工序；
在所述槽的一方的侧面形成与所述漂移区域连接的第二导电型的阱区的工序；
在所述槽的所述侧面且在所述阱区的表面形成与所述漂移区域分离的第一导电型的第一半导体区域的工序；
在所述槽的内部形成间隔着所述漂移区域而与所述阱区对置的第一导电型的第二半导体区域的工序；
形成跨越所述阱区及所述第一半导体区域各自的上表面而形成有开口部且在所述槽的深度方向上延伸的栅极沟槽的工序；
在所述栅极沟槽的内部形成与所述阱区对置的栅电极的工序；
并通过向所述基板离子注入杂质来形成所述漂移区域。
9.如权利要求8所述的半导体装置的制造方法，其特征在于，
通过向所述基板离子注入杂质，形成所述阱区、所述第一半导体区域及所述第二半导体区域。
10.如权利要求8或9所述的半导体装置的制造方法，其特征在于，
从所述槽的所述侧面至所述槽的底部连续地形成所述漂移区域，
通过从所述槽的开口部向所述槽的所述侧面倾斜地打入杂质的离子注入，形成所述漂移区域的在所述槽的所述侧面形成的部分、在所述槽的所述侧面形成于所述漂移区域的表面的所述阱区、以及在所述阱区的表面形成的所述第一半导体区域。
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