CN110637374A - 半导体装置 - Google Patents
半导体装置 Download PDFInfo
- Publication number
- CN110637374A CN110637374A CN201880032670.8A CN201880032670A CN110637374A CN 110637374 A CN110637374 A CN 110637374A CN 201880032670 A CN201880032670 A CN 201880032670A CN 110637374 A CN110637374 A CN 110637374A
- Authority
- CN
- China
- Prior art keywords
- layer
- region
- trench
- source
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 1419
- 239000010410 layer Substances 0.000 claims abstract description 2810
- 210000000746 body region Anatomy 0.000 claims abstract description 160
- 239000002344 surface layer Substances 0.000 claims abstract description 92
- 239000012535 impurity Substances 0.000 claims description 236
- 230000004888 barrier function Effects 0.000 claims description 153
- 230000015572 biosynthetic process Effects 0.000 claims description 103
- 239000004020 conductor Substances 0.000 claims description 50
- 239000011810 insulating material Substances 0.000 claims description 6
- 238000005036 potential barrier Methods 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 1049
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1040
- 238000000034 method Methods 0.000 description 131
- 230000002093 peripheral effect Effects 0.000 description 120
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 106
- 229920005591 polysilicon Polymers 0.000 description 89
- 239000011229 interlayer Substances 0.000 description 88
- 239000011347 resin Substances 0.000 description 86
- 229920005989 resin Polymers 0.000 description 86
- 239000000758 substrate Substances 0.000 description 76
- 239000010936 titanium Substances 0.000 description 71
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 66
- 238000002161 passivation Methods 0.000 description 65
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 45
- 229910052814 silicon oxide Inorganic materials 0.000 description 45
- 239000007769 metal material Substances 0.000 description 43
- 229910052751 metal Inorganic materials 0.000 description 39
- 239000002184 metal Substances 0.000 description 39
- 239000010931 gold Substances 0.000 description 38
- 229910008484 TiSi Inorganic materials 0.000 description 37
- 230000000694 effects Effects 0.000 description 34
- 238000005530 etching Methods 0.000 description 34
- 230000005684 electric field Effects 0.000 description 33
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 32
- 229910052799 carbon Inorganic materials 0.000 description 32
- 239000013078 crystal Substances 0.000 description 30
- 238000004519 manufacturing process Methods 0.000 description 29
- 229910052782 aluminium Inorganic materials 0.000 description 28
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 28
- 229910005883 NiSi Inorganic materials 0.000 description 27
- 230000008961 swelling Effects 0.000 description 25
- 238000009826 distribution Methods 0.000 description 24
- 244000208734 Pisonia aculeata Species 0.000 description 23
- 238000010438 heat treatment Methods 0.000 description 23
- 230000008569 process Effects 0.000 description 22
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 21
- 229910008479 TiSi2 Inorganic materials 0.000 description 20
- 238000000137 annealing Methods 0.000 description 19
- 238000005224 laser annealing Methods 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 18
- 238000005468 ion implantation Methods 0.000 description 17
- 229910052721 tungsten Inorganic materials 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 16
- 239000007789 gas Substances 0.000 description 16
- 230000003647 oxidation Effects 0.000 description 16
- 238000007254 oxidation reaction Methods 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 15
- 238000010586 diagram Methods 0.000 description 15
- 229910052719 titanium Inorganic materials 0.000 description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 15
- 239000010937 tungsten Substances 0.000 description 15
- 229910021332 silicide Inorganic materials 0.000 description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 14
- 239000002356 single layer Substances 0.000 description 14
- 238000001039 wet etching Methods 0.000 description 14
- 229910019001 CoSi Inorganic materials 0.000 description 13
- 238000001312 dry etching Methods 0.000 description 13
- 238000005498 polishing Methods 0.000 description 13
- 238000004151 rapid thermal annealing Methods 0.000 description 13
- 229910018999 CoSi2 Inorganic materials 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 12
- 239000010949 copper Substances 0.000 description 12
- 229910052802 copper Inorganic materials 0.000 description 12
- 230000007547 defect Effects 0.000 description 12
- 230000004044 response Effects 0.000 description 12
- 238000009751 slip forming Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- 229910000881 Cu alloy Inorganic materials 0.000 description 10
- 230000012447 hatching Effects 0.000 description 10
- 229910052759 nickel Inorganic materials 0.000 description 10
- 230000004048 modification Effects 0.000 description 9
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 9
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 8
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 8
- 229910000838 Al alloy Inorganic materials 0.000 description 6
- 229910020968 MoSi2 Inorganic materials 0.000 description 6
- 229910008814 WSi2 Inorganic materials 0.000 description 6
- 238000004873 anchoring Methods 0.000 description 6
- 125000004432 carbon atom Chemical group C* 0.000 description 6
- 238000010276 construction Methods 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 6
- 230000002441 reversible effect Effects 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 5
- 229910052733 gallium Inorganic materials 0.000 description 5
- 238000000227 grinding Methods 0.000 description 5
- 229910052738 indium Inorganic materials 0.000 description 5
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 4
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 4
- 229910000420 cerium oxide Inorganic materials 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 238000004904 shortening Methods 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- -1 aluminum-silicon-copper Chemical compound 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229920002577 polybenzoxazole Polymers 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- 238000003892 spreading Methods 0.000 description 3
- 230000007480 spreading Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 239000006061 abrasive grain Substances 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000008034 disappearance Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- YZYDPPZYDIRSJT-UHFFFAOYSA-K boron phosphate Chemical compound [B+3].[O-]P([O-])([O-])=O YZYDPPZYDIRSJT-UHFFFAOYSA-K 0.000 description 1
- 229910000149 boron phosphate Inorganic materials 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003278 mimic effect Effects 0.000 description 1
- CJRQAPHWCGEATR-UHFFFAOYSA-N n-methyl-n-prop-2-ynylbutan-2-amine Chemical compound CCC(C)N(C)CC#C CJRQAPHWCGEATR-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 239000005365 phosphate glass Substances 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
- H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明的半导体装置包括：第1导电型的半导体层，其具有一侧的第1主面以及另一侧的第2主面；沟槽栅极构造，其包括形成于上述半导体层的上述第1主面的栅极沟槽、以及经由栅极绝缘层而埋入于上述栅极沟槽的栅极电极；沟槽源极构造，其包括在上述半导体层的上述第1主面从上述栅极沟槽空出间隔地形成为比上述栅极沟槽更深的源极沟槽、埋入于上述源极沟槽的源极电极、以及形成于上述半导体层中沿上述源极沟槽的区域的第2导电型的阱区域，并且，上述沟槽源极构造的深度相对于上述沟槽栅极构造的深度的比为1.5以上且4.0以下；第2导电型的主体区域，其在上述半导体层的上述第1主面的表层部中形成于上述栅极沟槽以及上述源极沟槽之间的区域；第1导电型的源极区域，其形成于上述主体区域的表层部；以及漏电极，其与上述半导体层的上述第2主面连接。
Description
技术领域
本发明涉及半导体装置。
背景技术
在专利文献1中公开了具备栅极沟槽以及源极沟槽的半导体装置。栅极沟槽以及源极沟槽以大致相等的深度形成于n型的半导体层的表面。在半导体层的表面的表层部，在栅极沟槽以及源极沟槽之间的区域形成有p型主体区域。
在p型主体区域的表层部形成有n+型源极区域。在半导体层中沿源极沟槽的区域形成有p型耐压保持区域(深阱区域)。
在栅极沟槽，经由栅极绝缘层埋入有栅极电极。在源极沟槽埋入有源极电极。在半导体层的背面连接有漏电极。
现有技术文献
专利文献
专利文献1：国际公开第2014/030589A1号
发明内容
发明所要解决的课题
作为具有包含栅极、源极以及漏极的MISFET构造的半导体装置的电特性，公知有短路耐量以及反馈电容。短路耐量是能够耐受短路电流的时间。短路电流是在从接通状态切换为断开状态的情况下在源极以及漏极间流动的电流。反馈电容是栅极以及漏极之间的静电电容。
短路耐量越高，则半导体装置的信赖性越高。另外，反馈电容越小，则半导体装置的开关速度越高。因此，通过实现优异的短路耐量以及优异的反馈电容，能够提供在多样的情况下可以使用的半导体装置。
但是，在具有栅极沟槽以及源极沟槽以大致相等的深度形成的构造的半导体装置中，只能在n型的半导体层中比较浅的区域形成p型的深阱区域。
在这样的构造中，无法从半导体层以及深阱区域之间的边界区域充分地扩大耗尽层。因此，耗尽层引起的短路电流的电流路径的狭窄变得不十分，无法适当地提高短路耐量。另外，耗尽层的宽度也小，因此无法使反馈电容适当地降低。
本发明的一个实施方式提供一种提高短路耐量且能够降低反馈电容的半导体装置。
用于解决课题的方案
本发明的一实施方式提供一种半导体装置，其特征在于，包括：第1导电型的半导体层，其具有一侧的第1主面以及另一侧的第2主面；沟槽栅极构造，其包括形成于上述半导体层的上述第1主面的栅极沟槽、以及经由栅极绝缘层而埋入于上述栅极沟槽的栅极电极；沟槽源极构造，其包括在上述半导体层的上述第1主面从上述栅极沟槽空出间隔地形成为比上述栅极沟槽更深的源极沟槽、埋入于上述源极沟槽的源极电极、以及形成于上述半导体层中沿上述源极沟槽的区域的第2导电型的阱区域，并且，上述沟槽源极构造的深度相对于上述沟槽栅极构造的深度的比为1.5以上且4.0以下；第2导电型的主体区域，其在上述半导体层的上述第1主面的表层部中形成于上述栅极沟槽以及上述源极沟槽之间的区域；第1导电型的源极区域，其形成于上述主体区域的表层部；以及漏电极，其与上述半导体层的上述第2主面连接。
根据该半导体装置，沟槽源极构造的深度相对于沟槽栅极构造的深度的比为1.5以上且4.0以下。由此，能够使耗尽层从半导体层以及阱区域之间的边界区域朝向比栅极沟槽的底壁靠第2主面侧的区域扩展。
其结果，能够使在源极电极以及漏电极之间流动的短路电流的电流路径变窄。另外，通过从半导体层以及阱区域的边界区域扩展的耗尽层，能够反比例地降低反馈电容。因此，能够提供提高短路耐量且能够降低反馈电容的半导体装置。
本发明的一个实施方式提供一种半导体装置，其特征在于，包括：第1导电型的半导体层，其具有一侧的第1主面以及另一侧的第2主面；沟槽栅极构造，其包括具有第1侧壁以及第1底壁且形成于上述半导体层的上述第1主面的栅极沟槽、以及经由栅极绝缘层而埋入于上述栅极沟槽的栅极电极；沟槽源极构造，其包括具有第2侧壁以及第2底壁且在上述半导体层的上述第1主面从上述栅极沟槽空出间隔地形成的源极沟槽、埋入于上述源极沟槽的源极电极、以及形成于上述半导体层中沿上述源极沟槽的区域的第2导电型的阱区域；第2导电型的主体区域，其在上述半导体层的上述第1主面的表层部中形成于上述栅极沟槽以及上述源极沟槽之间的区域；第1导电型的源极区域，其形成于上述主体区域的表层部；以及漏电极，其与上述半导体层的上述第2主面连接，上述源极沟槽的上述第2侧壁包括相对于上述栅极沟槽的上述第1底壁位于上述半导体层的上述第1主面侧的第1壁部、以及相对于上述栅极沟槽的上述第1底壁位于上述半导体层的上述第2主面侧的第2壁部，上述阱区域包括沿上述源极沟槽的上述第2侧壁的上述第1壁部形成的第1区域、以及沿上述源极沟槽的上述第2侧壁的上述第2壁部形成且在上述半导体层的厚度方向上具有比上述第1区域的长度更大的长度的第2区域。
根据该半导体装置，阱区域包括沿源极沟槽的第2侧壁的第1壁部形成的第1区域、以及沿源极沟槽的第2侧壁的第2壁部形成的第2区域。
在半导体层的厚度方向上，阱区域的第2区域的长度比阱区域的第1区域的长度大。由此，能够使耗尽层从半导体层以及阱区域之间的边界区域朝向比栅极沟槽的第1底壁靠第2主面侧的区域扩展。
其结果，能够使在源极电极以及漏电极之间流动的短路电流的电流路径变窄。另外，通过从半导体层以及阱区域的边界区域扩展的耗尽层，能够反比例地降低反馈电容。因而，能够提供提高短路耐量且能够降低反馈电容的半导体装置。
本发明的上述的或者其它目的、特征以及效果通过参照附图如下叙述的实施方式的说明将会更加清楚。
附图说明
图1是表示本发明的第1实施方式的半导体装置的平面图。
图2是沿图1的II-II线的剖视图。
图3是用于说明图1的半导体装置的动作的剖视图。
图4是表示图1的半导体装置的电流－电压特性的曲线图。
图5是表示图1的半导体装置的电容－电压特性的曲线图。
图6是表示本发明的第2实施方式的半导体装置的剖视图。
图7是表示本发明的第3实施方式的半导体装置的剖视图。
图8是表示本发明的第4实施方式的半导体装置的剖视图。
图9是表示本发明的第5实施方式的半导体装置的剖视图。
图10是表示本发明的第6实施方式的半导体装置的平面图。
图11是表示本发明的第7实施方式的半导体装置的平面图。
图12是图11所示的区域XII的放大图，是用于说明SiC半导体层的第1主面的构造的图。
图13是沿图12所示的XIII-XIII线的剖视图。
图14是沿图12所示的XIV-XIV线的剖视图。
图15是表示多晶的电阻率以及形成温度的关系的曲线图。
图16是用于说明片材电阻的曲线图。
图17A是表示图11所示的半导体装置的制造方法的一例的剖视图。
图17B是表示图17A之后的工序的剖视图。
图17C是表示图17B之后的工序的剖视图。
图17D是表示图17C之后的工序的剖视图。
图17E是表示图17D之后的工序的剖视图。
图17F是表示图17E之后的工序的剖视图。
图17G是表示图17F之后的工序的剖视图。
图17H是表示图17G之后的工序的剖视图。
图17I是表示图17H之后的工序的剖视图。
图17J是表示图17I之后的工序的剖视图。
图17K是表示图17J之后的工序的剖视图。
图17L是表示图17K之后的工序的剖视图。
图18是与图13对应的区域的剖视图，是表示本发明的第8实施方式的半导体装置的剖视图。
图19是与图13对应的区域的剖视图，是与本发明的第9实施方式的半导体装置的剖视图。
图20A是表示图19所示的半导体装置的制造方法的一例的剖视图。
图20B是表示图20A之后的工序的剖视图。
图20C是表示图20B之后的工序的剖视图。
图21是与图12对应的区域的放大图，是表示本发明的第10实施方式的半导体装置的放大图。
图22是沿图21所示的XXII-XXII线的剖视图。
图23是与图13对应的区域的剖视图，是用于说明本发明的第11实施方式的半导体装置的构造的剖视图。
图24是与图12对应的区域的放大图，是用于说明本发明的第12实施方式的半导体装置的构造的放大图。
图25是与图13对应的区域的剖视图，是用于说明本发明的第13实施方式的半导体装置的构造的剖视图。
图26是与图13对应的区域的剖视图，是用于说明本发明的第14实施方式的半导体装置的构造的剖视图。
图27是与图13对应的区域的剖视图，是用于说明本发明的第15实施方式的半导体装置的构造的剖视图。
图28是与图13对应的区域的剖视图，是用于说明本发明的第16实施方式的半导体装置的构造的剖视图。
图29是与图13对应的区域的剖视图，是用于说明本发明的第17实施方式的半导体装置的构造的剖视图。
图30是与图13对应的区域的剖视图，是用于说明本发明的第18实施方式的半导体装置的构造的剖视图。
图31是与图13对应的区域的剖视图，是用于说明本发明的第19实施方式的半导体装置的构造的剖视图。
图32是与图13对应的区域的剖视图，是用于说明本发明的第20实施方式的半导体装置的构造的剖视图。
图33是与图13对应的区域的剖视图，是用于说明本发明的第21实施方式的半导体装置的构造的剖视图。
图34是表示本发明的第22实施方式的半导体装置的俯视图。
图35是表示图34所示的半导体装置的仰视图，是表示***部组的第1方式例的仰视图。
图36A是表示***部组的第2方式例的图。
图36B是表示***部组的第3方式例的图。
图36C是表示***部组的第4方式例的图。
图36D是表示***部组的第5方式例的图。
图37是图34所示的区域XXXVII的放大图，是去除比SiC半导体层的第1主面更靠上方的构造的图。
图38是沿图37的XXXVIII-XXXVIII线的剖视图。
图39是沿图37的XXXIX-XXXIX线的剖视图。
图40是图39所示的区域XL的放大图。
图41A是图34所示的半导体装置的制造所使用的半导体晶圆的俯视图。
图41B是图41A所示的半导体晶圆的仰视图，是表示经过了研磨工序以及退火处理的状态的图。
图42是用于说明图34所示的半导体装置的一例的流程图。
图43A是用于说明图42所示的制造方法的剖视图。
图43B是用于说明图43A之后的工序的剖视图。
图43C是用于说明图43B之后的工序的剖视图。
图43D是用于说明图43C之后的工序的剖视图。
图43E是用于说明图43D之后的工序的剖视图。
图43F是用于说明图43E之后的工序的剖视图。
图43G是用于说明图43F之后的工序的剖视图。
图43H是用于说明图43G之后的工序的剖视图。
图43I是用于说明图43H之后的工序的剖视图。
图44是与图35对应的仰视图，是表示本发明的第23实施方式的半导体装置的仰视图。
图45是与图39对应的剖视图，是表示本发明的第24实施方式的半导体装置的剖视图。
图46是表示图45所示的区域XLVI的放大图。
图47是与图39对应的剖视图，是表示本发明的第25实施方式的半导体装置的剖视图。
图48是图47所示的区域XLVIII的放大图。
图49是表示本发明的第26实施方式的半导体装置的俯视图。
图50是表示图49所示的半导体装置的俯视图，是去除了树脂层的俯视图。
图51是图50所示的区域LI的放大图，是用于说明SiC半导体层的第1主面的构造的图。
图52是沿图51所示的LII-LII线的剖视图，是表示栅极沟槽的第1方式例以及源极沟槽的第1方式例的剖视图。
图53是沿图51所示的LIII-LIII线的剖视图，是表示栅极配线层的第1方式例的剖视图。
图54是图52所示的区域LIV的放大图。
图55是沿图50所示的LV-LV线的剖视图，是表示有源侧壁的第1方式例、外侧主面的第1方式例、侧方壁(サイドウォール)的第1方式例、二极管区域的第1方式例、外侧深阱区域的第1方式例、场限制构造的第1方式例以及锚固孔的第1方式例的剖视图。
图56是图55所示的区域LVI的放大图，是表示有源侧壁的第1方式例以及外侧主面的第1方式例的放大图。
图57A是与图54对应的区域的剖视图，是表示栅极沟槽的第2方式例的剖视图。
图57B是与图54对应的区域的剖视图，是表示栅极沟槽的第3方式例的剖视图。
图57C是与图54对应的区域的剖视图，是表示栅极沟槽的第4方式例的剖视图。
图57D是与图54对应的区域的剖视图，是表示栅极沟槽的第5方式例的剖视图。
图57E是与图54对应的区域的剖视图，是表示栅极沟槽的第6方式例的剖视图。
图58A是与图54对应的区域的剖视图，是表示源极沟槽的第2方式例的剖视图。
图58B是与图54对应的区域的剖视图，是表示源极沟槽的第3方式例的剖视图。
图58C是与图54对应的区域的剖视图，是表示源极沟槽的第4方式例的剖视图。
图58D是与图54对应的区域的剖视图，是表示源极沟槽的第5方式例的剖视图。
图58E是与图54对应的区域的剖视图，是表示源极沟槽的第6方式例的剖视图。
图58F是与图54对应的区域的剖视图，是表示源极沟槽的第7方式例的剖视图。
图58G是与图54对应的区域的剖视图，是表示源极沟槽的第8方式例的剖视图。
图58H是与图54对应的区域的剖视图，是表示源极沟槽的第9方式例的剖视图。
图58I是与图54对应的区域的剖视图，是表示源极沟槽的第10方式例的剖视图。
图58J是与图54对应的区域的剖视图，是表示源极沟槽的第11方式例的剖视图。
图58K是与图54对应的区域的剖视图，是表示源极沟槽的第12方式例的剖视图。
图58L是与图54对应的区域的剖视图，是表示源极沟槽的第13方式例的剖视图。
图58M是与图54对应的区域的剖视图，是表示源极沟槽的第14方式例的剖视图。
图58N是与图54对应的区域的剖视图，是表示源极沟槽的第15方式例的剖视图。
图58O是与图54对应的区域的剖视图，是表示源极沟槽的第16方式例的剖视图。
图58P是与图54对应的区域的剖视图，是表示源极沟槽的第17方式例的剖视图。
图58Q是与图54对应的区域的剖视图，是表示源极沟槽的第18方式例的剖视图。
图59A是与图56对应的区域的放大图，是表示有源侧壁的第2方式例的放大图。
图59B是与图56对应的区域的放大图，是表示有源侧壁的第3方式例的放大图。
图59C是与图56对应的区域的放大图，是表示有源侧壁的第4方式例的放大图。
图60A是与图56对应的区域的放大图，是表示外侧主面的第2方式例的放大图。
图60B是与图56对应的区域的放大图，是表示外侧主面的第3方式例的放大图。
图60C是与图56对应的区域的放大图，是表示外侧主面的第4方式例的放大图。
图61A是与图56对应的区域的放大图，是表示侧方壁的第2方式例的放大图。
图61B是与图56对应的区域的放大图，是表示侧方壁的第3方式例的放大图。
图61C是与图56对应的区域的放大图，是表示侧方壁的第4方式例的放大图。
图61D是与图56对应的区域的放大图，是表示侧方壁的第5方式例的放大图。
图61E是与图56对应的区域的放大图，是表示侧方壁的第6方式例的放大图。
图61F是与图56对应的区域的放大图，是表示侧方壁的第7方式例的放大图。
图62A是与图55对应的区域的剖视图，是表示外侧深阱区域的第2方式例的放大图。
图62B是与图55对应的区域的剖视图，是表示外侧深阱区域的第3方式例的放大图。
图62C是与图55对应的区域的剖视图，是表示外侧深阱区域的第4方式例的放大图。
图63A是与图55对应的区域的剖视图，是表示场限制构造的第2方式例的放大图。
图63B是与图55对应的区域的剖视图，是表示场限制构造的第3方式例的放大图。
图63C是与图55对应的区域的剖视图，是表示场限制构造的第4方式例的放大图。
图63D是与图55对应的区域的剖视图，是表示场限制构造的第5方式例的放大图。
图64A是与图55对应的区域的剖视图，是表示锚固孔的第2方式例的放大图。
图64B是与图55对应的区域的剖视图，是表示锚固孔的第3方式例的放大图。
图64C是与图55对应的区域的剖视图，是表示锚固孔的第4方式例的放大图。
图64D是与图50对应的平面图，是表示锚固孔的第5方式例的平面图。
图65A是与图54对应的区域的放大图，是表示图49所示的半导体装置的制造方法的一例的放大图。
图65B是表示图65A之后的工序的放大图。
图65C是表示图65B之后的工序的放大图。
图65D是表示图65C之后的工序的放大图。
图65E是表示图65D之后的工序的放大图。
图65F是表示图65E之后的工序的放大图。
图65G是表示图65F之后的工序的放大图。
图65H是表示图65G之后的工序的放大图。
图65I是表示图65H之后的工序的放大图。
图65J是表示图65I之后的工序的放大图。
图65K是表示图65J之后的工序的放大图。
图65L是表示图65K之后的工序的放大图。
图65M是表示图65L之后的工序的放大图。
图65N是表示图65M之后的工序的放大图。
图65O是表示图65N之后的工序的放大图。
图65P是表示图65O之后的工序的放大图。
图65Q是表示图65P之后的工序的放大图。
图65R是表示图65Q之后的工序的放大图。
图65S是表示图65R之后的工序的放大图。
图65T是表示图65S之后的工序的放大图。
图65U是表示图65T之后的工序的放大图。
图65V是表示图65U之后的工序的放大图。
图65W是表示图65V之后的工序的放大图。
图65X是表示图65W之后的工序的放大图。
图65Y是表示图65X之后的工序的放大图。
图65Z是表示图65Y之后的工序的放大图。
图66A是与图55对应的区域的剖视图，是表示图49所示的半导体装置的制造方法的一例的剖视图。
图66B是表示图66A之后的工序的剖视图。
图66C是表示图66B之后的工序的剖视图。
图66D是表示图66C之后的工序的剖视图。
图66E是表示图66D之后的工序的剖视图。
图66F是表示图66E之后的工序的剖视图。
图66G是表示图66F之后的工序的剖视图。
图66H是表示图66G之后的工序的剖视图。
图66I是表示图66H之后的工序的剖视图。
图66J是表示图66I之后的工序的剖视图。
图66K是表示图66J之后的工序的剖视图。
图66L是表示图66K之后的工序的剖视图。
图66M是表示图66L之后的工序的剖视图。
图66N是表示图66M之后的工序的剖视图。
图66O是表示图66N之后的工序的剖视图。
图66P是表示图66O之后的工序的剖视图。
图66Q是表示图66P之后的工序的剖视图。
图66R是表示图66Q之后的工序的剖视图。
图66S是表示图66R之后的工序的剖视图。
图66T是表示图66S之后的工序的剖视图。
图66U是表示图66T之后的工序的剖视图。
图66V是表示图66U之后的工序的剖视图。
图66W是表示图66V之后的工序的剖视图。
图66X是表示图66W之后的工序的剖视图。
图66Y是表示图66X之后的工序的剖视图。
图66Z是表示图66Y之后的工序的剖视图。
图67是与图51对应的区域的放大图，是表示本发明的第27实施方式的半导体装置的放大图。
图68是沿图67所示的LXVIII-LXVIII线的剖视图。
图69是沿图67所示的LXIX-LXIX线的剖视图。
图70是图68所示的区域LXX-LXX的放大图。
图71是表示采用NiSi作为低电阻电极层的情况的漏电流特性的曲线图。
图72是表示采用CoSi2作为低电阻电极层的情况的漏电流特性的曲线图。
图73是表示采用TiSi2作为低电阻电极层的情况的漏电流特性的曲线图。
图74A是与图70对应的区域的放大图，是用于说明图67所示的半导体装置的制造方法的一例的放大图。
图74B是表示图74A之后的工序的放大图。
图74C是表示图74B之后的工序的放大图。
图74D是表示图74C之后的工序的放大图。
图74E是表示图74D之后的工序的放大图。
图74F是表示图74E之后的工序的放大图。
图74G是表示图74F之后的工序的放大图。
图75是与图70对应的区域的放大图，是本发明的第28实施方式的半导体装置的放大图。
图76A是与图75对应的区域的放大图，是用于说明图75所示的半导体装置的制造方法的一例的放大图。
图76B是表示图76A之后的工序的放大图。
图76C是表示图76B之后的工序的放大图。
图76D是表示图76C之后的工序的放大图。
图76E是表示图76D之后的工序的放大图。
图76F是表示图76E之后的工序的放大图。
图76G是表示图76F之后的工序的放大图。
图77是与图70对应的区域的放大图，是本发明的第29实施方式的半导体装置的放大图。
图78A是与图77对应的区域的放大图，是用于说明图77所示的半导体装置的制造方法的一例的放大图。
图78B是表示图78A之后的工序的放大图。
图78C是表示图78B之后的工序的放大图。
图78D是表示图78C之后的工序的放大图。
图78E是表示图78D之后的工序的放大图。
图78F是表示图78E之后的工序的放大图。
图79是与图70对应的区域的放大图，是本发明的第30实施方式的半导体装置的放大图。
图80是与图69对应的区域的剖视图，是表示图79所示的半导体装置的剖视图。
图81是与图55对应的区域的剖视图，是表示图79所示的半导体装置的剖视图。
图82A是与图79对应的区域的放大图，是用于说明图79所示的半导体装置的制造方法的一例的放大图。
图82B是表示图82A之后的工序的放大图。
图82C是表示图82B之后的工序的放大图。
图83是表示本发明的第31实施方式的半导体装置的仰视图，是表示***部组的第1方式例的仰视图。
图84A是表示***部组的第2方式例的图。
图84B是表示***部组的第3方式例的图。
图84C是表示***部组的第4方式例的图。
图84D是表示***部组的第5方式例的图。
图85是与图68对应的区域的剖视图，是表示图83所示的半导体装置的剖视图。
图86是与图69对应的区域的剖视图，是表示图83所示的半导体装置的剖视图。
图87是表示图86所示的区域LXXXVII的放大图。
图88是与图55对应的区域的剖视图，是表示图83所示的半导体装置的剖视图。
图89是与图83对应的仰视图，是表示本发明的第32实施方式的半导体装置的仰视图。
图90是与图86对应的剖视图，是表示本发明的第33实施方式的半导体装置的剖视图。
图91是图90所示的区域XCI的放大图。
图92是与图86对应的剖视图，是表示本发明的第34实施方式的半导体装置的剖视图。
图93是表示图92所示的区域XCIII的放大图。
图94是与图55对应的区域的剖视图，是表示本发明的第35实施方式的半导体装置的剖视图。
图95是与图55对应的区域的剖视图，是表示本发明的第36实施方式的半导体装置的剖视图。
图96是与图55对应的区域的剖视图，是表示本发明的第37实施方式的半导体装置的剖视图。
图97是与图55对应的区域的剖视图，是表示本发明的第38实施方式的半导体装置的剖视图。
图98是与图55对应的区域的剖视图，是表示本发明的第39实施方式的半导体装置的剖视图。
图99是与图55对应的区域的剖视图，是表示本发明的第40实施方式的半导体装置的剖视图。
图100是与图55对应的区域的剖视图，是表示本发明的第41实施方式的半导体装置的剖视图。
图101是与图55对应的区域的剖视图，是表示本发明的第42实施方式的半导体装置的剖视图。
图102是与图51对应的区域的放大图，是表示本发明的第43实施方式的半导体装置的放大图。
图103是表示沿图102所示的CIII-CIII线的剖视图。
图104是与图51对应的区域的放大图，是表示本发明的第44实施方式的半导体装置的放大图。
图105是与图54对应的区域的放大图，是表示本发明的第45实施方式的半导体装置的放大图。
图106是透过密封体来表示能够组装上述的第1～第45实施方式的半导体装置的任意一个的半导体封装件的立体图。
图107是表示本发明的实施方式所应用的4H－SiC单晶的单位单元的图。
图108是表示图107所示的4H－SiC单晶的单位单元的硅面的平面图。
具体实施方式
图1是表示本发明的第1实施方式的半导体装置1的平面图。图2是沿图1的II-II线的剖视图。
半导体装置1是具备立式的MISFET(Metal Insulator Semiconductor FieldEffect Transistor)的开关器件。参照图1以及图2，半导体装置1具有包含SiC(碳化硅)单晶的n型的SiC半导体层2。
SiC半导体层2包含一侧的第1主面3以及另一侧的第2主面4。在该方式中，SiC半导体层2具有包含SiC单晶的SiC半导体基板5以及包含SiC单晶的n－型的SiC外延层6的层叠构造。由SiC半导体基板5形成SiC半导体层2的第2主面4。由SiC外延层6形成SiC半导体层2的第1主面3。
在SiC半导体层2的第2主面4连接有漏电极7。SiC半导体基板5作为n+型的漏极区域而形成。SiC外延层6作为n－型的漏极漂移区域而形成。
SiC半导体基板5的n型杂质浓度优选为1.0×1018cm－3以上且1.0×1021cm－3以下。SiC外延层6的n型杂质浓度优选为1.0×1015cm－3以上且1.0×1017cm－3以下。以下，在本说明书中，“杂质浓度”是指杂质浓度的峰值。
参照图1以及图2，在SiC半导体层2的第1主面3形成有多个沟槽栅极构造10以及多个沟槽源极构造11。沟槽栅极构造10以及沟槽源极构造11沿任意的第1方向X相互空出间隔地交替形成。
沟槽栅极构造10以及沟槽源极构造11形成为沿与第1方向X正交的第2方向Y延伸的帯状。优选第1方向X是[11－20]方向，第2方向Y是[1－100]方向。
在SiC半导体层2的第1主面3形成有包含多个沟槽栅极构造10以及多个沟槽源极构造11的条纹构造。优选沟槽栅极构造10以及沟槽源极构造11之间的距离在第1方向X上为0.3μm以上且1.0μm以下。
各沟槽栅极构造10包含栅极沟槽12、栅极绝缘层13以及栅极电极层14。在图1中，为了清楚起见，用影线示出了栅极电极层14。
栅极沟槽12通过朝向第2主面4侧挖掘SiC半导体层2的第1主面3而形成。栅极沟槽12包含第1侧壁15以及第1底壁16。
栅极绝缘层13沿栅极沟槽12的第1侧壁15、第1底壁16、以及连接第1侧壁15以及第1底壁16的角部17形成为膜状。栅极绝缘层13在栅极沟槽12内划分凹状的空间。
栅极绝缘层13也可以包含氧化硅。栅极绝缘层13除了氧化硅以外，也可以包含无杂质添加硅、氮化硅、氧化铝、氮化铝或者氧氮化铝中的至少一种。
栅极电极层14隔着栅极绝缘层13而埋入栅极沟槽12。更具体而言，栅极电极层14埋入由栅极绝缘层13划分除的凹状的空间。
栅极电极层14也可以包含导电性多晶硅。栅极电极层14除了导电性多晶硅以外，也可以包含钛、镍、铜、铝、银、金、氮化钛或者钨中的至少一种。
各沟槽源极构造11包括源极沟槽18、势垒形成层19、源极电极层20以及p－型的深阱区域21。在图1中，为了清楚起见，由影线示出源极电极层20。深阱区域21也称为耐压保持区域。
源极沟槽18通过朝向第2主面4侧挖掘SiC半导体层2的第1主面3而形成。源极沟槽18包括第2侧壁22以及第2底壁23。
源极沟槽18的第2侧壁22包括第1壁部24以及第2壁部25。源极沟槽18的第1壁部24相对于栅极沟槽12的第1底壁16位于SiC半导体层2的第1主面3侧。也就是，第1壁部24是在与SiC半导体层2的第1主面3平行的横向上与栅极沟槽12重叠的部分。
源极沟槽18的第2壁部25相对于栅极沟槽12的第2底壁23位于SiC半导体层2的第2主面4侧。也就是，第2壁部25是在源极沟槽18中相对于栅极沟槽12的第2底壁23位于SiC半导体层2的第2主面4侧的区域的部分。
在SiC半导体层2的厚度方向上，源极沟槽18的第2壁部25的长度比源极沟槽18的第1壁部24的长度大。源极沟槽18的第2底壁23在SiC半导体层2的厚度方向上位于栅极沟槽12的第1底壁16以及SiC半导体层2的第2主面4之间的区域。
在该方式中，源极沟槽18的第2底壁23位于SiC外延层6。源极沟槽18的第2底壁23也可以位于SiC半导体基板5。
势垒形成层19沿源极沟槽18的第2侧壁22、第2底壁23、以及连接第2侧壁22以及第2底壁23的角部26形成为膜状。势垒形成层19在源极沟槽18内划分出凹状的空间。
势垒形成层19由与源极电极层20的导电材料不同的材料构成。势垒形成层19具有比源极电极层20以及深阱区域21之间的电位势垒高的电位势垒。
也可以采用导电性势垒形成层作为势垒形成层19。导电性势垒形成层也可以包含导电性多晶硅、钨、白金、镍、钴或者钼中的至少一种。
也可以采用绝缘性势垒形成层作为势垒形成层19。绝缘性势垒形成层也可以包含无杂质添加硅、氧化硅、氮化硅、氧化铝、氮化铝或者氧氮化铝中的至少一种。在图2中，示出了绝缘性势垒形成层作为势垒形成层19而形成的例子。
更具体而言，势垒形成层19为氧化硅。势垒形成层19以及栅极绝缘层13优选由同一材料形成。该情况下，势垒形成层19的厚度以及栅极绝缘层13的厚度优选为相同。在势垒形成层19以及栅极绝缘层13由氧化硅形成的情况下，能够利用热氧化处理法同时形成势垒形成层19以及栅极绝缘层13。
源极电极层20隔着势垒形成层19埋入源极沟槽18的凹状的空间。源极电极层20也可以包含导电性多晶硅。源极电极层20也可以为添加了n型杂质而成的n型多晶硅、或者添加了p型杂质而成的p型多晶硅。
源极电极层20除了导电性多晶硅以外，也可以包含钛、镍、铜、铝、银、金、氮化钛或者钨中的至少一种。
源极电极层20由与栅极电极层14相同的导电材料形成。该情况下，能够同时形成栅极电极层14以及源极电极层20。当然，源极电极层20也可以由与栅极电极层14不同的导电材料形成。
深阱区域21形成于SiC半导体层2中沿源极沟槽18的区域。深阱区域21的p型杂质浓度也可以为1.0×1017cm－3以上且1.0×1019cm－3以下。
深阱区域21形成于SiC半导体层2中沿源极沟槽18的第2侧壁22的区域。深阱区域21形成于SiC半导体层2中沿源极沟槽18的第2底壁23的区域。
在该方式中，深阱区域21连续地形成于SiC半导体层2中沿源极沟槽18的第2侧壁22、角部26以及第2底壁23的区域。深阱区域21在沿源极沟槽18的第2侧壁22的部分包括第1区域27以及第2区域28。
深阱区域21的第1区域27沿源极沟槽18的第2侧壁22的第1壁部24形成。深阱区域21的第2区域28沿源极沟槽18的第2侧壁22的第2壁部25形成。在SiC半导体层2的厚度方向上，深阱区域21的第2区域28的长度比深阱区域21的第1区域27的长度大。
在深阱区域21中沿源极沟槽18的第2底壁23的部分的厚度也可以为在深阱区域21中沿源极沟槽18的第2侧壁22的部分的厚度以上。
在深阱区域21中沿源极沟槽18的第2底壁23的部分也可以横穿SiC半导体基板5以及SiC外延层6的边界区域并位于SiC半导体基板5内。
在SiC半导体层2中沿源极沟槽18的第2底壁23的部分，沿SiC半导体层2的第1主面3的法线方向注入p型杂质。另一方面，在SiC半导体层2中沿源极沟槽18的第2侧壁22的部分，以相对于SiC半导体层2的第1主面3倾斜的状态注入p型杂质。
因此，在SiC半导体层2中沿源极沟槽18的第2底壁23的部分，在比沿源极沟槽18的第2侧壁22的部分更深的位置注入p型杂质。其结果，在深阱区域21中，在沿源极沟槽18的第2底壁23的部分以及沿源极沟槽18的第2侧壁22的部分之间产生厚度差。
在SiC半导体层2的第1主面3的表层部形成有p－型的主体区域30。主体区域30形成于栅极沟槽12以及源极沟槽18之间的区域。主体区域30形成为在俯视下沿第2方向Y延伸的帯状。
主体区域30从栅极沟槽12的第1侧壁15以及源极沟槽18的第2侧壁22露出。主体区域30与深阱区域21的第1区域27相连。
主体区域30的p型杂质浓度也可以为1.0×1016cm－3以上且1.0×1019cm－3以下。主体区域30的p型杂质浓度也可以与深阱区域21的p型杂质浓度大致相等。主体区域30的p型杂质浓度也可以比深阱区域21的p型杂质浓度高。
在主体区域30的表层部形成有n+型的源极区域31。源极区域31形成于主体区域30的表层部中沿栅极沟槽12的第1侧壁15的区域。源极区域31从栅极沟槽12的第1侧壁15露出。
源极区域31也可以形成为在俯视下沿第2方向Y延伸的帯状。虽然未图示，但源极区域31也可以包括从源极沟槽18的第2侧壁22露出的部分。
源极区域31的宽度WS也可以为0.2μm以上且0.6μm以下(例如0.4μm左右)。在该方式中，宽度WS是在源极区域31中沿第1方向X的宽度。源极区域31的n型杂质浓度也可以为1.0×1018cm－3以上且1.0×1021cm－3以下。
在主体区域30的表层部形成有p+型的接触区域32。接触区域32形成于主体区域30的表层部中沿源极沟槽18的第2侧壁22的区域。接触区域32从源极沟槽18的第2侧壁22露出。
接触区域32也可以与源极区域31连接。接触区域32也可以形成为在俯视下沿第2方向Y延伸的帯状。接触区域32也可以包括从相邻的栅极沟槽12的第1侧壁15露出的部分。
接触区域32的宽度WC也可以为0.1μm以上且0.4μm以下(例如0.2μm左右)。在该方式中，宽度WC是在接触区域32中沿第1方向X的宽度。接触区域32的p型杂质浓度也可以为1.0×1018cm－3以上且1.0×1021cm－3以下。
在SiC半导体层2的第1主面3上形成有绝缘层40。绝缘层40一并包覆多个沟槽栅极构造10。在绝缘层40形成有接触孔41。接触孔41使沟槽源极构造11、源极区域31以及接触区域32选择性地露出。
在绝缘层40之上形成有主面源极电极42。主面源极电极42从绝缘层40之上进入接触孔41。主面源极电极42在接触孔41内与源极电极层20、源极区域31以及接触区域32电连接。
主面源极电极42也可以由与源极电极层20相同的导电材料形成。主面源极电极42也可以由与源极电极层20不同的导电材料形成。
在该方式中，源极电极层20包含n型多晶硅或者p型多晶硅，主面源极电极42包含铝或者主成分含铝的金属材料。主面源极电极42也可以包含导电性多晶硅、钛、镍、铜、铝、银、金、氮化钛或者钨中的至少一种。
主面源极电极42也可以由与源极电极层20一体地形成的电极层构成。该情况下，源极电极层20以及主面源极电极42经由共同的工序而形成。
以下，对沟槽栅极构造10的尺寸以及沟槽源极构造11的尺寸进行具体说明。
沟槽栅极构造10具有纵横比D1/W1。沟槽栅极构造10的纵横比D1/W1由沟槽栅极构造10的深度D1相对于沟槽栅极构造10的宽度W1的比来定义。
在该方式中，宽度W1是在沟槽栅极构造10中沿第1方向X的宽度。沟槽栅极构造10的纵横比D1/W1也可以是栅极沟槽12的纵横比。
沟槽栅极构造10的纵横比D1/W1也可以为0.25以上且15.0以下。沟槽栅极构造10的宽度W1也可以为0.2μm以上且2.0μm以下(例如0.4μm左右)。沟槽栅极构造10的深度D1也可以为0.5μm以上且3.0μm以下(例如1.0μm左右)。
沟槽源极构造11具有纵横比D2/W2。沟槽源极构造11的纵横比D2/W2是沟槽源极构造11的深度D2相对于沟槽源极构造11的宽度W2的比。
沟槽源极构造11的宽度W2是源极沟槽18的宽度WST、深阱区域21的第1宽度Wα、以及深阱区域21的第2宽度Wβ之和(W2＝WST+Wα+Wβ)。
在该方式中，宽度WST是在源极沟槽18中沿第1方向X的宽度。第1在该方式中，宽度Wα是在深阱区域21中沿源极沟槽18的一侧的第2侧壁22的部分的沿第1方向X的宽度。在该方式中，第2宽度Wβ是在深阱区域21中沿源极沟槽18另一侧的第2侧壁22的部分的沿第1方向X的宽度。
沟槽源极构造11的纵横比D2/W2比沟槽栅极构造10的纵横比D1/W1大。沟槽源极构造11的纵横比D2/W2也可以为0.5以上且18.0以下。
沟槽源极构造11的深度D2相对于沟槽栅极构造10的深度D1的比D2/D1也可以为1.5以上且4.0以下。通过增大沟槽源极构造11的深度D2，还能够提高SJ(Super Junction)构造的耐压保持效果。
沟槽源极构造11的宽度W2也可以为0.6μm以上且2.4μm以下(例如0.8μm左右)。沟槽源极构造11的深度D2也可以为1.5μm以上且11μm以下(例如2.5μm左右)。沟槽源极构造11的宽度W2也可以与沟槽栅极构造10的宽度W1相等。沟槽源极构造11的宽度W2也可以与沟槽栅极构造10的宽度W1不同。
在沟槽源极构造11中，源极沟槽18具有纵横比DST/WST。源极沟槽18的纵横比DST/WST是源极沟槽18的深度DST相对于源极沟槽18的宽度WST的比。
源极沟槽18的纵横比DST/WST比沟槽栅极构造10的纵横比D1/W1大。源极沟槽18的纵横比DST/WST也可以为0.5以上且18.0以下。
源极沟槽18的宽度WST也可以为0.2μm以上且2.0μm以下(例如0.4μm左右)。源极沟槽18的宽度WST也可以与栅极沟槽12的宽度W1相等(WST＝W1)。
在源极沟槽18的宽度WST或者栅极沟槽12的宽度W1沿深度方向而不同的情况下，宽度WST以及宽度W1定义为开口部分的宽度。源极沟槽18的深度DST也可以为1.0μm以上且10μm以下(例如2.0μm左右)。
源极沟槽18的深度DST相对于沟槽栅极构造10(栅极沟槽12)的深度D1的比优选为2以上。源极沟槽18的深度DST相对于沟槽栅极构造10的深度D1的比DST/D1也可以超过4.0。该情况下，需要留意利用蚀刻法形成源极沟槽18时所使用的抗蚀剂掩模的耐久性。
例如，在沟槽栅极构造10的深度D1为3.0μm左右、比DST/D1超过4的情况下，假设抗蚀剂掩模因蚀刻而接近耐久限界、或者超过上述耐久限界。若抗蚀剂掩模超过耐久限界，则引起SiC半导体层2的不希望的蚀刻。
因此，源极沟槽18的深度DST相对于沟槽栅极构造10的深度D1的比DST/D1优选为大于1.0且4.0以下。如果比DST/D1在该范围，则能够适当地形成源极沟槽18。
图3是用于说明图1的半导体装置1的动作的剖视图。在图3中，对于与图2相同的构造，标注同一参照符号。
在半导体装置1中，SiC半导体层2以及深阱区域21之间的边界区域形成pn接合部45。在半导体装置1从接通状态切换成断开状态的情况下，耗尽层46从pn接合部45朝向SiC半导体层2扩展。在图3中，由双点划线示出耗尽层46。
深阱区域21包括第1区域27以及第2区域28。第1区域27沿源极沟槽18的第2侧壁22的第1壁部24形成。第2区域28沿源极沟槽18的第2侧壁22的第2壁部25形成。
来自pn接合部45的耗尽层46在SiC半导体层2中扩展至比栅极沟槽12的第1底壁16靠第1主面3侧的区域。来自pn接合部45的耗尽层46在SiC半导体层2中扩展至比栅极沟槽12的第1底壁16靠第2主面4侧的区域。
在半导体装置1从接通状态切换成断开状态的情况下，从漏电极7朝向源极电极层20流动的短路电流的电流路径因耗尽层46而狭窄。由此，能够使直至半导体装置1破坏的时间延迟。
尤其是，根据半导体装置1，沟槽源极构造11的纵横比D2/W2比沟槽栅极构造10的纵横比D1/W1大。沟槽源极构造11的纵横比D2/W2为0.5以上且18.0以下。
而且，沟槽源极构造11的深度D2相对于沟槽栅极构造10的深度D1的比D2/D1为1.5以上且4.0以下。在SiC半导体层2的厚度方向上，深阱区域21的第2区域28的长度比深阱区域21的第1区域27的长度大。
因此，在SiC半导体层2，能够使在第2主面4侧的区域扩展的耗尽层46所占的区域的比率比在第1主面3侧的区域扩展的耗尽层46所占的区域的比率可靠地増加。由此，能够使短路电流的电流路径在漏电极7侧的区域可靠地狭窄。
来自pn接合部45的耗尽层46也可以与栅极沟槽12的第1底壁16重叠。深阱区域21的第2区域28侧的耗尽层46也可以与栅极沟槽12的第1底壁16重叠。
在该构造中，能够使短路电流的电流路径在漏电极7侧的区域可靠地狭窄。当然，深阱区域21的第1区域27侧的耗尽层46也可以与栅极沟槽12的第1底壁16重叠。
另外，根据半导体装置1，能够使耗尽层46在SiC半导体层2所占的区域増加，因此能够反比例地降低反馈电容Crss。反馈电容Crss是栅极电极层14以及漏电极7之间的静电电容。
如上所述，根据半导体装置1，提高短路耐量，能够降低反馈电容Crss。
另外，根据半导体装置1，在源极沟槽18内形成有势垒形成层19。势垒形成层19具有比深阱区域21以及源极电极层20之间的电位势垒高的电位势垒。
因此，即使从SiC半导体层2以及深阱区域21之间的pn接合部45扩展的耗尽层46与源极沟槽18的内壁面相接，也能够抑制穿通的产生。由此，能够抑制穿通引起的漏电流。
在不存在势垒形成层19的情况下，穿通存在能够在源极沟槽18的角部26明显地观察到的倾向。这是因为耗尽层46从源极沟槽18的第2侧壁22进一步沿源极沟槽18的第2底壁23扩展。
在此，在半导体装置1中，由势垒形成层19包覆包含角部26的源极沟槽18的内壁面。由此，能够有效地抑制源极沟槽18的穿通的产生。
根据半导体装置1，根据短路耐量以及反馈电容Crss的设计的观点，在SiC半导体层2中比较宽阔的区域形成有耗尽层46，但能够由势垒形成层19适当地抑制耗尽层46引起的漏电流。
图4是表示图1的半导体装置1的漏极电流－漏极电压特性的曲线图。在图4中，纵轴表示漏极电流ID[A/cm2]，横轴表示漏极电压VD[V]。漏极电流ID是在漏电极7以及源极电极层20之间流动的电流(短路电流)。
图4中示出了曲线L1以及曲线L2。曲线L1以及曲线L2均通过模拟来求出。曲线L1以及曲线L2表示向漏电极7施加预定范围的漏极电压VD时的漏极电流ID的变化。漏极电压VD在0V至1000V之间的范围变化。
曲线L1表示参考例的半导体装置的漏极电流－漏极电压特性。曲线L2表示半导体装置1的漏极电流－漏极电压特性。参考例的半导体装置除了源极沟槽18的深度D2与栅极沟槽12的深度D1相等这点以外，具有与半导体装置1相同的构造。
参照曲线L1，在参考例的半导体装置中，若漏极电压VD超过200V，则漏极电流ID超过15000A/cm2。另一方面，参照曲线L2，在半导体装置1中，漏极电压VD在0V至1000V之间的范围，漏极电流ID小于15000A/cm2。
在半导体装置1中，漏极电压VD在400V以上且1000V以下的范围，漏极电流ID在10000A/cm2以上且小于15000A/cm2的范围。
观察漏极电压VD为600V时，半导体装置1的漏极电流ID比参考例的半导体装置的漏极电流ID减少45％左右。
根据该模拟结果，能够确认到，通过沿比栅极沟槽12更深的源极沟槽18形成深阱区域21，能够显著提高短路耐量。
图5是表示图1的半导体装置1的反馈电容－漏极电压特性的曲线图。在图5中，纵轴表示反馈电容Crss[F/cm2]，横轴表示漏极电压VD[V]。
在图5中，示出了曲线L3以及曲线L4。曲线L3以及曲线L4均通过模拟来求出。曲线L3以及曲线L4表示对漏电极7施加了预定范围的漏极电压VD时的反馈电容Crss的变化。漏极电压VD在0V至1000V之间的范围内变化。
曲线L3表示参考例的半导体装置的反馈电容－漏极电压特性。曲线L4表示半导体装置1的反馈电容－漏极电压特性。参考例的半导体装置除了源极沟槽18的深度D2与栅极沟槽12的深度D1相等这点以外，具有与半导体装置1相同的构造。
参照曲线L3，在参考例的半导体装置中，在漏极电压VD为1V至10V的范围内，反馈电容Crss缓慢地减少。在参考例的半导体装置中，在1V至10V的漏极电压VD的范围内，反馈电容Crss的减少率为25％左右。
另一方面，在半导体装置1中，在漏极电压VD为1V至10V的范围内，反馈电容Crss急剧地减少。观察漏极电压VD为10V时，半导体装置1的反馈电容Crss比参考例的半导体装置的反馈电容Crss减少95％左右。在半导体装置1中，在1V至10V的漏极电压VD的范围内，反馈电容Crss的减少率为95％以上且99％以下。
根据该模拟结果，能够确认到，通过沿比栅极沟槽12更深的源极沟槽18形成深阱区域21，能够格外降低反馈电容Crss。也就是，能够确认到，通过反馈电容Crss的降低，能够格外提高开关速度。
图6是表示本发明的第2实施方式的半导体装置51的剖视图。以下，对与叙述半导体装置1的构造对应的构造，标注同一参照符号并省略说明。
参照图6，源极区域31从栅极沟槽12的第1侧壁15以及源极沟槽18的第2侧壁22露出。接触区域32在深阱区域21内形成于沿源极沟槽18的第2底壁23的区域。接触区域32从源极沟槽18的第2底壁23露出。
接触区域32也可以包覆源极沟槽的第2底壁23整体。接触区域32的p型杂质浓度比深阱区域21的p型杂质浓度大。
在图6中，示出了势垒形成层19由导电性势垒形成层构成的例子。势垒形成层19沿源极沟槽18的内壁面形成，使接触区域32从源极沟槽18的第2底壁23选择性地露出。
更具体而言，势垒形成层19包括第1部分52以及第2部分53。势垒形成层19的第1部分52包覆源极沟槽18的第2侧壁22。势垒形成层19的第2部分53局部地包覆源极沟槽18的第2底壁23。
势垒形成层19的第2部分53与势垒形成层19的第1部分52相连。势垒形成层19的第2部分53从源极沟槽18的角部26沿第2底壁23延伸。
势垒形成层19的第2部分53使源极沟槽18的第2底壁23的中央部露出。势垒形成层19的第2部分53也可以形成为在俯视下为无断点状(环状)。
以上，根据半导体装置51，能够起到与对半导体装置1叙述的效果相同的效果。另外，根据半导体装置51，即使耗尽层46从源极沟槽18的角部26沿第2底壁23扩展，也能够通过势垒形成层19来获得耗尽层46到达源极电极层20为止的距离。由此，在源极沟槽18的角部26的附近，能够抑制穿通的产生。
图7是表示本发明的第3实施方式的半导体装置61的剖视图。以下，对与叙述了半导体装置51的构造对应的构造，标注同一参照符号并省略说明。
在深阱区域21形成有使源极沟槽18的第2底壁23选择性地露出的露出部62。更具体而言，深阱区域21的第2区域28以使源极沟槽18的第2底壁23的中央部露出的方式，沿源极沟槽18的角部26形成。深阱区域21的第2区域28也可以形成为在俯视下为无断点状(环状)。
在该方式中，未形成接触区域32。接触区域32也可以在主体区域30的表层部形成于沿源极沟槽18的第2侧壁22的区域。
源极电极层20在深阱区域21的露出部62且与SiC半导体层2之间形成异质结部。由此，形成以源极电极层20为阳极、以SiC半导体层2为阴极的异质结二极管63。
源极电极层20也可以包含导电性多晶硅。当然，只要能形成异质结二极管63，源极电极层20也可以包含导电性多晶硅以外的导电材料。
在SiC半导体层2以及主体区域30之间的pn接合部形成有主体二极管64。异质结二极管63的接合势垒比主体二极管64的扩散电位小。异质结二极管63的接合势垒也可以为1.0eV以上且1.5eV以下。主体二极管64的扩散电位也可以为2.8eV以上且3.2eV以下。
以上，根据半导体装置61，能够起到与对半导体装置51叙述的效果相同的效果。另外，在半导体装置61中，在施加了逆向偏置电压的情况下，能够向异质结二极管63优先地流入电流。由此，能够抑制SiC半导体层2的SiC晶体缺陷的扩张。其结果，能够实现短路耐量的提高以及反馈电容Crss的降低，并且能够抑制接通电阻的上升。
图8是表示本发明的第4实施方式的半导体装置71的剖视图。以下，对与叙述了半导体装置51的构造对应的构造，标注同一参照符号并省略说明。
势垒形成层19具有包含沿源极沟槽18的内壁形成的多个势垒形成层的层叠构造。在该方式中，势垒形成层19具有包括从源极沟槽18的内壁起依次层叠的绝缘性势垒形成层72以及导电性势垒形成层73的层叠构造。
绝缘性势垒形成层72沿源极沟槽18的内壁面形成为膜状。绝缘性势垒形成层72使接触区域32从源极沟槽18的第2底壁23选择性地露出。
更具体而言，绝缘性势垒形成层72包括第1部分74以及第2部分75。第1部分74包覆源极沟槽18的第2侧壁22。第2部分75选择性地包覆源极沟槽18的第2底壁23。
第2部分75与第1部分74相连。第2部分75以使源极沟槽18的第2底壁23的中央部露出的方式，从源极沟槽18的角部26沿第2底壁23延伸。
绝缘性势垒形成层72也可以包含无杂质添加硅、氧化硅、氮化硅、氧化铝、氮化铝或者氧氮化铝中的至少一种。
导电性势垒形成层73以使接触区域32从源极沟槽18的第2底壁23选择性地露出的方式，沿绝缘性势垒形成层72形成为膜状。导电性势垒形成层73包含与源极电极层20的导电材料不同的导电材料。
导电性势垒形成层73也可以由与栅极电极层14的导电材料相同的导电材料形成。导电性势垒形成层73也可以包含导电性多晶硅、钨、白金、镍、钴或者钼中的至少一种。
以上，根据半导体装置71，能够起到与对半导体装置51叙述的效果相同的效果。另外，在半导体装置71中，势垒形成层19具有包括绝缘性势垒形成层72以及导电性势垒形成层73的层叠构造。由此，能够由绝缘性势垒形成层72以及导电性势垒形成层73这两层来抑制穿通的产生。
如果导电性势垒形成层73的导电材料与栅极电极层14的导电材料相同相同，则能够通过同一工序来形成栅极电极层14以及导电性势垒形成层73。因此，能够抑制工时的増加。
图9是表示本发明的第5实施方式的半导体装置81的剖视图。以下，对与叙述半导体装置1的构造对应的构造，标注同一参照符号并省略说明。
势垒形成层19包括第1部分82以及第2部分83。势垒形成层19的第1部分82包覆源极沟槽18的第2侧壁22。势垒形成层19的第2部分83包覆源极沟槽18的第2底壁23。
势垒形成层19的第1部分82选择性地具有使SiC半导体层2从源极沟槽18的第2侧壁22露出的侧壁接触孔84。第1部分82包覆源极沟槽18的第1壁部24，使第2壁部25露出。
第1部分82也可以形成为横穿SiC半导体层2以及主体区域30之间的边界区域。在第1部分82，第2主面4侧的端部也可以形成于比主体区域30的底部深的区域。
在第1部分82，第2主面4侧的端部也可以形成于比主体区域30的底部浅的区域。在第1部分82，第2主面4侧的端部也可以形成于主体区域30的底部以及接触区域32的底部之间的区域。上述的情况下，源极电极层20在源极沟槽18内至少与主体区域30连接。
在第1部分82，第2主面4侧的端部也可以形成于SiC半导体层2的第1主面3以及接触区域32的底部之间的区域。势垒形成层19也可以没有第1部分82，而仅有第2部分83。上述的情况下，源极电极层20在源极沟槽18内与主体区域30以及接触区域32连接。
势垒形成层19的第2部分83从势垒形成层19的第1部分82空出间隔地形成。第2部分83从第1部分82分开。第2部分83也可以包覆源极沟槽18的角部26。
第2部分83也可以使源极沟槽18的角部26露出。第2部分83也可以包覆源极沟槽18的角部26，而且也可以包覆源极沟槽18的第2侧壁22的一部分。
源极电极层20在源极沟槽18内且在SiC半导体层2之间形成肖特基接合。由此，形成有以源极电极层20为阳极、以SiC半导体层2为阴极的肖特基势垒二极管85。
源极电极层20也可以由与主面源极电极42相同的导电材料形成。源极电极层20以及主面源极电极42也可以由铝或者主成分含铝的金属材料形成。
源极电极层20以及主面源极电极42也可以包含导电性多晶硅、钛、镍、铜、铝、银、金、氮化钛或者钨中的至少一种。该情况下，栅极电极层14优选由多晶硅(n型多晶硅或者p型多晶硅)形成。
p型的深阱区域21在SiC半导体层2形成于沿源极沟槽18的第2底壁23的区域。深阱区域21也可以以使源极电极层20从源极沟槽18的第2侧壁22露出的方式，在SiC半导体层2连续地形成于沿源极沟槽18的第2侧壁22以及角部26的区域。
也就是，深阱区域21包覆源极沟槽18的第2底壁23。另外，深阱区域21包覆源极沟槽18的连接第2侧壁22以及第2底壁23的角部26。深阱区域21也可以在SiC半导体层2使源极沟槽18的第2侧壁22大致整个区域露出。
深阱区域21从源极沟槽18的第2底壁23沿与SiC半导体层2的第1主面3平行的横方向引出。由此，深阱区域21在SiC半导体层2的第1主面3的法线方向上隔着SiC半导体层2的一部分区域而与主体区域30对置。
更具体而言，在SiC半导体层2的第1主面3的法线方向上，源极电极层20在主体区域30以及深阱区域21之间的深度位置，且在与SiC半导体层2之间形成肖特基接合。
更为具体而言，在SiC半导体层2的第1主面3的法线方向上，源极电极层20在SiC半导体层2且在由主体区域30以及深阱区域21所夹的区域，在与SiC半导体层2之间形成肖特基接合。
沟槽源极构造11的宽度W2也可以与源极沟槽18的宽度WST一致。也就是，深阱区域21的第1宽度Wα以及第2宽度Wβ也可以均为零。
以上，根据半导体装置81，能够起到与对半导体装置1叙述的效果相同的效果。另外，在半导体装置81中，在施加了逆向偏置电压的情况下，能够像肖特基势垒二极管85优先地流入电流。由此，能够抑制SiC半导体层2的SiC晶体缺陷的扩展。其结果，能够实现短路耐量的提高、反馈电容Crss的降低，并且能够抑制接通电阻的上升。
在该方式中，对源极电极层20在势垒形成层19的侧壁接触孔84内且在与SiC半导体层2之间形成肖特基接合的例子进行了说明。但是，也可以采用未形成势垒形成层19(第1部分82以及第2部分83)的方式。
图10是本发明的第6实施方式的半导体装置91的平面图。以下，对与叙述半导体装置1的构造对应的构造，标注同一参照符号并省略说明。
参照图10，在该方式中，沟槽栅极构造10在俯视下形成为格子状。沟槽源极构造11也可以形成于由沟槽栅极构造10包围的区域内。
源极区域31也可以沿沟槽栅极构造10的周缘形成。接触区域32也可以沿沟槽源极构造11的周缘形成。
以上，根据半导体装置91也能够起到与对半导体装置1叙述的效果相同的效果。另外，根据半导体装置91，也能够提高流动于SiC半导体层2的电流的密度。
半导体装置91的构造也能够应用于上述的各实施方式。也就是，沟槽栅极构造10在俯视下形成为格子状，在由沟槽栅极构造10包围的区域内形成有沟槽源极构造11的构造也能够应用于上述的各实施方式。
对本发明的第1～第6实施方式进行了说明，但本发明的第1～第6实施方式也能够以其它方式来实施。
在上述的第1～第6实施方式中，势垒形成层19也可以使SiC半导体层2从源极沟槽18的第2侧壁22选择性地露出。例如，势垒形成层19也可以在源极沟槽18内使接触区域32、源极区域31以及主体区域30中的至少一个露出。
在上述的第1～第6实施方式中，也可以采用省略了势垒形成层19的构造。
在上述的第1～第6实施方式中，栅极沟槽12也可以形成为，在剖视下第1底壁16的面积比开口面积小的锥形形状。
在上述的第1～第6实施方式中，栅极沟槽12的第1底壁16也可以形成为与SiC半导体层2的第1主面3平行。栅极沟槽12的第1底壁16也可以形成为从第1侧壁15朝向SiC半导体层2的第2主面4的凸弯曲状。
在上述的第1～第6实施方式中，源极沟槽18也可以形成为在剖视下第2底壁23的面积比开口面积小的锥形形状。
在上述的第1～第6实施方式中，源极沟槽18的第2底壁23也可以形成为与SiC半导体层2的第1主面3平行。源极沟槽18的第2底壁23也可以形成为从第2侧壁22朝向外侧的凸弯曲状。
在上述的第1～第6实施方式中，也可以采用Si(硅)制的Si半导体层(2)来代替SiC单晶制的SiC半导体层2。也就是，Si半导体层(2)也可以具有包括Si制的Si半导体基板(5)以及Si制的Si外延层(6)的层叠构造。
在上述的第1～第6实施方式中，也可以采用使各半导体部分的导电型反转的构造。也就是，p型的部分也可以形成为n型、n型的部分也可以形成为p型。
在上述的第1～第6实施方式中，也可以采用p+型的SiC半导体基板(5)来代替n+型的SiC半导体基板5。根据该构造能够提供IGBT(Insulated Gate Bipolar Transistor)来代替MISFET。
该情况下，MISFET的“源极”被替换为IGBT的“发射极”。另外，MISFET的“漏极”被替换为IGBT的“集电极”。在采用IGBT来代替MISFET的情况下，也能够起到与在上述的各实施方式中叙述的效果相同的效果。
图11是表示本发明的第7实施方式的半导体装置101的平面图。
参照图11，半导体装置101具有包含SiC(碳化硅)单晶的SiC半导体层102。SiC半导体层102也可以包含4H－SiC单晶。
4H－SiC单晶具有从(0001)面相对于[11－20]方向以10°以内的角度倾斜的偏角。偏角也可以为0°以上且4°以下。偏角也可以大于0°且小于4°。典型地，偏角设定为2°或者4°、更具体而言设定为2°±0.2°的范围或者4°±0.4°的范围。
在该方式中，SiC半导体层102形成为长方体形状的片状。SiC半导体层102具有一侧的第1主面103、另一侧的第2主面104、以及连接第1主面103及第2主面104的侧面105A、105B、105C、105D。
第1主面103以及第2主面104在从上述的法线方向观察的俯视(以下简称为“俯视”。)下，形成为四边形状。侧面105A与侧面105C对置。侧面105B与侧面105D对置。
侧面105A～105D分别沿第1主面103以及第2主面104的法线方向呈平面地延伸。侧面105A～105D的长度也可以分别为1mm以上且10mm以下(例如2mm以上且5mm以下)。
在SiC半导体层102设定有有源区域106以及外侧区域107。有源区域106是形成有立式的MISFET(Metal Insulator Semiconductor Field EffectTransistor)的区域。外侧区域107是有源区域106的外侧的区域。
有源区域106在俯视下从SiC半导体层102的侧面105A～105D向SiC半导体层102的内方区域空出间隔地设定于SiC半导体层102的中央部。有源区域106设定为在俯视下具有与SiC半导体层102的四个侧面105A～105D平行的四边的四边形状。
外侧区域107设定于SiC半导体层102的侧面105A～105D以及有源区域106的周缘之间的区域。外侧区域107设定为在俯视下包围有源区域106的无断点状(四边环状)。
在SiC半导体层102的第1主面103之上形成有作为第1主面电极的栅极焊盘108、栅极指状物109以及源极焊盘110。在图11中，为了清楚起见，由影线示出栅极焊盘108、栅极指状物109以及源极焊盘110。栅极焊盘108、栅极指状物109以及源极焊盘110也可以包含铝或者铜。
栅极焊盘108在俯视下沿SiC半导体层102的侧面105A形成。栅极焊盘108在俯视下沿SiC半导体层102的侧面105A的中央区域形成。栅极焊盘108也可以沿在俯视下连接SiC半导体层102的四个侧面105A～105D中的任意的两个角部而形成。
栅极焊盘108在俯视下形成为四边形状。栅极焊盘108以在俯视下横穿外侧区域107以及有源区域106的边界区域的方式，从外侧区域107向有源区域106内引出。
栅极指状物109形成于外侧区域107。栅极指状物109从栅极焊盘108引出，在外侧区域107以帯状延伸。在该方式中，栅极指状物109以从三个方向划分有源区域106的方式，沿SiC半导体层102的三个侧面105A、105B、105D形成。
源极焊盘110从栅极焊盘108以及栅极指状物109空出间隔地形成于有源区域106。源极焊盘110以包覆由栅极焊盘108以及栅极指状物109划分出的凹状的区域的方式，在俯视下形成为凹形状。
在栅极焊盘108以及栅极指状物109施加有栅极电压。栅极电压也可以为10V以上且50V以下(例如30V左右)。在源极焊盘110施加有源极电压。源极电压也可以为基准电压(例如GND电压)。
图12是图11所示的区域XII的放大图，是用于说明SiC半导体层102的第1主面103的构造的放大图。图13是沿图12所示的XIII-XIII线的剖视图。图14是沿图12所示的XIV-XIV线的剖视图。
参照图12～图14，在该方式中，SiC半导体层102具有包括n+型的SiC半导体基板111以及n型的SiC外延层112的层叠构造。由SiC半导体基板111形成SiC半导体层102的第2主面104。
由SiC外延层112形成SiC半导体层102的第1主面103。SiC半导体层102的第2主面104也可以是研磨面。SiC半导体层102的第2主面104也可以具有研磨加工痕。
SiC半导体基板111的厚度也可以为1μm以上且小于1000μm。SiC半导体基板111的厚度也可以为5μm以上。SiC半导体基板111的厚度也可以为25μm以上。SiC半导体基板111的厚度也可以为50μm以上。SiC半导体基板111的厚度也可以为100μm以上。
SiC半导体基板111的厚度也可以为700μm以下。SiC半导体基板111的厚度也可以为500μm以下。SiC半导体基板111的厚度也可以为400μm以上。SiC半导体基板111的厚度也可以为300μm以下。
SiC半导体基板111的厚度也可以为250μm以下。SiC半导体基板111的厚度也可以为200μm以下。SiC半导体基板111的厚度也可以为150μm以下。SiC半导体基板111的厚度也可以为100μm以下。
SiC半导体基板111的厚度优选为150μm以下。通过减小SiC半导体基板111的厚度，能够通过缩短电流路径来实现电阻值的降低。
SiC外延层112的厚度也可以为1μm以上且100μm以下。SiC外延层112的厚度也可以为5μm以上。SiC外延层112的厚度也可以为10μm以上。
SiC外延层112的厚度也可以为50μm以下。SiC外延层112的厚度也可以为40μm以下。SiC外延层112的厚度也可以为30μm以下。
SiC外延层112的厚度也可以为20μm以下。SiC外延层112的厚度优选为15μm以下。SiC外延层112的厚度优选为10μm以下。
SiC外延层112的n型杂质浓度为SiC半导体基板111的n型杂质浓度以下。更具体而言，SiC外延层112的n型杂质浓度小于SiC半导体基板111的n型杂质浓度。
SiC半导体基板111的n型杂质浓度也可以为1.0×1018cm－3以上且1.0×1021cm－3以下。SiC外延层112的n型杂质浓度也可以为1.0×1015cm－3以上且1.0×1018cm－3以下。在该方式中，SiC外延层112具有多个区域，该多个区域沿SiC半导体层102的第1主面103的法线方向具有不同的n型杂质浓度。
更具体而言，SiC外延层112包括n型杂质浓度比较高的高浓度区域112a、以及相对于高浓度区域112a而n型杂质浓度低的低浓度区域112b。高浓度区域112a形成于第1主面103侧的区域。低浓度区域112b相对于高浓度区域112a形成于SiC半导体基板111侧的区域。
高浓度区域112a的n型杂质浓度也可以为1×1016cm－3以上且1×1018cm－3以下。低浓度区域112b的n型杂质浓度也可以为1×1015cm－3以上且1×1016cm+以下。高浓度区域112a的厚度为低浓度区域112b的厚度以下。更具体而言，高浓度区域112a的厚度小于低浓度区域112b的厚度。
在SiC半导体层102的第2主面104连接有作为第2主面电极的漏极焊盘113。在断开时，能够施加于源极焊盘110以及漏极焊盘113之间的最大电压也可以为1000V以上且10000V以下。
SiC半导体基板111作为MISFET的漏极区域114而形成。SiC外延层112作为MISFET的漂移区域115而形成。
在有源区域106，在SiC半导体层102的第1主面103的表层部形成有p型的主体区域116。主体区域116的p型杂质浓度也可以为1×1017cm－3以上且1×1020cm－3以下。由主体区域116划定有源区域106。
在有源区域106，在SiC半导体层102的第1主面103的表层部形成有多个栅极沟槽121。多个栅极沟槽121沿任意的第1方向X空出间隔地形成。多个栅极沟槽121形成为沿与第1方向X交叉的第2方向Y延伸的帯状。
更具体而言，第1方向X是沿SiC半导体层102的侧面105B、105D的方向。第2方向Y是与第1方向X正交的方向。第2方向Y也是沿SiC半导体层102的侧面105A、105C的方向。
多个栅极沟槽121在俯视下形成为条纹状。在该方式中，各栅极沟槽121在俯视下在SiC半导体层102的第1主面103从一侧(侧面105B侧)的周缘部朝向另一侧(侧面105D侧)的周缘部以帯状延伸。
各栅极沟槽121在俯视下横穿第1主面103的一侧的周缘部以及第1主面103另一侧的周缘部之间的中间部。各栅极沟槽121的一端部在SiC半导体层102的第1主面103位于一侧的周缘部。各栅极沟槽121的另一端部在SiC半导体层102的第1主面103位于另一侧的周缘部。
第1方向X也可以设定为[11－20]方向([－1－120]方向)。该情况下，各栅极沟槽121也可以沿[11－20]方向延伸。第1方向X也可以设定为与[11－20]方向正交的[－1100]方向([1－100]方向)。该情况下，各栅极沟槽121也可以沿[－1100]方向([1－100]方向)延伸。
各栅极沟槽121具有毫米量级(1mm以上的长度)的长度。在图14所示的剖面中，栅极沟槽121的长度是从栅极沟槽121以及栅极指状物109的连接部分侧的端部至相反侧的端部为止的长度。
各栅极沟槽121的长度也可以为0.5mm以上。在该方式中，各栅极沟槽121的长度为1mm以上且10mm以下(例如2mm以上且5mm以下)。每单位面积的一个或者多个栅极沟槽121的总延长也可以为0.5μm/μm2以上且0.75μm/μm2以下。
各栅极沟槽121一体地包括有源沟槽部121a以及接触沟槽部121b。有源沟槽部121a是在栅极沟槽121形成于有源区域106的部分。接触沟槽部121b是在栅极沟槽121从有源沟槽部121a向外侧区域107引出的部分。
各栅极沟槽121贯通主体区域116，直至SiC外延层112。各栅极沟槽121的底壁位于SiC外延层112内。更具体而言，各栅极沟槽121的底壁位于SiC外延层112的高浓度区域112a。
在SiC半导体层102的第1主面103的法线方向上，栅极沟槽121的深度也可以为0.5μm以上且3μm以下(例如1μm左右)。栅极沟槽121的深度优选为0.5μm以上且1.0μm以下。
栅极沟槽121的第1方向宽度也可以为0.1μm以上且2μm以下(例如0.5μm左右)。栅极沟槽121的第1方向宽度优选为0.1μm以上且0.5μm以下。
参照图13以及图14，各栅极沟槽121的开口边缘部124包括朝向栅极沟槽121的内方弯曲的弯曲部125。栅极沟槽121的开口边缘部124是连接SiC半导体层102的第1主面103以及栅极沟槽121的侧壁的角部。
栅极沟槽121的相对于开口边缘部124的电场沿弯曲部125分散。由此，能够缓和栅极沟槽121的相对于开口边缘部124的电场集中。
在主体区域116的表层部，在沿栅极沟槽121的侧壁的区域形成有n+型的源极区域126。源极区域126的n型杂质浓度也可以为1.0×1018cm－3以上且1.0×1021cm－3以下。
源极区域126在第1方向X上沿栅极沟槽121的一侧的侧壁以及另一侧的侧壁形成有多个。多个源极区域126分别形成为沿第2方向Y延伸的帯状。多个源极区域126在俯视下形成为条纹状。
在各栅极沟槽121内，形成有栅极绝缘层131以及栅极电极层132。为了清楚起见，在图12中，由影线示出栅极绝缘层131以及栅极电极层132。
栅极绝缘层131也可以包含氧化硅。栅极绝缘层131也可以包含氮化硅等其它绝缘膜。栅极绝缘层131以在栅极沟槽121内划分凹状的空间的方式，沿栅极沟槽121的内壁面形成为膜状。
栅极绝缘层131包括第1区域131a、第2区域131b以及第3区域131c。第1区域131a沿栅极沟槽121的侧壁形成。第2区域131b沿栅极沟槽121的底壁形成。第3区域131c沿SiC半导体层102的第1主面103形成。
第1区域131a的厚度T1比第2区域131b的厚度T2以及第3区域131c的厚度T3小。第2区域131b的厚度T2相对于第1区域131a的厚度T1的比T2/T1也可以为2以上且5以下。第3区域131c的厚度T3相对于第1区域131a的厚度T1的比T3/T1也可以为2以上且5以下。
第1区域131a的厚度T1也可以为0.01μm以上且0.2μm以下。第2区域131b的厚度T2也可以为0.05μm以上且0.5μm以下。第3区域131c的厚度T3也可以为0.05μm以上且0.5μm以下。
通过较薄地形成栅极绝缘层131的第1区域131a，从而能够抑制在主体区域116内在栅极沟槽121的侧壁附近的区域诱发的载流子的増加。由此，能够抑制通道电阻的増加。通过较厚地形成栅极绝缘层131的第2区域131b，从而能够缓和栅极沟槽121的相对于底壁的电场集中。
通过较厚地形成栅极绝缘层131的第3区域131c，能够提高栅极沟槽121的开口边缘部124附近的栅极绝缘层131的耐压。另外，通过较厚地形成第3区域131c，从而能够抑制第3区域131c因蚀刻法而消失。
由此，能够抑制因第3区域131c的消失而使第1区域131a被蚀刻法除去的情况。其结果，能够使栅极电极层132隔着栅极绝缘层131而与SiC半导体层102适当地对置。
栅极电极层132隔着栅极绝缘层131埋入于栅极沟槽121。更具体而言，栅极电极层132以填满由栅极绝缘层131划分出的凹状的空间的方式埋入于栅极沟槽121。栅极电极层132由栅极电压控制。
参照图13以及图14，栅极电极层132形成为与栅极沟槽121延伸的方向正交的在剖视下沿SiC半导体层102的第1主面103的法线方向延伸的壁状。
栅极电极层132具有位于栅极沟槽121的开口侧的上端部。栅极电极层132的上端部形成为朝向栅极沟槽121的底壁凹陷的弯曲状。
栅极电极层132的剖面面积(与栅极沟槽121延伸的方向正交的剖面面积)也可以为0.05μm2以上且0.5μm2以下。栅极电极层132的剖面面积由栅极电极层132的深度以及栅极电极层132的宽度的积来定义。
栅极电极层132的深度是从栅极电极层132的上端部至下端部为止的距离。栅极电极层132的宽度是栅极电极层132的上端部以及下端部之间的中间位置的沟槽的宽度。在上端部为曲面(在该方式中为朝向下侧凹陷的弯曲状)的情况下，栅极电极层132的上端部的位置成为栅极电极层132的上表面的深度方向的中间位置。
栅极电极层132包含添加了p型杂质而成的p型多晶硅。p型杂质也可以包含硼(B)、铝(Al)、铟(In)或者镓(Ga)中的至少一种。
栅极电极层132的p型杂质浓度为主体区域116的p型杂质浓度以上。更具体而言，栅极电极层132的p型杂质浓度比主体区域116的p型杂质浓度大。
栅极电极层132的p型杂质浓度也可以为1×1018cm－3以上且1×1022cm－3以下。栅极电极层132的片材电阻也可以为10Ω/□以上且500Ω/□以下(在该方式中为200Ω/□左右)。
参照图14，在外侧区域107形成有栅极配线层133。栅极配线层133与栅极焊盘108以及栅极指状物109电连接。
栅极配线层133形成于SiC半导体层102的第1主面103之上。更具体而言，栅极配线层133形成于栅极绝缘层131的第3区域131c之上。
在该方式中，栅极配线层133沿栅极指状物109形成。栅极配线层133以从三个方向划分有源区域106的方式，沿SiC半导体层102的三个侧面105A、105B、105D形成。
栅极配线层133与从各栅极沟槽121的接触沟槽部121b露出的栅极电极层132连接。在该方式中，栅极配线层133由从栅极电极层132向SiC半导体层102的第1主面103之上引出的引出部形成。栅极配线层133的上端部与栅极电极层132的上端部连接。
参照图13，在栅极电极层132之上形成有低电阻电极层134。低电阻电极层134在栅极沟槽121内包覆栅极电极层132的上端部。
低电阻电极层134包含具有小于栅极电极层132的片材电阻的片材电阻的导电材料。低电阻电极层134的片材电阻也可以为0.01Ω/□以上且10Ω/□以下。
供给至栅极沟槽121内的电流在具有比较低的片材电阻的低电阻电极层134流动，并专递至栅极电极层132整体。由此，能够使栅极电极层132整体(有源区域106的整个区域)快速地从断开状态移至接通状态，因此能够抑制开关响应的延迟。
尤其是，在具有毫米量级的长度的栅极沟槽121的情况下，电流的传递需要时间，但根据低电阻电极层134，能够适当地抑制开关响应的延迟。也就是，低电阻电极层134在栅极沟槽121内形成为使电流扩散的电流扩散电极层。
另外，若单元构造的细微化发展，则栅极电极层132的宽度、深度、剖面面积等变小，因此担心栅极沟槽121内的电阻的増加引起的开关响应的延迟。
但是，根据低电阻电极层134，能够使栅极电极层132整体快速地从断开状态移至接通状态，因此能够适当地抑制细微化引起的开关响应的延迟。
低电阻电极层134形成为膜状。低电阻电极层134具有与栅极电极层132的上端部相接的连接部134a以及其相反的非连接部134b。低电阻电极层134的连接部134a以及非连接部134b也可以模仿栅极电极层132的上端部而形成为弯曲状。低电阻电极层134的连接部134a以及非连接部134b能够采用各种方式。
低电阻电极层134的连接部134a整体也可以为位于比SiC半导体层102的第1主面103靠上方。低电阻电极层134的连接部134a整体也可以位于比SiC半导体层102的第1主面103靠下方。
低电阻电极层134的连接部134a也可以包括位于比SiC半导体层102的第1主面103靠上方的部分。低电阻电极层134的连接部134a也可以包括位于比SiC半导体层102的第1主面103靠下方的部分。
例如，低电阻电极层134的连接部134a的中央部也可以位于比SiC半导体层102的第1主面103靠下方，低电阻电极层134的连接部134a的周缘部也可以位于比SiC半导体层102的第1主面103靠上方。
低电阻电极层134的非连接部134b整体也可以位于比SiC半导体层102的第1主面103靠上方。低电阻电极层134的非连接部134b整体也可以位于比SiC半导体层102的第1主面103靠下方。
低电阻电极层134的非连接部134b也可以包括位于比SiC半导体层102的第1主面103靠上方的部分。低电阻电极层134的非连接部134b也可以包括位于比SiC半导体层102的第1主面103靠下方的部分。
例如，低电阻电极层134的非连接部134b的中央部也可以位于比SiC半导体层102的第1主面103靠下方，低电阻电极层134的非连接部134b的周缘部也可以位于比SiC半导体层102的第1主面103靠上方。
低电阻电极层134具有与栅极绝缘层131相接的缘部134c。低电阻电极层134的缘部134c在栅极绝缘层131与连接第1区域131a以及第2区域131b的角部相接。
低电阻电极层134的缘部134c相对于源极区域126的底部形成于SiC半导体层102的第1主面103侧的区域。也就是，低电阻电极层134的缘部134c形成于比主体区域116以及源极区域126之间的边界区域靠SiC半导体层102的第1主面103侧的区域。
因此，低电阻电极层134的缘部134c隔着栅极绝缘层131而与源极区域126对置。低电阻电极层134的缘部134c隔着栅极绝缘层131而不与主体区域116对置。
由此，能够抑制在栅极绝缘层131的低电阻电极层134以及主体区域116之间的区域形成电流通路。电流通路能够通过低电阻电极层134相对于栅极绝缘层131的电极材料的不希望的扩散而形成。
尤其是，使低电阻电极层134的缘部134c与比较厚的栅极绝缘层131的第3区域131c(栅极绝缘层131的角部)连接的设计在降低形成电流通路的风险方面有效。
在SiC半导体层102的第1主面103的法线方向上，低电阻电极层134的厚度TR为栅极电极层132的厚度TG以下(TR≤TG)。低电阻电极层134的厚度TR优选为小于栅极电极层132的厚度TG(TR＜TG)。更具体而言，低电阻电极层134的厚度TR优选为栅极电极层132的厚度TG的一半以下(TR≤TG/2)。
低电阻电极层134的厚度TR相对于栅极电极层132的厚度TG的比TR/TG为0.01以上且1以下。栅极电极层132的厚度TG也可以为0.5μm以上且3μm以下。低电阻电极层134的厚度TR也可以为0.01μm以上且3μm以下。
参照图14，在该方式中，低电阻电极层134也包覆栅极配线层133的上端部。在低电阻电极层134中包覆栅极配线层133的上端部的部分与在低电阻电极层134中包覆栅极电极层132的上端部的部分一体地形成。由此，低电阻电极层134包覆栅极电极层132的整个区域以及栅极配线层133的整个区域。
因此，从栅极焊盘108以及栅极指状物109供给至栅极配线层133的电流在具有比较低的片材电阻的低电阻电极层134流动，并传递至栅极电极层132以及栅极配线层133的整体。
由此，能够经由栅极配线层133使栅极电极层132整体(有源区域106的整个区域)快速地从断开状态移至接通状态，从而能够抑制开关响应的延迟。
尤其是，在具有毫米量级的长度的栅极沟槽121的情况下，能够通过包覆栅极配线层133的上端部的低电阻电极层134来适当地抑制开关响应的延迟。
低电阻电极层134包含多晶层。多晶层通过形成栅极电极层132的表层部的部分由金属材料被硅化物化来形成。更具体而言，多晶层由包含向栅极电极层132(p型多晶硅)添加的p型杂质的p型多晶层构成。
在该方式中，多晶层具有10μΩ·cm以上且110μΩ·cm以下的电阻率。更具体而言，多晶层包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2或者WSi2中的至少一种。
在p型多晶硅之上形成有低电阻电极层134的情况下的栅极沟槽121内的片材电阻为栅极电极层132(p型多晶硅)单体的片材电阻以下。栅极沟槽121内的片材电阻优选为添加了n型杂质而成的n型多晶硅的片材电阻以下。
栅极沟槽121内的片材电阻与低电阻电极层134的片材电阻近似。也就是，栅极沟槽121内的片材电阻也可以为0.01Ω/□以上且10Ω/□以下。栅极沟槽121内的片材电阻优选小于10Ω/□。
图15表示调查多晶层的电阻率的结果。图15是表示多晶的电阻率以及形成温度的关系的曲线图。在图15中，纵轴表示电阻率[μΩ·cm]，横轴表示多晶的形成温度[℃]。
参照图15，电阻率按照MoSi2、WSi2、NiSi、CoSi2、TiSi2的顺序变小。因此，作为多晶层使用的材料的优先度按照MoSi2、WSi2、NiSi、CoSi2、TiSi2的顺序变高。
特别是，上述中的NiSi、CoSi2以及TiSi2由于电阻率的值以及温度依存性比较小，因此适合作为形成低电阻电极层134的多晶层。
并且，根据发明者的验证的结果，在采用TiSi2作为低电阻电极层134的材料的情况下，在施加低电场时，观察到栅极源极间的漏电流増加。针对于此，在采用了CoSi2的情况下，在施加低电场时，未发现栅极源极间的漏电流的増加。若考虑到NiSi与CoSi2比较而在耐热性上有课题这一点，则最优选CoSi2作为形成低电阻电极层134的多晶层。
参照图12以及图13，在有源区域106，在SiC半导体层102的第1主面103形成有多个源极沟槽141。各源极沟槽141形成于彼此相邻的两个栅极沟槽121之间的区域。
多个源极沟槽141分别形成为沿第2方向Y延伸的帯状。多个源极沟槽141在俯视下形成为条纹状。在第1方向X上，彼此相邻的源极沟槽141的中央部间的间距也可以为1.5μm以上且3μm以下。
各源极沟槽141贯通主体区域116，直至SiC外延层112。各源极沟槽141的底壁位于SiC外延层112内。更具体而言，各源极沟槽141的底壁位于SiC外延层112的高浓度区域112a。
源极沟槽141的深度与栅极沟槽121的深度大致相等。源极沟槽141的深度也可以为栅极沟槽121的深度以上。在SiC半导体层102的第1主面103的法线方向上，源极沟槽141的深度也可以为0.5μm以上且10μm以下(例如1μm左右)。
源极沟槽141的第1方向宽度也可以与栅极沟槽121的第1方向宽度大致相等。源极沟槽141的第1方向宽度也可以为栅极沟槽121的第1方向宽度以上。源极沟槽141的第1方向宽度也可以为0.1μm以上且2μm以下(例如0.5μm左右)。
各源极沟槽141的开口边缘部142包括朝向源极沟槽141的内方弯曲的弯曲部143。源极沟槽141的开口边缘部142是连接SiC半导体层102的第1主面103以及源极沟槽141的侧壁的角部。
相对于源极沟槽141的开口边缘部142的电场沿弯曲部143分散。由此，能够缓和相对于源极沟槽141的开口边缘部142的电场集中。
在SiC半导体层102，在沿源极沟槽141的侧壁的区域形成有p+型的接触区域144。接触区域144的p型杂质浓度也可以为1.0×1018cm－3以上且1.0×1021cm－3以下。接触区域144相对于一个源极沟槽141的一侧的侧面以及另一侧的侧面形成有多个。
多个接触区域144沿第2方向Y空出间隔地形成。多个接触区域144从栅极沟槽121沿第1方向X空出间隔地形成。
在SiC半导体层102，在沿源极沟槽141的内壁的区域形成有p型的深阱区域145。深阱区域145也称为耐压保持区域。深阱区域145形成为沿源极沟槽141延伸的帯状。深阱区域145沿源极沟槽141的内壁延伸。
参照图12以及图14，更具体而言，深阱区域145沿源极沟槽141的侧壁延伸，通过边缘部并包覆源极沟槽141的底壁。深阱区域145在源极沟槽141的侧壁与主体区域116相连。
深阱区域145具有相对于栅极沟槽121的底壁位于SiC半导体层102的第2主面104侧的底部。深阱区域145形成于SiC外延层112的高浓度区域112a。
深阱区域145的p型杂质浓度也可以与主体区域116的p型杂质浓度大致相等。深阱区域145的p型杂质浓度也可以超过主体区域116的p型杂质浓度。深阱区域145的p型杂质浓度也可以小于主体区域116的p型杂质浓度。
深阱区域145的p型杂质浓度也可以为接触区域144的p型杂质浓度以下。深阱区域145的p型杂质浓度也可以小于接触区域144的p型杂质浓度。深阱区域21的p型杂质浓度也可以为1.0×1017cm－3以上且1.0×1019cm－3以下。
参照图12以及图14，在外侧区域107形成有p型的周缘深阱区域148。周缘深阱区域148与深阱区域145电连接。
周缘深阱区域148构成为与深阱区域145相同的电位。在该方式中，周缘深阱区域148与深阱区域145一体地形成。
更具体而言，周缘深阱区域148在外侧区域107沿有源区域106的周缘以帯状延伸。更具体而言，周缘深阱区域148形成为包围有源区域106的无断点状(在该方式中为四边环状)。
周缘深阱区域148在外侧区域107形成于沿SiC半导体层102的第1主面103的表层部以及栅极沟槽121的接触沟槽部121b的内壁的区域。周缘深阱区域148沿接触沟槽部121b的侧壁延伸，通过边缘部并包覆接触沟槽部121b的底壁。
周缘深阱区域148在俯视下与栅极配线层133重叠。也就是，周缘深阱区域148隔着栅极绝缘层131(第3区域131c)而与栅极配线层133对置。
周缘深阱区域148具有相对于栅极沟槽121的接触沟槽部121b的底壁位于SiC半导体层102的第2主面104侧的底部。周缘深阱区域148形成于SiC外延层112的高浓度区域112a。
周缘深阱区域148包括在俯视下从外侧区域107向有源区域106的周缘部引出的引出部148a。周缘深阱区域148的引出部148a包覆在俯视下位于源极沟槽141的外侧区域107侧的端部。
周缘深阱区域148的引出部148a在有源区域106的周缘部包覆有源沟槽部121a的内壁。周缘深阱区域148的引出部148a沿有源沟槽部121a的侧壁延伸，通过边缘部并包覆有源沟槽部121a的底壁。该周缘深阱区域148的引出部148a在有源区域106与深阱区域145相连。
周缘深阱区域148的引出部148a具有相对于栅极沟槽121的有源沟槽部121a的底壁位于SiC半导体层102的第2主面104侧的底部。周缘深阱区域148的引出部148a形成于SiC外延层112的高浓度区域112a。
周缘深阱区域148的p型杂质浓度也可以与主体区域116的p型杂质浓度大致相等。周缘深阱区域148的p型杂质浓度也可以超过主体区域116的p型杂质浓度。周缘深阱区域148的p型杂质浓度也可以小于主体区域116的p型杂质浓度。
周缘深阱区域148的p型杂质浓度也可以与深阱区域145的p型杂质浓度大致相等。周缘深阱区域148的p型杂质浓度也可以超过深阱区域145的p型杂质浓度。周缘深阱区域148的p型杂质浓度也可以小于深阱区域145的p型杂质浓度。
周缘深阱区域148的p型杂质浓度也可以为接触区域144的p型杂质浓度以下。周缘深阱区域148的p型杂质浓度也可以小于接触区域144的p型杂质浓度。周缘深阱区域148的p型杂质浓度也可以为1.0×1017cm－3以上且1.0×1019cm－3以下。
在各源极沟槽141内形成有源极绝缘层146以及源极电极层147。为了清楚起见，在图12中，由影线示出源极绝缘层146以及源极电极层147。
源极绝缘层146也可以包含氧化硅。源极绝缘层146以在源极沟槽141内划分凹状的空间的方式，沿源极沟槽141的内壁面形成为膜状。
源极绝缘层146包括第1区域146a以及第2区域146b。第1区域146a沿源极沟槽141的侧壁形成。第2区域146b沿源极沟槽141的底壁形成。第1区域146a的厚度T11比第2区域146b的厚度T12小。
第2区域146b的厚度T12相对于第1区域146a的厚度T11的比T12/T11也可以为2以上且5以下。第1区域146a的厚度T11也可以为0.01μm以上且0.2μm以下。第2区域146b的厚度T12也可以为0.05μm以上且0.5μm以下。
第1区域146a的厚度T11也可以与栅极绝缘层131的第1区域131a的厚度T1大致相等。第2区域146b的厚度T12也可以与栅极绝缘层131的第2区域131b的厚度T2大致相等。
源极绝缘层146使源极沟槽141的开口边缘部142露出。更具体而言，源极绝缘层146使源极区域126以及接触区域144从源极沟槽141的开口边缘部142露出。
更为具体而言，源极绝缘层146的第1区域146a具有位于源极沟槽141的开口侧的上端部。第1区域146a的上端部形成于比SiC半导体层102的第1主面103靠下方。
第1区域146a的上端部在源极沟槽141的开口侧使源极沟槽141的侧壁露出。这样，第1区域146a使源极区域126以及接触区域144从源极沟槽141的开口边缘部142露出。
源极电极层147隔着源极绝缘层146埋入于源极沟槽141。更具体而言，源极电极层147以填满由源极绝缘层146划分出的凹状的空间的方式，埋入于源极沟槽141。源极电极层147由源极电压控制。
源极电极层147具有位于源极沟槽141的开口侧的上端部。源极电极层147的上端部形成于比SiC半导体层102的第1主面103靠下方。源极电极层147的上端部也可以相对于源极绝缘层146的上端部形成于同一面。
源极电极层147的上端部也可以比源极绝缘层146的上端部更向上方突出。源极电极层147的上端部也可以位于比源极绝缘层146的上端部靠下方。源极电极层147的厚度也可以为0.5μm以上且10μm以下(例如1μm左右)。
源极电极层147优选在材质上包含具有与SiC接近的性质的多晶硅。由此，能够降低在SiC半导体层102内产生的应力。源极电极层147优选包含添加了p型杂质而成的p型多晶硅。该情况下，能够与栅极电极层132同时形成源极电极层147。
源极电极层147的p型杂质浓度为主体区域116的p型杂质浓度以上。更具体而言，源极电极层147的p型杂质浓度比主体区域116的p型杂质浓度大。源极电极层147的p型杂质也可以包含硼(B)、铝(Al)、铟(In)或者镓(Ga)中的至少一种。
源极电极层147的p型杂质浓度也可以为1×1018cm－3以上且1×1022cm－3以下。源极电极层147的片材电阻也可以为10Ω/□以上且500Ω/□以下(在该方式中200Ω/□左右)。
源极电极层147的p型杂质浓度也可以与栅极电极层132的p型杂质浓度大致相等。源极电极层147的片材电阻也可以与栅极电极层132的片材电阻大致相等。
源极电极层147也可以包含n型多晶硅来代替p型多晶硅。源极电极层147也可以包含钨、铝、铜、铝合金或者铜合金中的至少一种来代替p型多晶硅。
这样，半导体装置101具有沟槽栅极构造151以及沟槽源极构造152。沟槽栅极构造151包括栅极沟槽121、栅极绝缘层131、栅极电极层132以及低电阻电极层134。沟槽源极构造152包括源极沟槽141、源极绝缘层146以及源极电极层147。
参照图13以及图14，在SiC半导体层102的第1主面103之上形成有层间绝缘层153。层间绝缘层153包覆有源区域106的沟槽栅极构造151之上以及外侧区域107的栅极配线层133之上。
层间绝缘层153也可以包含氧化硅或者氮化硅。在层间绝缘层153形成有栅极接触孔154以及源极接触孔155。
栅极接触孔154在外侧区域107使栅极配线层133(低电阻电极层134)露出。源极接触孔155在有源区域106使源极区域126、接触区域144以及沟槽源极构造152露出。在层间绝缘层153之上形成有栅极焊盘108、栅极指状物109以及源极焊盘110。
栅极指状物109从层间绝缘层153之上进入栅极接触孔154。栅极指状物109在栅极接触孔154内与低电阻电极层134电连接。由此，来自栅极焊盘108的电信号经由具有比较低的电阻值的低电阻电极层134而传递至栅极电极层132。
源极焊盘110从层间绝缘层153之上进入源极接触孔155。源极焊盘110在源极接触孔155内与源极区域126、接触区域144以及源极电极层147电连接。源极电极层147也可以利用源极焊盘110的一部分区域来形成。
图16是用于说明片材电阻的曲线图。在图16中，纵轴表示片材电阻[Ω/□]，横轴表示项目。在图16中，示出了第1柱状图L1、第2柱状图L2以及第3柱状图L3。
第1柱状图L1表示n型多晶硅的片材电阻。第2柱状图L2表示p型多晶硅的片材电阻。第3柱状图L3表示在p型多晶硅之上形成有低电阻电极层134的情况的片材电阻。低电阻电极层134在此包含TiSi2(p型钛硅化物)。
参照第1柱状图L1，n型多晶硅的片材电阻为10Ω/□。参照第2柱状图L2，p型多晶硅的片材电阻为200Ω/□。参照第3柱状图L3，在p型多晶硅之上形成有低电阻电极层134的情况下的片材电阻为2Ω/□。
p型多晶硅具有与n型多晶硅不同的功函数，仅通过将p型多晶硅埋入于栅极沟槽121，就能够使栅极阈值电压Vth增加1V左右。
但是，p型多晶硅具有比n型多晶硅的片材电阻高数十倍(在此为20倍)的片材电阻。因此，在采用p型多晶硅来作为栅极电极层132的材料的情况下，伴随栅极沟槽121内的寄生电阻(以下简称为“栅极电阻”。)的増加，能量损失显著增大。
与此相对，在p型多晶硅之上具有低电阻电极层134的构造中，与未形成低电阻电极层134的情况相比较，能够使片材电阻降低100分之1以下。在具有低电阻电极层134的构造中，与包含n型多晶硅的栅极电极层132相比较，能够使片材电阻降低5分之1以下。
以上，根据半导体装置101，在栅极沟槽121形成隔着栅极绝缘层131埋入有栅极电极层132的沟槽栅极构造151。在该沟槽栅极构造151中，栅极电极层132在称为栅极沟槽121的有限的空间内由低电阻电极层134包覆。
栅极电极层132包含p型多晶硅。由此，能够使栅极阈值电压Vth増加。低电阻电极层134包含具有小于p型多晶硅的片材电阻的片材电阻的导电材料。
由此，能够实现栅极电阻的降低。其结果，能够沿沟槽栅极构造151使电流有效地扩散，因此能够实现开关延迟的缩短。
尤其是，根据由低电阻电极层134包覆栅极电极层132的构造，不使主体区域116的p型杂质浓度増加就可以。因此，能够防止通道电阻的増加，并且能够使栅极阈值电压Vth増加。
另外，根据半导体装置101，在外侧区域107，栅极配线层133由低电阻电极层134包覆。由此，也能够实现栅极配线层133的栅极电阻的降低。
尤其是，在栅极电极层132以及栅极配线层133由低电阻电极层134包覆的构造中，能够电流沿沟槽栅极构造151有效地扩散。因而，能够适当地实现开关延迟的缩短。
图17A～图17L是表示图11所示的半导体装置101的制造方法的一例的剖视图。图17A～图17L是与图12对应的部分的剖视图。
参照图17A，首先，准备n+型的SiC半导体基板111。接着，在SiC半导体基板111主面之上形成SiC外延层112。SiC外延层112通过利用外延生长法从SiC半导体基板111的主面之上生长SiC而形成。
在该方式中，形成有具有高浓度区域112a以及低浓度区域112b的SiC外延层112。由此，形成有包括SiC半导体基板111以及SiC外延层112的SiC半导体层102。
接着，在SiC半导体层102的第1主面103的表层部形成有p型的主体区域116。主体区域116相对于SiC半导体层102的第1主面103导入p型杂质而形成。
主体区域116也可以利用经由离子注入掩模(未图示)的离子注入法来形成于SiC半导体层102的第1主面103的表层部。由该主体区域116划定有源区域106。
接着，参照图17B，在主体区域116的表层部形成有n+型的源极区域126。源极区域126通过相对于主体区域116的表层部导入n型杂质而形成。源极区域126也可以利用经由离子注入掩模161的离子注入法来形成于主体区域116的表层部。
接着，参照图17C，在主体区域116的表层部形成有p+型的接触区域144。接触区域144通过相对于主体区域116的表层部导入p型杂质而形成。接触区域144也可以利用经由离子注入掩模162的离子注入法来形成于主体区域116的表层部。
接着，参照图17D，在SiC半导体层102的第1主面103形成具有预定图案的掩模163。掩模163具有使需要形成栅极沟槽121以及源极沟槽141的区域露出的多个开口164。
接着，除去SiC半导体层102的不需要的部分。SiC半导体层102的不需要的部分也可以利用经由掩模163的蚀刻法(例如湿式蚀刻法)来除去。由此，形成栅极沟槽121以及源极沟槽141。然后，除去掩模163。
接着，深阱区域145在SiC半导体层102形成于沿源极沟槽141的内壁的区域。深阱区域145也可以经由通过未图示的离子注入掩模的离子注入法来形成于SiC半导体层102。
另外，在外侧区域107，周缘深阱区域148形成于沿SiC半导体层102的第1主面103的表层部以及栅极沟槽121的接触沟槽部121b的内壁的区域。在该工序中，形成有包括从外侧区域107向有源区域106的周缘部引出的引出部148a的周缘深阱区域148。
周缘深阱区域148也可以利用经由未图示的离子注入掩模的离子注入法来形成于SiC半导体层102。周缘深阱区域148的一部或者全部也可以利用深阱区域145的形成工序而与深阱区域145同时形成。周缘深阱区域148的一部也可以利用主体区域116的形成工序而与主体区域116同时形成。
接着，参照图17E，对SiC半导体层102实施退火处理。退火处理也可以是高温氢退火处理。退火温度也可以为1400℃以上。
由此，在栅极沟槽121的开口边缘部124形成有弯曲部125。另外，在源极沟槽141的开口边缘部142形成有弯曲部143。
接着，参照图17F，成为栅极绝缘层131以及源极绝缘层146的基底的基底绝缘层165以包覆SiC半导体层102的第1主面103的方式形成。基底绝缘层165也可以利用CVD(chemical vapor deposition)法来形成。基底绝缘层165也可以包含氧化硅。
在该工序中，在基底绝缘层165中，包覆栅极沟槽121的侧壁的部分以及包覆源极沟槽141的侧壁的部分形成为比其它部分薄。
这样的方式的基底绝缘层165通过利用CVD法来调节气体流量、气体种类、气体比率、气体供给时间等预定的条件而形成。基底绝缘层165也可以代替CVD法而由氧化处理法来形成。氧化处理法也可以是热氧化处理法或者湿式氧化处理法。
接着，参照图17G，成为栅极电极层132、栅极配线层133以及源极电极层147的基底的基底导电体层166形成于SiC半导体层102的第1主面103之上。
基底导电体层166也可以包含添加了p型杂质而成p型多晶硅。基底导电体层166也可以利用CVD法形成。CVD法也可以是LP－CVD(Low Pressure-CVD)法。
接着，参照图17H，除去基底导电体层166的不需要的部分。基底导电体层166的不需要的部分通过经由具有预定图案的掩模(未图示)的蚀刻法(例如湿式蚀刻法)来除去。
该掩模(未图示)包覆应该形成栅极配线层133的区域。基底导电体层166的不需要的部分至少被除去至包覆SiC半导体层102的第1主面103的部分在基底绝缘层165露出。由此，形成栅极电极层132、栅极配线层133以及源极电极层147。
在源极电极层147由与栅极电极层132不同的电极材料构成的情况下，对源极电极层147的电极材料另外实行与图17G～图17H的工序相同的工序，来形成源极电极层147即可。在利用源极焊盘110的一部分来形成源极电极层147的情况下，在形成源极焊盘110时形成源极电极层147。
接着，参照图17I，在栅极电极层132之上形成有金属材料层167。在该方式中，金属材料层167以一并包覆栅极电极层132以及源极电极层147的方式，形成于SiC半导体层102的第1主面103之上。
金属材料层167包含在p型多晶硅之间能够多晶化的金属材料。金属材料层167也可以包含Mo、W、Ni、Co或者Ti中的至少一种。
接着，在栅极电极层132的表层部以及栅极配线层133的表层部形成有p型多晶层。在该方式中，在源极电极层147的表层部也形成有p型多晶层。
p型多晶层通过利用对金属材料层167的热处理来将栅极电极层132的表层部、栅极配线层133的表层部以及源极电极层147的表层部多晶化而形成。相对于金属材料层167的热处理也可以是RTA(Rapid Thermal Annealing)法。
由此，与金属材料层167的金属材料相应地，形成有包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2或者WSi2中的至少一种的p型多晶。由该p型多晶层形成低电阻电极层134。
接着，参照图17J，除去金属材料层167中未与p型多晶硅结合的未反应部分。金属材料层167的未反应部分也可以通过蚀刻法(例如湿式蚀刻法)来除去。
在低电阻电极层134(p型多晶)包含TiSi或者CoSi中的至少一种的情况下，也可以除去金属材料层167的未反应部分之后，根据需要来对低电阻电极层134实施热处理。
相对于低电阻电极层134的热处理也可以是RTA法。由此，TiSi改性为TiSi2，CoSi改性为CoSi2，因此能够实现低电阻化。
接着，参照图17K，在SiC半导体层102的第1主面103之上形成有层间绝缘层153。层间绝缘层153以包覆沟槽栅极构造151以及栅极配线层133的方式，形成于SiC半导体层102的第1主面103之上。层间绝缘层153包含氧化硅或者氮化硅。层间绝缘层153也可以利用CVD法形成。
接着，在层间绝缘层153之上形成具有预定图案的掩模168。掩模168具有使需要形成栅极接触孔154以及源极接触孔155的区域露出的多个开口169。
接着，除去层间绝缘层153的不需要的部分。层间绝缘层153的不需要的部分也可以利用经由掩模168的蚀刻法(例如干式蚀刻法)来除去。由此，形成有栅极接触孔154以及源极接触孔155。
接着，参照图17L，栅极焊盘108、栅极指状物109以及源极焊盘110形成于层间绝缘层153之上。栅极焊盘108、栅极指状物109以及源极焊盘110利用具有预定图案的掩模(未图示)而形成。另外，漏极焊盘113形成于SiC半导体层102的第2主面104之上。经过包括以上工序的工序，来制造半导体装置101。
图18是与图13对应的区域的剖视图，是表示本发明的第8实施方式的半导体装置171的剖视图。以下，对于与半导体装置101叙述的构造对应的构造标注同一参照符号并省略说明。
参照图18，在半导体装置171中，栅极绝缘层131包括在栅极沟槽121的开口边缘部124朝向栅极沟槽121内鼓出的鼓出部172。鼓出部172形成于栅极绝缘层131的连接第1区域131a以及第3区域131c的角部。
鼓出部172朝向栅极沟槽121的内方以弯曲状伸出。鼓出部172在栅极沟槽121的开口边缘部124使栅极沟槽121的开口变窄。
栅极电极层132的上端部具有沿栅极绝缘层131的鼓出部172凹陷的收缩部。低电阻电极层134包覆栅极电极层132的收缩部(上端部)。在该方式中，低电阻电极层134的缘部134c与栅极绝缘层131的鼓出部172相接。
在上述的图17F的工序中，也考虑栅极绝缘层131的鼓出部172的形状，并通过设定CVD法的预定的条件(气体流量、气体种类、气体比率、气体供给时间等)来形成栅极绝缘层131的鼓出部172。
以上，根据半导体装置171，低电阻电极层134的缘部134c与栅极绝缘层131的鼓出部172相接。由此，能够适当地抑制在低电阻电极层134以及SiC半导体层102之间的区域形成有电流通路。
另外，根据半导体装置171，栅极沟槽121的开口边缘部124具有弯曲部125，除此以外，还在栅极沟槽121的开口边缘部124形成有鼓出部172。由此，能够实现栅极沟槽121的开口边缘部124的栅极绝缘层131的绝缘耐压的进一步的提高。
图19是与图13对应的区域的剖视图，是表示本发明的第9实施方式的半导体装置181的剖视图。以下，对于与对半导体装置101叙述的构造对应的构造标注同一参照符号并省略说明。
参照图19，在半导体装置181，栅极沟槽121的开口边缘部124具有从SiC半导体层102的第1主面103朝向栅极沟槽121的侧壁向下倾斜的倾斜部182。
根据栅极沟槽121的倾斜部182，能够使电场沿倾斜部182分散，因此能够缓和相对于栅极沟槽121的开口边缘部124的电场集中。
栅极绝缘层131包括在栅极沟槽121的倾斜部182朝向栅极沟槽121内鼓出的鼓出部183。鼓出部183形成于栅极绝缘层131的连接第1区域131a以及第3区域131c的角部。
鼓出部183朝向栅极沟槽121的内方以弯曲状伸出。鼓出部183在栅极沟槽121的开口边缘部124使栅极沟槽121的开口变窄。
栅极电极层132的上端部具有沿栅极绝缘层131的鼓出部183凹陷的收缩部。低电阻电极层134包覆栅极电极层132的收缩部(上端部)。在该方式中，低电阻电极层134的缘部134c与栅极绝缘层131的鼓出部183相接。
源极沟槽141的开口边缘部142具有从SiC半导体层102的第1主面103朝向源极沟槽141的侧壁向下倾斜的倾斜部184。根据源极沟槽141的倾斜部184，由于能够使电场沿倾斜部184分散，因此相对于源极沟槽141的开口边缘部142的电场集中。
图20A～图20C是表示图19所示的半导体装置181的制造方法的一例的剖视图。
首先，参照图20A，准备经由图17A～图17D的工序在第1主面103形成有栅极沟槽121以及源极沟槽141的SiC半导体层102。
接着，参照图20B，对SiC半导体层102的第1主面103实施热氧化处理，并形成牺牲氧化膜185。在该工序中，从SiC半导体层102的第1主面103以及栅极沟槽121的侧壁的双方均匀地开始氧化。
从SiC半导体层102的第1主面103行进的氧化膜、以及从栅极沟槽121的侧壁行进的氧化膜在栅极沟槽121的开口边缘部124一体化。
通过这些氧化膜的一体化，加速栅极沟槽121的开口边缘部124的氧化。并且，在栅极沟槽121的开口边缘部124一体化的氧化膜的下方形成有倾斜部182。
从SiC半导体层102的第1主面103行进的氧化膜、以及从源极沟槽141的侧壁行进的氧化膜在源极沟槽141的开口边缘部142一体化。
通过这些氧化膜的一体化，加速源极沟槽141的开口边缘部142的氧化。并且，在源极沟槽141的开口边缘部142一体化的氧化膜的下方形成有倾斜部184。
接着，参照图20C，除去牺牲氧化膜185。牺牲氧化膜185也可以利用蚀刻法(例如湿式蚀刻法)除去。然后，依次执行图17F～图17L的工序。
在图17F的工序中，也考虑栅极绝缘层131的鼓出部183的形状，并通过设定CVD法的预定的条件(气体流量、气体种类、气体比率、气体供给时间等)来形成栅极绝缘层131的鼓出部183。经由包括以上工序的工序，来制造半导体装置181。
以上，根据半导体装置181，低电阻电极层134的缘部134c与栅极绝缘层131的鼓出部183相接。由此，能够适当地抑制在低电阻电极层134以及SiC半导体层102之间的区域形成有电流通路。
另外，根据半导体装置181，栅极沟槽121的开口边缘部124具有倾斜部182，除此以外，还在栅极沟槽121的开口边缘部124形成有鼓出部183。由此，能够实现栅极沟槽121的开口边缘部124的栅极绝缘层131的绝缘耐压的进一步的提高。
在本实施方式中，对在半导体装置181形成具有鼓出部183的栅极绝缘层131的方式例进行了说明。但是，也可以在半导体装置181形成没有鼓出部183的栅极绝缘层131。
图21是与图12对应的区域的放大图，是表示本发明的第10实施方式的半导体装置191的放大图。图22是沿图21所示的XXII-XXII线的剖视图。以下，对于与对半导体装置101叙述的构造对应的构造标注同一参照符号并省略说明。
参照图21以及图22，在半导体装置191，在外侧区域107且SiC半导体层102的第1主面103形成有外侧栅极沟槽192。外侧栅极沟槽192在外侧区域107以帯状延伸。
外侧栅极沟槽192在SiC半导体层102的第1主面103形成于栅极指状物109的正下方的区域。外侧栅极沟槽192沿栅极指状物109延伸。
更具体而言，外侧栅极沟槽192以从三个方向划分有源区域106的方式，沿SiC半导体层102的三个侧面105A、105B、105D形成。外侧栅极沟槽192也可以形成为包围有源区域106的无断点状(例如四边环状)。
外侧栅极沟槽192与各栅极沟槽121的接触沟槽部121b连通。由此，外侧栅极沟槽192以及栅极沟槽121由一个沟槽形成。
在外侧栅极沟槽192埋入有栅极配线层133。栅极配线层133在外侧栅极沟槽192以及接触沟槽部121b的连通部与栅极电极层132连接。
在该方式中，低电阻电极层134在外侧栅极沟槽192内包覆栅极配线层133的上端部。因此，包覆栅极电极层132的低电阻电极层134以及包覆栅极配线层133的低电阻电极层134均位于一个沟槽内。
在该方式中，周缘深阱区域148在外侧区域107包覆外侧栅极沟槽192的内壁。周缘深阱区域148沿外侧栅极沟槽192的侧壁延伸并通过边缘部从而外侧栅极沟槽192的底壁。
也就是，周缘深阱区域148是沿外侧栅极沟槽192的内壁的部分，隔着栅极绝缘层131而与栅极配线层133对置。另外，周缘深阱区域148在沿栅极沟槽121的内壁的部分，隔着栅极绝缘层131而与栅极电极层132对置。
以上，根据半导体装置191，也能够起到与对半导体装置101叙述的效果相同的效果。另外，根据半导体装置191，不需要将栅极配线层133引出至SiC半导体层102的第1主面103之上。
由此，在栅极沟槽121、外侧栅极沟槽192的开口边缘部，能够抑制栅极配线层133隔着栅极绝缘层131而与SiC半导体层102对置。其结果，能够抑制栅极沟槽121的开口边缘部的电场集中。
图23是与图13对应的区域的剖视图，是用于说明本发明的第11实施方式的半导体装置201的构造的剖视图。以下，对于与对半导体装置101叙述的构造对应的构造标注同一参照符号并省略说明。
参照图23，在半导体装置201中，各源极沟槽141形成为比栅极沟槽121深。因此，各源极沟槽141的底壁相对于栅极沟槽121的底部位于SiC半导体层102的第2主面104侧。更具体而言，各源极沟槽141的底壁位于SiC外延层112的高浓度区域112a。
源极沟槽141的深度相对于栅极沟槽121的深度的比也可以为1.5以上。源极沟槽141的深度相对于栅极沟槽121的深度的比优选为2以上。
栅极沟槽121的深度也可以为0.5μm以上且3μm以下(例如1μm左右)。源极沟槽141的深度也可以为0.75μm以上且10μm以下(例如2μm左右)。
与半导体装置101的情况相同，深阱区域145沿源极沟槽141的内壁延伸，而且具有相对于栅极沟槽121的底壁位于SiC半导体层102的第2主面104侧的底部。深阱区域145形成于SiC外延层112的高浓度区域112a。
以上，根据半导体装置201，也能够起到与对半导体装置101叙述的效果相同的效果。
图24是与图12对应的区域的平面图，是用于说明本发明的第12实施方式的半导体装置211的构造的平面图。以下，对于与对半导体装置101叙述的构造对应的构造标注同一参照符号并省略说明。
参照图24，在该方式中，栅极沟槽121形成为一体地包括在俯视下沿第1方向X延伸的多个栅极沟槽121、以及沿第2方向Y延伸的多个栅极沟槽121的格子形状。
在SiC半导体层102的第1主面103，由栅极沟槽121以行列状划分出多个单元区域212。各单元区域212在俯视下形成为四边形状。源极沟槽141分别形成于多个单元区域212。源极沟槽141也可以在俯视下形成为四边形状。
沿图24的XIII-XIII线的剖视图与图13所示的剖视图大致相同。沿图24的XIV-XIV线的剖视图与图14所示的剖视图大致相同。
以上，根据半导体装置211，也能够起到与对半导体装置101叙述的效果相同的效果。代替条纹状而具有形成为格子形状的构造的栅极沟槽121也能够应用其它方式。
图25是与图13对应的区域的剖视图，是用于说明本发明的第13实施方式的半导体装置221的构造的平面图。以下，对于与对半导体装置101叙述的构造对应的构造标注同一参照符号并省略说明。
参照图25，在半导体装置221中，SiC半导体层102包括p+型的SiC半导体基板222来代替n+型的SiC半导体基板111。p+型的SiC半导体基板222作为IGBT(Insulated GateBipolar Transistor)的集电极区域而形成。
半导体装置101的说明中，将MISFET的“源极”替换为IGBT的“发射极”、将MISFET的“漏极”替换为IGBT的“集电极”来援用于半导体装置221的说明。
也就是，源极焊盘110以及源极区域126分别替换为发射极焊盘(110)以及发射极区域(126)。另外，漏极焊盘113以及漏极区域114分别替换为集电极电极层(113)以及集电极区域(114)。
以上，根据半导体装置221，也能够起到与对半导体装置101叙述的效果相同的效果。
图26是与图13对应的区域的剖视图，是用于说明本发明的第14实施方式的半导体装置231的构造的剖视图。以下，对于对半导体装置101叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图26，接触区域144在深阱区域145内形成于沿源极沟槽141的底壁的区域。接触区域144从源极沟槽141的底壁露出。
源极绝缘层146以使接触区域144从源极沟槽141的底壁选择性地露出的方式，沿源极沟槽141的内壁面形成。
更具体而言，源极绝缘层146包含第1部分232以及第2部分233。第1部分232包覆源极沟槽141的侧壁。第2部分233局部地包覆源极沟槽141的底壁。
第2部分233与第1部分232相连。第2部分233以使源极沟槽141的底壁的中央部露出的方式，从源极沟槽141的角部沿底壁延伸。第2部分233也可以形成为在俯视下为无断点状(环状)。
以上，根据半导体装置231，能够起到与对半导体装置101叙述的效果相同的效果。另外，根据半导体装置231，在SiC半导体层102以及深阱区域145之间的边界区域形成有pn接合部。
即使耗尽层从该pn接合部从源极沟槽141的角部沿底壁扩展，也能够通过源极绝缘层146来获得耗尽层到达源极电极层147为止的距离。由此，在源极沟槽141的角部的附近，能够抑制穿通的产生。
图27是与图13对应的区域的剖视图，是用于说明本发明的第15实施方式的半导体装置241的构造的剖视图。以下，对于与对半导体装置101叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图27，在深阱区域145，形成有使源极沟槽141的底壁选择性地露出的露出部242。露出部242使源极沟槽141的底壁的中央部露出。
在该方式中，源极绝缘层146包括第1部分243以及第2部分244。第1部分243包覆源极沟槽141的侧壁。第2部分244局部地包覆源极沟槽141的底壁。
第2部分244与第1部分243相连。第2部分244以使源极沟槽141的底壁的中央部露出的方式，从源极沟槽141的角部沿底壁延伸。第2部分244也可以形成为在俯视下为无断点状(环状)。
源极电极层147在深阱区域145的露出部242且在与SiC半导体层102之间形成异质结部。由此，形成有以源极电极层147为阳极、以SiC半导体层102为阴极的异质结二极管245。源极电极层147只要能形成异质结二极管245，则可以包含多晶硅以外的导电材料。
在SiC半导体层102以及主体区域116之间的pn接合部，形成有主体二极管246。异质结二极管245的接合势垒比主体二极管246的扩散电位小。
异质结二极管245的接合势垒也可以为1.0eV以上且1.5eV以下。主体二极管246的扩散电位也可以为2.8eV以上且3.2eV以下。
以上，根据半导体装置241，能够起到与对半导体装置101叙述的效果相同的效果。另外，在半导体装置241中，在施加了逆向偏置电压的情况下，异能够向质结二极管245优先地流入电流。
由此，能够抑制SiC半导体层102中的SiC的晶体缺陷的扩展。其结果，能够实现短路耐量的提高以及反馈电容Crss的降低，并且能够抑制接通电阻的上升。
图28是与图13对应的区域的剖视图，是用于说明本发明的第16实施方式的半导体装置251的构造的剖视图。以下，对于与对半导体装置101叙述的构造对应的构造、标注同一参照符号并省略说明。
参照图28，接触区域144在深阱区域145内形成于沿源极沟槽141的底壁的区域。接触区域144从源极沟槽141的底壁露出。
源极绝缘层146具有包括沿源极沟槽141的内壁形成的多个势垒形成层的层叠构造。在该方式中，源极绝缘层146具有包括从源极沟槽141的内壁起依次层叠的绝缘性势垒形成层252以及导电性势垒形成层253的层叠构造。
绝缘性势垒形成层252也可以包含无杂质添加硅、氧化硅、氮化硅、氧化铝、氮化铝或者氧氮化铝中的至少一种。
绝缘性势垒形成层252以使接触区域144从源极沟槽141的底壁选择性地露出的方式，沿源极沟槽141的内壁面形成为膜状。
更具体而言，绝缘性势垒形成层252包括第1部分254以及第2部分255。第1部分254包覆源极沟槽141的侧壁。第2部分255选择性地包覆源极沟槽141的底壁。
第2部分255与第1部分254相连。第2部分255以使源极沟槽141的底壁的中央部露出的方式，从源极沟槽141的角部沿底壁延伸。
导电性势垒形成层253也可以包含导电性多晶硅、钨、白金、镍、钴或者钼中的至少一种。导电性势垒形成层253包含与源极电极层147的导电材料不同的导电材料。
导电性势垒形成层253以使接触区域144从源极沟槽141的底壁选择性地露出的方式，沿绝缘性势垒形成层252形成为膜状。
源极绝缘层146也可以包括由与绝缘性势垒形成层252不同的绝缘材料构成的绝缘性势垒形成层，来代替导电性势垒形成层253。源极绝缘层146也可以包括由与绝缘性势垒形成层252相同的绝缘材料构成的绝缘性势垒形成层，来代替导电性势垒形成层253。
以上，根据半导体装置251，能够起到与对半导体装置101叙述的效果相同的效果。另外，在半导体装置251中，源极绝缘层146具有包括绝缘性势垒形成层252以及导电性势垒形成层253的层叠构造。由此，能够利用绝缘性势垒形成层252以及导电性势垒形成层253这两层来抑制穿通的产生。
图29是与图13对应的区域的剖视图，是用于说明本发明的第17实施方式的半导体装置261的构造的剖视图。以下，对于与对半导体装置101叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图29，接触区域144在深阱区域145内形成于沿源极沟槽141的底壁的区域。接触区域144从源极沟槽141的底壁露出。
源极绝缘层146包括第1部分262以及第2部分263。第1部分262包覆源极沟槽141的侧壁。第2部分263包覆源极沟槽141的底壁。
第1部分262选择性地具有使SiC半导体层102从源极沟槽141的侧壁露出的侧壁接触孔264。第1部分262也可以形成为横穿SiC半导体层102以及主体区域116之间的边界区域。
第1部分262的下侧的端部(源极沟槽141的底壁侧的端部)也可以相对于主体区域116的底部位于源极沟槽141的底壁侧。该情况下，源极电极层147在源极沟槽141内与漂移区域115电连接。
第1部分262的下侧的端部也可以相对于主体区域116的底部位于第1主面103侧。第1部分262的下侧的端部也可以形成于主体区域116的底部以及源极区域126的底部之间的区域。上述的情况下，源极电极层147在源极沟槽141内至少与主体区域116连接。
第1部分262的下侧的端部也可以形成于SiC半导体层102的第1主面103与源极区域126的底部之间的区域。源极绝缘层146也可以没有第1部分262而仅有第2部分263。上述的情况下，源极电极层147在源极沟槽141内与主体区域116以及接触区域144连接。
源极绝缘层146的第2部分263从源极绝缘层146的第1部分262空出间隔地形成。也就是，第2部分263从第1部分262分离。第2部分263也可以包覆源极沟槽141的角部。
第2部分263也可以使源极沟槽141的角部露出。第2部分263也可以包覆源极沟槽141的角部，而且包覆源极沟槽141的侧壁的一部分。
源极电极层147在源极沟槽141内且在与SiC半导体层102(漂移区域115)之间形成有肖特基接合。由此，形成有以源极电极层147为阳极、以SiC半导体层102为阴极的肖特基势垒二极管265。
p型的深阱区域145在SiC半导体层102形成于沿源极沟槽141的底壁的区域。在该方式中，深阱区域145形成于SiC外延层112的高浓度区域112a。深阱区域145的整个区域形成于高浓度区域112a。
深阱区域145也可以以使源极电极层147从源极沟槽141的侧壁露出的方式，在SiC半导体层102连续地形成于沿源极沟槽141的侧壁以及角部的区域。
深阱区域145包覆源极沟槽141的底壁。深阱区域145包覆源极沟槽141的连接侧壁以及底壁的角部。深阱区域145也可以在SiC半导体层102使源极沟槽141的侧壁的大致整个区域露出。
深阱区域145从源极沟槽141的底壁向与SiC半导体层102的第1主面103平行的横方向被引出。由此，深阱区域145在SiC半导体层102的第1主面103的法线方向上隔着SiC半导体层102(漂移区域115)的一部分区域与主体区域116对置。
更具体而言，源极电极层147在SiC半导体层102的第1主面103的法线方向上且在主体区域116以及深阱区域145之间的深度位置，在与SiC半导体层102(漂移区域115)之间形成肖特基接合。
更为具体而言，源极电极层147在SiC半导体层102的第1主面103的法线方向上且在SiC半导体层102中在被主体区域116以及深阱区域145所夹的区域，在与SiC半导体层102(漂移区域115)之间形成肖特基接合。
源极电极层147也可以具有包括多个电极层的层叠构造。源极电极层147也可以包括从SiC半导体层102侧起依次层叠的第1电极层以及第2电极层。
第1电极层也可以是包括Ti(钛)膜以及/或者TiN(氮化钛)膜的势垒电极层。第1电极层也可以具有Ti(钛)膜以及TiN(氮化钛)膜从SiC半导体层102侧起依次层叠的层叠构造。第1电极层也可以具有由Ti(钛)膜或者TiN(氮化钛)膜构成的单层构造。第2电极层也可以包含铝或者钨。
以上，根据半导体装置261，能够起到与对半导体装置101叙述的效果相同的效果。另外，在半导体装置261中，在施加了逆向偏置电压的情况下，能够向肖特基势垒二极管265优先地入流电流。
由此，能够抑制SiC半导体层102中的SiC的晶体缺陷的扩展。其结果，能够实现短路耐量的提高、反馈电容Crss的降低，并且能够抑制接通电阻的上升。
在该方式中，对源极电极层147在源极绝缘层146的侧壁接触孔264内且在与SiC半导体层102之间形成肖特基接合的例子进行了说明。但是，也可以采用未形成源极绝缘层146(第1部分262以及第2部分263)的方式。
图30是与图13对应的区域的剖视图，是用于说明本发明的第18实施方式的半导体装置271的构造的剖视图。以下，对于与对半导体装置201叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图30，接触区域144在深阱区域145内形成于沿源极沟槽141的底壁的区域。接触区域144从源极沟槽141的底壁露出。源极绝缘层146以使接触区域144从源极沟槽141的底壁选择性地露出的方式，沿源极沟槽141的内壁面形成。
更具体而言，源极绝缘层146包括第1部分272以及第2部分273。第1部分272包覆源极沟槽141的侧壁。第2部分273局部地包覆源极沟槽141的底壁。
第2部分273与第1部分272相连。第2部分273以使源极沟槽141的底壁的中央部露出的方式，从源极沟槽141的角部沿底壁延伸。第2部分273也可以形成为在俯视下为无断点状(环状)。
以上，根据半导体装置271，能够起到与对半导体装置201叙述的效果相同的效果。另外，根据半导体装置271，在SiC半导体层102以及深阱区域145之间的边界区域形成有pn接合部。
即使耗尽层从源极沟槽141的角部沿底壁从该pn接合部扩展，也能够通过源极绝缘层146来获得耗尽层到达源极电极层147至的距离。由此，在源极沟槽141的角部的附近，能够抑制穿通的产生。
图31是与图13对应的区域的剖视图，是用于说明本发明的第19实施方式的半导体装置281的构造的剖视图。以下，对于与对半导体装置201叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图31，在深阱区域145形成有使源极沟槽141的底壁选择性地露出的露出部282。露出部282使源极沟槽141的底壁的中央部露出。
在该方式中，源极绝缘层146包括第1部分283以及第2部分284。第1部分283包覆源极沟槽141的侧壁。第2部分284局部地包覆源极沟槽141的底壁。
第2部分284与第1部分283相连。第2部分284以使源极沟槽141的底壁的中央部露出的方式，从源极沟槽141的角部沿底壁延伸。第2部分284也可以形成为在俯视下为无断点状(环状)。
源极电极层147在深阱区域145的露出部282且在与SiC半导体层102之间形成异质结部。由此，形成有以源极电极层147为阳极、以SiC半导体层102为阴极的异质结二极管285。源极电极层147只要能形成异质结二极管285，则也可以包含多晶硅以外的导电材料。
在SiC半导体层102以及主体区域116之间的pn接合部形成有主体二极管286。异质结二极管285的接合势垒比主体二极管286的扩散电位小。
异质结二极管285的接合势垒也可以为1.0eV以上且1.5eV以下。主体二极管286的扩散电位也可以为2.8eV以上且3.2eV以下。
以上，根据半导体装置281，能够起到与对半导体装置201叙述的效果相同的效果。另外，在半导体装置281中，在施加了逆向偏置电压的情况下，能够向异质结二极管285优先地流入电流。
由此，能够抑制SiC半导体层102中的SiC的晶体缺陷的扩展。其结果，能够实现短路耐量的提高以及反馈电容Crss的降低，并且能够抑制接通电阻的上升。
图32是与图13对应的区域的剖视图，适用于说明本发明的第20实施方式的半导体装置291的构造的剖视图。以下，对于与对半导体装置201叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图32，接触区域144在深阱区域145内形成于沿源极沟槽141的底壁的区域。接触区域144从源极沟槽141的底壁露出。
源极绝缘层146具有包括沿源极沟槽141的内壁形成的多个势垒形成层的层叠构造。在该方式中，源极绝缘层146具有包括从源极沟槽141的内壁起依次层叠的绝缘性势垒形成层292以及导电性势垒形成层293的层叠构造。
绝缘性势垒形成层292也可以包含无杂质添加硅、氧化硅、氮化硅、氧化铝、氮化铝或者氧氮化铝中的至少一种。
绝缘性势垒形成层292以使接触区域144从源极沟槽141的底壁选择性地露出的方式，沿源极沟槽141的内壁面形成为膜状。
更具体而言，绝缘性势垒形成层292包括第1部分294以及第2部分295第1部分294包覆源极沟槽141的侧壁。第2部分295选择性地包覆源极沟槽141的底壁。
第2部分295与第1部分294相连。第2部分295以使源极沟槽141的底壁的中央部露出的方式，从源极沟槽141的角部沿底壁延伸。
导电性势垒形成层293也可以包含导电性多晶硅、钨、白金、镍、钴或者钼中的至少一种。导电性势垒形成层293包含与源极电极层147的导电材料不同的导电材料。
导电性势垒形成层293以使接触区域144从源极沟槽141的底壁选择性地露出的方式，沿绝缘性势垒形成层292形成为膜状。
以上，根据半导体装置291，能够起到与对半导体装置201叙述的效果相同的效果。另外，在半导体装置291中，源极绝缘层146具有包括绝缘性势垒形成层292以及导电性势垒形成层293的层叠构造。由此，能够由绝缘性势垒形成层292以及导电性势垒形成层293这两层来抑制穿通的产生。
图33是与图13对应的区域的剖视图，是用于说明本发明的第21实施方式的半导体装置301的构造的剖视图。以下，对于与对半导体装置201叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图33，接触区域144在深阱区域145内形成于沿源极沟槽141的底壁的区域。接触区域144从源极沟槽141的底壁露出。
源极绝缘层146包括第1部分302以及第2部分303。第1部分302包覆源极沟槽141的侧壁。第2部分303包覆源极沟槽141的底壁。
第1部分302选择性地具有使SiC半导体层102从源极沟槽141的侧壁露出的侧壁接触孔304。第1部分302也可以形成为横穿SiC半导体层102以及主体区域116之间的边界区域。
第1部分302的下侧的端部(源极沟槽141侧的端部)也可以相对于主体区域116的底部位于源极沟槽141的底壁侧。该情况下，源极电极层147在源极沟槽141内与漂移区域115电连接。
第1部分302的下侧的端部也可以相对于主体区域116的底部位于第1主面103侧。第1部分302的下侧的端部也可以形成于主体区域116的底部以及源极区域126的底部之间的区域。上述的情况下，源极电极层147在源极沟槽141内至少与主体区域116连接。
第1部分302的下侧的端部也可以形成于SiC半导体层102的第1主面103以及源极区域126的底部之间的区域。源极绝缘层146也可以没有第1部分302而仅有第2部分303。上述的情况下，源极电极层147在源极沟槽141内与主体区域116以及接触区域144连接。
源极绝缘层146的第2部分303从源极绝缘层146的第1部分302空出间隔地形成。也就是，第2部分303从第1部分302分离。第2部分303也可以包覆源极沟槽141的角部。
第2部分303也可以使源极沟槽141的角部露出。第2部分303也可以包覆源极沟槽141的角部，而且也可以包覆源极沟槽141的侧壁的一部分。
源极电极层147在源极沟槽141内且在与SiC半导体层102(漂移区域115)之间形成肖特基接合。由此，形成有以源极电极层147为阳极、以SiC半导体层102为阴极的肖特基势垒二极管305。
p型的深阱区域145在SiC半导体层102形成于沿源极沟槽141的底壁的区域。在该方式中，深阱区域145形成于SiC外延层112的高浓度区域112a。深阱区域145的整个区域形成于高浓度区域112a。
深阱区域145也可以以使源极电极层147从源极沟槽141的侧壁露出的方式，在SiC半导体层102连续地形成于沿源极沟槽141的侧壁以及角部的区域。
深阱区域145包覆源极沟槽141的底壁。深阱区域145包覆源极沟槽141的连接侧壁以及底壁的角部。深阱区域145也可以在SiC半导体层102使源极沟槽141的侧壁的大致整个区域露出。
深阱区域145从源极沟槽141的底壁向与SiC半导体层102的第1主面103平行的横方向被引出。由此，深阱区域145在SiC半导体层102的第1主面103的法线方向上隔着SiC半导体层102(漂移区域115)的一部分区域而与主体区域116对置。
深阱区域145从源极沟槽141的底壁向与SiC半导体层102的第1主面103平行的横向被引出。由此，深阱区域145在SiC半导体层102的第1主面103的法线方向上隔着SiC半导体层102(漂移区域115)的一部分区域而与主体区域116对置。
更具体而言，源极电极层147在SiC半导体层102的第1主面103的法线方向上，在主体区域116以及深阱区域145之间的深度位置，且在与SiC半导体层102(漂移区域115)之间形成肖特基接合。
更具体而言，源极电极层147在SiC半导体层102的第1主面103的法线方向上，在SiC半导体层102被主体区域116以及深阱区域145所夹的区域，且在与SiC半导体层102(漂移区域115)之间形成肖特基接合。
源极电极层147也可以具有包括多个电极层的层叠构造。源极电极层147也可以从SiC半导体层102侧起依次包括层叠的第1电极层以及第2电极层。
第1电极层也可以是包含Ti(钛)膜以及/或者TiN(氮化钛)膜的势垒电极层。第1电极层也可以具有Ti(钛)膜以及TiN(氮化钛)膜从SiC半导体层102侧起依次层叠的层叠构造。第1电极层也可以具有由Ti(钛)膜或者TiN(氮化钛)膜构成的单层构造。第2电极层也可以包含铝或者钨。
以上，根据半导体装置301，能够起到与对半导体装置201叙述的效果相同的效果。另外，在半导体装置301中，在施加了逆向偏置电压的情况下，能够向肖特基势垒二极管305优先地流入电流。
由此，能够抑制SiC半导体层102中的SiC的晶体缺陷的扩展。其结果，能够实现短路耐量的提高、反馈电容Crss的降低，并且能够抑制接通电阻的上升。
在该方式中，对源极电极层147在源极绝缘层146的侧壁接触孔264内且在与SiC半导体层102之间形成肖特基接合的例子进行了说明。但是，也可以采用未形成源极绝缘层146(第1部分302以及第2部分303)的方式。
对本发明的第7～第21实施方式进行了说明，但本发明的第7～第21实施方式也能够以其它方式来实施。
在上述的第7～第21实施方式中，对利用外延生长法来形成具有高浓度区域112a以及低浓度区域112b的SiC外延层112的例子进行了说明。但是，SiC外延层112也可以通过以下那样的工序来形成。
首先，利用外延生长法来形成具有比较低的n型杂质浓度的SiC外延层112。接着，利用离子注入法向SiC外延层112的表层部导入n型杂质。由此，形成具有高浓度区域112a以及低浓度区域112b的SiC外延层112。
在上述的第7～第21实施方式中，对SiC半导体层102具有包括SiC半导体基板111以及SiC外延层112的层叠构造的例子进行了说明。但是，SiC半导体层102也可以具有由SiC半导体基板111构成的单层构造。SiC半导体层102也可以具有由SiC外延层112构成的单层构造。
在上述的第7～第21实施方式中，也可以采用各半导体部分的导电型反转的构造。也就是，p型的部分也可以为n型、n型的部分也可以为p型。
在上述的第7～第21实施方式中，对形成有包含添加了p型杂质而成的p型多晶硅的栅极电极层132以及栅极配线层133的例子进行了说明。但是，在不重视栅极阈值电压Vth的増加的情况下，栅极电极层132以及栅极配线层133也可以包含添加了n型杂质而成的n型多晶硅，来代替p型多晶硅。
低电阻电极层134也可以通过利用金属材料使在栅极电极层132(n型多晶硅)形成表层部的部分成为硅化物化来形成。也就是，低电阻电极层134也可以包含n型多晶。在这种构造的情况，能够实现栅极电阻的降低。
在上述的第7～第21实施方式中，也可以采用半导体装置221的构造。也就是，在上述的第7～第21实施方式中，也可以采用p+型的SiC半导体基板222来代替n+型的SiC半导体基板111。该情况下，上述的第7～第13实施方式的说明中，将“源极”替换为“发射极”、将“漏极”替换为“集电极”。
图34是表示本发明的第22实施方式的半导体装置311的俯视图。图35是图34所示的半导体装置311的仰视图。以下，对于与对半导体装置101叙述的构造对应的构造，标注同一参照符号进行说明。
参照图34，半导体装置311具有包含SiC(碳化硅)单晶的SiC半导体层102。SiC半导体层102也可以包含4H－SiC单晶。
4H－SiC单晶具有从[0001]面相对于[11－20]方向以10°以内的角度倾斜的偏角。偏角也可以为0°以上且4°以下。偏角也可以为的大于0°且小于4°。典型地，偏角设定为2°或者4°的范围，更具体而言，设定为2°±0.2°的范围或者4°±0.4°的范围。
在该方式中，SiC半导体层102形成为长方体形状的片状。SiC半导体层102具有一侧的第1主面103、另一侧的第2主面104、以及连接第1主面103以及第2主面104的侧面105A、105B、105C、105D。第1主面103以及第2主面104在从上述的法线方向观察的俯视(以下简称为“俯视”。)下形成为四边形状(在该方式中为长方形状)。
侧面105A与侧面105C对置。侧面105B与侧面105D对置。四个侧面105A～105D分别沿第1主面103以及第2主面104的法线方向呈平面地延伸。侧面105A～105D的长也可以分别1mm以上且10mm以下(例如2mm以上且5mm以下)。
在SiC半导体层102，设定有有源区域106以及外侧区域107。有源区域106是形成有立式的MISFET的区域。外侧区域107是有源区域106的外侧的区域。
有源区域106在俯视下从SiC半导体层102的侧面105A～105D向内方区域空出间隔地设定于SiC半导体层102的中央部。有源区域106设定为在俯视下具有与SiC半导体层102的四个侧面105A～105D平行的四个边的四边形状(在该方式中为长方形状)。
外侧区域107设定于SiC半导体层102的侧面105A～105D以及有源区域106的周缘之间的区域。外侧区域107设定为在俯视下包围有源区域106的无断点状(四边环状)。
在SiC半导体层102的第1主面103之上，形成有栅极焊盘108、栅极指状物109以及源极焊盘110。栅极焊盘108、栅极指状物109以及源极焊盘110也可以包含铝以及/或者铜。
栅极焊盘108在俯视下沿SiC半导体层102的侧面105A形成。栅极焊盘108在俯视下沿SiC半导体层102的侧面105A的中央区域形成。栅极焊盘108也可以在俯视下沿连接SiC半导体层102的四个侧面105A～105D中的任意两个的角部形成。
栅极焊盘108在俯视下形成为四边形状。栅极焊盘108在俯视下以横穿外侧区域107以及有源区域106的边界区域的方式，从外侧区域107向有源区域106内被引出。
栅极指状物109包括外侧栅极指状物109A以及内侧栅极指状物109B。外侧栅极指状物109A从栅极焊盘108向外侧区域107被引出。外侧栅极指状物109A在外侧区域107以帯状延伸。
在该方式中，外侧栅极指状物109A也可以以从三个方向划分有源区域106的方式，沿SiC半导体层102的三个侧面105A、105B、105D形成。
内侧栅极指状物109B从栅极焊盘108向有源区域106被引出。内侧栅极指状物109B在有源区域106以帯状延伸。内侧栅极指状物109B从侧面105A侧朝向侧面105C侧延伸。
源极焊盘110从栅极焊盘108以及栅极指状物109空出间隔地形成于有源区域106。源极焊盘110以包覆由栅极焊盘108以及栅极指状物109划分出的C字形状(在图34中为倒C字形状)的区域的方式，在俯视下形成为C字形状(在图34中为倒C字形状)。
对栅极焊盘108以及栅极指状物109施加有栅极电压。栅极电压也可以为10V以上且50V以下(例如30V左右)。对源极焊盘110施加有源极电压。源极电压也可以是基准电压(例如GND电压)。
在SiC半导体层102的第1主面103之上(更具体而言，层间绝缘层153之上)，形成有树脂层312。在图34中，为了清楚起见，由影线示出树脂层312。树脂层312包覆栅极焊盘108、栅极指状物109以及源极焊盘110。
树脂层312也可以包含负型或者正型的感光性树脂。在该方式中，树脂层312包含作为正型的感光性树脂的一例的聚苯并恶唑。树脂层312也可以包含作为负型的感光性树脂的一例的聚酰亚胺。
树脂层312的周缘部从SiC半导体层102的侧面105A～105D向内方区域空出间隔地形成。由此，树脂层312的周缘部使SiC半导体层102的第1主面103露出。更具体而言，树脂层312的周缘部使层间绝缘层153露出。
在树脂层312形成有栅极焊盘开口313以及源极焊盘开口314。栅极焊盘开口313使栅极焊盘108露出。源极焊盘开口314使源极焊盘110露出。
参照图35以及图35的放大图，在SiC半导体层102的第2主面104形成有包括多个***部315的***部组316。多个***部315是在SiC半导体层102的第2主面104沿SiC半导体层102的第2主面104的法线方向***的部分。
多个***部315沿任意的第1方向X以及与第1方向X交叉的第2方向Y相互空出间隔地形成。第1方向X是SiC半导体层102的第1主面103的面方向的一个方向。
在该方式中，第1方向X设定为与SiC半导体层102的侧面105B、105D平行的方向。更具体而言，第2方向Y是与第1方向X正交的方向。也就是，在该方式中，第2方向Y设定为与SiC半导体层102的侧面105A、105C平行的方向。
***部组316具有多个***部315中的几个***部315在从第1方向X观察的第1方向观察时在第1方向X上重叠的第1部分317。
另外，***部组316具有从多个***部315中的几个***部315从第1部分317离开地形成、而且在第1方向观察时在第1方向X上重叠的第2部分318。
多个***部315沿第1方向X连续地形成。更具体而言，多个***部315具有沿第1方向X以及第2方向Y空出间隔地分布的分布图案。
多个***部315维持该分布图案并且沿第1方向X连续地形成。在该方式中，多个***部315在俯视下从SiC半导体层102的一方的侧面105A侧的周缘遍及另一方的侧面105C侧的周缘而形成。
在***部组316中，在第1方向X上空出间隔地形成的多个***部315之间的距离也可以相互不同。在***部组316在第2方向Y上空出间隔地形成的多个***部315之间的距离也可以相互不同。
多个***部315分别以分别以不均匀的形状、大小以及厚度形成。***部315的厚度是在SiC半导体层102的第2主面104的法线方向上从***部315的基部至顶部(前端部)为止的距离。
多个***部315也可以分别具有大于0μm且10μm以下的大小。各***部315也可以具有500nm以下(例如1nm以上250nm以下)的厚度。
***部组316在SiC半导体层102的第2主面104形成于比SiC半导体层102的侧面105A～105D(在该方式中为侧面105A、105C)的宽度窄的范围。
***部组316例如形成于SiC半导体层102的侧面105A～105D(在该方式中为侧面105A、105C)的宽度的1000分之1以上且5分之1以下的范围。
***部组316也可以形成于SiC半导体层102的侧面105A～105D(在该方式中为侧面105A、105C)的宽度的200分之1以上且10分之1以下的范围。
***部组316也可以在第2方向Y上形成于10μm以上且200μm以下的范围。***部组316也可以在第2方向Y上形成于50μm以上且150μm以下的范围。***部组316也可以在第2方向Y上形成于80μm以上且120μm以下的范围。
***部组316具有在从第1方向X观察的第1方向观察时多个***部315在第1方向X上重叠的布局。由此，***部组316通过沿第1方向X连续地分布的多个***部315的集合图案来形成沿第1方向X以帯状延伸的***部组区域319。
换言之，***部组区域319在SiC半导体层102的第2主面104包括形成于沿第1方向X延伸的帯状的区域的多个***部315(***部组316)。
在SiC半导体层102的第2主面104，沿第2方向Y空出间隔地形成多个具有这种形态的***部组316(***部组区域319)。
也就是，多个***部315的分布图案在从第2方向Y观察的第2方向观察时断续地形成。多个***部组316之间的距离也可以具有形成***部组316的范围的1％以上且25％以下的值。
在第2方向Y上，彼此相邻的多个***部组316之间的距离也可以为100μm以下。多个***部组316之间的距离也可以为5μm以上且50μm以下。多个***部组316之间的距离也可以为20μm以下。
第1方向X也可以设定为[11－20]方向，第2方向Y也可以设定为[1－100]方向。也就是，***部组316也可以形成与[11－20]方向大致平行或者平行地延伸的帯状的***部组区域319，并且沿[1－100]方向空出间隔地形成有多个。
第1方向X也可以设定为[1－100]方向，第2方向Y也可以设定为[11－20]方向。也就是，***部组316也可以形成与[1－100]方向大致平行或者平行地延伸的帯状的***部组区域319，并且沿[11－20]方向空出间隔地形成有多个。
在SiC半导体层102的第2主面104且在第2方向Y上彼此相邻的***部组316之间的区域，划分出没有由多个***部315构成的分布图案的空间320。
空间320由彼此相邻的***部组316(***部组区域319)划分成与第1方向X平行地延伸的帯状。由此，在SiC半导体层102的第2主面104，形成有***部组316以及空间320沿第2方向Y交替地形成的条纹图案。
在SiC半导体层102的第2主面104形成有多个槽321。在图35以及图35的放大图中，槽321由线示出。槽321形成于***部组316以及空间320。
多个槽321包括因对后述的SiC半导体晶圆331的第2晶圆主面333的研磨而产生的研磨痕。因此，槽321延伸的方向根据从SiC半导体晶圆331切出SiC半导体层102的位置而不同。
槽321也可以与各***部组316大致平行或者平行地延伸。槽321也可以包括与***部组316交叉的部分。槽321也可以沿与各***部组316交叉或者正交的方向延伸。槽321也可以以直线状延伸，也可以以圆弧状延伸。
各***部组316所包含的多个***部315的几个沿槽321空出间隔地形成。也就是，各***部组316包括在俯视下多个***部315中的几个***部315沿槽321空出间隔地形成的第3部分322。
各***部组316例如通过退火处理法来形成。多个***部315也可以是通过激光退火处理法而形成的激光加工痕。
沿槽321的多个***部315(***部组316的第3部分322)也可以通过针对在SiC半导体层102的第2主面104(SiC半导体晶圆331的第2晶圆主面333)由槽321划分出的凹凸的退火处理法来形成。
如图36A～图36D所示，各***部组316通过调整退火处理条件(在此为激光退火处理条件)而能够采用各种方式。
图36A是表示各***部组316的第2方式例的图。
如图36A所示，***部组316也可以包括在俯视下沿第1方向X延伸、并沿第2方向Y(在图36A中为侧面105B侧)突出的凸弯曲状的***部315。***部315也可以由相互重合的多个***部315形成。
***部315中最远距离的2点间距离也可以为1μm以上且200μm以下(在该方式例中50μm左右)。在第1方向X上，彼此相邻的多个***部315之间的距离设定为***部315的大小的10％以上的值。多个***部315通过使彼此相邻的激光照射位置在第1方向X上错开而形成。
图36B是表示***部组316的第3方式例的图。
如图36B所示，***部组316也可以包括在俯视下沿第2方向Y延伸、并沿第1方向X凹陷的凹弯曲状的***部315。***部315也可以由相互重合的多个***部315形成。
各***部315中最远距离的2点间距离也可以为1μm以上且200μm以下(在该方式例中为50μm左右)。多个***部315通过使彼此相邻的激光照射位置在50％以上且70％以下的范围内重叠而形成。
图36C是表示***部组316的第4方式例的图。
如图36C所示，***部组316也可以包括在俯视下沿第2方向Y延伸、并沿第1方向X凹陷的线状的***部315。***部315也可以具有沿第1方向X突出的突出部。***部315也可以由相互重合的多个***部315形成。
***部315中最远距离的2点间距离也可以为1μm以上且200μm以下(在该方式例中为50μm左右)。多个***部315通过使彼此相邻的激光照射位置在70％以上且90％以下的范围内重叠而形成。
图36D是表示***部组316的第5方式例的图。
如图36D所示，***部组316也可以具有包括沿第2方向Y空出间隔地排列的多个***部315的***部列沿第1方向X空出间隔地形成的布局。
***部315中最远距离的2点间距离也可以为1μm以上且200μm以下(在该方式例中为5μm左右)。多个***部315通过使彼此相邻的激光照射位置在90％以上且小于100％的范围内重叠而形成。
图37是图34所示的区域XXXVII的放大图，是去除了比SiC半导体层102的第1主面103靠上的构造的图。图38是沿图37的XXXVIII-XXXVIII线的剖视图。图39是沿图37的XXXIX-XXXIX线的剖视图。图40是图39所示的区域XL的放大图。
参照图37～图39，半导体装置311除了在SiC半导体层102的第2主面104形成有***部组316这点以外，具有与半导体装置101相同的平面构造以及断面构造。
参照图40，***部组316(多个***部315)以及槽321形成于SiC半导体基板111。在SiC半导体层102的第2主面104的表层部形成有SiC半导体层102(SiC半导体基板111)的SiC的一部分改性为其它性质的改性层323。改性层323通过针对SiC半导体层102的第2主面104的退火处理法而形成。
改性层323包含Si原子以及C原子。更具体而言，改性层323在SiC半导体层102(SiC半导体基板111)中具有比改性层323外的区域的碳密度低的碳密度。
另外，改性层323具有比碳密度高的硅密度。也就是，改性层323包含SiC半导体层102(SiC半导体基板111)的SiC改性为Si的Si改性层。Si改性层也可以是Si非晶层。
改性层323也可以包含SiC的改性引起的格子缺陷。也就是，改性层323也可以包含因SiC的改性而被导入的具有缺陷能级的格子缺陷区域。
在该方式中，改性层323在SiC半导体层102的第2主面104的表层部形成于沿***部组316的区域。由此，在各***部组316，多个***部315由改性层323形成。
在该方式中，改性层323进一步从***部组316朝向空间320延伸。也就是，对SiC半导体层102的第2主面104的退火处理法波及到空间320。
在改性层323中沿***部组316的部分的厚度因***部315的存在而在改性层323中成为沿空间320的部分的厚度以上。更具体而言，在改性层323中沿***部组316的部分的厚度比在改性层323中沿空间320的部分的厚度大。
改性层323的厚度也可以为1nm以上且1000nm以下。改性层323中形成***部315的区域的厚度Ta也可以为50nm以上且1000nm以下。改性层323中***部315外的区域的厚度Tb也可以为1nm以上且300nm以下。
厚度Ta也可以为50nm以上且100nm以下。厚度Ta也可以为100nm以上且150nm以下。厚度Ta也可以为150nm以上且200nm以下。厚度Ta也可以为200nm以上且250nm以下。
厚度Ta也可以为250nm以上且300nm以下。厚度Ta也可以为300nm以上且350nm以下。厚度Ta也可以为350nm以上且400nm以下。厚度Ta也可以为400nm以上且450nm以下。厚度Ta也可以为450nm以上且500nm以下。
厚度Ta也可以为500nm以上且600nm以下。厚度Ta也可以为600nm以上且700nm以下。厚度Ta也可以为700nm以上且800nm以下。厚度Ta也可以为800nm以上且900nm以下。厚度Ta也可以为900nm以上且1000nm以下。
厚度Tb也可以为1nm以上且10nm以下。厚度Tb也可以为10nm以上且50nm以下。厚度Tb也可以为50nm以上且100nm以下。
厚度Tb也可以为100nm以上且150nm以下。厚度Tb也可以为150nm以上且200nm以下。厚度Tb也可以为200nm以上且250nm以下。厚度Tb也可以为250nm以上且300nm以下。
厚度Tb也可以为厚度Ta的1/2以下、1/3以下、1/4以下、1/5以下、1/6以下、1/7以下、1/8以下、1/9以下、1/10以下、1/11以下、1/12以下、1/13以下、1/14以下、1/15以下、1/16以下、1/17以下、1/18以下、1/19以下或者1/20以下。
在SiC半导体层102的第2主面104上未存在***部组316的情况下的第2主面104的电阻值比在SiC半导体层102的第2主面104上存在***部组316的情况下的第2主面104的电阻值大。
也就是，作为电特性，多个***部组316具有SiC单晶单体的电阻值以下的电阻值。更具体而言，多个***部组316具有小于SiC单晶单体的电阻值的电阻值。
另外，多个***部组316具有空间320的电阻值以下的电阻值。更具体而言，多个***部组316具有小于空间320的电阻值的电阻值。
***部组316的电阻值通过改性层323而降低。也就是，***部组316的电阻值因SiC的性质改性后的改性层323而成为SiC单晶的电阻值以下。另外，空间320的电阻值也通过改性层323而降低。
在该方式中，漏极焊盘113与SiC半导体层102的第2主面104直接连接。漏极焊盘113在SiC半导体层102的第2主面104包覆***部组316。漏极焊盘113一并包覆多个***部组316。
漏极焊盘113模仿***部组316的外表面(多个***部315的外表面)以及槽321的内表面而形成为膜状。由此，在漏极焊盘113的外表面包覆***部组316(多个***部315)的部分形成有向离开第2主面104的方向***的***部113a。另外，在漏极焊盘113的外表面包覆槽321的部分，形成有朝向第2主面104凹陷的凹陷部113b。
漏极焊盘113在与SiC半导体层102的第2主面104之间形成欧姆接触。更具体而言，漏极焊盘113在与***部组316之间形成欧姆接触。
更具体而言，漏极焊盘113在与多个***部组316之间形成欧姆接触。另外，在该方式中，漏极焊盘113在与空间320之间也形成欧姆接触。
漏极焊盘113具有包括在SiC半导体层102的第2主面104之上层叠的多个电极层的层叠构造。在该方式中，漏极焊盘113具有包括从SiC半导体层102的第2主面104起依次层叠的Ti层324、Ni层325、Au层326以及Ag层327的四层构造。
Ti层324、Ni层325、Au层326以及Ag层327模仿***部组316的外表面(多个***部315的外表面)以及槽321的内表面而分别形成为膜状。漏极焊盘113的***部113a以及凹陷部113b形成于Ag层327的外表面。
Ti层324与SiC半导体层102的第2主面104直接连接。Ti层324一并包覆多个***部组316，在与SiC半导体层102的第2主面104之间形成欧姆接触。在该方式中，Ti层324在与空间320之间也形成欧姆接触。
Ni层325包覆Ti层324的大致整个区域或者整个区域。Au层326包覆Ni层325的大致整个区域或者整个区域。Ag层327包覆Au层326的大致整个区域或者整个区域。
Ti层324的厚度也可以为0.01μm以上且5μm以下(例如0.07μm左右)。Ni层325的厚度可以为0.1μm以上且40μm以下(例如1.2μm左右)。
Au层326的厚度可以为0.1μm以上且40μm以下(例如0.07μm左右)。Ag层327的厚度也可以为0.1μm以上且40μm以下(例如0.3μm左右)。当然，漏极焊盘113也可以具有由Ti层324、Ni层325、Au层326或者Ag层327构成的单层构造。
漏极焊盘113不经由主成分含硅化物的硅化物层而是在与SiC半导体层102的第2主面104之间形成欧姆接触。漏极焊盘113不经由主成分含硅化物的硅化物层而是在与各***部组316之间形成欧姆接触。
漏极焊盘113不经由主成分含碳的碳层而是在与SiC半导体层102的第2主面104之间形成欧姆接触。漏极焊盘113不经由主成分含碳的碳层而是在与各***部组316之间形成欧姆接触。
漏极焊盘113不包括主成分含硅化物的材料形成为层状的区域。另外，漏极焊盘113不包括主成分含碳的材料形成为层状的区域。
图41A是表示图34所示的半导体装置311的制造所使用的SiC半导体晶圆331的俯视图。图41B是图41A所示的SiC半导体晶圆331的仰视图，是表示经过相对于SiC半导体晶圆331的第2晶圆主面333的研磨工序以及退火处理的状态的图。
参照图41A以及图41B，SiC半导体晶圆331由形成为圆盘状的板状的SiC单晶构成。SiC半导体晶圆331成为SiC半导体基板111的基底。
SiC半导体晶圆331具有一侧的第1晶圆主面332、另一侧的第2晶圆主面333、以及连接第1晶圆主面332以及第2晶圆主面333的晶圆侧面334。
SiC半导体晶圆331也可以包含4H－SiC单晶。SiC半导体晶圆331的第1晶圆主面332具有从(0001)面相对于[11－20]方向以10°以内的角度倾斜的偏角。
偏角也可以为0°以上且4°以下。偏角也可以大于0°且小于4°。典型地，偏角设定于2°或者4°的范围，更具体而言，设定于2°±0.2°的范围或者4°±0.4°的范围。
在SiC半导体晶圆331的晶圆侧面334，形成有表示晶体方位的一个或者多个(在该方式中为一个)定向平面335。定向平面335是形成于SiC半导体晶圆331的周缘的切口部。在该方式中，定向平面335沿[11－20]方向以直线状延伸。
第1晶圆主面332是形成有MISFET的元件形成面。在第1晶圆主面332设定有与半导体装置311对应的多个器件形成区域336。
在该方式中，多个器件形成区域336沿[11－20]方向([－1－120]方向)以及[－1100]方向([1－100]方向)以行列状排列。
划分多个器件形成区域336的格子状的区域是切割线337。半导体装置311通过沿多个器件形成区域336的周缘(切割线337)切断SiC半导体晶圆331而被切出。
参照图41B，在经过相对于SiC半导体晶圆331的第2晶圆主面333的研磨工序以及退火处理后的状态下，在SiC半导体晶圆331的第2晶圆主面333形成有多个***部组316以及多个研磨痕338。
多个***部组316形成为与定向平面335大致平行或者平行的条纹状。多个***部组316也可以形成为与定向平面335交叉或者正交的条纹状。
多个研磨痕338分别从SiC半导体晶圆331的中央部朝向周缘部以圆弧状延伸。多个研磨痕338大致包括与[11－20]方向以及[1－100]方向交叉的研磨痕338。
另外，多个研磨痕338包括在圆弧的切线沿[11－20]方向或者[1－100]方向的部分与[11－20]方向或者[1－100]方向大致平行或者平行延伸的研磨痕338。形成于SiC半导体层102的第2主面104的槽321也可以由研磨痕338的一部分形成。
图42是用于说明图34所示的半导体装置311的制造方法的一例的流程图。
图43A～图43I适用于说明图34所示的半导体装置311的制造方法的剖视图。
在半导体装置311的制造方法中，在半导体装置101的制造方法的漏极焊盘113的形成工序(参照图17L)之前，实施第2晶圆主面333的处理工序。第2晶圆主面333的处理工序也可以在栅极焊盘108、栅极指状物109以及源极焊盘110的形成工序之后实施。
参照图43A，首先，实施图17A～图17L的工序，准备在第1晶圆主面332制作了MISFET的SiC半导体晶圆331。SiC半导体晶圆331的第2晶圆主面333是未处理的状态。
接着，参照图43B，研磨SiC半导体晶圆331的第2晶圆主面333(图42的步骤S1)。在该工序中，使用具有500号以上的粒度的磨粒来研磨SiC半导体晶圆331的第2晶圆主面333。
磨粒的粒度优选为1000号以上且5000号以下。由此，在SiC半导体晶圆331的第2晶圆主面333形成有多个研磨痕338(也同时参照图41B)。另外，由此，SiC半导体晶圆331的第2晶圆主面333平坦化的同时，SiC半导体晶圆331变薄。
接着，参照图43C，在SiC半导体晶圆331的第2晶圆主面333之上形成有金属层341(图42的步骤S2)。在该方式中，金属层341由Ni层构成。Ni层也可以通过溅射法来形成。Ni层的厚度也可以为以上且以下。
接着，参照图43D，对SiC半导体晶圆331的第2晶圆主面333实施退火处理法(图42的步骤S3)。在该工序中，实施作为退火处理法的一例的激光退火处理法。
在激光退火处理法中，使用具有50μm以上且200μm(例如100μm左右)的激光直径的脉冲激光。脉冲激光是具有紫外区域的波长的UV激光。脉冲激光的能量也可以为1.0J/cm2以上且4.0J/cm2以下(例如3.0J/cm2左右)。
脉冲激光经由金属层341进入SiC半导体晶圆331的第2晶圆主面333。在该方式中，脉冲激光一边沿定向平面335使照射位置移动一边进入SiC半导体晶圆331的第2晶圆主面333。
在SiC半导体晶圆331的第2晶圆主面333，且在脉冲激光进入的区域，在SiC半导体晶圆331的第2晶圆主面333形成有一个或者多个***部315。
另外，在SiC半导体晶圆331的第2晶圆主面333，且在脉冲激光进入的区域，形成有SiC半导体晶圆331的SiC改性成其它性质的改性层323。更具体而言，SiC半导体晶圆331的SiC通过加热使C原子从SiC脱离以及/或者升华，由此改性成Si。
由此，形成包含Si改性层的改性层323。改性层323也可以包含硅非晶层。改性层323也可以包含C原子。形成于第2晶圆主面333的一个或者多个***部315也可以由该改性层323形成。
并且，脉冲激光在沿定向平面335的方向上连续地进入，沿定向平面335形成多个***部315。由此，在SiC半导体晶圆331的第2晶圆主面333形成包含多个***部315且沿[11－20]方向的一个***部组316。
若形成一个***部组316，则脉冲激光的照射位置沿[1－100]方向移动。并且，脉冲激光再次一边沿定向平面335使照射位置移动一边进入SiC半导体晶圆331的第2晶圆主面333。
由此，在SiC半导体晶圆331的第2晶圆主面333形成与一个***部组316大致平行或者平行地延伸的另一***部组316。
在激光退火处理法中，重复这样的工序，直到遍及SiC半导体晶圆331的第2晶圆主面333的大致整个区域或者整个区域形成有多个***部组316为止(也同时参照图41B)。
在该方式中，经过了激光退火处理法的金属层341具有包括从SiC半导体晶圆331的第2晶圆主面333侧起依次层叠的碳层342、NiSi(镍硅化物)层343以及Ni层344的层叠构造。
也就是，激光退火处理法包括使金属层341与SiC半导体晶圆331反应来进行硅化物化的工序。更具体而言，激光退火处理法包括形成NiSi层343的工序。
在激光退火处理法中，除了NiSi层343以外，还在金属层341内形成包含C原子的碳层342作为副生成物。碳层342通过构成SiC的C原子的析出而形成。
在金属层341中，碳层342以及NiSi层343能够成为剥离起点。也就是，虽然也能够将金属层341原样用作漏极焊盘113，但金属层341存在连接不良以及因连接不良而引起的电阻值増加的问题。因此，优选形成与优选金属层341不同的金属层作为漏极焊盘113。
伴随NiSi层343的形成而给与金属层341的温度为栅极焊盘108、栅极指状物109以及源极焊盘110的融点以上(例如1000°以上)。
根据激光退火处理法，能够局部地提高SiC半导体晶圆331的第2晶圆主面333的温度，因此不使栅极焊盘108、栅极指状物109以及源极焊盘110变热就可以。因此，能够适当地抑制栅极焊盘108、栅极指状物109以及源极焊盘110的熔融。
接着，参照图43E，进行金属层341的除去工序。金属层341的除去工序进行到SiC半导体晶圆331的第2晶圆主面333露出为止。
在该工序中，首先，除去金属层341内的NiSi层343以及Ni层344(图42的步骤S4)。NiSi层343以及Ni层344也可以通过湿式蚀刻法来除去。
接着，参照图43F，除去金属层341内的碳层342(图42的步骤S5)。碳层342也可以通过干式蚀刻法来除去。
接着，参照图43G，除去附着在SiC半导体晶圆331的第2晶圆主面333上的NiSi层343的残渣以及Ni层344的残渣(图42的步骤S6)。NiSi层343以及Ni层344也可以通过湿式蚀刻法来除去。
接着，参照图43H，除去附着在SiC半导体晶圆331的第2晶圆主面333上的碳层342的残渣(图42的步骤S7)。碳层342也可以通过干式蚀刻法来除去。
接着，从SiC半导体晶圆331的第2晶圆主面333除去自然氧化膜(图42的步骤S8)。自然氧化膜也可以通过湿式蚀刻法来除去。
这样，在该方式中，包含Ni的层(NiSi层343以及Ni层344)的除去工序以及包含碳的层(碳层342)的除去工序重复两次。
由此，能够适当地除去金属层341。另外，金属层341的除去工序后，通过激光退火处理实现了电阻值的降低的SiC半导体晶圆331的第2晶圆主面333适当地露出。
接着，参照图43I，在SiC半导体晶圆331的第2晶圆主面333之上形成漏极焊盘113(图42的步骤S9)。
该工序包括从SiC半导体晶圆331的第2晶圆主面333之上依次形成Ti层324、Ni层325、Au层326以及Ag层327的工序。Ti层324、Ni层325、Au层326以及Ag层327均可以通过溅射法来形成。
漏极焊盘113中，Ti层324与SiC半导体晶圆331的第2晶圆主面333直接连接。Ti层324一并包覆多个***部组316，在多个***部组316之间以及多个空间320之间形成欧姆接触。
接着，SiC半导体晶圆331沿多个器件形成区域336的周缘(切割线337)被切断。由此，从SiC半导体晶圆331切出多个半导体装置311。经由包括以上工序的工序，制造半导体装置311。
以上、根据半导体装置311，能够起到与对半导体装置101叙述的效果相同的效果。另外，半导体装置311能够通过***部组316使漏极焊盘113相对于SiC半导体层102的第2主面104的连接面积増加。由此，能够提高电特性。
更具体而言，漏极焊盘113在与***部组316之间形成欧姆接触。由此，能够在SiC半导体层102以及漏极焊盘113之间得到良好的欧姆特性，因而能够提高电特性。
另外，根据半导体装置311，漏极焊盘113与SiC半导体层102的第2主面104直接连接。更具体而言，漏极焊盘113不经由碳层地在与***部组316之间形成欧姆接触。另外，漏极焊盘113不经由硅化物层地在与***部组316之间形成欧姆接触。
碳层、硅化物层容易成为剥离起点。因此，通过漏极焊盘113与SiC半导体层102的第2主面104直接连接的构造，能够适当地抑制连接不良或连接不良引起的电阻值的増加。
图44是与图35对应的仰视图，是表示本发明的第23实施方式的半导体装置351的仰视图。以下，对与对半导体装置311叙述的构造对应的构造标注同一参照符号并省略说明。
参照图44，半导体装置351具有包括第1***部组316A以及第2***部组316B的多个***部组316。
第1***部组316A包括形成于SiC半导体层102的第2主面104的多个第1***部315A。多个第1***部315A是在SiC半导体层102的第2主面104沿SiC半导体层102的第2主面104的法线方向***的部分。
多个第1***部315A沿第1方向X以及与第1方向X交叉的第2方向Y相互空出间隔地形成。第1***部315A具有第1部分317A，该第1部分317A是多个第1***部315A中的几个第1***部315A在从第1方向X观察的第1方向观察时在第1方向X上重叠的部分。
另外，第1***部315A具有第2部分318A，该第2部分318A是多个第1***部315A中的几个第1***部315A从第1部分317A分离而形成、而且在第1方向观察时在第1方向X上重叠的部分。
多个第1***部315A沿第1方向X连续地形成。更具体而言，多个第1***部315A具有沿第1方向X以及第2方向Y空出间隔地分布的分布图案。
多个第1***部315A维持该分布图案并且沿第1方向X连续地形成。在该方式中，多个第1***部315A的分布图案在俯视下从SiC半导体层102的一方的侧面105A侧的周缘遍及另一方的侧面105C侧的周缘而形成。
从第1方向X观察，第1***部组316A具有多个***部315在第1方向X上重叠的布局。由此，第1***部组316A由沿第1方向X连续地分布的多个***部315的集合图案形成沿第1方向X以帯状延伸的第1***部组区域319A。
换言之，第1***部组区域319A包括在SiC半导体层102的第2主面104形成于沿第1方向X延伸的帯状的区域的多个第1***部315A(第1***部组316A)。
第2***部组316B包括形成于SiC半导体层102的第2主面104的多个第2***部315B。多个第2***部315B是在SiC半导体层102的第2主面104沿SiC半导体层102的第2主面104的法线方向***的部分。
多个第2***部315B沿第1方向X以及与第1方向X交叉的第2方向Y相互空出间隔地形成。第2***部组316B具有第1部分317B，该第1部分317B是多个第2***部315B中的几个第2***部315B在从第2方向Y观察的第2方向观察时在第2方向Y上重叠的部分。
另外，第2***部组316B具有第2部分318B，该第2部分318B是多个第2***部315B中的几个第2***部315B从第1部分317B分离地形成，而且在第2方向观察时在第2方向Y上重叠的部分。
多个第2***部315B沿第2方向Y连续地形成。更具体而言，多个第2***部315B具有沿第1方向X以及第2方向Y空出间隔地分布的分布图案。
多个第2***部315B维持该分布图案，并且沿第2方向Y连续地形成。在该方式中，多个第2***部315B的分布图案在俯视下从SiC半导体层102的一方的侧面105B侧的周缘遍及另一方的侧面105D侧的周缘而形成。
在从第2方向Y观察时，第2***部组316B具有多个第2***部315B在第2方向Y上重叠的布局。由此，第2***部组316B由沿第2方向Y连续地分布的多个第2***部315B的集合图案形成沿第2方向Y以帯状延伸的第2***部组区域319B。
换言之，第2***部组区域319B包括在SiC半导体层102的第2主面104形成于沿第2方向Y延伸的帯状的区域的多个第2***部315B(第2***部组316B)。
第2***部组316B(第2***部组区域319B)横穿第1***部组316A(第1***部组区域319A)。由此，在SiC半导体层102的第2主面104形成有第1***部组316A(第1***部组区域319A)以及第2***部组316B(第2***部组区域319B)相互交叉的交叉区域352。
在该方式中，第1***部组316A在SiC半导体层102的第2主面104沿第2方向Y空出间隔地形成有多个。也就是，多个第1***部315A的分布图案相对于第2方向Y断续地形成。
另外，在该方式中，第2***部组316B在SiC半导体层102的第2主面104沿第1方向X空出间隔地形成有多个。也就是，多个第2***部315B的分布图案相对于第1方向X断续地形成。
因此，在该方式中，交叉区域352以沿第1方向X以及第2方向Y相互空出间隔地行列状的排列形成。另外，由第1***部组316A以及第2***部组316B划分出空间320。空间320以沿第1方向X以及第2方向Y相互空出间隔的行列状的排列形成。
在交叉区域352，多个第1***部315A以及多个第2***部315B也可以相互重叠合。形成于交叉区域352的多个第1***部315A以及多个第2***部315B的厚度也可以比形成于交叉区域352外的区域的第1***部315A以及第2***部315B的厚度大。
另外，形成于交叉区域352的多个第1***部315A以及多个第2***部315B的数量也可以比形成于交叉区域352外的区域的第1***部315A以及第2***部315B的数量多。
第1方向X也可以设定为[11－20]方向，第2方向Y也可以为设定为[1－100]方向。也就是，第1***部组316A(第1***部组区域319A)也可以与[11－20]方向大致平行或者平行地形成，第2***部组316B(第2***部组区域319B)也可以与[1－100]方向大致平行或者平行地形成。
第1方向X也可以设定为[1－100]方向，第2方向Y也可以设定为[11－20]方向。也就是，第1***部组316A(第1***部组区域319A)与[1－100]方向大致平行或者平行地形成，第2***部组316B(第2***部组区域319B)与[11－20]方向大致平行或者平行形成。
第1***部315A以及第1***部组316A与第22实施方式的***部315以及***部组316对应。第22实施方式的***部315以及***部组316的说明援用于第1***部315A以及第1***部组316A的说明，对于第1***部315A以及第1***部组316A，省略其它具体的说明。
第2***部315B以及第2***部组316B与第22实施方式的***部315以及***部组316对应。第22实施方式的***部315以及***部组316的说明援用于第2***部315B以及第2***部组316B的其它说明，对于第2***部315B以及第2***部组316B，省略其它的具体的说明。
在该方式中，漏极焊盘113在SiC半导体层102的第2主面104包覆第1***部组316A以及第2***部组316B。在该方式中，漏极焊盘113一并包覆多个第1***部组316A以及多个第2***部组316B。
漏极焊盘113模仿第1***部组316A的外表面(第1***部315A的外表面)、第2***部组316B的外表面(第2***部315B的外表面)、以及、槽321的内表面而形成为膜状。
由此，虽然未图示，但在漏极焊盘113的外表面包覆第1***部组316A(第1***部315A)以及第2***部组316B(第2***部315B)的部分形成有***部113a。另外，在漏极焊盘113的外表面包覆槽321的部分形成有凹陷部113b。
漏极焊盘113在与SiC半导体层102的第2主面104之间形成欧姆接触。更具体而言，漏极焊盘113在与第1***部组316A以及第2***部组316B之间形成欧姆接触。
更具体而言，漏极焊盘113在与多个第1***部组316A以及多个第2***部组316B之间形成欧姆接触。另外，在该方式中，漏极焊盘113在与空间320之间也形成欧姆接触。
在漏极焊盘113包覆第1***部组316A以及第2***部组316B的部分与由多个第1***部组316A、多个第2***部组316B以及多个槽321划分出的凹凸部啮合。
也就是，漏极焊盘113相对于SiC半导体层102的第2主面104的接触面积通过多个第1***部组316A、多个第2***部组316B以及多个槽321来増加。由此，提高漏极焊盘113相对于SiC半导体层102的第2主面104的贴紧力。
这种构造的半导体装置351在上述的激光退火工序(图42的步骤S3)中通过实施以下的工序来制造。
首先，通过激光退火处理法，沿与定向平面335大致平行或者平行的方向形成有多个第1***部组316A。接着，通过激光退火处理法，沿与定向平面335交叉(正交)的方向形成有多个第2***部组316B。
在该工序中，在与定向平面335交叉(正交)的方向上形成有多个第1***部组316A，也可以沿与定向平面335大致平行或者平行的方向形成有多个第2***部组316B。然后，经过图42的步骤S4～步骤S9的工序，制造半导体装置351。
第1***部组316A以及第2***部组316B也可以按任意的顺序来形成。因此，也可以在形成多个第2***部组316B之后形成多个第1***部组316A。另外，多个第1***部组316A以及多个第2***部组316B也可以交替地形成。
以上，根据半导体装置351，能够起到与对半导体装置311叙述的效果相同的效果。
图45是与图39对应的剖视图，是表示本发明的第24实施方式的半导体装置361的剖视图。图46是图45所示的区域XLVI的放大图。以下，对与对半导体装置311叙述的构造对应的构造标注同一参照符号并省略说明。
在半导体装置361中，漏极焊盘113具有包含从SiC半导体层102的第2主面104起依次层叠的Ni层325、Au层326以及Ag层327的三层构造。也就是，漏极焊盘113通过在图42的步骤S9中省去Ti层324的形成工序而形成。
Ni层325与SiC半导体层102的第2主面104直接连接。Ni层325一并包覆多个***部组316。
Ni层325在与***部组316之间以及与空间320之间形成欧姆接触。Au层326包覆Ni层325的大致整个区域或者整个区域。Ag层327包覆Au层326的大致整个区域或者整个区域。
以上，根据半导体装置361，能够起到与对半导体装置311叙述的效果相同的效果。在半导体装置361，漏极焊盘113也可以具有由Ni层325构成的单层构造。
图47是与图39对应的剖视图，是表示本发明的第25实施方式的半导体装置371的剖视图。图48是图47所示的区域XLVIII的放大图。以下，对与对半导体装置311叙述的构造对应的构造标注同一参照符号并省略说明。
在半导体装置371中，漏极焊盘113包含金属层341、Au层326以及Ag层327。在该方式中，金属层341具有包括从SiC半导体层102的第2主面104侧起依次层叠的碳层342、NiSi层343以及Ni层344的层叠构造。
金属层341与SiC半导体层102的第2主面104连接。金属层341一并包覆多个***部组316。
金属层341在与***部组316之间以及与空间320之间形成欧姆接触。Au层326包覆金属层341的大致整个区域或者整个区域。Ag层327包覆Au层326的大致整个区域或者整个区域。
半导体装置371通过在图42中省去金属层341的除去工序(参照图42所示的步骤S4～S8)而形成。在半导体装置371中，在上述的图42的步骤S9中，在金属层341之上形成有Au层326以及Ag层327。
以上，根据半导体装置371，漏极焊盘113包含碳层342、NiSi层343。根据半导体装置371，虽然不能像半导体装置311那样提高漏极焊盘113的连接强度，但能够起到与对半导体装置311叙述的效果大致相同的效果。在半导体装置371中，漏极焊盘113也可以仅由金属层341构成。
以上，对本发明的第22～第25实施方式进行了说明，但本发明的第22～第25实施方式也能够以其它方式来实施。
在上述的第22～第25实施方式中，对SiC半导体层102具有包括SiC半导体基板111以及SiC外延层112的层叠构造的例子进行了说明。
但是，SiC半导体层102也可以具有由SiC半导体基板111构成的单层构造。SiC半导体层102也可以具有由SiC外延层112构成的单层构造。
在上述的第22～第25实施方式中，对通过外延生长法来形成具有高浓度区域112a以及低浓度区域112b的SiC外延层112的例子进行了说明。但是，SiC外延层112也能够通过以下那样的工序来形成。
首先，通过外延生长法来形成具有比较低的n型杂质浓度的SiC外延层112。接着，通过离子注入法向SiC外延层112的表层部导入n型杂质。由此，形成具有高浓度区域112a以及低浓度区域112b的SiC外延层112。
在上述的第22～第25实施方式中，对形成有包含添加了p型杂质的p型多晶硅的栅极电极层132以及栅极配线层133的例子进行了说明。但是，在不重视栅极阈值电压Vth的増加的情况下，栅极电极层132以及栅极配线层133也可以包含添加了n型杂质的n型多晶硅，来代替p型多晶硅。
也就是，低电阻电极层134也可以包含n型多晶硅。低电阻电极层134也可以通过利用金属材料将在栅极电极层132(n型多晶硅)形成表层部的部分硅化物化来形成。该情况下，能够实现栅极电阻的降低。
在上述的第22～第25实施方式中，也可以采用各半导体部分的导电型反转后的构造。也就是，也可以将p型的部分设为n型、将n型的部分设为p型。
在上述的第22～第25实施方式中，也可以采用p+型的SiC半导体基板(111)来代替n+型的SiC半导体基板111。该情况下，上述的第22～第25实施方式的说明中，将“源极”替换为“发射极”、将“漏极”替换为“集电极”。
图49是表示本发明的第26实施方式的半导体装置401的俯视图。图50是表示图49所示的半导体装置401的俯视图，是去除了树脂层416的俯视图。
参照图49以及图50，半导体装置401具有包含SiC(碳化硅)单晶的SiC半导体层402。SiC半导体层402也可以包含4H－SiC单晶。
4H－SiC单晶具有从[0001]面相对于[11－20]方向以10°以内的角度倾斜的偏角。偏角也可以为0°以上且4°以下。偏角也可以大于0°且小于4°。典型地，偏角设定为2°或者4°的范围，更具体而言，设定为2°±0.2°的范围或者4°±0.4°的范围。
在该方式中，SiC半导体层402形成为长方体形状的片状。SiC半导体层402具有一侧的第1主面403、另一侧的第2主面404、以及连接第1主面403以及第2主面404的侧面405A、405B、405C、405D。第1主面403以及第2主面404在从它们的法线方向观察的俯视下(以下简称为“俯视”。)下形成为四边形状(在该方式中为长方形状)。
侧面405A与侧面405C对置。侧面405B与侧面405D对置。侧面405A～405D分别沿第1主面403以及第2主面404的法线方向呈平面地延伸。侧面405A～405D的长度也可以分别为1mm以上且10mm以下(例如2mm以上且5mm以下)。
在SiC半导体层402设定有有源区域406以及外侧区域407。有源区域406是形成有立式的MISFET的区域。外侧区域407是有源区域406的外侧的区域。
有源区域406在俯视下从SiC半导体层402的侧面405A～405D向内方区域空出间隔地设定于SiC半导体层402的中央部。有源区域406设定为在俯视下具有与SiC半导体层402的侧面405A～405D平行的四边的四边形状(在该方式中为长方形状)。
外侧区域407设定于SiC半导体层402的侧面405A～405D以及有源区域406的周缘之间的区域。外侧区域407设定为在俯视下包围有源区域406的无断点状(四边环状)。
在SiC半导体层402的第1主面403上形成有主面栅极电极408以及主面源极电极409。
主面栅极电极408包括栅极焊盘410以及栅极指状物411。在该方式中，栅极焊盘410以及栅极指状物411配置在有源区域406。
栅极焊盘410在俯视下沿SiC半导体层402的侧面405A形成。栅极焊盘410在俯视下沿SiC半导体层402的侧面405A的中央区域形成。
栅极焊盘410也可以在俯视下沿连接SiC半导体层402的侧面405A～405D中的任意的两个的角部而形成。栅极焊盘410在俯视下形成为四边形状。
栅极指状物411包括外侧栅极指状物411A以及内侧栅极指状物411B。
外侧栅极指状物411A从栅极焊盘410引出，沿有源区域406的周缘以帯状延伸。在该方式中，外侧栅极指状物411A以从三个方向划分有源区域406的内方区域的方式，沿SiC半导体层402的三个侧面405A、405B、405D形成。
外侧栅极指状物411A具有一对敞开端部412A、412B。外侧栅极指状物411A的一对敞开端部412A、412B形成于隔着有源区域406的内方区域而与栅极焊盘410对置的区域。在该方式中，外侧栅极指状物411A的一对敞开端部412A、412B沿SiC半导体层402的侧面405C形成。
内侧栅极指状物411B从栅极焊盘410向有源区域406的内方区域被引出。内侧栅极指状物411B在有源区域406的内方区域以帯状延伸。内侧栅极指状物411B从侧面405A侧朝向侧面405C侧延伸。
在该方式中，主面源极电极409包括源极焊盘413、源极拉回配线414以及源极连接部415。
源极焊盘413从栅极焊盘410以及栅极指状物411空出间隔地形成于有源区域406。源极焊盘413以包覆由栅极焊盘410以及栅极指状物411划分出的C字形状(在图49以及图50中为倒C字形状)的区域的方式，在俯视下形成为C字形状(在图49以及图50为倒C字形状)。
源极拉回配线414形成于外侧区域407。源极拉回配线414沿有源区域406以帯状延伸。在该方式中，源极拉回配线414在俯视下形成为包围有源区域406的无断点状(四边环状)。源极拉回配线414在外侧区域407与SiC半导体层402电连接。
源极连接部415连接源极焊盘413以及源极拉回配线414。源极连接部415设于外侧栅极指状物411A的一对敞开端部412A、412B之间的区域。源极连接部415从源极焊盘413横穿有源区域406以及外侧区域407之间的边界区域，并与源极拉回配线414连接。
形成于有源区域406的MISFET在其构造上包括npn型的寄生双极晶体管。若在外侧区域407产生的雪崩电流流入有源区域406，则寄生双极晶体管成为接通状态。该情况下，例如有因闭锁而MISFET的控制变得不稳定的可能性。
在此，在半导体装置401中，利用主面源极电极409的构造，形成吸收在有源区域406外的区域产生的雪崩电流的雪崩电流吸収构造。
更具体而言，利用源极拉回配线414吸收在外侧区域407产生的雪崩电流。由此，雪崩电流经由源极连接部415而到达源极焊盘413。在外部连接用的导线(例如接合引线)与源极焊盘413连接的情况下，雪崩电流通过该导线输出。
由此，能够抑制寄生双极晶体管因在外侧区域407产生的不希望的电流而成为接通状态的情况。因而，由于能够抑制闭锁，因此能够提高MISFET的控制的稳定性。
对栅极焊盘410以及栅极指状物411施加有栅极电压。栅极电压也可以为10V以上且50V以下(例如30V左右)。对源极焊盘413施加有源极电压。源极电压也可以是基准电压(例如GND电压)。
在SiC半导体层402的第1主面403之上(更具体而言，后述的层间绝缘层491之上)形成有树脂层416。在图49中，为了清楚起见，由影线示出树脂层416。树脂层416包覆栅极焊盘410、栅极指状物411以及源极焊盘413。
树脂层416也可以包含负型或者正型的感光性树脂。在该方式中，树脂层416包含作为正型的感光性树脂的一例的聚苯并恶唑。树脂层416也可以包含作为负型的感光性树脂的一例的聚酰亚胺。
在树脂层416形成有栅极焊盘开口417以及源极焊盘开口418。栅极焊盘开口417使栅极焊盘410露出。源极焊盘开口418使源极焊盘413露出。
树脂层416的周缘部419从SiC半导体层402的侧面405A～405D向内方区域空出间隔地形成。由此，树脂层416使SiC半导体层402的周缘部(更具体而言，后述的层间绝缘层491)露出。
树脂层416的周缘部419是从一张SiC半导体晶圆切出半导体装置401时形成切割道的部分。通过使SiC半导体层402的周缘部从树脂层416露出，不需要将树脂层416物理性地切断。
因此，能够从一张SiC半导体晶圆顺畅地切出半导体装置401。SiC半导体层402的侧面405A～405D也可以是切断面(研磨面)。SiC半导体层402的侧面405A～405D也可以具有研磨加工痕。
图51是图50所示的区域LI的放大图，是用于说明SiC半导体层402的第1主面403的构造的图。图52是沿图51所示的LII-LII线的剖视图，是表示栅极沟槽431的第1方式例以及源极沟槽441的第1方式例的剖视图。图53是沿图51所示的LIII-LIII线的剖视图，是表示栅极配线层436的第1方式例的剖视图。图54是图52所示的区域LIV的放大图。
图55是沿图50所示的LV-LV线的剖视图，是表示有源侧壁464的第1方式例、外侧主面462的第1方式例、侧方壁482的第1方式例、二极管区域471的第1方式例、外侧深阱区域472的第1方式例、场限制构造473的第1方式例以及锚固孔495的第1方式例的剖视图。图56是图55所示的区域LVI的放大图，是表示有源侧壁464的第1方式例以及外侧主面462的第1方式例的放大图。
参照图51～图55，在该方式中，SiC半导体层402具有包括n+型的SiC半导体基板421以及n型的SiC外延层422的层叠构造。由SiC半导体基板421形成SiC半导体层402的第2主面404。
由SiC外延层422形成SiC半导体层402的第1主面403。SiC半导体层402的第2主面404也可以是研磨面。SiC半导体层402的第2主面404也可以具有研磨加工痕。
SiC半导体基板421的厚度也可以为1μm以上且小于1000μm。SiC半导体基板421的厚度也可以为5μm以上。SiC半导体基板421的厚度也可以为25μm以上。SiC半导体基板421的厚度也可以为50μm以上。SiC半导体基板421的厚度也可以为100μm以上。
SiC半导体基板421的厚度也可以为700μm以下。SiC半导体基板421的厚度也可以为500μm以下。SiC半导体基板421的厚度也可以为400μm以下。SiC半导体基板421的厚度也可以为300μm以下。
SiC半导体基板421的厚度也可以为250μm以下。SiC半导体基板421的厚度也可以为200μm以下。SiC半导体基板421的厚度也可以为150μm以下。SiC半导体基板421的厚度也可以为100μm以下。
SiC半导体基板421的厚度优选为150μm以下。通过减小SiC半导体基板421的厚度，从而能够通过电流路径的缩短来实现电阻值的降低。
SiC外延层422的厚度也可以为1μm以上且100μm以下。SiC外延层422的厚度也可以为5μm以上。SiC外延层422的厚度也可以为10μm以上。
SiC外延层422的厚度也可以为50μm以下。SiC外延层422的厚度也可以为40μm以下。SiC外延层422的厚度也可以为30μm以下。
SiC外延层422的厚度也可以为20μm以下。SiC外延层422的厚度优选为15μm以下。SiC外延层422的厚度优选为10μm以下。
SiC外延层422的n型杂质浓度为SiC半导体基板421的n型杂质浓度以下。SiC外延层6的n型杂质浓度也可以为1.0×1015cm－3以上1.0×1018cm－3以下。
在该方式中，SiC外延层422具有沿SiC半导体层402的第1主面403的法线方向具有不同的n型杂质浓度的多个区域。更具体而言，SiC外延层422包括n型杂质浓度比较高的高浓度区域422a、以及n型杂质浓度比高浓度区域422a低的低浓度区域422b。
高浓度区域422a形成于第1主面403侧的区域。低浓度区域422b相对于高浓度区域422a形成于SiC半导体层402的第2主面404侧的区域。
高浓度区域422a的n型杂质浓度也可以为1×1016cm－3以上且1×1018cm－3以下。低浓度区域422b的n型杂质浓度也可以为1×1015cm－3以上且1×1016cm－3以下。
高浓度区域422a的厚度为低浓度区域422b的厚度以下。更具体而言，高浓度区域422a的厚度小于低浓度区域422b的厚度。也就是，高浓度区域422a的厚度小于SiC外延层422的总厚度的一半。
在SiC半导体层402的第2主面404连接有作为第2主面电极的漏极焊盘423。在断开时，能够施加于源极焊盘413以及漏极焊盘423之间的最大电压也可以为1000V以上且10000V以下。
漏极焊盘423也可以包含Ti层、Ni层、Au层或者Ag层中的至少一个。漏极焊盘423具有从SiC半导体层402的第2主面404起依次包含层叠的Ti层、Ni层、Au层以及Ag层的四层构造。
SiC半导体基板421作为MISFET的漏极区域424而形成。SiC外延层422作为MISFET的漂移区域425而形成。
在有源区域406，在SiC半导体层402的第1主面403的表层部形成有p型的主体区域426。主体区域426划定有源区域406。
也就是，在该方式中，主体区域426在SiC半导体层402的第1主面403形成于形成有源区域406的区域的整个区域。主体区域426的p型杂质浓度也可以为1×1017cm－3以上且1×1020cm－3以下。
在有源区域406，在SiC半导体层402的第1主面403的表层部形成有多个栅极沟槽431。多个栅极沟槽431沿任意的第1方向X空出间隔地形成。多个栅极沟槽431形成为沿与第1方向X交叉的第2方向Y延伸的帯状。
更具体而言，第1方向X是沿SiC半导体层402的侧面405B、405D的方向。第2方向Y是与第1方向X正交的方向。第2方向Y也是沿SiC半导体层402的侧面405A、405C的方向。
多个栅极沟槽431在俯视下形成为条纹状。在该方式中，各栅极沟槽431在有源区域406从一侧(侧面405B侧)的周缘部朝向另一侧(侧面405D侧)的周缘部以帯状延伸。
各栅极沟槽431在有源区域406横穿一侧的周缘部以及另一侧的周缘部之间的中间部。各栅极沟槽431的一端部在有源区域406位于一侧的周缘部。各栅极沟槽431的另一端部在有源区域406位于另一侧的周缘部。
第1方向X也可以设定为[11－20]方向([－1－120]方向)。该情况下，各栅极沟槽431也可以沿[11－20]方向延伸。第1方向X也可以设定为与[11－20]方向正交的[－1100]方向([1－100]方向)。该情况下，各栅极沟槽431也可以沿[－1100]方向([1－100]方向)延伸。
各栅极沟槽431具有毫米量级的长度。也就是，在图53所示的剖面中，栅极沟槽431的长度是从栅极沟槽431以及栅极指状物411的连接部分侧的端部至相反侧的端部为止的长度。
各栅极沟槽431的长度也可以为0.5mm以上。在该方式中，各栅极沟槽431的长度为1mm以上且10mm以下(例如2mm以上且5mm以下)。每单位面积的一个或者多个栅极沟槽431的总延长也可以为0.5μm/μm2以上且0.75μm/μm2以下。
各栅极沟槽431一体地包括有源沟槽部431a以及接触沟槽部431b。有源沟槽部431a是在有源区域406沿MISFET的通道区域的部分。
接触沟槽部431b是要是在栅极沟槽431以与栅极指状物411接触为目的的部分。接触沟槽部431b从有源沟槽部431a向有源区域406的周缘部被引出。接触沟槽部431b形成于栅极指状物411的正下方的区域。接触沟槽部431b的引出量是任意的。
各栅极沟槽431贯通主体区域426，直至SiC外延层422。各栅极沟槽431的底壁位于SiC外延层422内。
更具体而言，各栅极沟槽431的底壁位于SiC外延层422的高浓度区域422a。栅极沟槽431的底壁也可以与SiC半导体层402的第1主面403平行地形成。
栅极沟槽431的侧壁也可以沿SiC半导体层402的第1主面403的法线方向延伸。也就是，栅极沟槽431的侧壁也可以与SiC半导体层402的第1主面403大致垂直地形成。
在SiC半导体层402的第1主面403的法线方向上，栅极沟槽431的深度也可以为0.5μm以上且3μm以下(例如1μm左右)。栅极沟槽431的深度优选为0.5μm以上且1.0μm以下。
栅极沟槽431的第1方向宽度也可以为0.1μm以上且2μm以下(例如0.5μm左右)。栅极沟槽431的第1方向宽度优选为0.1μm以上且0.5μm以下。
参照图54，各栅极沟槽431的开口边缘部432包括从SiC半导体层402的第1主面403朝向栅极沟槽431的内方向下倾斜的倾斜部433。栅极沟槽431的开口边缘部432是连接SiC半导体层402的第1主面403以及栅极沟槽431的侧壁的角部。
在该方式中，倾斜部433形成为朝向SiC半导体层402的内方的凹弯曲状。倾斜部433也可以形成为朝向栅极沟槽431的内方的凸弯曲状。
相对于栅极沟槽431的开口边缘部432的电场沿倾斜部433分散。由此，能够缓和相对于栅极沟槽431的开口边缘部432的电场集中。
在各栅极沟槽431内形成有栅极绝缘层434以及栅极电极层435。为了清楚起见，在图51中由影线示出栅极绝缘层434以及栅极电极层435。
栅极绝缘层434包含氧化硅。栅极绝缘层434也可以包含氮化硅等其它绝缘膜。栅极绝缘层434以在栅极沟槽431内划分出凹状的空间的方式，沿栅极沟槽431的内壁面形成为膜状。
栅极绝缘层434包括第1区域434a、第2区域434b以及第3区域434c。第1区域434a沿栅极沟槽431的侧壁形成。第2区域434b沿栅极沟槽431的底壁形成。第3区域434c沿SiC半导体层402的第1主面403形成。
第1区域434a的厚度T1比第2区域434b的厚度T2以及第3区域434c的厚度T3小。第2区域434b的厚度T2相对于第1区域434a的厚度T1的比T2/T1也可以为2以上且5以下。第3区域434c的厚度T3相对于第1区域434a的厚度T1的比T3/T1也可以为2以上且5以下。
第1区域434a的厚度T1也可以为0.01μm以上且0.2μm以下。第2区域434b的厚度T2也可以为0.05μm以上且0.5μm以下。第3区域434c的厚度T3也可以为0.05μm以上且0.5μm以下。
通过较薄地形成栅极绝缘层434的第1区域434a，从而能够抑制在主体区域426中在栅极沟槽431的侧壁附近的区域诱发的载流子的増加。由此，能够抑制通道电阻的増加。通过较厚地形成栅极绝缘层434的第2区域434b，从而能够缓和相对于栅极沟槽431的底壁的电场集中。
通过较厚地形成栅极绝缘层434的第3区域434c，从而能够提高栅极沟槽431的开口边缘部432附近的栅极绝缘层434的耐压。另外，通过较厚地形成第3区域434c，能够抑制第3区域434c通过蚀刻法而消失。
由此，能够抑制因第3区域434c的消失而使第1区域434a被蚀刻法除去的情况。其结果，能够使栅极电极层435隔着栅极绝缘层434而与SiC半导体层402(主体区域426)适当地对置。
栅极绝缘层434还包括在栅极沟槽431的开口边缘部432朝向栅极沟槽431内鼓出的鼓出部434d。鼓出部434d形成于栅极绝缘层434的连接第1区域434a以及第3区域434c的角部。
鼓出部434d朝向栅极沟槽431的内方以弯曲状伸出。鼓出部434d在栅极沟槽431的开口边缘部432使栅极沟槽431的开口变窄。
通过鼓出部434d，可实现开口边缘部432中的栅极绝缘层434的绝缘耐压的提高。当然，也可以形成没有鼓出部434d的栅极绝缘层434。也可以形成具有均匀的厚度的栅极绝缘层434。
栅极电极层435隔着栅极绝缘层434埋入于栅极沟槽431。更具体而言，栅极电极层435以填满由栅极绝缘层434划分的凹状的空间的方式，埋入于栅极沟槽431。栅极电极层435由栅极电压控制。
栅极电极层435形成为与栅极沟槽431延伸的方向正交的在剖视下沿SiC半导体层402的第1主面403的法线方向延伸的壁状。栅极电极层435具有位于栅极沟槽431的开口侧的上端部。
栅极电极层435的上端部形成为朝向栅极沟槽431的底壁凹陷的弯曲状。栅极电极层435的上端部具有沿栅极绝缘层434的鼓出部434d收缩的收缩部。
栅极电极层435的剖面面积(与栅极沟槽431延伸的方向正交的剖面面积)也可以为0.05μm2以上且0.5μm2以下。栅极电极层435的剖面面积由栅极电极层435的深度以及栅极电极层435的宽度的积来定义。
栅极电极层435的深度是从栅极电极层435的上端部至下端部为止的距离。栅极电极层435的宽度是栅极电极层435的上端部以及下端部之间的中间位置的沟槽的宽度。在上端部为曲面(在该方式中为朝向下侧凹陷的弯曲状)的情况下，栅极电极层435的上端部的位置成为栅极电极层435的上表面的深度方向的中间位置。
栅极电极层435也可以包含导电性多晶硅。栅极电极层435也可以包含作为导电性多晶硅的一例的n型多晶硅或者p型多晶硅。栅极电极层435也可以包含钨、铝、铜、铝合金或者铜合金中的至少一种，来代替性多晶硅。
参照图51以及图53，在有源区域406形成有栅极配线层436。栅极配线层436与栅极焊盘410以及栅极指状物411电连接。在图53中，为了清楚起见，由影线示出栅极配线层436。
栅极配线层436形成于SiC半导体层402的第1主面403之上。更具体而言，栅极配线层436形成于栅极绝缘层434的第3区域434c之上。
在该方式中，栅极配线层436沿栅极指状物411形成。更具体而言，栅极配线层436以在三个方向上划分有源区域406的内方区域的方式，沿SiC半导体层402的三个侧面405A、405B、405D形成。
栅极配线层436与从各栅极沟槽431的接触沟槽部431b露出的栅极电极层435连接。在该方式中，栅极配线层436由从栅极电极层435引出到SiC半导体层402的第1主面403之上的引出部形成。栅极配线层436的上端部与栅极电极层435的上端部连接。
参照图51、图52以及图54，在有源区域406，在SiC半导体层402的第1主面403形成有多个源极沟槽441。各源极沟槽441形成于彼此相邻的两个栅极沟槽431之间的区域。
多个源极沟槽441分别形成为沿第2方向Y延伸的帯状。多个源极沟槽441在俯视下形成为条纹状。在第1方向X上，彼此相邻的源极沟槽441的中央部间的间距也可以为1.5μm以上且3μm以下。
各源极沟槽441贯通主体区域426，直至SiC外延层422。各源极沟槽441的底壁位于SiC外延层422内。更具体而言，各源极沟槽441的底壁位于高浓度区域422a。
在该方式中，源极沟槽441的深度为栅极沟槽431的深度以上。更具体而言，源极沟槽441的深度比栅极沟槽431的深度大。源极沟槽441的底壁相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。
源极沟槽441的底壁位于栅极沟槽431的底壁以及低浓度区域422b之间的区域。源极沟槽441的底壁也可以与SiC半导体层402的第1主面403平行地形成。
源极沟槽441的侧壁也可以沿SiC半导体层402的第1主面403的法线方向延伸。也就是，源极沟槽441的侧壁也可以与SiC半导体层402的第1主面403大致垂直地形成。
在SiC半导体层402的第1主面403的法线方向上，源极沟槽441的深度也可以为0.5μm以上且10μm以下(例如2μm左右)。源极沟槽441的深度相对于栅极沟槽431的深度的比也可以为1.5以上。源极沟槽441的深度相对于栅极沟槽431的深度的比优选为2以上。
源极沟槽441的第1方向宽度也可以与栅极沟槽431的第1方向宽度大致相等。源极沟槽441的第1方向宽度也可以为栅极沟槽431的第1方向宽度以上。源极沟槽441的第1方向宽度也可以为0.1μm以上且2μm以下(例如0.5μm左右)。
在各源极沟槽441内形成有源极绝缘层442以及源极电极层443。在图51中，为了清楚起见，由影线示出源极绝缘层442以及源极电极层443。
源极绝缘层442也可以包含氧化硅。源极绝缘层442以在源极沟槽441内划分凹状的空间的方式，沿源极沟槽441的内壁面形成为膜状。
源极绝缘层442包括第1区域442a以及第2区域442b。第1区域442a沿源极沟槽441的侧壁形成。第2区域442b沿源极沟槽441的底壁形成。第1区域442a的厚度T11比第2区域442b的厚度T12小。
第2区域442b的厚度T12相对于第1区域442a的厚度T11的比T12/T11也可以为2以上且5以下。第1区域442a的厚度T11也可以为0.01μm以上且0.2μm以下。第2区域442b的厚度T12也可以为0.05μm以上且0.5μm以下。
第1区域442a的厚度T11也可以与栅极绝缘层434的第1区域434a的厚度T1大致相等。第2区域442b的厚度T12也可以与栅极绝缘层434的第2区域434b的厚度T2大致相等。当然，也可以形成有具有均匀的厚度的源极绝缘层442。
源极电极层443隔着源极绝缘层442埋入于源极沟槽441。更具体而言，源极电极层443以填满由源极绝缘层442划分出的凹状的空间的方式，埋入于源极沟槽441。源极电极层443由源极电压控制。
源极电极层443具有位于源极沟槽441的开口侧的上端部。源极电极层443的上端部形成于比SiC半导体层402的第1主面403靠下方。源极电极层443的上端部也可以位于比SiC半导体层402的第1主面403靠上方。
源极电极层443的上端部形成为朝向源极沟槽441的底壁凹陷的弯曲状。源极电极层443的上端部也可以与SiC半导体层402的第1主面403平行地形成。
源极电极层443的上端部也可以比源极绝缘层442的上端部更向上方突出。源极电极层443的上端部也可以位于比源极绝缘层442的上端部靠下方。源极电极层443的厚度也可以为0.5μm以上且10μm以下(例如1μm左右)。
源极电极层443优选包含在材质上具有与SiC相近的性质的多晶硅。由此，能够降低在SiC半导体层402内产生的应力。源极电极层443也可以包含与栅极电极层435相同种类的导电材料。
源极电极层443也可以包含导电性多晶硅。源极电极层443也可以包含作为导电性多晶硅的一例的n型多晶硅或者p型多晶硅。源极电极层443也可以包含钨、铝、铜、铝合金或者铜合金中的至少一种，来代替导电性多晶硅。
这样，半导体装置401具有沟槽栅极构造451以及沟槽源极构造452。沟槽栅极构造451包括栅极沟槽431、栅极绝缘层434、栅极电极层435。沟槽源极构造452包括源极沟槽441、源极绝缘层442以及源极电极层443。
在主体区域426的表层部，在沿栅极沟槽431的侧壁的区域形成有n+型的源极区域453。源极区域453的n型杂质浓度也可以为1.0×1018cm－3以上1.0×1021cm－3以下。源极区域453在第1方向X上沿栅极沟槽431的一侧的侧壁以及另一侧的侧壁形成有多个。
多个源极区域453分别形成为沿第2方向Y延伸的帯状。多个源极区域453在俯视下形成为条纹状。各源极区域453从栅极沟槽431的侧壁以及源极沟槽441的侧壁露出。
在SiC半导体层402的第1主面403的表层部，形成有多个p+型的接触区域454。多个p+型的接触区域454沿各源极沟槽441的侧壁形成。
接触区域454的p型杂质浓度比主体区域426的p型杂质浓度大。接触区域454的p型杂质浓度也可以为1.0×1018cm－3以上且1.0×1021cm－3以下。
多个接触区域454沿第2方向Y空出间隔地形成。多个接触区域454从栅极沟槽431沿第1方向X空出间隔地形成。
各接触区域454包覆源极沟槽441的侧壁以及底壁。各接触区域454的底部也可以与源极沟槽441的底壁平行地形成。更具体而言，各接触区域454一体地包括第1表层区域454a、第2表层区域454b以及内壁区域454c。
第1表层区域454a在SiC半导体层402的第1主面403的表层部沿源极沟槽441的一侧的侧壁形成。第1表层区域454a从源极沟槽441的一侧的侧壁朝向相邻的栅极沟槽431延伸。第1表层区域454a也可以延伸至源极沟槽441以及栅极沟槽431之间的中间区域。
第2表层区域454b在SiC半导体层402的第1主面403的表层部沿源极沟槽441的另一侧的侧壁形成。第2表层区域454b从源极沟槽441的另一侧的侧面朝向相邻的栅极沟槽431延伸。第2表层区域454b也可以延伸至源极沟槽441以及栅极沟槽431之间的中间区域。
内壁区域454c在SiC半导体层402形成于沿源极沟槽441的内壁的区域。内壁区域454c沿源极沟槽441的侧壁形成。
内壁区域454c包覆源极沟槽441的连接侧壁以及底壁的角部。内壁区域454c从源极沟槽441的侧壁经由角部包覆源极沟槽441的底壁。各接触区域454的底部由内壁区域454c形成。
在SiC半导体层402的第1主面403的表层部形成有多个p型的深阱区域455。深阱区域455在有源区域406也称为调整SiC半导体层402的耐压的耐压调整区域(耐压保持区域)。
各深阱区域455以包覆接触区域454的方式沿各源极沟槽441的内壁形成。深阱区域455形成为沿源极沟槽441延伸的帯状。深阱区域455由源极沟槽441的侧壁形成。
深阱区域455包覆源极沟槽441的连接侧壁以及底壁的角部。深阱区域455从源极沟槽441的侧壁经由角部包覆源极沟槽441的底壁。深阱区域455在源极沟槽441的侧壁与主体区域426相连。
深阱区域455具有相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧的底部。深阱区域455形成于SiC外延层422的高浓度区域422a。深阱区域455的底部也可以与源极沟槽441的底壁平行地形成。
深阱区域455的p型杂质浓度也可以与主体区域426的p型杂质浓度大致相等。深阱区域455的p型杂质浓度也可以大于主体区域426的p型杂质浓度。深阱区域455的p型杂质浓度也可以小于主体区域426的p型杂质浓度。
深阱区域455的p型杂质浓度也可以为接触区域454的p型杂质浓度以下。深阱区域455的p型杂质浓度也可以小于接触区域454的p型杂质浓度。深阱区域455的p型杂质浓度也可以为1.0×1017cm－3以上且1.0×1019cm－3以下。
深阱区域455在与SiC半导体层402(SiC外延层422的高浓度区域422a)之间形成pn接合部。从该pn接合部朝向彼此相邻的多个栅极沟槽431之间的区域扩展有耗尽层。该耗尽层相对于栅极沟槽431的底壁朝向SiC半导体层402的第2主面404侧的区域扩展。
从深阱区域455扩展的耗尽层也可以与栅极沟槽431的底壁重叠。从深阱区域455的底部扩展的耗尽层也可以与栅极沟槽431的底壁重叠。
在仅具备pn接合二极管的半导体装置中，不具备沟槽这样的构造上在SiC半导体层402内的电场集中的问题较少。深阱区域455使沟槽栅极型的MISFET接近pn接合二极管的构造。
由此，在沟槽栅极型的MISFET中，能够缓和SiC半导体层402内的电场。因此，使彼此相邻的多个深阱区域455之间的间距变窄在缓和电场集中上有効。
另外，根据相对于栅极沟槽431的底壁在SiC半导体层402的第2主面404侧具有底部的深阱区域455，通过耗尽层能够适当地缓和相对于栅极沟槽431的电场集中。
各深阱区域455的底部以及SiC半导体层402的第2主面404之间的距离优选为大致恒定。由此，能够抑制在各深阱区域455的底部以及SiC半导体层402的第2主面404之间的距离产生偏差。
因而，能够抑制SiC半导体层402的耐压(例如静电破坏耐量)因深阱区域455的方式而受到限制，因此能够适当地实现耐压的提高。
在该方式中，SiC外延层422的高浓度区域422a介于彼此相邻的多个深阱区域455之间的区域。由此，在彼此相邻的多个深阱区域455之间的区域能够降低JFET(JunctionField Effect Transistor)电阻。
并且，在该方式中，深阱区域455的底部位于SiC外延层422的高浓度区域422a内。由此，能够从深阱区域455的底部向与SiC半导体层402的第1主面403平行的横方向扩展电流路径。由此，能够降低电流扩展的电阻。在这种构造中，SiC外延层422的低浓度区域422b提高SiC半导体层402的耐压。
通过形成源极沟槽441，能够相对于源极沟槽441的内壁保形地形成深阱区域455。由此，能够适当地抑制在各深阱区域455的深度上产生偏差。另外，通过利用源极沟槽441的内壁，能够在SiC半导体层402的比较深的区域适当地形成各深阱区域455。
参照图51以及图53，在有源区域406的周缘部形成有p型的周缘深阱区域459。周缘深阱区域459与深阱区域455电连接。
周缘深阱区域459形成为与深阱区域455相同的电位。在该方式中，周缘深阱区域459与深阱区域455一体地形成。
更具体而言，周缘深阱区域459在有源区域406的周缘部形成于沿栅极沟槽431的接触沟槽部431b的内壁的区域。
周缘深阱区域459沿接触沟槽部431b的侧壁延伸，通过边缘部并包覆接触沟槽部431b的底壁。周缘深阱区域459在接触沟槽部431b的开口侧的区域与主体区域426连接。
周缘深阱区域459具有相对于栅极沟槽431的接触沟槽部431b的底壁位于SiC半导体层402的第2主面404侧的底部。周缘深阱区域459形成于SiC外延层422的高浓度区域422a。
周缘深阱区域459在俯视下与栅极配线层436重叠。也就是，周缘深阱区域459隔着栅极绝缘层434(第3区域434c)而与栅极配线层436对置。
周缘深阱区域459包括从栅极沟槽431的接触沟槽部431b引出到栅极沟槽431的有源沟槽部431a的引出部459a。
周缘深阱区域459的引出部459a沿有源沟槽部431a的侧壁延伸，通过边缘部并包覆有源沟槽部431a的底壁。周缘深阱区域459的引出部459a在有源沟槽部431a的开口侧的区域与主体区域426连接。
周缘深阱区域459的引出部459a经由主体区域426而与深阱区域455连接。也就是，周缘深阱区域459经由主体区域426而与深阱区域455电连接。
周缘深阱区域459的引出部459a具有相对于有源沟槽部431a的底壁位于SiC半导体层402的第2主面104侧的底部。周缘深阱区域459的引出部459a形成于SiC外延层422的高浓度区域422a。
周缘深阱区域459的p型杂质浓度也可以与主体区域426的p型杂质浓度大致相等。周缘深阱区域459的p型杂质浓度也可以大于主体区域426的p型杂质浓度。周缘深阱区域459的p型杂质浓度也可以小于主体区域426的p型杂质浓度。
周缘深阱区域459的p型杂质浓度也可以与深阱区域455的p型杂质浓度大致相等。周缘深阱区域459的p型杂质浓度也可以大于深阱区域455的p型杂质浓度。周缘深阱区域459的p型杂质浓度也可以小于深阱区域455的p型杂质浓度。
周缘深阱区域459的p型杂质浓度也可以为接触区域454的p型杂质浓度以下。周缘深阱区域459的p型杂质浓度也可以小于接触区域454的p型杂质浓度。周缘深阱区域459的p型杂质浓度也可以为1.0×1017cm－3且以上1.0×1019cm－3以下。
在SiC半导体层402的第1主面403，且在沿源极电极层443的上端部的区域，形成有与源极沟槽441连通的源极副沟槽456。源极副沟槽456形成源极沟槽441的侧壁的一部分。
在该方式中，源极副沟槽456在俯视下形成为包围源极电极层443的上端部的无断点状(四边环状)。也就是，源极副沟槽456对源极电极层443的上端部进行镶边。
源极副沟槽456通过挖掘源极绝缘层442的一部分而形成。更具体而言，源极副沟槽456通过从SiC半导体层402的第1主面403挖掘源极绝缘层442的上端部以及源极电极层443的上端部而形成。
源极电极层443的上端部具有相对于源极电极层443的下端部收缩的形状。源极电极层443的下端部是在为源极电极层443中位于源极沟槽441的底壁侧的部分。源极电极层443的上端部的第1方向宽度也可以小于源极电极层443的下端部的第1方向宽度。
源极副沟槽456在剖视下形成为底面积比开口面积小的尖细形状。源极副沟槽456的底壁也可以形成为朝向SiC半导体层402的第2主面404的凸弯曲状。
源极区域453、接触区域454、源极绝缘层442以及源极电极层443从源极副沟槽456的内壁露出。至少源极绝缘层442的第1区域442a从源极副沟槽456的底壁露出。在源极绝缘层442中，第1区域442a的上端部位于比SiC半导体层402的第1主面403靠下方。
各源极沟槽441的开口边缘部457包括从SiC半导体层402的第1主面403朝向源极沟槽441的内方向下倾斜的倾斜部458。源极沟槽441的开口边缘部457是连接SiC半导体层402的第1主面403以及源极沟槽441的侧壁的角部。源极沟槽441的倾斜部458由源极副沟槽456形成。
在该方式中，倾斜部458形成为朝向SiC半导体层402的内方的凹弯曲状。倾斜部458也可以形成为朝向源极副沟槽456的内方的凸弯曲状。
相对于源极沟槽441的开口边缘部457的电场沿倾斜部458分散。由此，能够缓和相对于源极沟槽441的开口边缘部457的电场集中。
参照图55以及图56，有源区域406具有形成SiC半导体层402的第1主面403的一部分的有源主面461。外侧区域407具有形成SiC半导体层402的第1主面403的一部分的外侧主面462。在该方式中，外侧主面462与SiC半导体层402的侧面405A～405D连接。
外侧主面462相对于有源主面461位于SiC半导体层402的第2主面404侧。在该方式中，外侧区域407通过向第2主面404侧挖掘SiC半导体层402的第1主面403而形成。因此，外侧主面462相对于有源主面461形成于向SiC半导体层402的第2主面404侧凹陷的区域。
外侧主面462也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。外侧主面462也可以形成于与源极沟槽441的底壁大致相等的深度位置。也就是，外侧主面462也可以位于与源极沟槽441的底壁大致相同的平面上。
外侧主面462以及SiC半导体层402的第2主面404之间的距离也可以与源极沟槽441的底壁以及SiC半导体层402的第2主面404之间的距离大致相等。
外侧主面462也可以相对于源极沟槽441的底壁位于SiC半导体层402的第2主面404侧。外侧主面462也可以相对于源极沟槽441的底壁在0μm以上且1μm以下的范围内位于SiC半导体层402的第2主面404侧。
SiC外延层422从外侧主面462露出。更具体而言，SiC外延层422的高浓度区域422a从外侧区域407的外侧主面462露出。外侧主面462隔着SiC外延层422的高浓度区域422a而与SiC外延层422的低浓度区域422b对置。
在该方式中，有源区域406由外侧区域407划分为台地状。也就是，有源区域406作为比外侧区域407更朝向上方突出的台地状的有源台地463而形成。
有源台地463包括连接有源主面461以及外侧主面462的有源侧壁464。SiC半导体层402的第1主面403由有源主面461、外侧主面462以及有源侧壁464形成。
在该方式中，有源侧壁464沿与有源主面461(外侧主面462)大致垂直的方向延伸。有源侧壁464划分有源区域406以及外侧区域407之间的边界区域。
SiC外延层422从有源侧壁464露出。更具体而言，SiC外延层422的高浓度区域422a从有源侧壁464露出。
在有源侧壁464，至少主体区域426从有源主面461侧的区域露出。在图55以及图56中，示出了主体区域426以及源极区域453从有源侧壁464露出的方式例。
在外侧区域407，且在SiC半导体层402的第1主面403(外侧主面462)的表层部，形成有p+型的二极管区域471、p型的外侧深阱区域472以及p型的场限制构造473。
二极管区域471在外侧区域407形成于有源侧壁464以及SiC半导体层402的侧面405A～405D之间的区域。二极管区域471从有源侧壁464以及侧面405A～405D空出间隔地形成。
二极管区域471在俯视下沿有源区域406形成为帯状。在该方式中，二极管区域471在俯视下形成为包围有源区域406的无断点状(四边环状)。
二极管区域471在俯视下与源极拉回配线414重叠。二极管区域471与源极拉回配线414电连接。二极管区域471形成雪崩电流吸収构造的一部分。
二极管区域471在与SiC半导体层402之间形成pn接合部。更具体而言，二极管区域471位于SiC外延层422内。因此，二极管区域471在与SiC外延层422之间形成pn接合部。
更具体而言，二极管区域471位于SiC外延层422的高浓度区域422a内。因此，二极管区域471在与SiC外延层422的高浓度区域422a之间形成pn接合部。由此，形成有以二极管区域471为阳极、以SiC半导体层402为阴极的pn接合二极管474。
二极管区域471整体相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。二极管区域471的底部相对于源极沟槽441的底壁位于SiC半导体层402的第2主面404侧。
二极管区域471的底部也可以形成于与接触区域454的底部大致相等的深度位置。也就是，二极管区域471的底部也可以位于与接触区域454的底部大致相同的平面上。
二极管区域471的底部以及SiC半导体层402的第2主面404之间的距离也可以与接触区域454的底部以及SiC半导体层402的第2主面404之间的距离大致相等。
二极管区域471的底部也可以相对于接触区域454的底部位于SiC半导体层402的第2主面404侧。二极管区域471的底部也可以相对于接触区域454的底部在0μm以上且1μm以下的范围内位于SiC半导体层402的第2主面404侧。
二极管区域471的p型杂质浓度与接触区域454的p型杂质浓度大致相等。二极管区域471的p型杂质浓度比主体区域426的p型杂质浓度大。二极管区域471的p型杂质浓度也可以为1.0×1018cm－3以上且1.0×1021cm－3以下。
外侧深阱区域472在俯视下形成于有源侧壁464以及二极管区域471之间的区域。在该方式中，外侧深阱区域472从有源侧壁464朝向二极管区域471侧空出间隔地形成。外侧深阱区域472在外侧区域407也称为调整SiC半导体层402的耐压的耐压调整区域(耐压保持区域)。
外侧深阱区域472在俯视下沿有源区域406形成为帯状。在该方式中，外侧深阱区域472在俯视下形成为包围有源区域406的无断点状(四边环状)。
外侧深阱区域472的底部相对于二极管区域471的底部位于SiC半导体层402的第2主面404侧。在该方式中，外侧深阱区域472的外周缘从SiC半导体层402的第2主面404侧包覆二极管区域471。外侧深阱区域472也可以在俯视下与源极拉回配线414重叠。
外侧深阱区域472经由二极管区域471与源极拉回配线414电连接。外侧深阱区域472也可以形成pn接合二极管474的一部分。外侧深阱区域472也可以形成雪崩电流吸収构造的一部分。
外侧深阱区域472整体相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。外侧深阱区域472的底部相对于源极沟槽441的底壁位于SiC半导体层402的第2主面404侧。
外侧深阱区域472的底部也可以形成于与深阱区域455的底部大致相等的深度位置。也就是，外侧深阱区域472的底部也可以位于与深阱区域455的底部大致相同的平面上。
外侧深阱区域472的底部以及外侧主面462之间的距离也可以与深阱区域455的底部以及源极沟槽441的底壁之间的距离大致相等。外侧深阱区域472的底部以及SiC半导体层402的第2主面404之间的距离也可以与深阱区域455的底部以及SiC半导体层402的第2主面404之间的距离大致相等。
由此，能够抑制在外侧深阱区域472的底部以及SiC半导体层402的第2主面404之间的距离、与深阱区域455的底部以及SiC半导体层402的第2主面404之间的距离之间产生偏差。
因而，能够抑制SiC半导体层402的耐压(例如静电破坏耐量)因外侧深阱区域472的方式以及深阱区域455的方式而受到限制的情况，因此能够适当地实现耐压的提高。
外侧深阱区域472的底部也可以相对于深阱区域455的底部位于SiC半导体层402的第2主面404侧。外侧深阱区域472的底部也可以相对于深阱区域455的底部在0μm以上且1μm以下的范围内位于SiC半导体层402的第2主面404侧。
外侧深阱区域472的p型杂质浓度也可以为二极管区域471的p型杂质浓度以下。外侧深阱区域472的p型杂质浓度也可以比二极管区域471的p型杂质浓度小。
外侧深阱区域472的p型杂质浓度也可以与深阱区域455的p型杂质浓度大致相等。外侧深阱区域472的p型杂质浓度也可以与主体区域426的p型杂质浓度大致相等。外侧深阱区域472的p型杂质浓度也可以为1.0×1017cm－3以上且1.0×1019cm－3以下。
外侧深阱区域472的p型杂质浓度也可以大于主体区域426的p型杂质浓度。外侧深阱区域472的p型杂质浓度也可以小于主体区域426的p型杂质浓度。
外侧深阱区域472的p型杂质浓度也可以为接触区域454的p型杂质浓度以下。外侧深阱区域472的p型杂质浓度也可以小于接触区域454的p型杂质浓度。
场限制构造473在俯视下形成于二极管区域471以及SiC半导体层402的侧面405A～405D之间的区域。在该方式中，场限制构造473从侧面405A～405D朝向二极管区域471侧空出间隔地形成。
场限制构造473包括1个或者多个(例如2个以上20个以下)的场限制区域。在该方式中，场限制构造473包括具有多个(5个)场限制区域475A、475B、475C、475D、475E的场限制区域组。
场限制区域475A～475E沿离开二极管区域471的方向空出间隔地依次形成。场限制区域475A～475E分别在俯视下沿有源区域406的周缘以帯状延伸。
更具体而言，场限制区域475A～475E在俯视下分别形成为包围有源区域406的无断点状(四边环状)。场限制区域475A～475E也分别称为FLR(Field Limiting Ring)区域。
在该方式中，场限制区域475A～475E的底部相对于二极管区域471的底部位于SiC半导体层402的第2主面404侧。
在该方式中，场限制区域475A～475E中最内侧的场限制区域475A从SiC半导体层402的第2主面404侧包覆二极管区域471。场限制区域475A也可以在俯视下与上述的源极拉回配线414重叠。
场限制区域475A经由二极管区域471与源极拉回配线414电连接。场限制区域475A也可以形成pn接合二极管474的一部分。场限制区域475A也可以形成雪崩电流吸収构造的一部分。
场限制区域475A～475E整体相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。场限制区域475A～475E的底部相对于源极沟槽441的底壁位于SiC半导体层402的第2主面404侧。
场限制区域475A～475E也可以形成于与深阱区域455(外侧深阱区域472)大致相等的深度位置。也就是，场限制区域475A～475E的底部也可以位于与深阱区域455(外侧深阱区域472)的底部大致相同的平面上。
场限制区域475A～475E的底部也可以相对于深阱区域455(外侧深阱区域472)的底部位于外侧主面462侧。场限制区域475A～475E的底部也可以相对于深阱区域455(外侧深阱区域472)的底部位于SiC半导体层402的第2主面404侧。
彼此相邻的场限制区域475A～475E之间的宽度也可以相互不同。彼此相邻的场限制区域475A～475E之间的宽度也可以在离开有源区域406的方向上变大。彼此相邻的场限制区域475A～475E之间的宽度也可以在离开有源区域406的方向上变小。
场限制区域475A～475E的深度也可以相互不同。场限制区域475A～475E的深度也可以在离开有源区域406的方向上变小。场限制区域475A～475E的深度也可以在离开有源区域406的方向上变大。
场限制区域475A～475E的p型杂质浓度也可以为二极管区域471的p型杂质浓度以下。场限制区域475A～475E的p型杂质浓度也可以比二极管区域471的p型杂质浓度小。
场限制区域475A～475E的p型杂质浓度也可以为外侧深阱区域472的p型杂质浓度以下。场限制区域475A～475E的p型杂质浓度也可以比外侧深阱区域472的p型杂质浓度小。
场限制区域475A～475E的p型杂质浓度也可以为外侧深阱区域472的p型杂质浓度以上。场限制区域475A～475E的p型杂质浓度也可以比外侧深阱区域472的p型杂质浓度大。
场限制区域475A～475E的p型杂质浓度也可以为1.0×1015cm－3以上且1.0×1018cm－3以下。优选为二极管区域471的p型杂质浓度＞外侧深阱区域472的p型杂质浓度＞场限制区域475A～475E的p型杂质浓度。
场限制构造473在外侧区域407缓和电场集中。场限制区域的个数、宽度、深度、p型杂质浓度等根据应该缓和的电场取得各种值。
在外侧区域407，且在SiC半导体层402的第1主面403之上，形成有外侧绝缘层481。外侧绝缘层481在外侧区域407选择性地包覆二极管区域471、外侧深阱区域472以及场限制构造473。
外侧绝缘层481沿有源侧壁464以及外侧主面462形成为膜状。外侧绝缘层481在有源主面461之上与栅极绝缘层434相连。更具体而言，外侧绝缘层481与栅极绝缘层434的第3区域434c相连。
外侧绝缘层481也可以包含氧化硅。外侧绝缘层481也可以包含氮化硅等其它绝缘膜。在该方式中，外侧绝缘层481由与栅极绝缘层434相同的绝缘材料种类形成。
外侧绝缘层481包括第1区域481a以及第2区域481b。外侧绝缘层481的第1区域481a包覆有源侧壁464。外侧绝缘层481的第2区域481b包覆外侧主面462。
外侧绝缘层481的第2区域481b的厚度也可以为外侧绝缘层481的第1区域481a的厚度以下。外侧绝缘层481的第2区域481b的厚度也可以小于外侧绝缘层481的第1区域481a的厚度。
外侧绝缘层481的第1区域481a的厚度也可以与栅极绝缘层434的第1区域434a的厚度大致相等。外侧绝缘层481的第2区域481b的厚度也可以与栅极绝缘层434的第3区域434c的厚度大致相等。当然，也可以形成具有均匀的厚度的外侧绝缘层481。
参照图55以及图56，半导体装置401还包括包覆有源侧壁464的侧方壁482。侧方壁482从外侧区域407侧保护并加强有源台地463。
另外，侧方壁482形成缓和形成于有源主面461以及外侧主面462之间的台阶483的台阶缓和构造。在形成有包覆有源区域406以及外侧区域407之间的边界区域的上层构造(包覆层)的情况下，上层构造包覆侧方壁482。侧方壁482提高上层构造的平坦性。
侧方壁482也可以具有从有源主面461朝向外侧主面462向下倾斜的倾斜部484。通过倾斜部484能够适当地缓和台阶483。侧方壁482的倾斜部484也可以形成为朝向SiC半导体层402侧的凹弯曲状。
侧方壁482相对于有源主面461自我匹配地形成。更具体而言，侧方壁482沿有源侧壁464形成。在该方式中，侧方壁482在俯视下形成为包围有源区域406的无断点状(四边环状)。
侧方壁482也可以包含导电材料。侧方壁482也可以包含与栅极电极层435相同的导电材料种类。侧方壁482也可以包含与源极电极层443相同的导电材料种类。
侧方壁482也可以包含绝缘材料。该情况下，能够由侧方壁482提高有源区域406相对于外侧区域407的绝缘性。在该方式中，侧方壁482包含多晶硅。侧方壁482也可以包含n型多晶硅或者p型多晶硅。
参照图52～图56，在SiC半导体层402的第1主面403之上形成有层间绝缘层491。层间绝缘层491选择性地包覆有源区域406以及外侧区域407。层间绝缘层491沿有源主面461以及外侧主面462形成为膜状。
层间绝缘层491在有源区域406中选择性地包覆沟槽栅极构造451、栅极配线层436以及沟槽源极构造452。层间绝缘层491在外侧区域407中选择性地包覆二极管区域471、外侧深阱区域472以及场限制构造473。
层间绝缘层491在有源区域406以及外侧区域407之间的边界区域沿侧方壁482的外表面(倾斜部484)形成。层间绝缘层491形成包覆侧方壁482的上层构造的一部分。层间绝缘层491的周缘部也可以与SiC半导体层402的侧面405A～405D形成为同一面。
层间绝缘层491也可以包含氧化硅或者氮化硅。层间绝缘层491也可以包含作为氧化硅的一例的PSG(Phosphor Silicate Glass)以及/或者BPSG(Boron Phosphor SilicateGlass)。
在层间绝缘层491形成有栅极接触孔492、源极接触孔493以及二极管接触孔494。另外，在层间绝缘层491形成有锚固孔495。
栅极接触孔492在有源区域406使栅极配线层436露出。栅极接触孔492也可以形成为沿栅极配线层436的帯状。栅极接触孔492的开口边缘部形成为朝向栅极接触孔492内的凸弯曲状。
源极接触孔493在有源区域406使源极区域453、接触区域454以及沟槽源极构造452露出。源极接触孔493也可以形成为沿沟槽源极构造452等的帯状。源极接触孔493的开口边缘部形成为朝向源极接触孔493内的凸弯曲状。
二极管接触孔494在外侧区域407使二极管区域471露出。二极管接触孔494也可以形成为沿二极管区域471延伸的帯状(更具体而言，为无断点状)。
二极管接触孔494也可以使外侧深阱区域472以及/或者场限制构造473露出。二极管接触孔494的开口边缘部形成为朝向二极管接触孔494内的凸弯曲状。
锚固孔495通过在外侧区域407挖掘层间绝缘层491而形成。锚固孔495在俯视下形成于二极管区域471以及SiC半导体层402的侧面405A～405D之间的区域。更具体而言，锚固孔495在俯视下形成于场限制构造473以及SiC半导体层402的侧面405A～405D之间的区域。
锚固孔495使SiC半导体层402的第1主面403(外侧主面462)露出。锚固孔495的开口边缘部形成于朝向锚固孔495内的凸弯曲状。
参照图50，锚固孔495在俯视下沿有源区域406形成为帯状。在该方式中，锚固孔495在俯视下形成为包围有源区域406的无断点状(四边环状)。
在层间绝缘层491之上形成有主面栅极电极408以及主面源极电极409。主面栅极电极408以及主面源极电极409分别具有层叠构造，该层叠构造包括从SiC半导体层402的第1主面403侧依次层叠的势垒电极层501以及主电极层502。
势垒电极层501也可以具有包括钛层或者氮化钛层的单层构造。势垒电极层501也可以具有层叠构造，该层叠构造包括从SiC半导体层402的第1主面403侧起依次层叠的钛层以及氮化钛层。
主电极层502的厚度比势垒电极层501的厚度大。主电极层502包含具有比势垒电极层501的电阻值低的电阻值的导电材料。主电极层502也可以包含铝、铜、铝合金或者铜合金中的至少一个。
主电极层502也可以包含铝－硅合金、铝－硅－铜合金或者铝－铜合金中的至少一个。在该方式中，主电极层502包含铝－硅－铜合金。
主面栅极电极408中的栅极指状物411从层间绝缘层491之上进入到栅极接触孔492。栅极指状物411在栅极接触孔492内与栅极配线层436电连接。由此，来自栅极焊盘410的电信号经由栅极指状物411而传递至栅极电极层435。
主面源极电极409中的源极焊盘413从层间绝缘层491之上进入到源极接触孔493以及源极副沟槽456。源极焊盘413在源极接触孔493以及源极副沟槽456内与源极区域453、接触区域454以及源极电极层443电连接。
源极电极层443也可以利用源极焊盘413的一部分的区域来形成。也就是，源极电极层443也可以利用在源极焊盘413中进入到源极沟槽441的部分来形成。
主面源极电极409中的源极拉回配线414从层间绝缘层491之上进入到二极管接触孔494。源极拉回配线414在二极管接触孔494内与二极管区域471电连接。
主面源极电极409中的源极连接部415从有源区域406横穿侧方壁482而被引出至外侧区域407。源极连接部415形成包覆侧方壁482的上层构造的一部分。
在层间绝缘层491之上形成有钝化层503。钝化层503也可以包含氧化硅以及/或者氮化硅。在该方式中，钝化层503具有包含氮化硅层的单层构造。
钝化层503沿层间绝缘层491形成为膜状。钝化层503经由层间绝缘层491而选择性地包覆有源区域406以及外侧区域407。
钝化层503从有源区域406横穿侧方壁482而被引出至外侧区域407。钝化层503形成包覆侧方壁482的上层构造的一部分。
在钝化层503形成有栅极副焊盘开口504以及源极副焊盘开口505(也同时参照图50)。栅极副焊盘开口504使栅极焊盘410露出。源极副焊盘开口505使源极焊盘413露出。
参照图55，钝化层503在外侧区域407从层间绝缘层491之上进入到锚固孔495。钝化层503在锚固孔495内与SiC半导体层402的第1主面403(外侧主面462)连接。在钝化层503的外表面且在位于锚固孔495之上的区域，形成有模仿锚固孔495而凹陷的凹陷部。
钝化层503的周缘部也可以与SiC半导体层402的侧面405A～405D形成为同一面。钝化层503的周缘部也可以从SiC半导体层402的侧面405A～405D向内方区域空出间隔地形成。也就是，钝化层503的周缘部也可以使层间绝缘层491露出。
钝化层503的周缘部也可以形成从一张SiC半导体晶圆切出半导体装置401时的切割道的一部分。通过使SiC半导体层402的第1主面403从钝化层503的周缘部露出，不需要将钝化层503物理性地切断。因此，能够从一枚SiC半导体晶圆顺畅地切出半导体装置401。
在钝化层503之上形成有上述的树脂层416。树脂层416沿钝化层503形成为膜状。树脂层416隔着钝化层503以及层间绝缘层491而选择性地包覆有源区域406以及外侧区域407。
树脂层416从有源区域406横穿侧方壁482并向外侧区域407被引出。树脂层416形成包覆侧方壁482的上层构造的一部分。
树脂层416的栅极焊盘开口417与钝化层503的栅极副焊盘开口504连通。在该方式中，树脂层416的栅极焊盘开口417的内壁位于钝化层503的栅极副焊盘开口504的内壁的外侧。
树脂层416的栅极焊盘开口417的内壁也可以与钝化层503的栅极副焊盘开口504的内壁形成为同一面。树脂层416的栅极焊盘开口417的内壁也可以位于钝化层503的栅极副焊盘开口504的内壁的内侧。也就是，树脂层416也可以包覆栅极副焊盘开口504的内壁。
树脂层416的源极焊盘开口418与钝化层503的源极副焊盘开口505连通。在该方式中，树脂层416的栅极焊盘开口417的内壁位于钝化层503的栅极副焊盘开口504的内壁的外侧。
树脂层416的源极焊盘开口418的内壁也可以与钝化层503的源极副焊盘开口505的内壁形成为同一面。树脂层416的源极焊盘开口418的内壁也可以位于钝化层503的源极副焊盘开口505的内壁的内侧。也就是，树脂层416也可以包覆源极副焊盘开口505的内壁。
参照图55，树脂层416在外侧区域407具有进入到钝化层503的凹陷部的锚固部。这样，在外侧区域407形成有用于提高树脂层416的连接强度的锚固构造。
锚固构造在外侧区域407包括形成于SiC半导体层402的第1主面403的凹凸构造(Uneven Structure)。更具体而言，凹凸构造(锚固构造)包括利用包覆外侧主面462的层间绝缘层491形成的凹凸。更具体而言，凹凸构造(锚固构造)包括形成于层间绝缘层491的锚固孔495。
树脂层416与该锚固孔495啮合。在该方式中，树脂层416经由钝化层503而与锚固孔495啮合。由此，能够提高树脂层416相对于SiC半导体层402的第1主面403的连接强度，因此能够抑制树脂层416的剥离。
以下，对栅极沟槽431的其它方式进行说明。如图57A～图57E所示，栅极沟槽431可采用各种方式。图57A～图57E所示的方式是通过在栅极沟槽431的形成工序中调节处理条件而得到的方式。
图57A是与图54对应的区域的剖视图，是表示栅极沟槽431的第2方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图57A，栅极沟槽431的底壁也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。
图57B是与图54对应的区域的剖视图，是表示栅极沟槽431的第3方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图57B，栅极沟槽431也可以在底壁具有朝向开口侧突出的突出部511。在栅极绝缘层434沿栅极沟槽431的底壁的部分(也就是，第2区域434b)也可以沿栅极沟槽431的突出部511朝向开口侧突出。
图57C是与图54对应的区域的剖视图，是表示栅极沟槽431的第4方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图57C，栅极沟槽431也可以形成为底面积比开口面积小的锥形形状。栅极沟槽431的底壁也可以与SiC半导体层402的第1主面403平行地形成。
图57D是与图54对应的区域的剖视图，是表示栅极沟槽431的第5方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图57D，栅极沟槽431也可以形成为底面积比开口面积小的锥形形状。栅极沟槽431的底壁也可以形成为朝向SiC半导体层402的第2主面404侧凸弯曲状。
图57E是与图54对应的区域的剖视图，是表示栅极沟槽431的第6方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图57E，栅极沟槽431也可以形成为底面积比开口面积小的锥形形状。栅极沟槽431也可以在底壁具有朝向开口侧突出的突出部511。
在栅极绝缘层434沿栅极沟槽431的底壁的部分(也就是，第2区域434b)也可以沿栅极沟槽431的突出部511朝向开口侧突出。
第1～第6方式例的栅极沟槽431(图54、图57A～图57E)的至少两个以上也可以同时形成于SiC半导体层402的第1主面403。
以下，对源极沟槽441的其它方式进行说明。如图58A～图58Q所示，源极沟槽441可采用各种方式。图58A～图58Q所示的方式是在源极沟槽441的形成工序中通过调节处理条件而得到的方式。
图58A是与图54对应的区域的剖视图，是表示源极沟槽441的第2方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58A，源极沟槽441的底壁也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。
接触区域454的底部也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。深阱区域455的底部也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。
图58B是与图54对应的区域的剖视图，是表示源极沟槽441的第3方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58B，源极沟槽441也可以在底壁具有朝向开口侧突出的突出部512。在源极绝缘层442沿源极沟槽441的底壁的部分(也就是，第2区域442b)也可以沿源极沟槽441的突出部512朝向开口侧突出。
接触区域454的底部也可以形成为朝向SiC半导体层402的第1主面403侧凹陷的凹弯曲状。深阱区域455的底部也可以形成为朝向SiC半导体层402的第1主面403侧凹陷的凹弯曲状。
图58C是与图54对应的区域的剖视图，是表示源极沟槽441的第4方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58C，源极沟槽441也可以形成为底面积比开口面积小的锥形形状。源极沟槽441的底壁也可以与SiC半导体层402的第1主面403平行地形成。
接触区域454的底部也可以与源极沟槽441的底壁平行地形成。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而相对于SiC半导体层402的第1主面403倾斜。
深阱区域455的底部也可以与源极沟槽441的底壁平行地形成。在深阱区域455中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而相对于SiC半导体层402的第1主面403倾斜。
图58D是与图54对应的区域的剖视图，是表示源极沟槽441的第5方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58D，源极沟槽441也可以形成为底面积比开口面积小的锥形形状。源极沟槽441的底壁也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。
接触区域454的底部也可以形成为朝向SiC半导体层402的第1主面403侧的凸弯曲状。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而相对于SiC半导体层402的第1主面403倾斜。
深阱区域455的底部也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。在深阱区域455中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而相对于SiC半导体层402的第1主面403倾斜。
图58E是与图54对应的区域的剖视图，是表示源极沟槽441的第6方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58E，源极沟槽441也可以形成为底面积比开口面积小的锥形形状。源极沟槽441也可以在底壁具有朝向开口侧突出的突出部512。
在源极绝缘层442中沿源极沟槽441的底壁的部分(也就是，第2区域442b)也可以沿源极沟槽441的突出部512朝向开口侧突出。
接触区域454的底部也可以形成为朝向SiC半导体层402的第1主面403侧凹陷的凹弯曲状。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而相对于SiC半导体层402的第1主面403倾斜。
深阱区域455的底部也可以形成为朝向SiC半导体层402的第1主面403侧凹陷的凹弯曲状。在深阱区域455中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而相对于SiC半导体层402的第1主面403倾斜。
图58F是与图54对应的区域的剖视图，是表示源极沟槽441的第7方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58F，源极沟槽441也可以在深度方向中途部具有朝向源极沟槽441的内方区域伸出的一个或者多个台阶部513。在该方式例中，源极沟槽441具有一个台阶部513。
在该方式例中，台阶部513位于与栅极沟槽431的底壁大致相同的平面上。台阶部513也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第1主面403侧。台阶部513也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。
更具体而言，源极沟槽441包括以台阶部513为边界而开口宽度相互不同的第1部分514以及第2部分515。第1部分514形成于源极沟槽441的开口侧的区域。第1部分514形成源极沟槽441的开口部。
第2部分515具有比第1部分514的开口宽度小的开口宽度。第2部分515形成于源极沟槽441的底壁侧的区域。第2部分515形成源极沟槽441的底壁。源极沟槽441的底壁也可以与SiC半导体层402的第1主面403平行地形成。
接触区域454的底部也可以与源极沟槽441的底壁平行地形成。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域516、第2区域517以及台阶部区域518。
接触区域454的第1区域516包覆源极沟槽441的第1部分514。接触区域454的第2区域517包覆源极沟槽441的第2部分515。接触区域454的台阶部区域518连接第1区域516以及第2区域517，并包覆源极沟槽441的台阶部513。
深阱区域455的底部也可以与源极沟槽441的底壁平行地形成。在深阱区域455中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域519、第2区域520以及台阶部区域521。
深阱区域455的第1区域519包覆源极沟槽441的第1部分514。深阱区域455的第2区域520包覆源极沟槽441的第2部分515。深阱区域455的台阶部区域521连接第1区域519以及第2区域520，并包覆源极沟槽441的台阶部513。
图58G是与图54对应的区域的剖视图，是表示源极沟槽441的第8方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58G，源极沟槽441也可以在深度方向中途部具有朝向源极沟槽441的内方区域伸出的一个或者多个台阶部513。在该方式例中，源极沟槽441具有一个台阶部513。
在该方式例中，台阶部513位于与栅极沟槽431的底壁大致相同的平面上。台阶部513也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第1主面403侧。台阶部513也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。
更具体而言，源极沟槽441包括以台阶部513为边界而开口宽度相互不同的第1部分514以及第2部分515。第1部分514形成于源极沟槽441的开口侧的区域。第1部分514形成源极沟槽441的开口部。
第2部分515具有比第1部分514的开口宽度小的开口宽度。第2部分515形成于源极沟槽441的底壁侧的区域。第2部分515形成源极沟槽441的底壁。源极沟槽441的底壁也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。
接触区域454的底部也可以形成为朝向SiC半导体层402的第1主面403侧的凸弯曲状。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域516、第2区域517以及台阶部区域518。
接触区域454的第1区域516包覆源极沟槽441的第1部分514。接触区域454的第2区域517包覆源极沟槽441的第2部分515。接触区域454的台阶部区域518连接第1区域516以及第2区域517，并包覆源极沟槽441的台阶部513。
深阱区域455的底部也可以形成为朝向SiC半导体层402的第1主面403侧的凸弯曲状。在深阱区域455中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域519、第2区域520以及台阶部区域521。
深阱区域455的第1区域519包覆源极沟槽441的第1部分514。深阱区域455的第2区域520包覆源极沟槽441的第2部分515。深阱区域455的台阶部区域521连接第1区域519以及第2区域520，并包覆源极沟槽441的台阶部513。
图58H是与图54对应的区域的剖视图，是表示源极沟槽441的第9方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58H，源极沟槽441也可以在深度方向中途部具有朝向源极沟槽441的内方区域伸出的一个或者多个台阶部513。在该方式例中，源极沟槽441具有一个台阶部513。
在该方式例中，台阶部513位于与栅极沟槽431的底壁大致相同的平面上。台阶部513也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第1主面403侧。台阶部513也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。
更具体而言，源极沟槽441包括以台阶部513为边界而开口宽度相互不同的第1部分514以及第2部分515。第1部分514形成于源极沟槽441的开口侧的区域。第1部分514形成源极沟槽441的开口部。
第2部分515具有比第1部分514的开口宽度小的开口宽度。第2部分515形成于源极沟槽441的底壁侧的区域。第2部分515形成源极沟槽441的底壁。源极沟槽441也可以在底壁具有朝向开口侧突出的突出部512。
在源极绝缘层442中沿源极沟槽441的底壁的部分(也就是，第2区域442b)也可以沿源极沟槽441的突出部512朝向开口侧突出。
接触区域454的底部也可以形成为朝向SiC半导体层402的第1主面403侧凹陷的凹弯曲状。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域516、第2区域517以及台阶部区域518。
接触区域454的第1区域516包覆源极沟槽441的第1部分514。接触区域454的第2区域517包覆源极沟槽441的第2部分515。接触区域454的台阶部区域518连接第1区域516以及第2区域517，并包覆源极沟槽441的台阶部513。
深阱区域455的底部也可以形成为朝向SiC半导体层402的第1主面403侧凹陷的凹弯曲状。在深阱区域455中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域519、第2区域520以及台阶部区域521。
深阱区域455的第1区域519包覆源极沟槽441的第1部分514。深阱区域455的第2区域520包覆源极沟槽441的第2部分515。深阱区域455的台阶部区域521连接第1区域519以及第2区域520，并包覆源极沟槽441的台阶部513。
图58I是与图54对应的区域的剖视图，是表示源极沟槽441的第10方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58I，源极沟槽441也可以在深度方向中途部具有朝向源极沟槽441的内方区域伸出的一个或者多个台阶部513。在该方式例中，源极沟槽441具有一个台阶部513。
在该方式例中，台阶部513位于与栅极沟槽431的底壁大致相同的平面上。台阶部513也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第1主面403侧。台阶部513也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。
更具体而言，源极沟槽441包括以台阶部513为边界而开口宽度相互不同的第1部分514以及第2部分515。第1部分514形成于源极沟槽441的开口侧的区域。
第1部分514形成源极沟槽441的开口部。第1部分514也可以形成为从源极沟槽441的开口侧朝向台阶部513而开口宽度变窄的锥形形状。
第2部分515具有比第1部分514的开口宽度小的开口宽度。第2部分515形成于源极沟槽441的底壁侧的区域。第2部分515形成源极沟槽441的底壁。
第2部分515也可以形成为从源极沟槽441的台阶部513朝向底壁而开口宽度变窄的锥形形状。源极沟槽441的底壁也可以与SiC半导体层402的第1主面403平行地形成。
接触区域454的底部也可以与源极沟槽441的底壁平行地形成。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域516、第2区域517以及台阶部区域518。
接触区域454的第1区域516包覆源极沟槽441的第1部分514。接触区域454的第1区域516模仿源极沟槽441的第1部分514而相对于SiC半导体层402的第1主面403倾斜。
接触区域454的第2区域517包覆源极沟槽441的第2部分515。接触区域454的第2区域517模仿第2部分515而相对于SiC半导体层402的第1主面403倾斜。接触区域454的台阶部区域518连接第1区域516以及第2区域517，并包覆源极沟槽441的台阶部513。
深阱区域455的底部也可以相对于源极沟槽441的底壁平行地形成。在深阱区域455中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域519、第2区域520以及台阶部区域521。
深阱区域455的第1区域519包覆源极沟槽441的第1部分514。深阱区域455的第1区域519模仿源极沟槽441的第1部分514而相对于SiC半导体层402的第1主面403倾斜。
深阱区域455的第2区域520包覆源极沟槽441的第2部分515。深阱区域455的第2区域520模仿源极沟槽441的第2部分515而相对于SiC半导体层402的第1主面403倾斜。深阱区域455的台阶部区域521连接第1区域519以及第2区域520，并包覆源极沟槽441的台阶部513。
图58J是与图54对应的区域的剖视图，是表示源极沟槽441的第11方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58J，源极沟槽441也可以在深度方向中途部具有朝向源极沟槽441的内方区域伸出的一个或者多个台阶部513。在该方式例中，源极沟槽441具有一个台阶部513。
在该方式例中，台阶部513位于与栅极沟槽431的底壁大致相同的平面上。台阶部513也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第1主面403侧。台阶部513也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。
更具体而言，源极沟槽441包括以台阶部513为边界而开口宽度相互不同的第1部分514以及第2部分515。第1部分514形成于源极沟槽441的开口侧的区域。
第1部分514形成源极沟槽441的开口部。第1部分514也可以形成为从源极沟槽441的开口侧朝向台阶部513而开口宽度变窄的锥形形状。
第2部分515具有比第1部分514的开口宽度小的开口宽度。第2部分515形成于源极沟槽441的底壁侧的区域。第2部分515形成源极沟槽441的底壁。
第2部分515也可以形成为从源极沟槽441的台阶部513朝向底壁而开口宽度变窄的锥形形状。源极沟槽441的底壁也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。
接触区域454的底部也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域516、第2区域517以及台阶部区域518。
接触区域454的第1区域516包覆源极沟槽441的第1部分514。接触区域454的第1区域516模仿源极沟槽441的第1部分514而相对于SiC半导体层402的第1主面403倾斜。
接触区域454的第2区域517包覆源极沟槽441的第2部分515。接触区域454的第2区域517模仿第2部分515而相对于SiC半导体层402的第1主面403倾斜。接触区域454的台阶部区域518连接第1区域516以及第2区域517，并包覆源极沟槽441的台阶部513。
深阱区域455的底部也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。在深阱区域455中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域519、第2区域520以及台阶部区域521。
深阱区域455的第1区域519包覆源极沟槽441的第1部分514。深阱区域455的第1区域519模仿源极沟槽441的第1部分514而相对于SiC半导体层402的第1主面403倾斜。
深阱区域455的第2区域520包覆源极沟槽441的第2部分515。深阱区域455的第2区域520模仿源极沟槽441的第2部分515而相对于SiC半导体层402的第1主面403倾斜。深阱区域455的台阶部区域521连接第1区域519以及第2区域520，并包覆源极沟槽441的台阶部513。
图58K是与图54对应的区域的剖视图，是表示源极沟槽441的第12方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58K，源极沟槽441也可以在深度方向中途部具有朝向源极沟槽441的内方区域伸出的一个或者多个台阶部513。在该方式例中，源极沟槽441具有一个台阶部513。
在该方式例中，台阶部513位于与栅极沟槽431的底壁大致相同的平面上。台阶部513也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第1主面403侧。台阶部513也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。
更具体而言，源极沟槽441包括以台阶部513为边界而开口宽度相互不同的第1部分514以及第2部分515。第1部分514形成于源极沟槽441的开口侧的区域。
第1部分514形成源极沟槽441的开口部。第1部分514形成为从源极沟槽441的开口侧朝向台阶部513而开口宽度变窄的锥形形状。
第2部分515具有比第1部分514的开口宽度小的开口宽度。第2部分515形成于源极沟槽441的底壁侧的区域。第2部分515形成源极沟槽441的底壁。
第2部分515也可以形成为从源极沟槽441的台阶部513朝向底壁而开口宽度变窄的锥形形状。源极沟槽441也可以在底壁具有朝向开口侧突出的突出部512。
在源极绝缘层442中沿源极沟槽441的底壁的部分(也就是，第2区域442b)也可以沿源极沟槽441的突出部512朝向开口侧突出。
接触区域454的底部也可以形成为朝向SiC半导体层402的第1主面403侧凹陷的凹弯曲状。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域516、第2区域517以及台阶部区域518。
接触区域454的第1区域516包覆源极沟槽441的第1部分514。接触区域454的第1区域516模仿源极沟槽441的第1部分514而相对于SiC半导体层402的第1主面403倾斜。
接触区域454的第2区域517包覆源极沟槽441的第2部分515。接触区域454的第2区域517模仿第2部分515而相对于SiC半导体层402的第1主面403倾斜。接触区域454的台阶部区域518连接第1区域516以及第2区域517，并包覆源极沟槽441的台阶部513。
深阱区域455的底部也可以形成为朝向SiC半导体层402的第1主面403侧凹陷的凹弯曲状。在深阱区域455中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域519、第2区域520以及台阶部区域521。
深阱区域455的第1区域519包覆源极沟槽441的第1部分514。深阱区域455的第1区域519模仿源极沟槽441的第1部分514而相对于SiC半导体层402的第1主面403倾斜。
深阱区域455的第2区域520包覆源极沟槽441的第2部分515。深阱区域455的第2区域520模仿源极沟槽441的第2部分515而相对于SiC半导体层402的第1主面403倾斜。深阱区域455的台阶部区域521连接第1区域519以及第2区域520，并包覆源极沟槽441的台阶部513。
图58L是与图54对应的区域的剖视图，是表示源极沟槽441的第13方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58L，源极沟槽441也可以在深度方向中途部具有朝向源极沟槽441的外方伸出的一个或者多个台阶部522。在该方式例中，源极沟槽441具有一个台阶部522。
在该方式例中，台阶部522位于与栅极沟槽431的底壁大致相同的平面上。台阶部522也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第1主面403侧。台阶部522也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。
更具体而言，源极沟槽441包括以台阶部522为边界而开口宽度相互不同的第1部分523以及第2部分524。
第1部分523形成于源极沟槽441的开口侧的区域。第1部分523形成源极沟槽441的开口部。在该方式例中，第1部分523的侧壁与SiC半导体层402的第1主面403大致垂直地形成。
第2部分524形成于源极沟槽441的底壁侧的区域。第2部分524形成源极沟槽441的底壁。第2部分524相对于第1部分523朝向源极沟槽441的外方鼓出。
第2部分524包括具有比第1部分523的开口宽度宽的开口宽度的部分。第2部分524形成为从源极沟槽441的台阶部522朝向底壁而开口宽度变窄的锥形形状。源极沟槽441的底壁也可以与SiC半导体层402的第1主面403平行地形成。
接触区域454的底部也可以与源极沟槽441的底壁平行地形成。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域525、第2区域526以及台阶部区域527。
接触区域454的第1区域525包覆源极沟槽441的第1部分523。接触区域454的第2区域526包覆源极沟槽441的第2部分524。
接触区域454的第2区域526模仿源极沟槽441的第2部分524而相对于SiC半导体层402的第1主面403倾斜。接触区域454的台阶部区域527连接第1区域525以及第2区域526，并包覆源极沟槽441的台阶部522。
深阱区域455的底部也可以与源极沟槽441的底壁平行地形成。在深阱区域455沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域528、第2区域529以及台阶部区域530。
深阱区域455的第1区域528包覆源极沟槽441的第1部分523。深阱区域455的第2区域529包覆源极沟槽441的第2部分524。
深阱区域455的第2区域529模仿源极沟槽441的第2部分524而相对于SiC半导体层402的第1主面403倾斜。深阱区域455的台阶部区域530连接第1区域528以及第2区域529，并包覆源极沟槽441的台阶部522。
图58M是与图54对应的区域的剖视图，是表示源极沟槽441的第14方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58M，源极沟槽441也可以在深度方向中途部具有朝向源极沟槽441的外方伸出的一个或者多个台阶部522。在该方式例中，源极沟槽441具有一个台阶部522。
在该方式例中，台阶部522位于与栅极沟槽431的底壁大致相同的平面上。台阶部522也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第1主面403侧。台阶部522也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。
更具体而言，源极沟槽441包括以台阶部522为边界而开口宽度相互不同的第1部分523以及第2部分524。
第1部分523形成于源极沟槽441的开口侧的区域。第1部分523形成源极沟槽441的开口部。在该方式例中，第1部分523的侧壁与SiC半导体层402的第1主面403大致垂直地形成。
第2部分524形成于源极沟槽441的底壁侧的区域。第2部分524形成源极沟槽441的底壁。第2部分524相对于第1部分523朝向源极沟槽441的外方鼓出。
第2部分524包括具有比第1部分523的开口宽度宽的开口宽度的部分。第2部分524形成为从源极沟槽441的台阶部522朝向底壁而开口宽度变窄的锥形形状。源极沟槽441的底壁也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。
接触区域454的底部也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域525、第2区域526以及台阶部区域527。
接触区域454的第1区域525包覆源极沟槽441的第1部分523。接触区域454的第2区域526包覆源极沟槽441的第2部分524。
接触区域454的第2区域526模仿源极沟槽441的第2部分524而相对于SiC半导体层402的第1主面403倾斜。接触区域454的台阶部区域527连接第1区域525以及第2区域526，并包覆源极沟槽441的台阶部522。
深阱区域455的底部也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。在深阱区域455沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域528、第2区域529以及台阶部区域530。
深阱区域455的第1区域528包覆源极沟槽441的第1部分523。深阱区域455的第2区域529包覆源极沟槽441的第2部分524。
深阱区域455的第2区域529模仿源极沟槽441的第2部分524而相对于SiC半导体层402的第1主面403倾斜。深阱区域455的台阶部区域530连接第1区域528以及第2区域529，并包覆源极沟槽441的台阶部522。
图58N是与图54对应的区域的剖视图，是表示源极沟槽441的第15方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58N，源极沟槽441也可以在深度方向中途部具有朝向源极沟槽441的外方伸出的一个或者多个台阶部522。在该方式例中，源极沟槽441具有一个台阶部522。
在该方式例中，台阶部522位于与栅极沟槽431的底壁大致相同的平面上。台阶部522也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第1主面403侧。台阶部522也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。
更具体而言，源极沟槽441包括以台阶部522为边界而开口宽度相互不同的第1部分523以及第2部分524。
第1部分523形成于源极沟槽441的开口侧的区域。第1部分523形成源极沟槽441的开口部。在该方式例中，第1部分523的侧壁与SiC半导体层402的第1主面403大致垂直地形成。
第2部分524形成于源极沟槽441的底壁侧的区域。第2部分524形成源极沟槽441的底壁。第2部分524相对于第1部分523朝向源极沟槽441的外方鼓出。
第2部分524包括具有比第1部分523的开口宽度宽的开口宽度的部分。第2部分524形成为从源极沟槽441的台阶部522朝向底壁而开口宽度变窄的锥形形状。
源极沟槽441也可以在底壁具有朝向开口侧突出的突出部512。在源极绝缘层442中沿源极沟槽441的底壁的部分(也就是，第2区域442b)也可以沿源极沟槽441的突出部512朝向开口侧突出。
接触区域454的底部也可以形成为朝向SiC半导体层402的第1主面403侧凹陷的凹弯曲状。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域525、第2区域526以及台阶部区域527。
接触区域454的第1区域525包覆源极沟槽441的第1部分523。接触区域454的第2区域526包覆源极沟槽441的第2部分524。
接触区域454的第2区域526模仿源极沟槽441的第2部分524而相对于SiC半导体层402的第1主面403倾斜。接触区域454的台阶部区域527连接第1区域525以及第2区域526，并包覆源极沟槽441的台阶部522。
深阱区域455的底部也可以形成为朝向SiC半导体层402的第1主面403侧凹陷的凹弯曲状。在深阱区域455中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域528、第2区域529以及台阶部区域530。
深阱区域455的第1区域528包覆源极沟槽441的第1部分523。深阱区域455的第2区域529包覆源极沟槽441的第2部分524。
深阱区域455的第2区域529模仿源极沟槽441的第2部分524而相对于SiC半导体层402的第1主面403倾斜。深阱区域455的台阶部区域530连接第1区域528以及第2区域529，并包覆源极沟槽441的台阶部522。
图58O是与图54对应的区域的剖视图，是表示源极沟槽441的第16方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58O，源极沟槽441也可以在深度方向中途部具有朝向源极沟槽441的外方伸出的一个或者多个台阶部522。在该方式例中，源极沟槽441具有一个台阶部522。
在该方式例中，台阶部522位于与栅极沟槽431的底壁大致相同的平面上。台阶部522也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第1主面403侧。台阶部522也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。
更具体而言，源极沟槽441包括以台阶部522为边界而开口宽度相互不同的第1部分523以及第2部分524。第1部分523形成于源极沟槽441的开口侧的区域。
第1部分523形成源极沟槽441的开口部。在该方式例中，第1部分523形成为从源极沟槽441的开口侧朝向台阶部522而开口宽度变窄的锥形形状。
第2部分524形成于源极沟槽441的底壁侧的区域。第2部分524形成源极沟槽441的底壁。第2部分524相对于第1部分523朝向源极沟槽441的外方鼓出。
第2部分524包括具有比第1部分523的开口宽度宽的开口宽度的部分。第2部分524形成为从源极沟槽441的台阶部522朝向底壁而开口宽度变窄的锥形形状。源极沟槽441的底壁也可以与SiC半导体层402的第1主面403平行地形成。
接触区域454的底部也可以与源极沟槽441的底壁平行地形成。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域525、第2区域526以及台阶部区域527。
接触区域454的第1区域525包覆源极沟槽441的第1部分523。接触区域454的第1区域525模仿源极沟槽441的第1部分523而相对于SiC半导体层402的第1主面403倾斜。
接触区域454的第2区域526包覆源极沟槽441的第2部分524。接触区域454的第2区域526模仿源极沟槽441的第2部分524而相对于SiC半导体层402的第1主面403倾斜。接触区域454的台阶部区域527连接第1区域525以及第2区域526，并包覆源极沟槽441的台阶部522。
深阱区域455的底部也可以与源极沟槽441的底壁平行地形成。在深阱区域455中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域528、第2区域529以及台阶部区域530。
深阱区域455的第1区域528包覆源极沟槽441的第1部分523。深阱区域455的第1区域528模仿源极沟槽441的第1部分523而相对于SiC半导体层402的第1主面403倾斜。
深阱区域455的第2区域529包覆源极沟槽441的第2部分524。深阱区域455的第2区域529模仿源极沟槽441的第2部分524而相对于SiC半导体层402的第1主面403倾斜。深阱区域455的台阶部区域530连接第1区域528以及第2区域529，并包覆源极沟槽441的台阶部522。
图58P是与图54对应的区域的剖视图，是表示源极沟槽441的第17方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58P，源极沟槽441也可以在深度方向中途部具有朝向源极沟槽441的外方伸出的一个或者多个台阶部522。在该方式例中，源极沟槽441具有一个台阶部522。
在该方式例中，台阶部522位于与栅极沟槽431的底壁大致相同的平面上。台阶部522也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第1主面403侧。台阶部522也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。
更具体而言，源极沟槽441包括以台阶部522为边界而开口宽度相互不同的第1部分523以及第2部分524。第1部分523形成于源极沟槽441的开口侧的区域。
第1部分523形成源极沟槽441的开口部。在该方式例中，第1部分523形成为从源极沟槽441的开口侧朝向台阶部522而开口宽度变窄的锥形形状。
第2部分524形成于源极沟槽441的底壁侧的区域。第2部分524形成源极沟槽441的底壁。第2部分524相对于第1部分523朝向源极沟槽441的外方鼓出。
第2部分524包括具有比第1部分523的开口宽度宽的开口宽度的部分。第2部分524形成为从源极沟槽441的台阶部522朝向底壁而开口宽度变窄的锥形形状。源极沟槽441的底壁也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。
接触区域454的底部也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域525、第2区域526以及台阶部区域527。
接触区域454的第1区域525包覆源极沟槽441的第1部分523。接触区域454的第1区域525模仿源极沟槽441的第1部分523而相对于SiC半导体层402的第1主面403倾斜。
接触区域454的第2区域526包覆源极沟槽441的第2部分524。接触区域454的第2区域526模仿源极沟槽441的第2部分524而相对于SiC半导体层402的第1主面403倾斜。接触区域454的台阶部区域527连接第1区域525以及第2区域526，并包覆源极沟槽441的台阶部522。
深阱区域455的底部也可以形成为朝向SiC半导体层402的第2主面404侧的凸弯曲状。在深阱区域455中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域528、第2区域529以及台阶部区域530。
深阱区域455的第1区域528包覆源极沟槽441的第1部分523。深阱区域455的第1区域528模仿源极沟槽441的第1部分523而相对于SiC半导体层402的第1主面403倾斜。
深阱区域455的第2区域529包覆源极沟槽441的第2部分524。深阱区域455的第2区域529模仿源极沟槽441的第2部分524而相对于SiC半导体层402的第1主面403倾斜。深阱区域455的台阶部区域530连接第1区域528以及第2区域529，并包覆源极沟槽441的台阶部522。
图58Q是与图54对应的区域的剖视图，是表示源极沟槽441的第18方式例的剖视图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图58Q，源极沟槽441也可以在深度方向中途部具有朝向源极沟槽441的外方伸出的一个或者多个台阶部522。在该方式例中，源极沟槽441具有一个台阶部522。
在该方式例中，台阶部522位于与栅极沟槽431的底壁大致相同的平面上。台阶部522也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第1主面403侧。台阶部522也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。
更具体而言，源极沟槽441包括以台阶部522为边界而开口宽度相互不同的第1部分523以及第2部分524。
第1部分523形成于源极沟槽441的开口侧的区域。第1部分523形成源极沟槽441的开口部。在该方式例中，第1部分523形成为从源极沟槽441的开口侧朝向台阶部522而开口宽度变窄的锥形形状。
第2部分524形成于源极沟槽441的底壁侧的区域。第2部分524形成源极沟槽441的底壁。第2部分524相对于第1部分523朝向源极沟槽441的外方鼓出。
第2部分524包括具有比第1部分523的开口宽度宽的开口宽度的部分。第2部分524形成为从源极沟槽441的台阶部522朝向底壁而开口宽度变窄的锥形形状。
源极沟槽441也可以在底壁具有朝向开口侧突出的突出部512。在源极绝缘层442中沿源极沟槽441的底壁的部分(也就是，第2区域442b)也可以沿源极沟槽441的突出部512朝向开口侧突出。
接触区域454的底部也可以形成为朝向SiC半导体层402的第1主面403侧凹陷的凹弯曲状。在接触区域454中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域525、第2区域526以及台阶部区域527。
接触区域454的第1区域525包覆源极沟槽441的第1部分523。接触区域454的第1区域525模仿源极沟槽441的第1部分523而相对于SiC半导体层402的第1主面403倾斜。
接触区域454的第2区域526包覆源极沟槽441的第2部分524。接触区域454的第2区域526模仿源极沟槽441的第2部分524而相对于SiC半导体层402的第1主面403倾斜。接触区域454的台阶部区域527连接第1区域525以及第2区域526，并包覆源极沟槽441的台阶部522。
深阱区域455的底部也可以形成为朝向SiC半导体层402的第1主面403侧凹陷的凹弯曲状。在深阱区域455中沿源极沟槽441的侧壁的部分也可以模仿源极沟槽441的侧壁而具有第1区域528、第2区域529以及台阶部区域530。
深阱区域455的第1区域528包覆源极沟槽441的第1部分523。深阱区域455的第1区域528模仿源极沟槽441的第1部分523而相对于SiC半导体层402的第1主面403倾斜。
深阱区域455的第2区域529包覆源极沟槽441的第2部分524。深阱区域455的第2区域529模仿源极沟槽441的第2部分524而相对于SiC半导体层402的第1主面403倾斜。深阱区域455的台阶部区域530连接第1区域528以及第2区域529，并包覆源极沟槽441的台阶部522。
在图58A～图58Q中，对第2方式例～第18方式例的源极沟槽441与第1方式例的栅极沟槽431(参照图54)组合而成的方式进行了说明。
但是，也可以采用第1方式例～第18方式例的源极沟槽441(参照图54、图58A～图58Q)的任意一个或者任意两个以上与第2方式例的栅极沟槽431(参照图57A)组合而成的方式。
另外，也可以采用在第3方式例的栅极沟槽431(参照图57B)组合第1方式例～第18方式例的源极沟槽441(参照图54、图58A～图58Q)的任意一个或者任意两个以上而成的方式。
另外，也可以采用在第4方式例的栅极沟槽431(参照图57C)组合第1方式例～第18方式例的源极沟槽441(参照图54、图58A～图58Q)的任意一个或者任意两个以上而成的方式。
另外，也可以采用在第5方式例的栅极沟槽431(参照图57D)组合第1方式例～第18方式例的源极沟槽441(参照图54、图58A～图58Q)的任意一个或者任意两个以上而成的方式。
另外，也可以采用在第6方式例的栅极沟槽431(参照图57E)组合第1方式例～第18方式例的源极沟槽441(参照图54、图58A～图58Q)的任意一个或者任意两个以上而成的方式。
另外，也可以在SiC半导体层402的第1主面403上同时形成有第1～第18方式例的源极沟槽441(图54、图57A～图57E)的至少两个以上。
以下，对有源侧壁464的其它方式进行说明。如图59A～图59C所示，有源侧壁464可采用各种方式。图59A～图59C所示的方式是通过在有源侧壁464的形成工序中调节处理条件而得到的方式。
图59A是与图56对应的区域的放大图，是表示有源侧壁464的第2方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图59A，有源侧壁464也可以具有从有源主面461朝向外侧主面462向下倾斜的倾斜面。该情况下，有源侧壁464的倾斜角度θ也可以为大于90°且135°以下。倾斜角度θ是有源侧壁464在SiC半导体层402内且在与有源主面461之间形成的角度。
倾斜角度θ也可以为大于90°且120°以下。倾斜角度θ也可以为大于90°且110°以下。倾斜角度θ也可以为大于90°且110°以下。倾斜角度θ也可以为大于90°且100°以下。倾斜角度θ也可以为大于90°且95°以下。
图59B是与图56对应的区域的放大图，是表示有源侧壁464的第3方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图59B，有源侧壁464也可以具有相对于外侧主面462位于SiC半导体层402的第2主面404侧的延部541。
更具体而言，在连接有源侧壁464以及外侧主面462的角部542，形成有相对于外侧主面462向SiC半导体层402的第2主面404侧凹陷的凹陷部543。有源侧壁464的延部541由凹陷部部543的内壁形成。
外侧绝缘层481从外侧主面462之上进入到凹陷部543。侧方壁482的整体也可以位于比外侧区域407的外侧主面462靠上方。侧方壁482也可以在凹陷部部543内具有相对于外侧主面462位于SiC半导体层402的第2主面404侧的部分。
图59C是与图56对应的区域的放大图，是表示有源侧壁464的第4方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图59C，有源侧壁464也可以具有从有源主面461朝向外侧主面462向下倾斜的倾斜面。该情况下，有源侧壁464的倾斜角度θ也可以为大于90°且135°以下。倾斜角度θ是有源侧壁464在SiC半导体层402内且在与有源主面461之间形成的角度。
倾斜角度θ也可以为大于90°且120°以下。倾斜角度θ也可以为大于90°且110°以下。倾斜角度θ也可以为大于90°且110°以下。倾斜角度θ也可以为大于90°且100°以下。倾斜角度θ也可以为大于90°且95°以下。
另外，有源侧壁464也可以具有相对于外侧主面462位于SiC半导体层402的第2主面404侧的延部541。更具体而言，在连接有源侧壁464以及外侧主面462的角部542，形成有相对于外侧主面462向SiC半导体层402的第2主面404侧凹陷的凹陷部543。有源侧壁464的延部541由凹陷部部543的内壁形成。
外侧绝缘层481从外侧主面462之上进入到凹陷部543。侧方壁482的整体也可以位于比外侧主面462靠上方。侧方壁482也可以在凹陷部部543内具有相对于外侧主面462位于SiC半导体层402的第2主面404侧的部分。
以下，对外侧主面462的其它方式进行说明。如图60A～图60C所示，外侧主面462可采用各种方式。图60A～图60C所示的方式是通过在外侧区域407的形成工序中调节处理条件而得到的方式。
图60A是与图56对应的区域的放大图，是表示外侧主面462的第2方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图60A，外侧区域407的外侧主面462在连接有源侧壁464以及外侧主面462的角部542包含朝向有源主面461侧突出的一个或者多个突起部544。在图60A中，示出了形成有一个突起部544的例子。
在该方式例中，外侧绝缘层481包覆突起部544的外表面。侧方壁482隔着外侧绝缘层481包覆突起部544的外表面。利用侧方壁482，能够抑制突起部544引起的成膜性的降低。
图60B是与图56对应的区域的放大图，是表示外侧主面462的第3方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图60B，外侧主面462在连接有源侧壁464以及外侧主面462的角部542包括朝向SiC半导体层402的第2主面404侧凹陷的凹陷部545。
在该方式例中，外侧绝缘层481包覆凹陷部部545的内壁。侧方壁482隔着外侧绝缘层481填埋凹陷部545。利用该侧方壁482能够抑制凹陷部545引起的成膜性的降低。
图60C是与图56对应的区域的放大图，是表示外侧主面462的第4方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图60C，外侧主面462在连接有源侧壁464以及外侧主面462的角部542包括朝向SiC半导体层402的第2主面404侧凹陷的凹陷部部545。
外侧主面462还包括从凹陷部部545的底部朝向上方突出的一个或者多个突起部546。在图60C中，示出了形成有一个突起部546的例子。在该方式例中，突起部546比外侧主面462更向上方突出。
在该方式例中，外侧绝缘层481包覆凹陷部部545的内壁以及突起部546的外表面。侧方壁482隔着外侧绝缘层481包覆突起部546的外表面，并填埋凹陷部部545。利用侧方壁482能够抑制凹陷部部545以及突起部546引起的成膜性的降低。
也可以相对于第1方式例、第2方式例、第3方式例或者第4方式例的外侧主面462应用第1方式例、第2方式例、第3方式例或者第4方式例中的任意一个有源侧壁464。
也就是，在图60A中，对相对于第2方式例的外侧主面462组合了第1方式例的有源侧壁464(参照图56)的方式进行了说明。但是，也可以采用相对于第2方式例的外侧主面462组合了第2～第4方式例的有源侧壁464(参照图59A～59C)的方式。
另外，在图60B中，对相对于第3方式例的外侧主面462组合了第1方式例的有源侧壁464(参照图56)的方式进行了说明。但是，也可以采用相对于第3方式例的外侧主面462组合了第2～第4方式例的有源侧壁464(参照图59A～59C)的方式。
另外，在图60C中，对相对于第4方式例的外侧主面462组合了第1方式例的有源侧壁464(参照图56)的方式进行了说明。但是，也可以采用相对于第4方式例的外侧主面462组合了第2～第4方式例的有源侧壁464(参照图59A～59C)的方式。
以下，对侧方壁482的其它方式进行说明。如图61A～图61F所示，侧方壁482可采用各种方式。图61A～图61F所示的方式是通过在侧方壁482的形成工序中调节处理条件而得到的方式。
图61A是与图56对应的区域的放大图，是表示侧方壁482的第2方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。在图61A中，示出了侧方壁482包覆第1方式例的有源侧壁464的例子。
参照图61A，侧方壁482的倾斜部484也可以从有源主面461侧朝向外侧主面462侧呈平面地延伸。也就是，侧方壁482的倾斜部484也可以在图61A的剖视下从有源主面461侧朝向外侧主面462侧以直线状延伸。
图61B是与图56对应的区域的放大图，是表示侧方壁482的第3方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。在图61B中，示出了侧方壁482包覆第2方式例的有源侧壁464的例子。
参照图61B，侧方壁482的倾斜部484也可以形成为朝向与SiC半导体层402相反的一侧的凸弯曲状。
图61C是与图56对应的区域的放大图，是表示侧方壁482的第4方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。在图61C中，示出了侧方壁482包覆第3方式例的有源侧壁464的例子。
参照图61C，侧方壁482的倾斜部484也可以具有朝向外侧主面462侧凹陷的一个或者多个台阶部484a。侧方壁482的倾斜部484也可以形成为从有源主面461朝向外侧主面462下降的阶梯状。侧方壁482的倾斜部484的表面积通过一个或者多个台阶部484a而増加。
由此，上层构造相对于侧方壁482的连接面积増加。因而，能够提高上层构造的平坦性，并且能够提高上层构造相对于侧方壁482连接强度。
图61D是与图56对应的区域的放大图，是表示侧方壁482的第5方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。在图61D中，示出了侧方壁482包覆第4方式例的有源侧壁464的例子。
参照图61D，侧方壁482的倾斜部484包括朝向侧方壁482的外侧***的多个***部484b。侧方壁482的倾斜部484的表面积通过多个***部484b而増加。
由此，上层构造相对于侧方壁482的连接面积増加。因而，能够提高上层构造的平坦性，并且能够提高上层构造相对于侧方壁482连接强度。
图61E是与图56对应的区域的放大图，是表示侧方壁482的第6方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
在图61E中，示出了侧方壁482包覆第4方式例的外侧主面462的例子。参照图61E，侧方壁482的倾斜部484也可以形成为朝向与SiC半导体层402相反的一侧的凸弯曲状。
在侧方壁482的倾斜部484中位于突起部546的上方的部分也可以形成有台阶部547。更具体而言，侧方壁482包括包覆有源侧壁464的第1部分548、以及包覆突起部546的第2部分549。侧方壁482的台阶部547连接第1部分548以及第2部分549。
图61F是与图56对应的区域的放大图，是表示侧方壁482的第7方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。在图61F中，除了侧方壁482包覆第4方式例的有源侧壁464的例子。
参照图61F，侧方壁482的倾斜部484包括朝向侧方壁482的外侧凹陷的多个凹部484c。侧方壁482的倾斜部484的表面积通过多个凹部484c而増加。
由此，上层构造相对于侧方壁482的连接面积増加。因而，能够提高上层构造的平坦性，并且能够提高上层构造相对于侧方壁482连接强度。
当然，也可以相对于第1方式例、第2方式例、第3方式例或者第4方式例的外侧主面462应用第1方式例、第2方式例、第3方式例、第4方式例、第5方式例、第6方式例以及第7方式例中的任意一个侧方壁482。
另外，也可以相对于第1方式例、第2方式例、第3方式例或者第4方式例的有源侧壁464应用第1方式例、第2方式例、第3方式例、第4方式例、第5方式例、第6方式例以及第7方式例中的任意一个侧方壁482。
另外，在相对于第1方式例～第4方式例的外侧主面462组合了第1方式例～第4方式例中的任意一个有源侧壁464的方式中，也可以应用第1方式例～第7方式例中的任意一个侧方壁482。
以下，对外侧深阱区域472的其它方式进行说明。如图62A～图62C所示，外侧深阱区域472可采用各种方式。图62A～图62C所示的方式是通过在外侧深阱区域472的形成工序中调节处理条件而得到的方式。
图62A是与图55对应的区域的剖视图，是表示外侧深阱区域472的第2方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图62A，外侧深阱区域472的内周缘也可以延伸至有源区域406以及外侧区域407的边界区域附近。外侧深阱区域472也可以横穿有源区域406以及外侧区域407的边界区域。外侧深阱区域472的内周缘也可以包覆连接有源侧壁464以及外侧主面462的角部542。
图62B是与图55对应的区域的剖视图，是表示外侧深阱区域472的第3方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图62B，外侧深阱区域472的内周缘也可以延伸至有源区域406以及外侧区域407的边界区域附近。外侧深阱区域472也可以横穿有源区域406以及外侧区域407的边界区域。
外侧深阱区域472的内周缘也可以包覆连接有源侧壁464以及外侧主面462的角部542。外侧深阱区域472的内周缘也可以进一步从角部542沿有源侧壁464延伸而与主体区域426连接。
图62C是与图55对应的区域的剖视图，是表示外侧深阱区域的第4方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图62C，外侧深阱区域472也可以包覆二极管区域471的整个区域。外侧深阱区域472的外周缘也可以作为场限制构造473的一部分而形成。
以下，对场限制构造473的其它方式进行说明。如图63A～图63D所示，场限制构造473可采用各种方式。图63A～图63D所示的方式是通过在场限制构造473的形成工序中调节处理条件而得到的方式。
图63A是与图55对应的区域的剖视图，是表示场限制构造473的第2方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图63A，场限制构造473也可以由一个场限制区域475构成。一个场限制区域475也可以包覆二极管区域471。一个场限制区域475也可以在俯视下与源极拉回配线414重叠。
一个场限制区域475的外周缘也可以在俯视下相对于源极拉回配线414位于SiC半导体层402的侧面405A～405D侧。一个场限制区域475也可以从锚固孔495露出。当然，一个场限制区域475也可以在俯视下与源极拉回配线414重叠。
图63B是与图55对应的区域的剖视图，是表示场限制构造473的第3方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图63B，场限制构造473也可以由一个场限制区域475构成。一个场限制区域475也可以从二极管区域471空出间隔地形成。
一个场限制区域475也可以在俯视下与源极拉回配线414重叠。一个场限制区域475的内周缘也可以在俯视下相对于源极拉回配线414位于SiC半导体层402的侧面405A～405D侧。
一个场限制区域475的外周缘也可以在俯视下相对于源极拉回配线414位于SiC半导体层402的侧面405A～405D侧。一个场限制区域475也可以从锚固孔495露出。当然，一个场限制区域475也可以在俯视下与源极拉回配线414重叠。
图63C是与图55对应的区域的剖视图，是表示场限制构造473的第4方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图63C，场限制构造473包括多个(例如2个以上20个以下)的场限制区域。在该方式例中，场限制构造473包括具有多个(5个)场限制区域475A、475B、475C、475D、475E的场限制区域组。
在该方式例中，场限制区域475A～475E中最内侧的场限制区域475A从二极管区域471空出间隔地形成。
图63D是与图55对应的区域的剖视图，是表示场限制构造473的第5方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图63D，场限制构造473包含多个(例如2个以上20个以下)场限制区域。多个场限制区域的中的几个也可以从锚固孔495露出。
在该方式例中，场限制构造473包括具有多个(8个)场限制区域475A、475B、475C、475D、475E、475F、475G、475H的场限制区域组。在该方式例中，场限制区域475A～475H中的场限制区域475F、475G、475H从锚固孔495露出。
在该方式例中，场限制区域475A～475H中的最内侧的场限制区域475A从二极管区域471空出间隔地形成。最内侧的场限制区域475A也可以与二极管区域471连接。
以下，对锚固孔495的其它方式进行说明。如图64A～图64D所示，锚固孔495可采用各种方式。图64A～图64D所示的方式是通过在锚固孔495的形成工序中调节处理条件而得到的方式。
图64A是与图55对应的区域的剖视图，是表示锚固孔495的第2方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图64A，锚固孔495也可以包括多个(2个以上)锚固孔495。在该方式例中，锚固孔495包括第1锚固孔495A以及第2锚固孔495B。第1锚固孔495A以及第2锚固孔495B沿离开有源区域406的方向空出间隔地形成。
第1锚固孔495A使SiC半导体层402的第1主面403(外侧主面462)露出。第1锚固孔495A在俯视下沿有源区域406以帯状延伸。在该方式例中，第1锚固孔495A形成为在俯视下包围有源区域406的无断点状(四边环状)。
第2锚固孔495B相对于第1锚固孔495A形成于SiC半导体层402的侧面405A～405D侧的区域。第2锚固孔495B使SiC半导体层402的第1主面403(外侧主面462)露出。
第2锚固孔495B在俯视下沿有源区域406以帯状延伸。在该方式例中，第2锚固孔495B形成为在俯视下包围第1锚固孔495A的无断点状(四边环状)。
钝化层503从层间绝缘层491之上进入到第1锚固孔495A以及第2锚固孔495B。钝化层503在第1锚固孔495A以及第2锚固孔495B内与SiC半导体层402的第1主面403(外侧主面462)连接。
在钝化层503的外表面中位于第1锚固孔495A以及第2锚固孔495B之上的区域，形成有模仿第1锚固孔495A以及第2锚固孔495B而凹陷的多个凹陷部。
树脂层416在外侧区域407中具有进入到钝化层503的多个凹陷部的多个锚固部。利用树脂层416的多个锚固部，可提高树脂层416相对于钝化层503的连接强度。由此，可抑制树脂层416的剥离。
图64B是与图55对应的区域的剖视图，是表示锚固孔495的第3方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图64B，锚固孔495包括在SiC半导体层402的第1主面403(外侧主面462)中朝向SiC半导体层402的第2主面404侧凹陷的锚固凹陷部部550。也就是，锚固孔495通过挖掘层间绝缘层491、外侧绝缘层481以及SiC半导体层402的第1主面403的表层部而形成。
钝化层503从层间绝缘层491之上进入到锚固孔495。钝化层503在锚固凹陷部部550内与SiC半导体层402相接。在钝化层503的外表面中位于锚固孔495之上的区域，形成有模仿锚固孔495而凹陷的凹陷部。
树脂层416在外侧区域407中具有进入到钝化层503的凹陷部的锚固部。利用树脂层416的锚固部，可提高树脂层416相对于钝化层503的连接强度。由此，可抑制树脂层416的剥离。
图64C是与图55对应的区域的剖视图，是表示锚固孔495的第4方式例的放大图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图64C，在该方式例中，锚固孔495使外侧绝缘层481露出。
钝化层503从层间绝缘层491之上进入到锚固孔495。钝化层503在锚固孔495内与外侧绝缘层481连接。在钝化层503的外表面中位于锚固孔495之上的区域，形成有模仿锚固孔495而凹陷的凹陷部。
树脂层416在外侧区域407中具有进入到钝化层503的凹陷部的锚固部。利用树脂层416的锚固部，可提高树脂层416相对于钝化层503的连接强度。由此，可抑制树脂层416的剥离。
图64D是与图50对应的平面图，是表示锚固孔495的第5方式例的平面图。以下，对于已出的构造标注同一符号并省略说明，仅对新出的构造进行说明。
参照图64D，锚固孔495包括第1锚固孔组551以及第2锚固孔组552。
第1锚固孔组551包括多个第1锚固孔495C。多个第1锚固孔495C沿设定于外侧区域407的第1线553空出间隔地形成。
第1线553设定为包围有源区域406的无断点状(四边环状)。因此，多个第1锚固孔495C以包围有源区域406的方式空出间隔地形成。
多个第1锚固孔495C也可以以点状或者帯状空出间隔地形成。多个第1锚固孔495C分别使SiC半导体层402的第1主面403(外侧主面462)露出。
第2锚固孔组552包括多个第2锚固孔495D。多个第2锚固孔495D在外侧区域407中沿设定在与第1线553不同的区域的第2线554空出间隔地形成。
第2线554相对于第1线553设定于SiC半导体层402的侧面405A～405D侧的区域。第2线554设定为包围第1线553的无断点状(四边环状)。因此，多个第2锚固孔495D以包围有源区域406的方式空出间隔地形成。
多个第2锚固孔495D也可以以点状或者帯状空出间隔地形成。多个第2锚固孔495D分别使SiC半导体层402的第1主面403(外侧主面462)露出。
钝化层503从层间绝缘层491之上进入第1锚固孔组551以及第2锚固孔组552。钝化层503在第1锚固孔组551以及第2锚固孔组552内与SiC半导体层402的第1主面403(外侧主面462)连接。
在钝化层503的外表面中位于第1锚固孔组551以及第2锚固孔组552之上的区域，形成有模仿第1锚固孔组551以及第2锚固孔组552而凹陷的多个凹陷部。
树脂层416在外侧区域407中具有进入到钝化层503的多个凹陷部的多个锚固部。利用树脂层416的多个锚固部，可提高树脂层416相对于钝化层503的连接强度。由此，可抑制树脂层416的剥离。
第1方式例～第5方式例的锚固孔495能够在它们之间以任意的方式组合。也可以形成有包括第1方式例～第5方式例的锚固孔495的特征至少两个特征的锚固孔495。
在图49～图64D中，对各种的构造示出了各种方式例，图49～图64D所示的方式例能够在它们之间适当地组合。也就是，也可以采用图49～图64D所示的特征以任意的方式以及任意的形态组合的方式。
图65A～图65Z是与图54对应的区域的放大图，是表示图49所示的半导体装置401的制造方法的一例的放大图。图66A～图66Z是与图55对应的区域的剖视图，是表示图49所示的半导体装置401的制造方法的一例的剖视图。
首先，参照图65A以及图66A，准备成为n+型的SiC半导体基板421的基底的n+型的SiC半导体晶圆601。SiC半导体晶圆601具有一侧的第1晶圆主面602以及另一侧的第2晶圆主面603。
接着，参照图65B以及图66B，在SiC半导体晶圆601的第1晶圆主面602之上形成SiC外延层422。SiC外延层422通过利用外延生长法从SiC半导体晶圆601的第1晶圆主面602之上生长SiC而形成。
在该工序中，通过调节n型杂质的添加量，来形成具有高浓度区域422a以及低浓度区域422b的SiC外延层422。由此，形成包括SiC半导体晶圆601以及SiC外延层422的SiC半导体层402。SiC半导体层402包括第1主面403以及第2主面404。以下，使用SiC半导体层402、第1主面403以及第2主面404进行说明。
接着，参照图65C以及图66C，在SiC半导体层402的第1主面403的表层部形成p型的主体区域426。在该工序中，主体区域426形成于SiC半导体层402的第1主面403的表层部的整个区域。主体区域426通过相对于SiC半导体层402的第1主面403导入p型杂质而形成。
接着，参照图65D以及图66D，在体区域426的表层部形成n+型的源极区域453。源极区域453通过相对于主体区域426的表层部导入n型杂质而形成。在该工序中，源极区域453形成于SiC半导体层402的第1主面403的表层部的整个区域。
接着，参照图65E以及图66E，在SiC半导体层402的第1主面403之上形成硬掩模604。硬掩模604也可以不包含氧化硅。
硬掩模604也可以利用CVD(chemical vapor deposition)法或者热氧化处理法来形成。在该工序中，硬掩模604利用热氧化处理法而形成。
接着，参照图65F以及图66F，在硬掩模604之上形成具有预定图案的抗蚀剂掩模605。抗蚀剂掩模605选择性地具有使希望形成栅极沟槽431、源极沟槽441以及外侧区域407的区域露出的多个开口606。
接着，利用经由抗蚀剂掩模605的蚀刻法(例如干式蚀刻法)，除去SiC半导体层402的不需要的部分。在该工序中，除去SiC外延层422的不需要的部分。
由此，形成有栅极沟槽431以及源极沟槽441。另外，由此，形成有相对于有源区域406向SiC半导体层402的第2主面404侧凹陷的外侧区域407。另外，由此，形成有源台地463。
接着，参照图65G以及图66G，除去抗蚀剂掩模605。
接着，参照图65H以及图66H，形成有掩模607。掩模607填埋栅极沟槽431、源极沟槽441以及外侧区域407并包覆SiC半导体层402的第1主面403。掩模607具有包括多晶硅层608以及绝缘层609的层叠构造。绝缘层609包含氧化硅。
多晶硅层608也可以利用CVD法来形成。绝缘层609也可以利用CVD法或者热氧化处理法来形成。在该工序中，绝缘层609利用相对于多晶硅层608的热氧化处理法来形成。
接着，参照图65I以及图66I，在掩模607之上形成具有预定图案的抗蚀剂掩模610。抗蚀剂掩模610在掩模607中选择性地具有使包覆源极沟槽441的部分、以及包覆外侧区域407的部分露出的多个开口611。
接着，利用经由抗蚀剂掩模610的蚀刻法(例如干式蚀刻法)，来去除掩模607的不需要的部分。由此，源极沟槽441以及外侧区域407从抗蚀剂掩模610以及掩模607露出。
接着，参照图65J以及图66J，除去抗蚀剂掩模610。接着，利用经由掩模607的蚀刻法(例如干式蚀刻法)，来除去SiC半导体层402的不需要的部分。由此，进一步挖掘源极沟槽441以及外侧区域407。
在该工序中，利用掩模607进一步挖掘源极沟槽441以及外侧区域407。但是，也可以不利用掩模607，而是仅利用抗蚀剂掩模610来进一步挖掘源极沟槽441以及外侧区域407。
接着，参照图65K以及图66K，在SiC半导体层402的第1主面403之上形成具有预定图案的抗蚀剂掩模612。抗蚀剂掩模612具有使有源区域406选择性地露出的开口613、以及使外侧区域407选择性地露出的开口614。
更具体而言，开口613在有源区域406使应该形成深阱区域455以及周缘深阱区域459的区域露出。更具体而言，开口614在外侧区域407使应该形成外侧深阱区域472的区域露出。
接着，在SiC半导体层402的第1主面403的表层部形成深阱区域455、周缘深阱区域459以及外侧深阱区域472。深阱区域455、周缘深阱区域459以及外侧深阱区域472通过相对于SiC半导体层402的第1主面403导入p型杂质而形成。p型杂质经由掩模607以及抗蚀剂掩模612被导入至SiC半导体层402的第1主面403。
接着，参照图65L以及图66L，除去掩模607以及抗蚀剂掩模612。
接着，参照图65M以及图66M，在SiC半导体层402的第1主面403之上形成具有预定图案的抗蚀剂掩模615。抗蚀剂掩模615选择性地具有使希望形成场限制构造473的区域露出的多个开口616。
接着，在SiC半导体层402的第1主面403的表层部形成有场限制构造473。场限制构造473通过相对于SiC半导体层402的第1主面403导入p型杂质而形成。p型杂质经由抗蚀剂掩模615而被导入至SiC半导体层402的第1主面403。接着，除去抗蚀剂掩模615。
接着，参照图65N以及图66N，在SiC半导体层402的第1主面403之上形成具有预定图案的抗蚀剂掩模617。抗蚀剂掩模617选择性地具有使希望形成接触区域454以及二极管区域471的区域露出的多个开口618。
接着，在SiC半导体层402的第1主面403的表层部形成有接触区域454以及二极管区域471。接触区域454以及二极管区域471通过相对于SiC半导体层402的第1主面403导入p型杂质而形成。p型杂质经由抗蚀剂掩模617而被导入至SiC半导体层402的第1主面403。接着，除去抗蚀剂掩模617。
接着，参照图65O以及图66O，在SiC半导体层402的第1主面403之上形成成为栅极绝缘层434、源极绝缘层442以及外侧绝缘层481的基底的基底绝缘层619。基底绝缘层619也可以包含氧化硅。
基底绝缘层619也可以利用CVD法或者热氧化处理法来形成。在该工序中，在基底绝缘层619，包覆栅极沟槽431的侧壁的部分以及包覆源极沟槽441的侧壁的部分形成为比其它部分薄。
另外，在该工序中，在基底绝缘层619，包覆栅极沟槽431的开口边缘部432的部分以及包覆源极沟槽441的开口边缘部457的部分形成为比其它部分厚。
这样的方式的基底绝缘层619通过调节CVD法、热氧化处理法的条件而形成。例如在CVD法、热氧化处理法中，调节气体流量、气体种类、气体比率、气体供给时间、环境温度等预定的条件即可。
接着，参照图65P以及图66P，在SiC半导体层402的第1主面403之上形成成为栅极电极层435、栅极配线层436以及源极电极层443的基底的基底导电体层620。基底导电体层620填埋栅极沟槽431、源极沟槽441以及外侧区域407并包覆SiC半导体层402的第1主面403。
基底导电体层620也可以包含多晶硅。基底导电体层620也可以利用CVD法来形成。CVD法也可以是LP－CVD(Low Pressure-CVD)法。
接着，参照图65Q以及图66Q，除去基底导电体层620的不需要的部分。基底导电体层620的不需要的部分被除去至基底绝缘层619露出。基底导电体层620的不需要的部分也可以通过将基底绝缘层619作为蚀刻停止层的蚀刻法来除去。
基底导电体层620的不需要的部分也可以通过经由预定图案的掩模(未图示)的蚀刻法(例如湿式蚀刻法)来除去。由此，形成栅极电极层435、栅极配线层436以及源极电极层443。
并且，在该工序中，在有源区域406的连接有源主面461以及外侧区域407的外侧主面462的有源侧壁464，以附着的状态保留有基底导电体层620的一部分。
由基底导电体层620的保留部分形成侧方壁482。侧方壁482与有源区域406的有源主面461自我匹配地形成。
接着，参照图65R以及图66R，在SiC半导体层402的第1主面403之上形成层间绝缘层491。层间绝缘层491一并包覆有源区域406以及外侧区域407。层间绝缘层491也可以包含氧化硅或者氮化硅。层间绝缘层491也可以利用CVD法来形成。
接着，参照图65S以及图66S，在层间绝缘层491之上形成具有预定图案的抗蚀剂掩模621。抗蚀剂掩模621选择性地具有使希望形成栅极接触孔492、源极接触孔493、二极管接触孔494以及锚固孔495的区域露出的多个开口622。
接着，除去层间绝缘层491的不需要的部分。层间绝缘层491的不需要的部分也可以通过经由抗蚀剂掩模621的蚀刻法(例如干式蚀刻法)来除去。
接着，参照图65T以及图66T，去除从层间绝缘层491露出的基底绝缘层619的不需要的部分。基底绝缘层619的不需要的部分也可以通过蚀刻法(例如干式蚀刻法)来除去。
由此，基底绝缘层619被分割为栅极绝缘层434、源极绝缘层442以及外侧绝缘层481。另外，由此，栅极接触孔492、源极接触孔493、二极管接触孔494以及锚固孔495形成于层间绝缘层491。
在该工序中，并且，在SiC半导体层402的第1主面403，在沿源极电极层443的上端部的区域形成有与源极沟槽441连通的源极副沟槽456。
更具体而言，源极副沟槽456通过从SiC半导体层402的第1主面403挖掘源极绝缘层442的上端部以及源极电极层443的上端部而形成。
然后，栅极接触孔492、源极接触孔493、二极管接触孔494以及锚固孔495的开口边缘部也可以利用热处理法被倒圆成凸弯曲状。
接着，参照图65U以及图66U，在层间绝缘层491之上形成有成为主面栅极电极408以及主面源极电极409的基底的基底电极层623。在该工序中，形成有具有包括势垒电极层501以及主电极层502的层叠构造的基底电极层623。
在该工序中，首先，在层间绝缘层491之上形成势垒电极层501。势垒电极层501包括从层间绝缘层491之上起依次形成钛层以及氮化钛层的工序。钛层以及氮化钛层也可以利用溅射法来形成。也可以形成具有由钛层或者氮化钛层构成的单层构造的势垒电极层501。
接着，在势垒电极层501之上形成主电极层502。主电极层502也可以包括铝－硅－铜合金。主电极层502也可以利用溅射法来形成。
接着，参照图65V以及图66V，在层间绝缘层491之上形成具有预定图案的抗蚀剂掩模624。抗蚀剂掩模624选择性地包覆在基底电极层623中应该主面栅极电极408以及主面源极电极409的区域。
接着，除去基底电极层623的不需要的部分。基底电极层623的不需要的部分也可以通过经由抗蚀剂掩模624的蚀刻法(例如湿式蚀刻法)来除去。由此，基底电极层623被分割为主面栅极电极408以及主面源极电极409。接着，除去抗蚀剂掩模624。
接着，参照图65W以及图66W，在层间绝缘层491之上形成钝化层503。钝化层503一并包覆有源区域406以及外侧区域407。钝化层503也可以包含氧化硅或者氮化硅。钝化层503也可以利用CVD法来形成。
接着，通过经由具有预定图案的抗蚀剂掩模(未图示)的蚀刻法，来除去钝化层503的不需要的部分。由此，在钝化层503形成栅极副焊盘开口504以及源极副焊盘开口505。
接着，参照图65X以及图66X，在钝化层503之上涂敷树脂层416。树脂层416一并包覆有源区域406以及外侧区域407。树脂层416也可以包含作为正型感光性树脂的一例的聚苯并恶唑。
接着，在选择性地对树脂层416进行曝光之后，进行显影。由此，在树脂层416形成栅极焊盘开口417以及源极焊盘开口418。另外，由此，在树脂层416划分出沿切割线的切割道。
接着，参照图65Y以及图66Y，对SiC半导体层402的第2主面404(SiC半导体晶圆601的第2晶圆主面603)进行研磨。由此，SiC半导体层402(SiC半导体晶圆601)变薄。
接着，参照图65Z以及图66Z，在SiC半导体层402的第2主面404形成漏极焊盘423。在该工序中，也可以包括形成Ti层、Ni层、Au层或者Ag层中的至少一个来作为漏极焊盘423的工序。Ti层、Ni层、Au层或者Ag层也可以利用溅射法来形成。
漏极焊盘423的形成工序也可以包括从SiC半导体层402的第2主面404依次形成Ti层、Ni层、Au层以及Ag层的工序。Ti层、Ni层、Au层以及Ag层也可以利用溅射法来形成。
然后，沿切割线(切割道)选择性地切断SiC半导体层402(SiC半导体晶圆601)。由此，从一张SiC半导体晶圆601切出多个半导体装置401。经过包括以上的工序，形成半导体装置401。
以上，根据半导体装置401，能够使耗尽层从SiC半导体层402以及深阱区域455之间的边界区域(pn接合部)朝向比栅极沟槽431的底壁靠SiC半导体层402的第2主面404侧的区域扩展。
其结果，能够使在源极焊盘413以及漏极焊盘423之间流动的短路电流的电流路径变窄。另外，通过从SiC半导体层402以及深阱区域455的边界区域扩展的耗尽层，能够反比例地降低反馈电容。因而能够提供提高短路耐量并能够降低反馈电容的半导体装置。
从SiC半导体层402以及深阱区域455之间的边界区域(pn接合部)扩展的耗尽层也可以与栅极沟槽431的底壁重叠。该情况下，从深阱区域455的底部扩展的耗尽层也可以与栅极沟槽431的底壁重叠。
另外，根据半导体装置401，能够使耗尽层在SiC半导体层402所占的区域増加，因此能够反比例地降低反馈电容Crss。反馈电容Crss是栅极电极层435以及漏极焊盘423之间的静电电容。
另外，根据半导体装置401，各深阱区域455的底部以及SiC半导体层402的第2主面404之间的距离大致恒定。由此，能够抑制各深阱区域455的底部以及SiC半导体层402的第2主面404之间的距离产生偏差。
因而，能够抑制SiC半导体层402的耐压(例如静电破坏耐量)因深阱区域455的方式而受到限制的情况，因此能够适当地实现耐压的提高。
另外，根据半导体装置401，在外侧区域407形成有二极管区域471。该二极管区域471与主面源极电极409电连接。由此，能够使在外侧区域407产生的雪崩电流经由二极管区域471而流入到主面源极电极409。
也就是，能够由二极管区域471以及主面源极电极409来吸収在外侧区域407产生的雪崩电流。其结果，能够提高MISFET的动作的稳定性。
另外，根据半导体装置401，在外侧区域407形成有外侧深阱区域472。由此，在外侧区域407中，能够调整SiC半导体层402的耐压。
尤其是，根据半导体装置401，外侧深阱区域472形成于与深阱区域455大致相等的深度位置。更具体而言，外侧深阱区域472的底部位于与深阱区域455的底部大致相同的平面上。
也就是，外侧深阱区域472的底部以及SiC半导体层402的第2主面404之间的距离与深阱区域455的底部以及SiC半导体层402的第2主面404之间的距离大致相等。
由此，能够抑制在外侧深阱区域472的底部以及SiC半导体层402的第2主面404之间的距离、与深阱区域455的底部以及SiC半导体层402的第2主面404之间的距离之间产生偏差。
因而，能够抑制SiC半导体层402的耐压(例如静电破坏耐量)因外侧深阱区域472的方式以及深阱区域455的方式而受到限制。其结果，因此能够适当地实现耐压的提高。
尤其是，在半导体装置401中，相对于有源区域406，将外侧区域407形成于SiC半导体层402的第2主面404侧的区域。由此，能够使外侧深阱区域472的底部的位置适当地接近深阱区域455的底部的位置。
也就是，在形成外侧深阱区域472时，不需要向SiC半导体层402的第1主面403的表层部的比较深的位置导入p型杂质。因此，能够适当地抑制外侧深阱区域472的底部的位置相对于深阱区域455的底部的位置较大地偏移。
而且，在半导体装置401中，外侧区域407的外侧主面462位于与源极沟槽441的底壁大致相同的平面上。由此，在利用相等的能量相对于源极沟槽441的底壁以及外侧区域407的外侧主面462导入p型杂质的情况下，能够将深阱区域455以及外侧深阱区域472形成于大致相等的深度位置。
其结果，能够更加适当地抑制外侧深阱区域472的底部的位置相对于深阱区域455的底部的位置较大地偏移。
另外，根据半导体装置401，在外侧区域407形成有场限制构造473。由此，在外侧区域407中，能够得到基于场限制构造473的电场缓和效果。因而，能够适当地提高SiC半导体层402的静电破坏耐量。
另外，根据半导体装置401，有源区域406作为台地状的有源台地463而形成。有源台地463包括连接有源区域406的有源主面461以及外侧区域407的外侧主面462的有源侧壁464。
在有源主面461以及外侧主面462之间的区域形成有缓和有源主面461以及外侧主面462之间的台阶483的台阶缓和构造。台阶缓和构造包含侧方壁482。
由此，能够适当地缓和有源主面461以及外侧主面462之间的台阶483。因而，能够适当地提高形成于侧方壁482之上的上层构造的平坦性。在半导体装置401中，作为上层构造的一例，形成有层间绝缘层491、主面源极电极409、钝化层503以及树脂层416。
另外，根据半导体装置401，在外侧区域407中，形成有用于提高树脂层416的连接强度的锚固构造。锚固构造包括在外侧区域407中形成于SiC半导体层402的第1主面403的凹凸构造(Uneven Structure)。
更具体而言，凹凸构造(锚固构造)包括利用在外侧区域407中形成于SiC半导体层402的第1主面403的层间绝缘层491而形成的凹凸。更具体而言，凹凸构造(锚固构造)包括形成于层间绝缘层491的锚固孔495。
树脂层416与该锚固孔495啮合。在该方式中，树脂层416经由钝化层503而与锚固孔495啮合。由此，能够提高树脂层416相对于SiC半导体层402的第1主面403的连接强度，因此能够适当地抑制树脂层416的剥离。
半导体装置401的方式不受该实施方式限制。半导体装置401的方式能够应用于该说明书中公开的全部实施方式。
图67是与图51对应的区域的放大图，是表示本发明的第27实施方式的半导体装置631的放大图。图68是沿图67所示的LXVIII-LXVIII线的剖视图。图69是沿图67所示的LXIX-LXIX线的剖视图。图70是图68所示的区域LXX-LXX的放大图。
以下，对与叙述半导体装置401的构造对应的构造，标注同一参照符号并省略说明。
参照图67～图70，半导体装置631具有相对于半导体装置401采取了第7实施方式的半导体装置101(也同时参照图11～图17L)的技术构思的方式。更具体而言，半导体装置631包括形成于栅极电极层435之上的低电阻电极层632。
栅极电极层435包含添加了p型杂质而成p型多晶硅。栅极电极层435的p型杂质也可以包含硼(B)、铝(Al)、铟(In)或者镓(Ga)中的至少一种。
栅极电极层435的p型杂质浓度为主体区域426的p型杂质浓度以上。更具体而言，栅极电极层435的p型杂质浓度比主体区域426的p型杂质浓度大。
栅极电极层435的p型杂质浓度也可以为1×1018cm－3以上且1×1022cm－3以下。栅极电极层435的片材电阻也可以为10Ω/□以上且500Ω/□以下(在该方式中为200Ω/□左右)。
低电阻电极层632在栅极沟槽431内包覆栅极电极层435的上端部。低电阻电极层632包含具有小于栅极电极层435的片材电阻的片材电阻的导电材料。低电阻电极层632的片材电阻也可以为0.01Ω/□以上且10Ω/□以下。
供给到栅极沟槽431内的电流在具有比较低的片材电阻的低电阻电极层632流动，并传递至栅极电极层435整体。由此，能够使栅极电极层435整体(有源区域406的整个区域)快速地从断开状态移至接通状态，因此能够抑制开关响应的延迟。
尤其是，在具有毫米量级的长度的栅极沟槽431的情况下，电流的传递需要时间，但根据低电阻电极层632，能够适当地抑制开关响应的延迟。也就是，低电阻电极层632作为使电流向栅极沟槽431内扩散的电流扩散电极层而形成。
另外，若单元构造的细微化发展，则栅极电极层435的宽度、深度、剖面面积等变小，因此担心栅极沟槽431内的电阻的増加引起的开关响应的延迟。
但是，根据低电阻电极层632，能够使栅极电极层132整体快速地从断开状态移至接通状态，因此能够适当地抑制细微化引起的开关响应的延迟。
低电阻电极层632形成为膜状。低电阻电极层632具有与栅极电极层435的上端部相接的连接部632a以及其相反的非连接部632b。低电阻电极层632的连接部632a以及非连接部632b也可以模仿栅极电极层435的上端部而形成为弯曲状。低电阻电极层632的连接部632a以及非连接部632b能够采用各种方式。
低电阻电极层632的连接部632a整体也可以位于比SiC半导体层402的第1主面403靠上方。低电阻电极层632的连接部632a整体也可以位于比SiC半导体层402的第1主面403靠下方。
低电阻电极层632的连接部632a也可以包含位于比SiC半导体层402的第1主面403靠上方的部分。低电阻电极层632的连接部632a也可以包含比SiC半导体层402的第1主面403靠下方的部分。
例如，低电阻电极层632的连接部632a的中央部位于比SiC半导体层402的第1主面403靠下方，低电阻电极层632的连接部632a的周缘部也可以为比SiC半导体层402的第1主面403靠上方。
低电阻电极层632的非连接部632b整体也可以位于比SiC半导体层402的第1主面403靠上方。低电阻电极层632的非连接部632b整体也可以位于比SiC半导体层402的第1主面403靠下方。
低电阻电极层632的非连接部632b也可以包含位于比SiC半导体层402的第1主面403靠上方的部分。低电阻电极层632的非连接部632b也可以包含位于比SiC半导体层402的第1主面403靠下方的部分。
例如，低电阻电极层632的非连接部632b的中央部位于比SiC半导体层402的第1主面403靠下方，低电阻电极层632的非连接部632b的周缘部也可以位于比SiC半导体层402的第1主面403靠上方。
低电阻电极层632具有与栅极绝缘层434相接的缘部632c。低电阻电极层632的缘部632c在栅极绝缘层434与连接第1区域434a以及第2区域434b的角部(在该方式中为鼓出部434d)相接。
低电阻电极层632的缘部632c相对于源极区域453的底部形成于SiC半导体层402的第1主面403侧的区域。也就是，低电阻电极层632的缘部632c形成于比主体区域426以及源极区域453之间的边界区域靠SiC半导体层402的第1主面403侧的区域。
因此，低电阻电极层632的缘部632c隔着栅极绝缘层434而与源极区域453对置。低电阻电极层632的缘部632c并非隔着栅极绝缘层434而与主体区域426对置。
由此，能够抑制在栅极绝缘层434中的低电阻电极层632以及主体区域426之间的区域形成有漏电流通路。漏电流通路可由低电阻电极层632的电极材料相对于栅极绝缘层434的不希望的扩散而形成。
尤其是，使低电阻电极层632的缘部632c与比较厚的栅极绝缘层434的第3区域434c(栅极绝缘层434的鼓出部434d)连接的设计在降低形成漏电流通路的风险方面有效。
在SiC半导体层402的第1主面403的法线方向上，低电阻电极层632的厚度TR为栅极电极层435的厚度TG以下(TR≤TG)。低电阻电极层632的厚度TR优选小于栅极电极层435的厚度TG(TR＜TG)。更具体而言，低电阻电极层632的厚度TR优选为栅极电极层435的厚度TG的一半以下(TR≤TG/2)。
低电阻电极层632的厚度TR相对于栅极电极层435的厚度TG的比TR/TG为0.01以上且1以下。栅极电极层435的厚度TG也可以为0.5μm以上且3μm以下。低电阻电极层632的厚度TR也可以为0.01μm以上且3μm以下。
在该方式中，低电阻电极层632也包覆栅极配线层436的上端部。在低电阻电极层632包覆栅极配线层436的上端部的部分与在低电阻电极层632包覆栅极电极层435的上端部的部分一体地形成。由此，低电阻电极层632包覆栅极电极层435的整个区域以及栅极配线层436的整个区域。
因此，从栅极焊盘410以及栅极指状物411供给至栅极配线层436的电流在具有比较低的片材电阻的低电阻电极层632流动，并传递至栅极电极层435以及栅极配线层436整体。
由此，能够经由栅极配线层436使栅极电极层435整体(有源区域406的整个区域)快速地从断开状态移至接通状态，因此能够抑制开关响应的延迟。
尤其是，在具有毫米量级的长度的栅极沟槽431的情况下，通过包覆栅极配线层436的上端部的低电阻电极层632能够适当地抑制开关响应的延迟。
低电阻电极层632包含多晶层。多晶层通过利用金属材料使在p型多晶硅中形成栅极电极层435的表层部的部分硅化物化而形成。
p型多晶硅的硅化物化通过热处理来进行。热处理也可以是RTA(Rapid ThermalAnnealing)法。更具体而言，多晶层由包含添加到栅极电极层435(p型多晶硅)的p型杂质的p型多晶层构成。
在该方式中，多晶层具有10μΩ·cm以上且110μΩ·cm以下的电阻率。更具体而言，多晶层包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2或者WSi2中的至少一种。
特别是，这些种类中的NiSi、CoSi2以及TiSi2由于电阻率的值以及温度依存性比较小，因此适合作为形成低电阻电极层632的多晶层。
在p型多晶硅之上形成有低电阻电极层632的情况下的栅极沟槽431内的片材电阻为栅极电极层132(p型多晶硅)单体的片材电阻以下。栅极沟槽431内的片材电阻优选为添加了n型杂质而成的n型多晶硅的片材电阻以下。
栅极沟槽431内的片材电阻与低电阻电极层632的片材电阻近似。也就是，栅极沟槽431内的片材电阻也可以为0.01Ω/□以上且10Ω/□以下。栅极沟槽431内的片材电阻也可以小于10Ω/□。
在该方式中，沟槽栅极构造451包括栅极沟槽431、栅极绝缘层434、栅极电极层435以及低电阻电极层632。
在该方式中，栅极指状物411在栅极接触孔492内与低电阻电极层632电连接。由此，来自栅极焊盘410的电信号经由具有比较低的电阻值的低电阻电极层632而传递至栅极电极层435。
源极电极层443优选包含添加了p型杂质而成p型多晶硅。该情况下，能够与栅极电极层435同时形成源极电极层443。
源极电极层443的p型杂质浓度为主体区域426的p型杂质浓度以上。更具体而言，源极电极层443的p型杂质浓度比主体区域426的p型杂质浓度大。源极电极层443的p型杂质也可以包括硼(B)、铝(Al)、铟(In)或者镓(Ga)中的至少一种。
源极电极层443的p型杂质浓度也可以为1×1018cm－3以上且1×1022cm－3以下。源极电极层443的片材电阻也可以为10Ω/□以上且500Ω/□以下(在该方式中为200Ω/□左右)。
源极电极层443的p型杂质浓度也可以与栅极电极层435的p型杂质浓度大致相等。源极电极层443的片材电阻也可以与栅极电极层435的片材电阻大致相等。
源极电极层443也可以包含n型多晶硅，来代替p型多晶硅。源极电极层443也可以包含钨、铝、铜、铝合金或者铜合金中的至少一种，来代替p型多晶硅。
侧方壁482(也同时参照图55以及图56)优选包含添加了p型杂质而成p型多晶硅。该情况下，能够与栅极电极层435、源极电极层443同时形成侧方壁482。
侧方壁482的p型杂质浓度为主体区域426的p型杂质浓度以上。更具体而言，侧方壁482的p型杂质浓度比主体区域426的p型杂质浓度大。侧方壁482的p型杂质也可以包含硼(B)、铝(Al)、铟(In)或者镓(Ga)中的至少一种。
侧方壁482的p型杂质浓度也可以为1×1018cm－3以上且1×1022cm－3以下。侧方壁482的片材电阻也可以为10Ω/□以上且500Ω/□以下(在该方式中为200Ω/□左右)。
侧方壁482的p型杂质浓度也可以与栅极电极层435的p型杂质浓度大致相等。侧方壁482的片材电阻也可以与栅极电极层435的片材电阻大致相等。
侧方壁482也可以包含n型多晶硅，来代替p型多晶硅。侧方壁482也可以包含钨、铝、铜、铝合金或者铜合金中的至少一种，来代替p型多晶硅。
图71是表示采用NiSi作为低电阻电极层632的情况下的漏电流特性的曲线图。在图71中，纵轴表示电流密度[A/cm2]，横轴表示电场[MV/cm]。
参照图71的曲线图，NiSi的情况下，在0MV/cm以上且7MV/cm以下的低电场区域中，不论RTA法的处理温度如何，漏电流都被抑制为比较低的值。因此，适合作为形成低电阻电极层632的多晶层。
图72是表示采用CoSi2作为低电阻电极层632的情况的漏电流特性的曲线图。在图72中，纵轴表示电流密度[A/cm2]，横轴表示电场[MV/cm]。
参照图72的曲线图，CoSi2的情况下，随着RTA法的处理温度变高，0MV/cm以上且7MV/cm以下的低电场区域中的漏电流増加。但是，漏电流在低电场区域中依然被抑制为比较低的值。因此，适合作为形成低电阻电极层632的多晶层。
图73是表示采用了TiSi以及/或者TiSi2作为低电阻电极层632的情况下的漏电流特性的曲线图。在图73中，纵轴表示电流密度[A/cm2]，横轴表示电场[MV/cm]。
参照图73的曲线图，在TiSi以及/或者TiSi2的情况下，随着RTA法的处理温度变高，0MV/cm以上且7MV/cm以下的低电场区域中的漏电流増加。
因此，作为形成低电阻电极层632的多晶层，TiSi以及/或者TiSi2劣于NiSi以及CoSi2。这被认为是由于构成TiSi以及/或者TiSi2的Ti存在于栅极绝缘层434内。
在包含TiSi以及/或者TiSi2的低电阻电极层632的形成工序中，首先，形成包覆栅极电极层435以及栅极绝缘层434的Ti层。接着，进行用于硅化物化的热处理工序。
在该热处理工序中，在形成低电阻电极层632的同时，构成栅极绝缘层434(氧化硅)的Si向Ti层扩散。然后，虽然除去Ti层，但在Ti层，Si扩散后的区域作为栅极绝缘层434的一部分而保留。
因此，在栅极电极层435以及源极电极层443之间的区域中，形成有Ti引起的漏电流通路。特别是，认为因保留在栅极绝缘层434的第3区域434c的Ti而形成漏电流通路。
也就是，在采用了TiSi以及/或者TiSi2作为低电阻电极层632的情况下，存在栅极绝缘层434(尤其是，栅极绝缘层434的第3区域434c)包含Ti的情况。
与此相对，多晶硅的硅化物化所使用的Ni层以及Co层具有与Ti层不同的性质。更具体而言，Ni层具有构成栅极绝缘层434(氧化硅)的Si难以向Ni层内扩散的性质。
同样地，Co层具有构成栅极绝缘层434(氧化硅)的Si难以向Co层内扩散的性质。因此，在使用Ni层以及Co层来代替Ti层的情况下，Ti层那样的问题难以明显化。
因此，在低电阻电极层632包含Ti(TiSi以及/或者TiSi2)的情况下，抑制构成栅极绝缘层434(氧化硅)的Si向Ti层扩散即可。由此，能够抑制漏电流通路的形成。对于该方法，将在以下的实施方式中叙述。
图74A～图74G是与图70对应的区域的放大图，是用于说明图67所示的半导体装置的制造方法的一例的放大图。以下，对与半导体装置401的制造工序不同的制造工序进行说明。
首先，参照图74A，准备经过图65A～图65Q(图66A～图66Q)的工序而形成有栅极电极层435、栅极配线层436以及源极电极层443的SiC半导体层402。栅极电极层435、栅极配线层436以及源极电极层443分别包含p型多晶硅。
接着，参照图74B，在栅极电极层435之上形成有金属材料层641。在该方式中，金属材料层641以一并包覆栅极电极层435、栅极配线层436以及源极电极层443的方式，形成于SiC半导体层402的第1主面403之上。
金属材料层641包含能够在与p型多晶硅之间多晶化的金属材料。金属材料层641也可以包含Mo、W、Ni、Co或者Ti中的至少一种。
接着，参照图74C，在栅极电极层435的表层部以及栅极配线层436的表层部形成有p型多晶层。在该方式中，在源极电极层443的表层部也形成有p型多晶层。
p型多晶层通过利用对金属材料层641的热处理使栅极电极层435的表层部、栅极配线层436的表层部以及源极电极层443的表层部多晶化而形成。对金属材料层641的热处理也可以是RTA法。
由此，根据金属材料层641的金属种类，形成包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2或者WSi2中的至少一种的p型多晶。由该p型多晶层形成低电阻电极层632。
接着，参照图74D，除去金属材料层641中未与p型多晶硅结合的未反应部分。金属材料层641的未反应部分也可以通过蚀刻法(例如湿式蚀刻法)来除去。
在低电阻电极层632(p型多晶)包含TiSi或者CoSi中的至少一种的情况下，除去金属材料层641的未反应部分之后，也可以根据需要对低电阻电极层632实施热处理。
对低电阻电极层632的热处理也可以是RTA法。由此，TiSi改性为TiSi2、CoSi改性为CoSi2，因此能够实现低电阻化。
接着，参照图74E，在SiC半导体层402的第1主面403之上形成有层间绝缘层491。层间绝缘层491一并包覆有源区域406以及外侧区域407。层间绝缘层491也可以包含氧化硅或者氮化硅。层间绝缘层491也可以利用CVD法来形成。
接着，参照图74F，在层间绝缘层491之上形成具有预定图案的抗蚀剂掩模621。抗蚀剂掩模621选择性地具有使应该形成栅极接触孔492、源极接触孔493、二极管接触孔494以及锚固孔495的区域露出的多个开口622。
接着，除去层间绝缘层491的不需要的部分。层间绝缘层491的不需要的部分也可以通过经由抗蚀剂掩模621的蚀刻法(例如干式蚀刻法)来除去。
接着，参照图74G，除去从层间绝缘层491露出的基底绝缘层619的不需要的部分。基底绝缘层619的不需要的部分也可以通过蚀刻法(例如干式蚀刻法)来除去。
由此，基底绝缘层619被分割为栅极绝缘层434、源极绝缘层442以及外侧绝缘层481。另外，由此，在层间绝缘层491形成有栅极接触孔492、源极接触孔493、二极管接触孔494以及锚固孔495。
在该工序中，并且，在SiC半导体层402的第1主面403中沿源极电极层443的上端部的区域，形成有与源极沟槽441连通的源极副沟槽456。
更具体而言，源极副沟槽456通过从SiC半导体层402的第1主面403挖掘源极绝缘层442的上端部以及源极电极层443的上端部而形成。另外，在该工序中，也除去形成于源极电极层443的表层部的低电阻电极层632(p型多晶层)。
然后，栅极接触孔492、源极接触孔493、二极管接触孔494以及锚固孔495的开口边缘部也可以利用热处理法倒圆成凸弯曲状。
然后，依次执行图65U～图65Z的工序(图66U～图66Z的工序)，制造半导体装置631。
以上，根据半导体装置631，能够起到与对半导体装置401叙述的效果相同的效果。
另外，根据半导体装置631，能够在栅极沟槽431形成隔着栅极绝缘层434埋入有栅极电极层435的沟槽栅极构造451。在该沟槽栅极构造451中，栅极电极层435在称为栅极沟槽431的有限的空间内由低电阻电极层632包覆。
栅极电极层435包含p型多晶硅。由此，能够使栅极阈值电压Vth増加(例如1V左右増加)。另外，低电阻电极层632包含具有小于p型多晶硅的片材电阻的片材电阻的导电材料。
由此，能够实现栅极电阻的降低。其结果，能够使电流沿沟槽栅极构造451有效地扩散，因此能够实现开关延迟的缩短。
尤其是，根据由低电阻电极层632包覆栅极电极层435的构造，不使主体区域426的p型杂质浓度増加就可以。因而，能够防止通道电阻的増加，并且能够使栅极阈值电压Vth増加。
另外，根据半导体装置631，在外侧区域407中，栅极配线层436由低电阻电极层632包覆。由此，也能够实现栅极配线层436的栅极电阻的降低。
尤其是，在由栅极电极层435以及栅极配线层436包覆低电阻电极层632的构造中，能够使电流沿沟槽栅极构造451効率地扩散。因而，能够适当地实现开关延迟的缩短。
在该方式中，对除去形成于源极电极层443的表层部的低电阻电极层632(p型多晶层)的例子进行了说明。但是，形成于源极电极层443的表层部的低电阻电极层632(p型多晶层)也可以保留。半导体装置631在源极沟槽441内也可以包括包覆源极电极层443的低电阻电极层632。
半导体装置631的方式(也就是，形成有低电阻电极层632的方式)不受该实施方式限制。半导体装置631的方式能够应用于该说明书中公开的全部实施方式。
图75是与图70对应的区域的放大图，是表示本发明的第28实施方式的半导体装置651的放大图。以下，对与针对半导体装置631叙述的构造对应的构造，标注同一参照符号并省略说明。
在该方式中，栅极绝缘层434包括氧化硅层652，低电阻电极层632包括Ti(更具体而言，TiSi以及/或者TiSi2)。参照图75，半导体装置651包括介于栅极绝缘层434以及低电阻电极层632之间的区域的势垒绝缘层653。
势垒绝缘层653作为栅极绝缘层434的一部分而形成。也就是，栅极绝缘层434具有包括从SiC半导体层402侧起依次层叠的氧化硅层652以及势垒绝缘层653的层叠构造。
势垒绝缘层653抑制栅极绝缘层434(氧化硅层652)中的Si向低电阻电极层632扩散。更具体而言，势垒绝缘层653是不包含Si的非含硅绝缘层。
势垒绝缘层653也可以包含氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(La2O3)或者氧化铈(CeO2)中的至少一种。
势垒绝缘层653以在栅极沟槽431内划分出凹状的空间的方式，沿氧化硅层652的外表面形成为膜状。势垒绝缘层653包覆栅极绝缘层434(氧化硅层652)的第1区域434a、第2区域434b以及第3区域434c。
低电阻电极层632以与势垒绝缘层653相接的方式形成于栅极电极层435以及栅极配线层436之上。由此，可抑制栅极绝缘层434(氧化硅层652)中的Si向低电阻电极层632扩散。
在该方式中，势垒绝缘层653也介于源极绝缘层442以及源极电极层443之间的区域。虽然未图示，但在该方式中，栅极绝缘层434的第3区域434c由势垒绝缘层653包覆，外侧绝缘层481的外表面以与此相同的方式由势垒绝缘层653包覆。
图76A～图76G是与图75对应的区域的放大图，是用于说明图75所示的半导体装置651的制造方法的一例的放大图。
首先，参照图76A，经过图65A～图65N(图66A～图66N)的工序，准备具有在第1主面403的表层部形成有接触区域454的构造的SiC半导体层402。
接着，参照图76B，形成有成为栅极绝缘层434、源极绝缘层442以及外侧绝缘层481的基底的基底绝缘层619。基底绝缘层619包括氧化硅层652。基底绝缘层619也可以利用CVD法或者热氧化处理法来形成。
接着，在基底绝缘层619之上形成有势垒绝缘层653。势垒绝缘层653是不包含Si的非含硅绝缘层。势垒绝缘层653也可以包含氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(La2O3)或者氧化铈(CeO2)中的至少一个。势垒绝缘层653也可以利用CVD法来形成。
接着，参照图76C，在SiC半导体层402的第1主面403之上形成成为栅极电极层435、栅极配线层436以及源极电极层443的基底的基底导电体层620。基底导电体层620填埋栅极沟槽431、源极沟槽441以及外侧区域407并包覆势垒绝缘层653。
基底导电体层620包含p型多晶硅。基底导电体层620也可以利用CVD法来形成。CVD法也可以是LP－CVD(Low Pressure-CVD)法。
接着，参照图76D，除去基底导电体层620的不需要的部分。基底导电体层620的不需要的部分被除去至基底绝缘层619露出。基底导电体层620的不需要的部分也可以通过将基底绝缘层619作为蚀刻停止层的蚀刻法来除去。
基底导电体层620的不需要的部分也可以通过经由具有预定图案的掩模(未图示)的蚀刻法(例如湿式蚀刻法)来除去。由此，形成栅极电极层435、栅极配线层436以及源极电极层443。
并且，在该工序中，在连接有源区域406的有源主面461以及外侧区域407的外侧主面462的有源侧壁464，基底导电体层620(包含p型多晶硅)的一部分以附着的状态保留。
通过基底导电体层620的保留部分(p型多晶硅)形成侧方壁482。侧方壁482与有源区域406的有源主面461自我匹配地形成。
接着，参照图76E，在栅极电极层435之上形成有作为金属材料层641的Ti层。在该方式中，金属材料层641以一并包覆栅极电极层435、栅极配线层436以及源极电极层443的方式形成于势垒绝缘层653之上。
接着，参照图76F，在栅极电极层435的表层部以及栅极配线层436的表层部形成p型多晶层。在该方式中，在源极电极层443的表层部也形成p型多晶层。
p型多晶层通过利用对金属材料层641的热处理来使栅极电极层435的表层部、栅极配线层436的表层部以及源极电极层443的表层部多晶化而形成。对金属材料层641的热处理也可以是RTA法。
由此，形成包含TiSi以及/或者TiSi2的p型多晶。由该p型多晶层形成低电阻电极层632。在该工序中，能够利用势垒绝缘层653抑制基底绝缘层619(氧化硅层652)中的Si向低电阻电极层632扩散。
接着，参照图76G，除去金属材料层641中未与p型多晶硅结合的未反应部分。金属材料层641的未反应部分也可以通过蚀刻法(例如湿式蚀刻法)来除去。
在低电阻电极层632(p型多晶)包含TiSi的情况下，在除去金属材料层641的未反应部分之后，也可以根据需要对低电阻电极层632实施热处理。
对低电阻电极层632的热处理也可以是RTA法。由此，TiSi改性为TiSi2，因此能够实现低电阻化。在该工序中，也能够利用势垒绝缘层653抑制基底绝缘层619(氧化硅层652)中的Si向低电阻电极层632扩散。
然后，执行依次图65R～图65Z的工序(图66R～图66Z的工序)，制造半导体装置651。
以上，根据半导体装置651，栅极绝缘层434包含氧化硅层652，低电阻电极层632包含Ti(更具体而言，TiSi以及/或者TiSi2)。半导体装置651包括介于栅极绝缘层434以及低电阻电极层632之间的区域的势垒绝缘层653。
势垒绝缘层653抑制栅极绝缘层434(氧化硅层652)中的Si向低电阻电极层632扩散。更具体而言，势垒绝缘层653是不包含Si的非含硅绝缘层。
由此，在低电阻电极层632包含Ti(更具体而言，TiSi以及/或者TiSi2)的方式中，能够抑制在栅极电极层435以及源极电极层443之间的区域形成漏电流通路。其结果，能够实现在低电场区域(也同时参照图73的曲线图)抑制漏电流，并且适当地实现低电阻电极层632的栅极电阻的低电阻化。
另外，根据半导体装置651，与源极电极层443近接的栅极绝缘层434的第3区域434c由势垒绝缘层653包覆。由此，能够适当地实现抑制漏电流。
半导体装置651的方式中，不言而喻，上述的各种方式例都能够应用于第26～第27实施方式。半导体装置651的方式不受该实施方式限制。半导体装置651的方式能够应用于该说明书中公开的全部实施方式。
图77是与图70对应的区域的放大图，是表示本发明的第29实施方式的半导体装置661的放大图。以下，对与针对半导体装置631叙述的构造对应的构造，标注同一参照符号并省略说明。
在该方式中，栅极绝缘层434包含氧化硅层662，低电阻电极层632包含Ti(更具体而言，TiSi以及/或者TiSi2)。参照图77，半导体装置661包括包覆栅极绝缘层434的势垒绝缘层663。更具体而言，势垒绝缘层663包覆栅极绝缘层434的第3区域434c。
势垒绝缘层663抑制栅极绝缘层434(氧化硅层662)中的Si向低电阻电极层632扩散。更具体而言，势垒绝缘层663是不包含Si的非含硅绝缘层。
势垒绝缘层663也可以包含氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(La2O3)或者氧化铈(CeO2)中的至少一种。
虽然未图示，但栅极绝缘层434的第3区域434c由势垒绝缘层663包覆，外侧绝缘层481的外表面也可以以与此相同的方式由势垒绝缘层663包覆。
图78A～图78F是与图77对应的区域的放大图，是用于说明图77所示的半导体装置661的制造方法的一例的放大图。
首先，参照图78A，经过图65A～图65Q(图66A～图66Q)的工序，准备形成有栅极电极层435、栅极配线层436以及源极电极层443的SiC半导体层402。栅极电极层435、栅极配线层436以及源极电极层443分别包含p型多晶硅。
接着，参照图78B，在基底绝缘层619之上形成势垒绝缘层663。势垒绝缘层663是不包含Si的非含硅绝缘层。势垒绝缘层663也可以包含氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(La2O3)或者氧化铈(CeO2)中的至少一个。势垒绝缘层663也可以利用CVD法来形成。
接着，参照图78C，在势垒绝缘层663之上形成具有预定图案的抗蚀剂掩模664。在该工序中，抗蚀剂掩模664选择性地具有使栅极电极层435、栅极配线层436以及源极电极层443露出的多个开口665。
接着，除去势垒绝缘层663的不需要的部分。势垒绝缘层663的不需要的部分也可以通过经由抗蚀剂掩模664的蚀刻法(例如干式蚀刻法)来除去。由此，栅极电极层435、栅极配线层436以及源极电极层443从势垒绝缘层663露出。接着，除去抗蚀剂掩模664。
接着，参照图78D，在栅极电极层435之上形成作为金属材料层641的Ti层。在该方式中，金属材料层641以一并包覆栅极电极层435、栅极配线层436以及源极电极层443的方式形成于势垒绝缘层663之上。
接着，参照图74E，在栅极电极层435的表层部以及栅极配线层436的表层部形成p型多晶层。在该方式中，在源极电极层443的表层部也形成有p型多晶层。
p型多晶层通过利用对金属材料层641的热处理来使栅极电极层435的表层部、栅极配线层436的表层部以及源极电极层443的表层部多晶化而形成。对金属材料层641的热处理也可以是RTA法。
由此，形成包含TiSi以及/或者TiSi2的p型多晶。由该p型多晶层形成低电阻电极层632。在该工序中，利用势垒绝缘层663，能够抑制基底绝缘层619(氧化硅层662)中的Si向低电阻电极层632扩散。
接着，参照图78F，除去金属材料层641中未与p型多晶硅结合的未反应部分。金属材料层641的未反应部分也可以通过蚀刻法(例如湿式蚀刻法)来除去。
在低电阻电极层632(p型多晶)包含TiSi的情况下，在去除金属材料层641的未反应部分之后，也可以根据需要来对低电阻电极层632实施热处理。对低电阻电极层632的热处理也可以是RTA法。由此，TiSi改性为TiSi2，因此能够实现低电阻化。
然后，依次执行图65R～图65Z的工序(图66R～图66Z的工序)，制造半导体装置661。
以上，根据半导体装置661，栅极绝缘层434包含氧化硅层662，低电阻电极层632包含Ti(更具体而言，TiSi以及/或者TiSi2)。半导体装置661包括包覆栅极绝缘层434的第3区域434c的势垒绝缘层663。
在制造工序中，势垒绝缘层663抑制栅极绝缘层434(氧化硅层662)中的Si向低电阻电极层632扩散。更具体而言，势垒绝缘层663是不包含Si的非含硅绝缘层。
由此，在低电阻电极层632包含Ti(更具体而言，TiSi以及/或者TiSi2)的方式中，能够抑制在栅极电极层435以及源极电极层443之间的区域形成有漏电流通路。其结果，能够实现在低电场区域(也同时参照图73的曲线图)抑制漏电流，并且能够适当地实现低电阻电极层632的栅极电阻的低电阻化。
另外，根据半导体装置661，与源极电极层443近接的栅极绝缘层434的第3区域434c由势垒绝缘层663包覆。由此，能够适当地实现抑制漏电流。
在该方式中，对形成有包覆栅极绝缘层434的第3区域434c的势垒绝缘层663的例子进行了说明。但是，势垒绝缘层663也可以在金属材料层641的未反应部分的除去工序(参照图78F)之后除去。该情况下，虽然不具备势垒绝缘层663，但能够提高能够实现抑制漏电流以及栅极电阻的低电阻化的半导体装置661。
半导体装置661的方式中，不言而喻，上述的各种方式例都能够应用于第26～第28实施方式。半导体装置661的方式不受该实施方式限制。半导体装置651的方式能够应用于该说明书中公开的全部实施方式。
图79是与图70对应的区域的放大图，是表示本发明的第30实施方式的半导体装置671的放大图。图80是与图69对应的区域的剖视图，是表示图79所示的半导体装置671的剖视图。图81是与图55对应的区域的剖视图，是表示图79所示的半导体装置671的剖视图。
以下，对与针对半导体装置631叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图79，半导体装置671包括低电阻电极层632。在该方式中，层间绝缘层491包括具有与上述的各实施方式不同的形状的栅极接触孔492、源极接触孔493、二极管接触孔494以及锚固孔495。
层间绝缘层491也可以具有包含PSG(Phosphor Silicate Glass)层或者BPSG(Boron Phosphor Silicate Glass)层的单层构造。层间绝缘层491也可以具有包括从SiC半导体层402的第1主面403侧起依次层叠的PSG层以及BPSG层的层叠构造。层间绝缘层491也可以具有包括从SiC半导体层402的第1主面403侧起依次层叠的BPSG层以及PSG层的层叠构造。
参照图80，栅极接触孔492包括：开口宽度比较宽的宽幅部672；以及具有比宽幅部672的开口宽度窄的开口宽度的窄幅部673。
宽幅部672形成于栅极接触孔492的开口侧的区域。窄幅部673在栅极接触孔492中形成于SiC半导体层402的第1主面403侧的区域。宽幅部672以及窄幅部673缓和栅极接触孔492内的台阶。
参照图79，源极接触孔493包括：开口宽度比较宽的宽幅部674；以及具有比宽幅部674的开口宽度窄的开口宽度的窄幅部675。
宽幅部674形成于源极接触孔493的开口侧的区域。窄幅部675在源极接触孔493中形成于SiC半导体层402的第1主面403侧的区域。宽幅部674以及窄幅部675缓和源极接触孔493内的台阶。
参照图81，二极管接触孔494包括：开口宽度比较宽的宽幅部676；以及具有比宽幅部676的开口宽度窄的开口宽度的窄幅部677。
宽幅部676形成于二极管接触孔494的开口侧的区域。窄幅部677在二极管接触孔494中形成于SiC半导体层402的第1主面403侧的区域。宽幅部676以及窄幅部677缓和二极管接触孔494内的台阶。
参照图81，锚固孔495包括：开口宽度比较宽的宽幅部678；以及具有比宽幅部678的开口宽度窄的开口宽度的窄幅部679。
宽幅部678形成于锚固孔495的开口侧的区域。窄幅部679在锚固孔495中形成于SiC半导体层402的第1主面403侧的区域。宽幅部678以及窄幅部679缓和锚固孔495内的台阶。
主面栅极电极408从层间绝缘层491之上进入到栅极接触孔492。主面栅极电极408在栅极接触孔492中模仿宽幅部672以及窄幅部673而形成。由此，提高进入到栅极接触孔492的主面栅极电极408的成膜性。
主面源极电极409从层间绝缘层491之上进入到源极接触孔493以及二极管接触孔494。主面源极电极409在源极接触孔493中模仿宽幅部674以及窄幅部675而形成。
主面源极电极409在二极管接触孔494中模仿宽幅部676以及窄幅部677而形成。由此，提高进入到源极接触孔493以及二极管接触孔494的主面源极电极409的成膜性。
钝化层503从层间绝缘层491之上进入到锚固孔495。钝化层503在锚固孔495中模仿宽幅部678以及窄幅部679而形成。由此，提高进入到锚固孔495的钝化层503的成膜性。
图82A～图82C是与图79对应的区域的放大图，是用于说明图79所示的半导体装置671的制造方法的一例的放大图。
首先，参照图82A，经过图65A～图65R(图66A～图66R)的工序，准备在第1主面403之上形成有层间绝缘层491的构造的SiC半导体层402。
接着，参照图82B，在层间绝缘层491之上形成具有预定图案的抗蚀剂掩模681。抗蚀剂掩模681选择性地具有使希望形成栅极接触孔492、源极接触孔493、二极管接触孔494以及锚固孔495的区域露出的多个开口682。
接着，通过经由抗蚀剂掩模681的等方性蚀刻法(例如等方性干式蚀刻法、等方性湿式蚀刻法)，除去层间绝缘层491的不需要的部分。
由此，分别形成栅极接触孔492的宽幅部672、源极接触孔493的宽幅部674、二极管接触孔494的宽幅部676以及锚固孔495的宽幅部678。
接着，参照图82C，通过经由抗蚀剂掩模681的各向异性蚀刻法(例如各向异性干式蚀刻法、各向异性湿式蚀刻法)，除去层间绝缘层491的不需要的部分。
由此，分别形成栅极接触孔492的窄幅部673、源极接触孔493的窄幅部675、二极管接触孔494的窄幅部677以及锚固孔495的窄幅部679。
然后，依次执行图65U～图65Z的工序(图66U～图66Z的工序)，制造半导体装置671。
以上，根据半导体装置671，栅极接触孔492包括宽幅部672以及窄幅部673。宽幅部672以及窄幅部673缓和栅极接触孔492内的台阶。由此，能够提高进入到栅极接触孔492的主面栅极电极408的成膜性。
另外，根据半导体装置671，源极接触孔493包括宽幅部674以及窄幅部675。宽幅部674以及窄幅部675缓和源极接触孔493内的台阶。由此，能够提高进入到源极接触孔493的主面源极电极409的成膜性。
另外，根据半导体装置671，二极管接触孔494包括宽幅部676以及窄幅部677。宽幅部676以及窄幅部677缓和二极管接触孔494内的台阶。由此，能够提高进入到二极管接触孔494的主面源极电极409的成膜性。
另外，根据半导体装置671，锚固孔495包括宽幅部678以及窄幅部679。宽幅部678以及窄幅部679缓和锚固孔495内的台阶。由此，能够提高进入到锚固孔495的钝化层503的成膜性。
而且，根据半导体装置671，利用蚀刻法来整理栅极接触孔492、源极接触孔493、二极管接触孔494以及锚固孔495的形状。
也就是，根据半导体装置671，为了整理栅极接触孔492、源极接触孔493、二极管接触孔494以及锚固孔495的形状，未实施热处理。
由此，在形成低电阻电极层632(p型多晶硅层)之后，能够抑制低电阻电极层632(p型多晶硅层)被加热。由此，能够适当地抑制栅极电阻的不希望的増加、漏电流的不希望的増加。
半导体装置671的方式中，不言而喻，上述的各种方式例都能够应用于第26～第29实施方式。半导体装置671的方式不受该实施方式限制。半导体装置671的方式能够应用于该说明书中公开的全部实施方式。
图83是表示本发明的第31实施方式的半导体装置691的仰视图，是表示***部组693的第1方式例的仰视图。以下，对与叙述半导体装置401的构造对应的构造，标注同一参照符号进行说明。
参照图83，半导体装置691具有相对于半导体装置401采取了第22实施方式的半导体装置311(也同时参照图34～图43I)的技术构思的方式。
更具体而言，半导体装置691在SiC半导体层402的第2主面404中具有包括多个***部692的***部组693。多个***部692是在SiC半导体层402的第2主面404中沿SiC半导体层402的第2主面404的法线方向***的部分。
多个***部692沿任意的第1方向X以及与第1方向X交叉的第2方向Y相互空出间隔地形成。第1方向X是SiC半导体层402的第1主面403的面方向之一。
在该方式中，第1方向X设定为与SiC半导体层402的侧面405B、405D平行的方向。更具体而言，第2方向Y是与第1方向X正交的方向。也就是，在该方式中，第2方向Y设定为与SiC半导体层402的侧面405A、405C平行的方向。
***部组693具有第1部分694，该第1部分694是多个***部692中的几个***部692在从第1方向X观察的第1方向观察时在第1方向X上重叠的部分694。
另外，***部组693具有第2部分695，该第2部分695是多个***部692中的几个***部692从第1部分694离开而形成、而且在第1方向观察时在第1方向X上重叠的部分。
多个***部692沿第1方向X连续地形成。更具体而言，多个***部692具有沿第1方向X以及第2方向Y空出间隔地分布的分布图案。
多个***部692维持该分布图案，并且沿第1方向X连续地形成。在该方式中，多个***部692在俯视下从SiC半导体层402的一方的侧面405A侧的周缘遍及另一方的侧面405C侧的周缘而形成。
在***部组693中在第1方向X上空出间隔地形成的多个***部692之间的距离也可以相互不同。在***部组693中在第2方向Y上空出间隔地形成的多个***部692之间的距离也可以相互不同。
多个***部692也可以分别以不均匀的形状、大小以及厚度而形成。***部692的厚度是在SiC半导体层402的第2主面404的法线方向上从***部692的基部至顶部(前端部)为止的距离。
多个***部692也可以分别具有大于0μm且10μm以下的大小。各***部692也可以具有500nm以下(例如1nm以上且250nm以下)的厚度。
***部组693在SiC半导体层402的第2主面404中形成于比SiC半导体层402的侧面405A～405D(在该方式中为侧面405A、405C)的宽度窄的范围。
***部组693例如也可以形成于SiC半导体层402的侧面405A～405D(在该方式中为侧面405A、405C)的宽度的1000分之1以上且5分之1以下的范围。
***部组693也可以形成于SiC半导体层402的侧面405A～405D(在该方式中为侧面405A、405C)的宽度的200分之1以上且10分之1以下的范围。
***部组693也可以在第2方向Y上形成于10μm以上且200μm以下的范围。***部组693也可以在第2方向Y上形成与50μm以上且150μm以下的范围。***部组693也可以在第2方向Y上形成于80μm以上且120μm以下的范围。
***部组693具有从第1方向X观察的第1方向观察时多个***部692在第1方向X上重叠的布局。由此，***部组693通过沿第1方向X连续地分布的多个***部692的集合图案，形成沿第1方向X以帯状延伸的***部组区域696。
换言之，***部组区域696包括形成于SiC半导体层402的第2主面404中沿第1方向X延伸的帯状的区域的多个***部692(***部组693)。
在SiC半导体层402的第2主面404中，沿第2方向Y空出间隔地形成多个具有这种方式的***部组693(***部组区域696)。
也就是，在从第2方向Y观察的第2方向观察时，多个***部692的分布图案断续地形成。多个***部组693之间的距离也可以具有形成有***部组693的范围的1％以上且25％以下的值。
在第2方向Y上，彼此相邻的多个***部组693之间的距离也可以为100μm以下。多个***部组693之间的距离也可以为5μm以上且50μm以下。多个***部组693之间的距离也可以为20μm以下。
第1方向X也可以设定为[11－20]方向，第2方向Y也可以设定为[1－100]方向。也就是，***部组693形成与[11－20]方向大致平行或者平行地延伸的帯状的***部组区域696，也可以沿[1－100]方向空出间隔地形成多个。
第1方向X也可以设定为[1－100]方向，第2方向Y也可以设定为[11－20]方向。也就是，***部组693形成与[1－100]方向大致平行或者平行地延伸的帯状的***部组区域696，也可以沿[11－20]方向空出间隔地形成多个。
在SiC半导体层402的第2主面404中在第2方向Y上彼此相邻的***部组693之间的区域，划分出没有由多个***部692构成的分布图案的空间697。
空间697由彼此相邻的***部组693(***部组区域696)划分为与第1方向X平行地延伸的帯状。由此，在SiC半导体层402的第2主面404形成有***部组693以及空间697沿第2方向Y交替地形成的条纹图案。
在SiC半导体层402的第2主面404形成有多个槽698。在图83以及图83的放大图中，由线示出槽698。槽698形成于***部组693以及空间697。
多个槽698包含由于对SiC半导体晶圆601的第2晶圆主面603的研磨而产生的研磨痕(也同时参照图41A～图41B、图65A～图65Z以及图66A～图66Z)。因此，槽698延伸的方向根据从SiC半导体晶圆601切出SiC半导体层402的位置而不同。
槽698也可以与各***部组693大致平行或者平行地延伸。槽698也可以包括与***部组693交叉的部分。槽698也可以沿与各***部组693交叉或者正交的方向延伸。槽698也可以呈直线状延伸，也可以呈圆弧状延伸。
各***部组693所含的多个***部692的几个沿槽698空出间隔地形成。也就是，各***部组693包括在俯视下多个***部692中的几个***部692沿槽698空出间隔地形成的第3部分699。
各***部组693例如通过退火处理法而形成。多个***部692也可以是通过激光退火处理法而形成的激光加工痕。
沿槽698的多个***部692(***部组693的第3部分699)也可以通过对在SiC半导体层402的第2主面404(SiC半导体晶圆601的第2晶圆主面603)中由槽698划分出的凹凸的退火处理法而形成。
如图84A～图84D所示，各***部组693通过调整退火处理条件(在此为激光退火处理条件)而能够采用各种方式。
图84A是表示各***部组693的第2方式例的图。
如图84A所示，***部组693也可以包括在俯视下沿第1方向X延伸、并沿第2方向Y(在图84A中为侧面405B侧)突出的凸弯曲状的***部692。***部692也可以由相互重合的多个***部692形成。
***部692中最远距离的2点间距离也可以为1μm以上且200μm以下(在该方式例中为50μm左右)。在第1方向X上，彼此相邻的多个***部692之间的距离设定为***部692的大小的10％以上的值。多个***部692通过使彼此相邻的激光照射位置在第1方向X上错开而形成。
图84B是表示***部组693的第3方式例的图。
如图84B所示，***部组693也可以包括在俯视下沿第2方向Y延伸、并沿第1方向X凹陷的凹弯曲状的***部692。***部692也可以由相互重合的多个***部692形成。
各***部692中最远距离的2点间距离也可以为1μm以上且200μm以下(在该方式例中为50μm左右)。多个***部692通过使彼此相邻的激光照射位置在50％以上且70％以下的范围内重叠而形成。
图84C是表示***部组693的第4方式例的图。
如图84C所示，***部组693也可以包括在俯视下沿第2方向Y延伸、并沿第1方向X凹陷的线状的***部692。***部692也可以具有沿第1方向X突出的突出部。***部692也可以由相互重合的多个***部692形成。
***部692中最远距离的2点间距离也可以为1μm以上且200μm以下(在该方式例中为50μm左右)。多个***部692通过使彼此相邻的激光照射位置在70％以上且90％以下的范围内重叠而形成。
图84D是表示***部组693的第5方式例的图。
如图84D所示，***部组693也可以具有包括沿第2方向Y空出间隔地排列的多个***部692的***部列沿第1方向X空出间隔地形成的布局。
***部692中最远距离的2点间距离也可以为1μm以上且200μm以下(在该方式例中为5μm左右)。多个***部692通过使彼此相邻的激光照射位置在90％以上且小于100％的范围内重叠而形成。
图85是与图68对应的区域的剖视图，是表示图83所示的半导体装置691的剖视图。图86是与图69对应的区域的剖视图，是表示图83所示的半导体装置691的剖视图。
图87是图86所示的区域LXXXVII的放大图。图88是与图55对应的区域的剖视图，是表示图83所示的半导体装置691的剖视图。在图85～图88中，示出了形成低电阻电极层632的方式例。
参照图85～图88，***部组693(多个***部692)以及槽698形成于SiC半导体基板421。在SiC半导体层402的第2主面404的表层部形成有SiC半导体层402(SiC半导体基板421)的SiC的一部分改性为其它性质后的改性层700。改性层700通过对SiC半导体层402的第2主面404的退火处理法而形成。
改性层700包含Si原子以及C原子。更具体而言，改性层700在SiC半导体层402(SiC半导体基板421)中具有比改性层700外的区域的碳密度低的碳密度。
另外，改性层700具有比碳密度高的硅密度。也就是，改性层700包含SiC半导体层402(SiC半导体基板421)的SiC改性为Si后的Si改性层。Si改性层也可以是Si非晶层。
改性层700也可以包含SiC的改性引起的格子缺陷。也就是，改性层700也可以包含因SiC的改性而被导入的具有缺陷能级的格子缺陷区域。
在该方式中，改性层700形成于SiC半导体层402的第2主面404的表层部中沿***部组693的区域。由此，在各***部组693中，多个***部692由改性层700形成。
在该方式中，改性层700进一步从***部组693朝向空间697延伸。也就是，相对于SiC半导体层402的第2主面404的退火处理法波及到空间697。
在改性层700中沿***部组693的部分的厚度因***部692的存在而成为在改性层700中沿空间697的部分的厚度以上。更具体而言，在改性层700中沿***部组693的部分的厚度比在改性层700中沿空间697的部分的厚度大。
改性层700的厚度也可以为1nm以上且1000nm以下。改性层700中形成***部692的区域的厚度Ta也可以为50nm以上且1000nm以下。改性层700中***部692外的区域的厚度Tb也可以为1nm以上且300nm以下。
厚度Ta也可以为50nm以上且100nm以下。厚度Ta也可以为100nm以上且150nm以下。厚度Ta也可以为150nm以上且200nm以下。厚度Ta也可以为200nm以上且250nm以下。
厚度Ta也可以为250nm以上且300nm以下。厚度Ta也可以为300nm以上且350nm以下。厚度Ta也可以为350nm以上且400nm以下。厚度Ta也可以为400nm以上且450nm以下。厚度Ta也可以为450nm以上且500nm以下。
厚度Ta也可以为500nm以上且600nm以下。厚度Ta也可以为600nm以上且700nm以下。厚度Ta也可以为700nm以上且800nm以下。厚度Ta也可以为800nm以上且900nm以下。厚度Ta也可以为900nm以上且1000nm以下。
厚度Tb也可以为1nm以上且10nm以下。厚度Tb也可以为10nm以上且50nm以下。厚度Tb也可以为50nm以上且100nm以下。
厚度Tb也可以为100nm以上且150nm以下。厚度Tb也可以为150nm以上且200nm以下。厚度Tb也可以为200nm以上且250nm以下。厚度Tb也可以为250nm以上且300nm以下。
厚度Tb也可以为厚度Ta的1/2以下、1/3以下、1/4以下、1/5以下、1/6以下、1/7以下、1/8以下、1/9以下、1/10以下、1/11以下、1/12以下、1/13以下、1/14以下、1/15以下、1/16以下、1/17以下、1/18以下、1/19以下或者1/20以下。
在SiC半导体层402的第2主面404上不存在***部组693的情况下的第2主面404的电阻值比在SiC半导体层402的第2主面404上存在***部组693的情况下的第2主面404的电阻值大。
也就是，作为电特性，多个***部组693具有SiC单晶单体的电阻值以下的电阻值。更具体而言，多个***部组693具有小于SiC单晶单体的电阻值的电阻值。
另外，多个***部组693具有空间697的电阻值以下的电阻值。更具体而言，多个***部组693具有小于空间697的电阻值的电阻值。
***部组693的电阻值通过改性层700而降低。也就是，***部组693的电阻值因SiC的性质改性的改性层700而成为SiC单晶的电阻值以下。另外，空间697的电阻值也通过改性层700而降低。
在该方式中，漏极焊盘423与SiC半导体层402的第2主面404直接连接。漏极焊盘423在SiC半导体层402的第2主面404包覆***部组693。漏极焊盘423一并包覆多个***部组693。
漏极焊盘423模仿***部组693的外表面(多个***部692的外表面)以及槽698的内表面而形成为膜状。由此，在漏极焊盘423的外表面中包覆***部组693(多个***部692)的部分，形成有向离开第2主面404的方向***的***部423a。另外，在漏极焊盘423的外表面中包覆槽698的部分，形成有朝向第2主面404凹陷的凹陷部423b。
漏极焊盘423在与SiC半导体层402的第2主面404之间形成欧姆接触。更具体而言，漏极焊盘423在与***部组693之间形成欧姆接触。
更具体而言，漏极焊盘423在与多个***部组693之间形成欧姆接触。另外，在该方式中，漏极焊盘423在与空间697之间也形成欧姆接触。
漏极焊盘423具有包括在SiC半导体层402的第2主面404之上层叠的多个电极层的层叠构造。在该方式中，漏极焊盘423具有包括从SiC半导体层402的第2主面404起依次层叠的Ti层701、Ni层702、Au层703以及Ag层704的四层构造。
Ti层701、Ni层702、Au层703以及Ag层704模仿***部组693的外表面(多个***部692的外表面)以及槽698的内表面而分别形成为膜状。漏极焊盘423的***部423a以及凹陷部423b形成于Ag层704的外表面。
Ti层701与SiC半导体层402的第2主面404直接连接。Ti层701一并包覆多个***部组693，并在与SiC半导体层402的第2主面404之间形成欧姆接触。在该方式中，Ti层701在与空间697之间也形成欧姆接触。
Ni层702包覆Ti层701的大致整个区域或者整个区域。Au层703包覆Ni层702的大致整个区域或者整个区域。Ag层704包覆Au层703的大致整个区域或者整个区域。
Ti层701的厚度也可以为0.01μm以上且5μm以下(例如0.07μm左右)。Ni层702的厚度也可以为0.1μm以上且40μm以下(例如1.2μm左右)。
Au层703的厚度也可以为0.1μm以上且40μm以下(例如0.07μm左右)。Ag层704的厚度也可以为0.1μm以上且40μm以下(例如0.3μm左右)。当然，漏极焊盘423也可以具有由Ti层701、Ni层702、Au层703或者Ag层704构成的单层构造。
漏极焊盘423不经由主成分含硅化物的硅化物层而是在与SiC半导体层402的第2主面404之间形成欧姆接触。漏极焊盘423不经由主成分含硅化物的硅化物层而是在与各***部组693之间形成欧姆接触。
漏极焊盘423不经由主成分含碳的碳层而是在与SiC半导体层402的第2主面404之间形成欧姆接触。漏极焊盘423不经主成分含碳的碳层而是在与各***部组693之间形成欧姆接触。
漏极焊盘423不包括主成分含硅化物的材料形成为层状的区域。另外，漏极焊盘423不包括主成分含碳的材料形成为层状的区域。
半导体装置691通过在图65A～图65Z(图66A～图66Z)的工序中加入上述的图42的工序(图43A～图43I)来制造。
以上，根据半导体装置691，能够起到与对半导体装置401叙述的效果相同的效果。另外，半导体装置691能够通过***部组693来使漏极焊盘423相对于SiC半导体层402的第2主面404的连接面积増加。由此，能够提高电特性。
更具体而言，漏极焊盘423在与***部组693之间形成欧姆接触。由此，能够在SiC半导体层402以及漏极焊盘423之间得到良好的欧姆特性，因此能够提高电特性。
另外，根据半导体装置691，漏极焊盘423与SiC半导体层402的第2主面404直接连接。更具体而言，漏极焊盘423不经由碳层而是在与***部组693之间形成欧姆接触。另外，漏极焊盘423不经由硅化物层而是在与***部组693之间形成欧姆接触。
碳层、硅化物层容易成为剥离起点。因此，通过漏极焊盘423与SiC半导体层402的第2主面404直接连接的构造，能够适当地抑制连接不良或连接不良引起的电阻值的増加。
半导体装置691的方式中，不言而喻，上述的各种方式例都能够应用于第26～第30实施方式。半导体装置691的方式不受该实施方式限制。半导体装置691的方式能够应用于该说明书中公开的全部实施方式。
图89是与图83对应的仰视图，是表示本发明的第23实施方式的半导体装置705的仰视图。以下，对于与对半导体装置691叙述的构造对应的构造标注同一参照符号并省略说明。
参照图89，半导体装置705具有包括第1***部组693A以及第2***部组693B的多个***部组693。
第1***部组693A包括形成于SiC半导体层402的第2主面404的多个第1***部692A。多个第1***部692A是在SiC半导体层402的第2主面404中沿SiC半导体层402的第2主面404的法线方向***的部分。
多个第1***部692A沿第1方向X以及与第1方向X交叉的第2方向Y相互空出间隔地形成。第1***部692A具有第1部分694A，该第1部分694A是多个第1***部692A中的几个第1***部692A从第1方向X观察的第1方向观察时在第1方向X上重叠的部分。
另外，第1***部692A具有第2部分695A，该第2部分695A是多个第1***部692A中的几个第1***部692A从第1部分694A离开而形成、而且在第1方向观察时在第1方向X上重叠的部分。
多个第1***部692A沿第1方向X连续地形成。更具体而言，多个第1***部692A具有沿第1方向X以及第2方向Y空出间隔地分布的分布图案。
多个第1***部692A维持该分布图案并且沿第1方向X连续地形成。在该方式中，多个第1***部692A的分布图案在俯视下从SiC半导体层402的一方的侧面405A侧的周缘遍及另一方的侧面405C侧的周缘而形成。
第1***部组693A具有从第1方向X观察时多个***部692在第1方向X上重叠的布局。由此，第1***部组693A通过沿第1方向X连续地分布的多个***部692的集合图案，形成沿第1方向X以帯状延伸的第1***部组区域696A。
换言之，第1***部组区域696A包括形成于SiC半导体层402的第2主面404中沿第1方向X延伸的帯状的区域的多个第1***部692A(第1***部组693A)。
第2***部组693B包括形成于SiC半导体层402的第2主面404的多个第2***部692B。多个第2***部692B是在SiC半导体层402的第2主面404中沿SiC半导体层402的第2主面404的法线方向***的部分。
多个第2***部692B沿第1方向X以及与第1方向X交叉的第2方向Y相互空出间隔地形成。第2***部组693B具有第1部分694B，该第1部分694B是多个第2***部692B中的几个的第2***部692B在从第2方向Y观察的第2方向观察时在第2方向Y上重叠的部分。
另外，第2***部组693B具有第2部分695B，该第2部分695B是多个第2***部692B中的几个第2***部692B从第1部分694B离开而形成、而且在第2方向观察时在第2方向Y上重叠的部分。
多个第2***部692B沿第2方向Y连续地形成。更具体而言，多个第2***部692B具有沿第1方向X以及第2方向Y空出间隔地分布的分布图案。
多个第2***部692B维持该分布图案，并且沿第2方向Y连续地形成。在该方式中，多个第2***部692B的分布图案在俯视下从SiC半导体层402的一侧面405B侧的周缘遍及另一侧面405D侧的周缘而形成。
第2***部组693B具有从第2方向Y观察时多个第2***部692B在第2方向Y上重叠的布局。由此，第2***部组693B通过沿第2方向Y连续地分布的多个第2***部692B的集合图案，形成沿第2方向Y以帯状延伸的第2***部组区域696B。
换言之，第2***部组区域696B包括形成于SiC半导体层402的第2主面404中沿第1方向X延伸的帯状的区域的多个第2***部692B(第2***部组693B)。
第2***部组693B(第2***部组区域696B)横穿第1***部组693A(第1***部组区域696A)。由此，在SiC半导体层402的第2主面404形成第1***部组693A(第1***部组区域696A)以及第2***部组693B(第2***部组区域696B)相互交叉的交叉区域706。
在该方式中，第1***部组693A在SiC半导体层402的第2主面404中沿第2方向Y空出间隔地形成有多个。也就是，多个第1***部692A的分布图案相对于第2方向Y断续地形成。
另外，在该方式中，第2***部组693B在SiC半导体层402的第2主面404上沿第1方向X空出间隔地形成有多个。也就是，多个第2***部692B的分布图案相对于第1方向X断续地形成。
因此，在该方式中，交叉区域706以沿第1方向X以及第2方向Y相互空出间隔的行列状的排列形成。另外，由第1***部组693A以及第2***部组693B划分出空间697。空间697以沿第1方向X以及第2方向Y相互空出间隔的行列状的排列形成。
在交叉区域706中，多个第1***部692A以及多个第2***部692B也可以相互重合。形成于交叉区域706的多个第1***部692A以及多个第2***部692B的厚度也可以比形成于交叉区域706外的区域的第1***部692A以及第2***部692B的厚度大。
另外，形成于交叉区域706的多个第1***部692A以及多个第2***部692B的数量也可以比形成于交叉区域706外的区域的第1***部692A以及第2***部692B的数量多。
第1方向X也可以设定为[11－20]方向，第2方向Y也可以设定为[1－100]方向。也就是，第1***部组693A(第1***部组区域696A)也可以与[11－20]方向大致平行或者平行地形成，第2***部组693B(第2***部组区域696B)也可以与[1－100]方向大致平行或者平行地形成。
第1方向X也可以设定为[1－100]方向，第2方向Y也可以设定为[11－20]方向。也就是，第1***部组693A(第1***部组区域696A)也可以与[1－100]方向大致平行或者平行地形成，第2***部组693B(第2***部组区域696B)也可以与[11－20]方向大致平行或者平行地形成。
第1***部692A以及第1***部组693A与第31实施方式的***部692以及***部组693对应。第31实施方式的***部692以及***部组693的说明援用于第1***部692A以及第1***部组693A的说明，省略对第1***部692A以及第1***部组693A的其它具体的说明。
第2***部692B以及第2***部组693B与第31实施方式的***部692以及***部组693对应。第31实施方式的***部692以及***部组693的说明援用于第2***部692B以及第2***部组693B的其它说明，省略对第2***部692B以及第2***部组693B的其它具体的说明。
在该方式中，漏极焊盘423在SiC半导体层402的第2主面404中包覆第1***部组693A以及第2***部组693B。在该方式中，漏极焊盘423一并包覆多个第1***部组693A以及多个第2***部组693B。
漏极焊盘423模仿第1***部组693A的外表面(第1***部692A的外表面)、第2***部组693B的外表面(第2***部692B的外表面)以及槽698的内表面而形成为膜状。
由此，虽然未图示，但在漏极焊盘423的外表面中包覆第1***部组693A(第1***部692A)以及第2***部组693B(第2***部692B)的部分形成有***部423a。另外，在漏极焊盘423的外表面中包覆槽698的部分形成有凹陷部423b。
漏极焊盘423在与SiC半导体层402的第2主面404之间形成欧姆接触。更具体而言，漏极焊盘423在与第1***部组693A以及第2***部组693B之间形成欧姆接触。
更具体而言，漏极焊盘423在与多个第1***部组693A以及多个第2***部组693B之间形成欧姆接触。另外，在该方式中，漏极焊盘423在与空间697之间也形成欧姆接触。
在漏极焊盘423中包覆第1***部组693A以及第2***部组693B的部分与由多个第1***部组693A、多个第2***部组693B以及多个槽698划分出的凹凸部啮合。
也就是，漏极焊盘423相对于SiC半导体层402的第2主面404的接触面积通过多个第1***部组693A、多个第2***部组693B以及多个槽698而増加。由此，提高漏极焊盘423相对于SiC半导体层402的第2主面404的贴紧力。
这种构造的半导体装置705通过在上述的激光退火工序(图42的步骤S3)中实施以下的工序来制造。
首先，通过激光退火处理法，沿与定向平面335大致平行或者平行的方向形成多个第1***部组693A。接着，通过激光退火处理法，沿与定向平面335交叉(正交)的方向形成多个第2***部组693B。
在该工序中，也可以在与定向平面335交叉(正交)的方向上形成多个第1***部组693A，也可以沿与定向平面335大致平行或者平行的方向形成多个第2***部组693B。然后，经过图42的步骤S4～步骤S9的工序，制造半导体装置705。
第1***部组693A以及第2***部组693B也可以以任意的顺序形成。因此，也可以在形成多个第2***部组693B之后形成多个第1***部组693A。另外，多个第1***部组693A以及多个第2***部组693B也可以交替地形成。
以上，根据半导体装置705，也能够起到与对半导体装置691叙述的效果相同的效果。
图90是与图86对应的剖视图，是表示本发明的第33实施方式的半导体装置711的剖视图。图91是图90所示的区域XCI的放大图。以下，对于与对半导体装置691叙述的构造对应的构造标注同一参照符号并省略说明。
在半导体装置711中，漏极焊盘423具有包括从SiC半导体层402的第2主面404起依次层叠的Ni层702、Au层703以及Ag层704的三层构造。也就是，漏极焊盘423通过在图42的步骤S9中省去Ti层701的形成工序而形成。
Ni层702与SiC半导体层402的第2主面404直接连接。Ni层702一并包覆多个***部组693。
Ni层702在与***部组693之间以及与空间697之间形成欧姆接触。Au层703包覆Ni层702的大致整个区域或者整个区域。Ag层704包覆Au层703的大致整个区域或者整个区域。
以上，根据半导体装置711，也能够起到与对半导体装置691叙述的效果相同的效果。在半导体装置711中，漏极焊盘423也可以具有由Ni层702构成的单层构造。
半导体装置711的方式中，不言而喻，上述的各种方式例都能够应用于第26～第31实施方式。半导体装置711的方式不受该实施方式限制。半导体装置711的方式能够应用于该说明书中公开的全部实施方式。
图92是与图86对应的剖视图，是表示本发明的第34实施方式的半导体装置721的剖视图。图93是图92所示的区域XCIII的放大图。以下，对于与对半导体装置691叙述的构造对应的构造标注同一参照符号并省略说明。
在半导体装置721中，漏极焊盘423包括金属层341、Au层703以及Ag层704。在该方式中，金属层341具有包括从SiC半导体层402的第2主面404侧起依次层叠的碳层342、NiSi层343以及Ni层344的层叠构造。
金属层341与SiC半导体层402的第2主面404连接。金属层341一并包覆多个***部组693。
金属层341在与***部组693之间以及与空间697之间形成欧姆接触。Au层703包覆金属层341的大致整个区域或者整个区域。Ag层704包覆Au层703的大致整个区域或者整个区域。
半导体装置721通过省去图42所示的步骤S4～S8的金属层341的除去工序而形成。在半导体装置721中，在上述的图42的步骤S9中，在金属层341之上形成有Au层703以及Ag层704。
以上，根据半导体装置721，漏极焊盘423包括碳层342、NiSi层343。根据半导体装置721，虽然不能像半导体装置691那样提高漏极焊盘423的连接强度，但能够起到与对半导体装置691叙述的效果大致相同的效果。在半导体装置721中，漏极焊盘423也可以仅由金属层341构成。
半导体装置721的方式中，不言而喻，上述的各种方式例都能够应用于第26～第33实施方式。半导体装置721的方式不受该实施方式限制。半导体装置721的方式能够应用于该说明书中公开的全部实施方式。
图94是与图55对应的区域的剖视图，是表示本发明的第35实施方式的半导体装置731的剖视图。以下，对于针对半导体装置401叙述的构造，标注同一参照符号并省略说明。
参照图94，在该方式中，在外侧区域407中且在SiC半导体层402的第1主面403形成有沿有源区域406的槽732。槽732通过向第2主面404侧挖掘SiC半导体层402的第1主面403而形成。
槽732形成为在俯视下沿有源区域406延伸的帯状。在该方式中，槽732形成为在俯视下包围有源区域406的无断点状(四边环状)。
槽732包括内壁733、外壁734以及底壁735。槽732的内壁733位于有源区域406侧。槽732的外壁734位于SiC半导体层402的侧面405A～405D侧。连接内壁733以及外壁734。槽732的内壁733形成有源侧壁464。
槽732的底壁735与外侧主面462对应。槽732的底壁735也可以相对于栅极沟槽431的底壁位于SiC半导体层402的第2主面404侧。槽732也可以形成于与源极沟槽441大致相等的深度位置。也就是，槽732的底壁735也可以位于与源极沟槽441的底壁大致相同的平面上。
槽732的底壁735以及SiC半导体层402的第2主面404之间的距离也可以与源极沟槽441的底壁以及SiC半导体层402的第2主面404之间的距离大致相等。
槽732的底壁735也可以相对于源极沟槽441的底壁位于SiC半导体层402的第2主面404侧。槽732的底壁735也可以相对于源极沟槽441的底壁在0μm以上且1μm以下的范围内位于SiC半导体层402的第2主面404侧。
SiC外延层422从槽732的底壁735露出。更具体而言，SiC外延层422的高浓度区域422a从槽732的底壁735露出。也就是，槽732的底壁735隔着SiC外延层422的高浓度区域422a而与SiC外延层422的低浓度区域422b对置。
这样，槽732从外侧区域407划分有源台地463。在外侧区域407的周缘部划分出比槽732的底壁735更向上方突出的外侧台地736。
外侧台地736由槽732以及SiC半导体层402的侧面405A～405D划分。在槽732以无断点状(四边环状)形成的的方式中，外侧台地736形成为在俯视下包围槽732的无断点状(四边环状)。
外侧台地736包括台地主面737。台地主面737位于与有源区域406的有源主面461大致相同的平面上。台地主面737与槽732的底壁735平行地延伸。
在该方式中，在外侧台地736的台地主面737的表层部，形成有p型杂质区域738。p型杂质区域738成为电浮遊状态。p型杂质区域738也可以具有与主体区域426的p型杂质浓度大致相等的p型杂质浓度。
在该方式中，在外侧台地736中，在p型杂质区域738的表层部形成有n型杂质区域739。n型杂质区域739成为电浮遊状态。n型杂质区域739也可以具有与源极区域453的n型杂质浓度大致相等的n型杂质浓度。
上述的二极管区域471、外侧深阱区域472以及场限制构造473分别沿槽732的底壁735形成，除了这一点以外，与半导体装置401的构造大致相同。
外侧绝缘层481沿槽732的内壁以及外侧台地736的台地主面737形成为膜状。在槽732，除了侧方壁482以外还形成有外壁侧方壁740。
外壁侧方壁740包覆槽732的外壁734，除了这一点以外，具有与侧方壁482大致相同的构造。有源侧壁464的说明或方式例、以及侧方壁482的说明或方式例援用于槽732的外壁734以及外壁侧方壁740。
在该方式中，在外侧台地736的台地主面737，形成有用于提高树脂层416的连接强度的锚固构造。锚固构造包括在层间绝缘层491形成于包覆外侧台地736的台地主面737的部分的凹凸构造。凹凸构造具有形成于层间绝缘层491的锚固孔495。
树脂层416与该锚固孔495啮合。在该方式中，树脂层416经由钝化层503而与锚固孔495啮合。由此，能够提高树脂层416相对于SiC半导体层402的第1主面403的连接强度，因此能够适当地抑制树脂层416的剥离。
钝化层503在锚固孔495与外侧台地736的台地主面737相接。当然，树脂层416的锚固构造也可以形成于槽732的底壁735。
以上，根据半导体装置731，也能够起到与对半导体装置401叙述的效果相同的效果。
半导体装置731的方式中，不言而喻，上述的各种方式例都能够应用于第26～第34实施方式。另外，半导体装置731的方式不受该实施方式限制。半导体装置731的方式能够应用于该说明书中公开的全部实施方式。
图95是与图55对应的区域的剖视图，是表示本发明的第36实施方式的半导体装置751的剖视图。以下，对于针对半导体装置401叙述的构造，标注同一参照符号并省略说明。
参照图95，在该方式中，有源区域406的有源主面461以及外侧区域407的外侧主面462形成为同一平面。在该方式中，有源区域406由主体区域426划定。
也就是，主体区域426通过仅向有源区域406导入p型杂质而形成。主体区域426的p型杂质也可以经由具有使有源区域406选择性地露出的开口的离子注入掩模而导入至SiC半导体层402的第1主面403。
在该方式中，外侧主面462以及二极管区域471的底部之间的距离与源极沟槽441的底壁以及接触区域454的底部之间的距离大致相等。
在该方式中，外侧主面462以及外侧深阱区域472的底部之间的距离与源极沟槽441的底壁以及深阱区域455的底部之间的距离大致相等。
在该方式中，外侧主面462以及场限制构造473的底部之间的距离与外侧主面462以及外侧深阱区域472的底部之间的距离大致相等。
以上，根据半导体装置751，也能够起到与对半导体装置401叙述的效果相同的效果。
半导体装置751的方式中，不言而喻，上述的各种方式例都能够应用于第26～第35实施方式。另外，半导体装置751的方式不受该实施方式限制。半导体装置751的方式能够应用于该说明书中公开的全部实施方式。
图96是与图55对应的区域的剖视图，是表示本发明的第37实施方式的半导体装置752的剖视图。以下，对于针对半导体装置401叙述的构造，标注同一参照符号并省略说明。
参照图96，在该方式中，有源区域406的有源主面461以及外侧区域407的外侧主面462形成为同一平面。在该方式中，有源区域406由主体区域426划定。
也就是，主体区域426通过仅向有源区域406导入p型杂质而形成。主体区域426的p型杂质也可以经由具有使有源区域406选择性地露出的开口的离子注入掩模而导入至SiC半导体层402的第1主面403。
在该方式中，外侧主面462以及二极管区域471的底部之间的距离与源极沟槽441的底壁以及接触区域454的底部之间的距离大致相等。
在该方式中，外侧主面462以及外侧深阱区域472的底部之间的距离与源极沟槽441的底壁以及深阱区域455的底部之间的距离大致相等。
在该方式中，外侧深阱区域472从外侧区域407朝向有源区域406延伸、并与主体区域426连接。在该方式中，外侧深阱区域472的底部相对于主体区域426的底部形成于SiC半导体层402的第2主面404侧的区域。
外侧深阱区域472的底部也可以位于与主体区域426的底部相同的深度。该情况下，外侧深阱区域472也可以与主体区域426一体地形成。也可以利用主体区域426的一部分来形成外侧深阱区域472。
该情况下，在栅极沟槽431位于最外周的情况下，有源区域406以及外侧区域407之间的边界成为最外周的栅极沟槽431以及二极管区域471之间的区域。
另外，在源极沟槽441位于最外周的情况下，有源区域406以及外侧区域407之间的边界成为最外周的源极沟槽441以及二极管区域471之间的区域。
在该方式中，外侧主面462以及场限制构造473的底部之间的距离与外侧主面462以及外侧深阱区域472的底部之间的距离大致相等。
以上，根据半导体装置752，也能够起到与对半导体装置401叙述的效果相同的效果。
半导体装置752的方式中，不言而喻，上述的各种方式例都能够应用于第26～第36实施方式。另外，半导体装置752的方式不受该实施方式限制。半导体装置752的方式能够应用于该说明书中公开的全部实施方式。
图97是与图55对应的区域的剖视图，是表示本发明的第38实施方式的半导体装置761的剖视图。以下，对于针对半导体装置401叙述的构造，标注同一参照符号并省略说明。
参照图97，在该方式中，有源区域406的有源主面461以及外侧区域407的外侧主面462形成为同一平面。在该方式中，有源区域406由主体区域426划定。
也就是，主体区域426通过仅向有源区域406导入p型杂质而形成。主体区域426的p型杂质也可以经由具有使有源区域406选择性地露出的开口的离子注入掩模而导入至SiC半导体层402的第1主面403。
二极管区域471的底部也可以形成于与接触区域454的底部大致相等的深度位置。也就是，二极管区域471的底部也可以位于与接触区域454的底部相同的平面上。
外侧深阱区域472的底部也可以形成于与深阱区域455的底部大致相等的深度位置。也就是，外侧深阱区域472的底部也可以位于与深阱区域455的底部相同的平面上。
场限制构造473的底部也可以形成于与外侧深阱区域472的底部大致相等的深度位置。也就是，场限制构造473的底部也可以位于与外侧深阱区域472的底部相同的平面上。
以上，根据半导体装置761，也能够起到与对半导体装置401叙述的效果相同的效果。
半导体装置761的方式中，不言而喻，上述的各种方式例都能够应用于第26～第37实施方式。另外，半导体装置761的方式不受该实施方式限制。半导体装置761的方式能够应用于该说明书中公开的全部实施方式。
图98是与图55对应的区域的剖视图，是表示本发明的第39实施方式的半导体装置762的剖视图。以下，对于针对半导体装置401叙述的构造，标注同一参照符号并省略说明。
参照图98，在该方式中，有源区域406的有源主面461以及外侧区域407的外侧主面462形成为同一平面。在该方式中，有源区域406由主体区域426划定。
也就是，主体区域426通过仅向有源区域406导入p型杂质而形成。主体区域426的p型杂质也可以经由具有使有源区域406选择性地露出的开口的离子注入掩模而导入至SiC半导体层402的第1主面403。
二极管区域471的底部也可以形成于与接触区域454的底部大致相等的深度位置。也就是，二极管区域471的底部也可以位于与接触区域454的底部相同的平面上。
在该方式中，外侧深阱区域472与主体区域426连接。更具体而言，外侧深阱区域472以贯通主体区域426的方式形成。
外侧深阱区域472的底部相对于主体区域426的底部形成于SiC半导体层402的第2主面404侧的区域。在该方式中，有源区域406以及外侧区域407之间的边界设定于外侧深阱区域472以及主体区域426之间的边界。
外侧深阱区域472的底部也可以形成于与深阱区域455的底部大致相等的深度位置。也就是，外侧深阱区域472的底部也可以位于与深阱区域455的底部相同的平面上。
场限制构造473的底部也可以形成于与外侧深阱区域472的底部大致相等的深度位置。也就是，场限制构造473的底部也可以位于与外侧深阱区域472的底部相同的平面上。
以上，根据半导体装置762，也能够起到与对半导体装置401叙述的效果相同的效果。
半导体装置762的方式中，不言而喻，上述的各种方式例也能够应用于第26～第38实施方式。另外，半导体装置762的方式不受该实施方式限制。半导体装置762的方式能够应用于该说明书中公开的全部实施方式。
图99是与图55对应的区域的剖视图，是表示本发明的第40实施方式的半导体装置771的剖视图。以下，对于针对半导体装置401叙述的构造，标注同一参照符号并省略说明。
参照图99，在该方式中，有源区域406的有源主面461以及外侧区域407的外侧主面462形成为同一平面。在该方式中，有源区域406由主体区域426划定。
也就是，主体区域426通过仅向有源区域406导入p型杂质而形成。主体区域426的p型杂质也可以经由具有使有源区域406选择性地露出的开口的离子注入掩模而导入至SiC半导体层402的第1主面403。
在外侧区域407形成有沟槽二极管构造772。沟槽二极管构造772包括二极管沟槽773、二极管绝缘层774以及二极管电极层775。
二极管沟槽773在外侧区域407中形成于有源侧壁464以及SiC半导体层402的侧面405A～405D之间的区域。二极管沟槽773从有源侧壁464以及侧面405A～405D空出间隔地形成。
二极管沟槽773在俯视下沿有源区域406以帯状延伸。在该方式中，二极管沟槽773形成为在俯视下包围有源区域406的无断点状(四边环状)。
二极管沟槽773的底壁位于SiC外延层422内。更具体而言，二极管沟槽773的底壁位于高浓度区域422a。
二极管沟槽773形成于与源极沟槽441大致相等的深度位置。更具体而言，二极管沟槽773的底壁位于与源极沟槽441的底壁大致相同的平面上。
二极管绝缘层774以及二极管电极层775分别以与栅极绝缘层434以及栅极电极层435相同的材料种类以及同样的方式形成于二极管沟槽773内。二极管绝缘层774在二极管沟槽773外(外侧主面462)与外侧绝缘层481相连。
在SiC半导体层402的第1主面403的表层部中沿二极管沟槽773的内壁的区域，形成有二极管区域471以及外侧深阱区域472。
二极管区域471在俯视下沿二极管沟槽773以帯状延伸。在该方式中，二极管沟槽773在俯视下形成为包围有源区域406的无断点状(四边环状)。在该方式中，二极管区域471以与接触区域454相同的方式沿二极管沟槽773形成。
外侧深阱区域472沿二极管沟槽773以帯状延伸。在该方式中，二极管沟槽773形成为在俯视下包围有源区域406的无断点状(四边环状)。在该方式中，外侧深阱区域472以与深阱区域455相同的方式沿二极管沟槽773形成。
沟槽二极管构造772、二极管区域471以及外侧深阱区域472经过与沟槽源极构造452、接触区域454以及深阱区域455共同的工序而形成。
在外侧区域407形成有沟槽场限制构造776来代替场限制构造473。沟槽场限制构造776相对于沟槽二极管构造772形成于与有源区域406相反的一侧的区域。也就是，沟槽场限制构造776相对于沟槽二极管构造772形成于SiC半导体层402的侧面405A～405D侧的区域。
沟槽场限制构造776包括形成于外侧主面462的一个或者多个(在该方式中为4个)场限制沟槽777。多个场限制沟槽777沿离开有源区域406的方向空出间隔地形成。
多个场限制沟槽777分别在俯视下沿有源区域406的周缘以帯状延伸。更具体而言，多个场限制沟槽777分别形成为在俯视下包围有源区域406的无断点状(四边环状)。
各场限制沟槽777也可以形成于与源极沟槽441大致相等的深度位置。也就是，各场限制沟槽777的底壁也可以位于与源极沟槽441的底壁大致相同的平面上。
在各场限制沟槽777内埋入有场限制绝缘层778以及场限制导体层779。场限制绝缘层778以及场限制导体层779分别以与栅极绝缘层434以及栅极电极层435相同的材料种类以及相同的方式，形成于场限制沟槽777内。场限制绝缘层778在场限制沟槽777外(外侧主面462)与外侧绝缘层481相连。
沟槽场限制构造776包括形成于外侧主面462的表层部的多个场限制区域780A、780B、780C、780D。多个场限制区域780A～780D以与多个场限制沟槽777一一对应的关系而形成。
场限制区域780A～780D沿对应的场限制沟槽777的侧壁以及底壁而形成。场限制区域780A～780D也可以形成于与外侧深阱区域472大致相等的深度位置。也就是，场限制区域780A～780D的底部也可以位于与外侧深阱区域472的底部相同的平面上。
在SiC半导体层402的第1主面403的表层部，且在彼此相邻的场限制区域780A～780D之间的各区域，形成有p型的杂质区域782。场限制区域780A～780D经由杂质区域782而电连接。
杂质区域782的底部相对于场限制区域780A～780D的底部形成于SiC半导体层402的第2主面404侧的区域。杂质区域782的底部也可以位于与主体区域426的底部相同的深度。杂质区域782也可以具有与主体区域426的p型杂质浓度相等的p型杂质浓度。
在SiC半导体层402的第1主面403中沿二极管电极层775的上端部的区域，形成有与二极管沟槽773连通的二极管副沟槽781。二极管副沟槽781形成二极管沟槽773的侧壁的一部分。
在该方式中，二极管副沟槽781形成为在俯视下包围二极管电极层775的上端部的无断点状。也就是，二极管副沟槽781对二极管电极层775的上端部进行镶边。
二极管副沟槽781通过挖掘二极管绝缘层774的一部分而形成。更具体而言，二极管副沟槽781通过从SiC半导体层402的第1主面403挖掘二极管绝缘层774的上端部以及二极管电极层775的上端部而形成。
二极管电极层775的上端部具有相对于二极管电极层775的下端部收缩的形状。二极管电极层775的下端部是在二极管电极层775中位于二极管沟槽773的底壁侧的部分。二极管电极层775的上端部的第1方向宽度也可以小于二极管电极层775的下端部的第1方向宽度。
二极管副沟槽781形成为在剖视下底面积比开口面积小的尖细形状。二极管副沟槽781的底壁也可以形成为朝向SiC半导体层402的第2主面404的凸弯曲状。
二极管区域471、二极管电极层775以及二极管区域471从二极管副沟槽781的内壁露出。至少二极管绝缘层774从二极管副沟槽781的底壁露出。二极管绝缘层774的上端部位于比SiC半导体层402的第1主面403靠下方。
各二极管副沟槽781的开口边缘部包括从SiC半导体层402的第1主面403朝向二极管副沟槽781的内方向下倾斜的倾斜部。二极管副沟槽781的开口边缘部是连接SiC半导体层402的第1主面403以及二极管副沟槽781的侧壁的角部。二极管副沟槽781的倾斜部由二极管副沟槽781形成。
在该方式中，二极管副沟槽781的倾斜部形成为朝向SiC半导体层402的内方的凹弯曲状。二极管副沟槽781的倾斜部也可以形成为朝向二极管副沟槽781的内方的凸弯曲状。
二极管接触孔494也可以形成为沿沟槽二极管构造772延伸的帯状(更具体而言，为无断点状)。二极管接触孔494使二极管电极层775、二极管区域471以及二极管副沟槽781露出。二极管接触孔494的开口边缘部形成为朝向二极管接触孔494内的凸弯曲状。
主面源极电极409中的源极拉回配线414从层间绝缘层491之上进入到二极管接触孔494。源极拉回配线414在二极管接触孔494以及二极管副沟槽781内与二极管电极层775以及二极管区域471电连接。
以上，根据半导体装置771，也能够起到与对半导体装置401叙述的效果相同的效果。
半导体装置771的方式中，不言而喻，上述的各种方式例都能够应用于第26～第39实施方式。另外，半导体装置771的方式不受该实施方式限制。半导体装置771的方式能够应用于该说明书中公开的全部实施方式。
图100是与图55对应的区域的剖视图，是表示本发明的第41实施方式的半导体装置783的剖视图。以下，对与叙述半导体装置401的构造对应的构造，标注同一参照符号并省略说明。
参照图100，在该方式中，有源区域406的有源主面461以及外侧区域407的外侧主面462形成为同一平面。在该方式中，有源区域406由主体区域426划定。
也就是，主体区域426通过仅向有源区域406导入p型杂质而形成。主体区域426的p型杂质也可以经由具有使有源区域406选择性地露出的开口的离子注入掩模而导入至SiC半导体层402的第1主面403。
在外侧区域407形成有沟槽二极管构造772。沟槽二极管构造772包括二极管沟槽773、二极管绝缘层774以及二极管电极层775。
二极管沟槽773在外侧区域407中形成于有源侧壁464以及SiC半导体层402的侧面405A～405D之间的区域。二极管沟槽773从有源侧壁464以及侧面405A～405D空出间隔地形成。
二极管沟槽773在俯视下沿有源区域406以帯状延伸。在该方式中，二极管沟槽773形成为在俯视下包围有源区域406的无断点状(四边环状)。
二极管沟槽773的底壁位于SiC外延层422内。更具体而言，二极管沟槽773的底壁位于高浓度区域422a。
二极管沟槽773形成于与源极沟槽441大致相等的深度位置。更具体而言，二极管沟槽773的底壁位于与源极沟槽441的底壁大致相同的平面上。
二极管绝缘层774以及二极管电极层775分别以与栅极绝缘层434以及栅极电极层435相同的材料种类以及相同的方式，形成于二极管沟槽773内。二极管绝缘层774在二极管沟槽773外(外侧主面462)与外侧绝缘层481相连。
在SiC半导体层402的第1主面403的表层部中沿二极管沟槽773的内壁的区域，形成有二极管区域471以及外侧深阱区域472。
二极管区域471在俯视下沿二极管沟槽773以帯状延伸。在该方式中，二极管沟槽773形成为在俯视下包围有源区域406的无断点状(四边环状)。在该方式中，二极管区域471以与接触区域454相同的方式，沿二极管沟槽773而形成。
外侧深阱区域472沿二极管沟槽773以帯状延伸。在该方式中，二极管沟槽773形成为在俯视下包围有源区域406的无断点状(四边环状)。在该方式中，外侧深阱区域472以与深阱区域455相同的方式，沿二极管沟槽773而形成。
沟槽二极管构造772、二极管区域471以及外侧深阱区域472经过与沟槽源极构造452、接触区域454以及深阱区域455共同的工序而形成。
在外侧区域407形成有沟槽场限制构造784，来代替场限制构造473。在该方式中，沟槽场限制构造784相对于沟槽二极管构造772形成于有源区域406侧的区域。更具体而言，沟槽场限制构造784形成于主体区域426以及沟槽二极管构造772之间的区域。
沟槽场限制构造784包括形成于外侧主面462的一个或者多个(在该方式中为4个)场限制沟槽785。
多个场限制沟槽785沿离开有源区域406的方向空出间隔地形成。多个场限制沟槽785分别在俯视下沿有源区域406的周缘以帯状延伸。更具体而言，多个场限制沟槽785分别形成为在俯视下包围有源区域406的无断点状(四边环状)。
各场限制沟槽785也可以形成于与源极沟槽441大致相等的深度位置。也就是，各场限制沟槽785的底壁也可以位于与源极沟槽441的底壁大致相同的平面上。
在各场限制沟槽785内埋入有场限制绝缘层786以及场限制导体层787。场限制绝缘层786以及场限制导体层787分别以与栅极绝缘层434以及栅极电极层435相同的材料种类以及相同的方式，形成于场限制沟槽785内。场限制绝缘层786在场限制沟槽785外(外侧主面462)与外侧绝缘层481相连。
沟槽场限制构造784包括形成于外侧主面462的表层部的多个场限制区域788A、788B、788C、788D。多个场限制区域788A～788D以与多个场限制沟槽785一一对应的关系而形成。
场限制区域788A～788D沿对应的场限制沟槽785的侧壁以及底壁而形成。场限制区域788A～788D形成于与外侧深阱区域472大致相等的深度位置。也就是，场限制区域788A～788D的底部也可以位于与外侧深阱区域472的底部相同的平面上。
在SiC半导体层402的第1主面403的表层部，且在彼此相邻的场限制区域788A～788D之间的各区域，形成有p型的杂质区域789。场限制区域788A～788D经由杂质区域789而电连接。
杂质区域789的底部相对于场限制区域788A～788D的底部形成于SiC半导体层402的第2主面404侧的区域。杂质区域789的底部也可以位于与主体区域426的底部相同的深度。杂质区域789也可以具有与主体区域426的p型杂质浓度相等的p型杂质浓度。
在SiC半导体层402的第1主面403中沿二极管电极层775的上端部的区域，形成有与二极管沟槽773连通的二极管副沟槽781。二极管副沟槽781形成二极管沟槽773的侧壁的一部分。
在该方式中，二极管副沟槽781形成为在俯视下包围二极管电极层775的上端部的无断点状。也就是，二极管副沟槽781对二极管电极层775的上端部进行镶边。
二极管副沟槽781通过挖掘二极管绝缘层774的一部分而形成。更具体而言，二极管副沟槽781通过从SiC半导体层402的第1主面403挖掘二极管绝缘层774的上端部以及二极管电极层775的上端部而形成。
二极管电极层775的上端部具有相对于二极管电极层775的下端部收缩的形状。二极管电极层775的下端部是在二极管电极层775中位于二极管沟槽773的底壁侧的部分。二极管电极层775的上端部的第1方向宽度也可以小于二极管电极层775的下端部的第1方向宽度。
二极管副沟槽781形成为在剖视下底面积比开口面积小的尖细形状。二极管副沟槽781的底壁也可以形成为朝向SiC半导体层402的第2主面404的凸弯曲状。
二极管区域471、二极管电极层775以及二极管区域471从二极管副沟槽781的内壁露出。至少二极管绝缘层774从二极管副沟槽781的底壁露出。二极管绝缘层774的上端部位于比SiC半导体层402的第1主面403靠下方。
各二极管副沟槽781的开口边缘部包括从SiC半导体层402的第1主面403朝向二极管副沟槽781的内方向下倾斜的倾斜部。二极管副沟槽781的开口边缘部是连接SiC半导体层402的第1主面403以及二极管副沟槽781的侧壁的角部。二极管副沟槽781的倾斜部由二极管副沟槽781形成。
在该方式中，二极管副沟槽781的倾斜部形成为朝向SiC半导体层402的内方的凹弯曲状。二极管副沟槽781的倾斜部也可以形成为朝向二极管副沟槽781的内方的凸弯曲状。
二极管接触孔494也可以形成为沿沟槽二极管构造772延伸的帯状(更具体而言，为无断点状)。二极管接触孔494使二极管电极层775、二极管区域471以及二极管副沟槽781露出。二极管接触孔494的开口边缘部形成为朝向二极管接触孔494内的凸弯曲状。
主面源极电极409中的源极拉回配线414从层间绝缘层491之上进入到二极管接触孔494。源极拉回配线414在二极管接触孔494以及二极管副沟槽781内与二极管电极层775以及二极管区域471电连接。
以上，根据半导体装置783，也能够起到与对半导体装置401叙述的效果相同的效果。
半导体装置783的方式中，不言而喻，上述的各种方式例都能够应用于第26～第40实施方式。另外，半导体装置783的方式不受该实施方式限制。半导体装置783的方式能够应用于该说明书中公开的全部实施方式。
图101是与图55对应的区域的剖视图，是表示本发明的第42实施方式的半导体装置790的剖视图。以下，对与叙述半导体装置401的构造对应的构造，标注同一参照符号并省略说明。
参照图101，在该方式中，有源区域406的有源主面461以及外侧区域407的外侧主面462形成为同一平面。在该方式中，有源区域406由主体区域426划定。
也就是，主体区域426通过仅向有源区域406导入p型杂质而形成。主体区域426的p型杂质也可以经由具有使有源区域406选择性地露出的开口的离子注入掩模而导入至SiC半导体层402的第1主面403。
在外侧区域407形成有沟槽二极管构造772。沟槽二极管构造772包括二极管沟槽773、二极管绝缘层774以及二极管电极层775。
二极管沟槽773在外侧区域407中形成于有源侧壁464以及SiC半导体层402的侧面405A～405D之间的区域。二极管沟槽773从有源侧壁464以及侧面405A～405D空出间隔地形成。
二极管沟槽773在俯视下沿有源区域406以帯状延伸。在该方式中，二极管沟槽773形成为在俯视下包围有源区域406的无断点状(四边环状)。
二极管沟槽773的底壁位于SiC外延层422内。更具体而言，二极管沟槽773的底壁位于高浓度区域422a。
二极管沟槽773形成于与源极沟槽441大致相等的深度位置。更具体而言，二极管沟槽773的底壁位于与源极沟槽441的底壁大致相同的平面上。
二极管绝缘层774以及二极管电极层775分别以与栅极绝缘层434以及栅极电极层435相同的材料种类以及相同的方式，形成于二极管沟槽773内。二极管绝缘层774在二极管沟槽773外(外侧主面462)与外侧绝缘层481相连。
在SiC半导体层402的第1主面403的表层部中沿二极管沟槽773的内壁的区域，形成有二极管区域471以及外侧深阱区域472。
二极管区域471在俯视下沿二极管沟槽773以帯状延伸。在该方式中，二极管沟槽773形成为在俯视下包围有源区域406的无断点状(四边环状)。在该方式中，二极管区域471以与接触区域454相同的方式，沿二极管沟槽773形成。
外侧深阱区域472沿二极管沟槽773以帯状延伸。在该方式中，二极管沟槽773形成为在俯视下包围有源区域406的无断点状(四边环状)。在该方式中，外侧深阱区域472以与深阱区域455相同的方式，沿二极管沟槽773形成。
沟槽二极管构造772、二极管区域471以及外侧深阱区域472经过与沟槽源极构造452、接触区域454以及深阱区域455共同的工序而形成。
在外侧区域407形成有沟槽场限制构造776以及沟槽场限制构造784，来代替场限制构造473。
沟槽场限制构造776相对于沟槽二极管构造772形成于与有源区域406相反的一侧的区域。也就是，沟槽场限制构造776相对于沟槽二极管构造772形成于SiC半导体层402的侧面405A～405D侧的区域。
沟槽场限制构造776包括形成于外侧主面462的一个或者多个(在该方式中为4个)场限制沟槽777。多个场限制沟槽777沿离开有源区域406的方向空出间隔地形成。
多个场限制沟槽777分别在俯视下沿有源区域406的周缘以帯状延伸。更具体而言，多个场限制沟槽777分别形成为在俯视下包围有源区域406的无断点状(四边环状)。
各场限制沟槽777也可以形成于与源极沟槽441大致相等的深度位置。也就是，各场限制沟槽777的底壁也可以位于与源极沟槽441的底壁大致相同的平面上。
在各场限制沟槽777内，埋入有场限制绝缘层778以及场限制导体层779。场限制绝缘层778以及场限制导体层779分别以与栅极绝缘层434以及栅极电极层435相同的材料种类以及相同的方式形成于场限制沟槽777内。场限制绝缘层778在场限制沟槽777外(外侧主面462)与外侧绝缘层481相连。
沟槽场限制构造776包括形成于外侧主面462的表层部的多个场限制区域780A、780B、780C、780D。多个场限制区域780A～780D以与多个场限制沟槽777一一对应的关系而形成。
场限制区域780A～780D沿对应的场限制沟槽777的侧壁以及底壁形成。场限制区域780A～780D也可以形成于与外侧深阱区域472大致相等的深度位置。也就是，场限制区域780A～780D的底部也可以位于与外侧深阱区域472的底部大致相同的平面上。
在SiC半导体层402的第1主面403的表层部中，在彼此相邻的场限制区域780A～780D之间的各区域形成有p型的杂质区域782。场限制区域780A～780D经由杂质区域782而电连接。
杂质区域782的底部相对于场限制区域780A～780D的底部形成于SiC半导体层402的第2主面404侧的区域。杂质区域782的底部也可以位于与主体区域426的底部相同的深度。杂质区域782也可以具有与主体区域426的p型杂质浓度相等的p型杂质浓度。
沟槽场限制构造784相对于沟槽二极管构造772形成于有源区域406侧的区域。更具体而言，沟槽场限制构造784形成于主体区域426以及沟槽二极管构造772之间的区域。
沟槽场限制构造784包括形成于外侧主面462的一个或者多个(在该方式中为4个)场限制沟槽785。
多个场限制沟槽785沿离开有源区域406的方向空出间隔地形成。多个场限制沟槽785分别在俯视下沿有源区域406的周缘以帯状延伸。更具体而言，多个场限制沟槽785分别形成为在俯视下包围有源区域406的无断点状(四边环状)。
各场限制沟槽785也可以形成于与源极沟槽441大致相等的深度位置。也就是，各场限制沟槽785的底壁也可以位于与源极沟槽441的底壁大致相同的平面上。
在各场限制沟槽785内埋入有场限制绝缘层786以及场限制导体层787。场限制绝缘层786以及场限制导体层787分别以与栅极绝缘层434以及栅极电极层435相同的材料种类以及相同的方式，形成于场限制沟槽785内。场限制绝缘层786在场限制沟槽785外(外侧主面462)与外侧绝缘层481相连。
沟槽场限制构造784包括形成于外侧主面462的表层部的多个场限制区域788A、788B、788C、788D。多个场限制区域788A～788D以与多个场限制沟槽785一一对应的关系而形成。
场限制区域788A～788D沿对应的场限制沟槽785的侧壁以及底壁而形成。场限制区域788A～788D也可以形成于与外侧深阱区域472大致相等的深度位置。也就是，场限制区域788A～788D的底部也可以位于与外侧深阱区域472的底部相同的平面上。
在SiC半导体层402的第1主面403的表层部，在彼此相邻的场限制区域788A～788D之间的各区域形成有p型的杂质区域789。场限制区域788A～788D经由杂质区域789而电连接。
杂质区域789的底部相对于场限制区域788A～788D的底部形成于SiC半导体层402的第2主面404侧的区域。杂质区域789的底部也可以位于与主体区域426的底部相同的深度。杂质区域789也可以具有与主体区域426的p型杂质浓度相等的p型杂质浓度。
在SiC半导体层402的第1主面403中沿二极管电极层775的上端部的区域，形成有与二极管沟槽773连通的二极管副沟槽781。二极管副沟槽781形成二极管沟槽773的侧壁的一部分。
在该方式中，二极管副沟槽781形成为在俯视下包围二极管电极层775的上端部的无断点状。也就是，二极管副沟槽781对二极管电极层775的上端部进行镶边。
二极管副沟槽781通过挖掘二极管绝缘层774的一部分而形成。更具体而言，二极管副沟槽781通过从SiC半导体层402的第1主面403挖掘二极管绝缘层774的上端部以及二极管电极层775的上端部而形成。
二极管电极层775的上端部具有相对于二极管电极层775的下端部收缩的形状。二极管电极层775的下端部是在二极管电极层775中位于二极管沟槽773的底壁侧的部分。二极管电极层775的上端部的第1方向宽度也可以小于二极管电极层775的下端部的第1方向宽度。
二极管副沟槽781形成为在剖视下底面积比开口面积小的尖细形状。二极管副沟槽781的底壁也可以形成为朝向SiC半导体层402的第2主面404的凸弯曲状。
二极管区域471、二极管电极层775以及二极管区域471从二极管副沟槽781的内壁露出。至少二极管绝缘层774从二极管副沟槽781的底壁露出。二极管绝缘层774的上端部位于比SiC半导体层402的第1主面403靠下方。
各二极管副沟槽781的开口边缘部包括从SiC半导体层402的第1主面403朝向二极管副沟槽781的内方向下倾斜的倾斜部。二极管副沟槽781的开口边缘部是连接SiC半导体层402的第1主面403以及二极管副沟槽781的侧壁的角部。二极管副沟槽781的倾斜部由二极管副沟槽781形成。
在该方式中，二极管副沟槽781的倾斜部形成为朝向SiC半导体层402的内方的凹弯曲状。二极管副沟槽781的倾斜部也可以形成为朝向二极管副沟槽781的内方的凸弯曲状。
二极管接触孔494也可以形成为沿沟槽二极管构造772延伸的帯状(更具体而言，为无断点状)。二极管接触孔494使二极管电极层775、二极管区域471以及二极管副沟槽781露出。二极管接触孔494的开口边缘部形成为朝向二极管接触孔494内的凸弯曲状。
主面源极电极409中的源极拉回配线414从层间绝缘层491之上进入到二极管接触孔494。源极拉回配线414在二极管接触孔494以及二极管副沟槽781内与二极管电极层775以及二极管区域471电连接。
以上，根据半导体装置790，也能够起到与对半导体装置401叙述的效果相同的效果。
半导体装置790的方式中，不言而喻，上述的各种方式例都能够应用于第26～第41实施方式。另外，半导体装置790的方式不受该实施方式限制。半导体装置790的方式能够应用于该说明书中公开的全部实施方式。
图102是与图51对应的区域的放大图，是表示本发明的第43实施方式的半导体装置791的放大图。图103是沿图102所示的CIII-CIII线的剖视图。以下，对与叙述半导体装置401的构造对应的构造，标注同一参照符号并省略说明。
参照图102以及图103，半导体装置791包括在有源区域406中形成于SiC半导体层402的第1主面403的外侧栅极沟槽792。外侧栅极沟槽792沿有源区域406(有源侧壁464)的周缘部以帯状延伸。外侧栅极沟槽792在SiC半导体层402的第1主面403中形成于栅极指状物411(外侧栅极指状物411A)的正下方的区域。外侧栅极沟槽792沿栅极指状物411(外侧栅极指状物411A)延伸。
更具体而言，外侧栅极沟槽792以从三个方向划分有源区域406的内方区域的方式，沿SiC半导体层402的三个侧面405A、405B、405D形成。外侧栅极沟槽792也可以形成为包围有源区域406的内方区域的无断点状(例如四边环状)。
外侧栅极沟槽792与各栅极沟槽431的接触沟槽部431b连通。由此，外侧栅极沟槽792以及栅极沟槽431由一个沟槽形成。
在外侧栅极沟槽792埋入有栅极配线层436。栅极配线层436在栅极沟槽431以及外侧栅极沟槽792的连通部与栅极电极层435连接。
在外侧栅极沟槽792也可以形成有包覆栅极配线层436的上端部的低电阻电极层632(也同时参照图68等)。该情况下，包覆栅极电极层435的低电阻电极层632以及包覆栅极配线层436的低电阻电极层632位于一个沟槽内。
以上，根据半导体装置791，也能够起到与对半导体装置401叙述的效果相同的效果。另外，根据半导体装置791，不需要将栅极配线层436引出至SiC半导体层402的第1主面403之上。
由此，在栅极沟槽431、外侧栅极沟槽792的开口边缘部，能够抑制栅极配线层436隔着栅极绝缘层434而与SiC半导体层402对置。其结果，能够抑制栅极沟槽431的开口边缘部的电场的集中。
半导体装置791的方式中，不言而喻，上述的各种方式例都能够应用于第26～第42实施方式。另外，半导体装置791的方式不受该实施方式限制。半导体装置791的方式能够应用于该说明书中公开的全部实施方式。
图104是与图53对应的区域的放大图，是表示本发明的第44实施方式的半导体装置801的放大图。以下，对与叙述半导体装置401的构造对应的构造，标注同一参照符号并省略说明。
参照图104，在该方式中，栅极沟槽431形成为一体地包括在俯视下沿第1方向X的延伸的多个栅极沟槽431、以及沿第2方向Y延伸的多个栅极沟槽431的格子形状。
在SiC半导体层402的第1主面403，通过栅极沟槽431呈行列状地划分有多个单元区域802。各单元区域802在俯视下形成为四边形状。源极沟槽441分别形成于多个单元区域802。源极沟槽441也可以在俯视下形成为四边形状。
沿图104的LII-LII线的剖视图与图52所示的剖视图对应。沿图104的LIII-LIII线的剖视图与图53所示的剖视图对应。
以上，根据半导体装置801，也能够起到与对半导体装置401叙述的效果相同的效果。
半导体装置801的方式中，不言而喻，上述的各种方式例都能够应用于第26～第43实施方式。另外，半导体装置801的方式不受该实施方式限制。半导体装置801的方式能够应用于该说明书中公开的全部实施方式。
图105是与图54对应的区域的放大图，是表示本发明的第45实施方式的半导体装置811的放大图。以下，对与叙述半导体装置401的构造对应的构造，标注同一参照符号并省略说明。
参照图105，在该方式中，SiC外延层422包括高浓度区域422a、低浓度区域422b、以及介于高浓度区域422a以及低浓度区域422b之间的浓度梯度区域422c。
浓度梯度区域422c在SiC外延层422除了形成于有源区域406还形成为外侧区域407。浓度梯度区域422c形成于SiC外延层422的整个区域。
浓度梯度区域422c具有从高浓度区域422a朝向低浓度区域422b而n型杂质浓度渐减的浓度梯度。换言之，浓度梯度区域422c具有从低浓度区域422b朝向高浓度区域422a而n型杂质浓度渐增的浓度梯度。浓度梯度区域422c抑制n型杂质浓度在高浓度区域422a以及低浓度区域422b之间的区域急剧的变动。
在SiC外延层422包含浓度梯度区域422c的情况下，高浓度区域422a的n型杂质浓度优选为低浓度区域422b的n型杂质浓度的1.5倍以上且5倍以下。高浓度区域422a的n型杂质浓度也可以为低浓度区域422b的n型杂质浓度的3倍以上且5倍以下。
浓度梯度区域422c的厚度也可以为0.5μm以上且2.0μm以下。浓度梯度区域422c的厚度也可以为0.5μm以上且1.0μm以下。浓度梯度区域422c的厚度也可以为1.0μm以上且1.5μm以下。浓度梯度区域422c的厚度也可以为1.5μm以上且2.0μm以下。
虽然省略了具体的说明，但上述的栅极沟槽431、源极沟槽441、深阱区域455以及外侧深阱区域472等形成于高浓度区域422a。
也就是，上述的栅极沟槽431、源极沟槽441、深阱区域455以及外侧深阱区域472等在SiC半导体层402中相对于高浓度区域422a以及浓度梯度区域422c的边界区域形成于第1主面403侧的区域。
以上，根据半导体装置811，也能够起到与对半导体装置401叙述的效果相同的效果。
半导体装置811的方式中，不言而喻，上述的各种方式例都能够应用于第26～第44实施方式。另外，半导体装置811的方式不受该实施方式限制。半导体装置811的方式能够应用于该说明书中公开的全部实施方式。
例如，在半导体装置811的浓度梯度区域422c组装到上述的第7～第25实施方式中的情况下，形成包括介于高浓度区域112a以及低浓度区域112b之间的浓度梯度区域(422c)的SiC外延层112(SiC半导体层102)(也同时参照图11～图48)。
图106是透过密封体1007来表示能够组装上述的第1～第45实施方式的半导体装置的任意一个的半导体封装件1001的立体图。
半导体封装件1001包括半导体芯片1002、焊盘部1003、散热器1004、多个(在该方式中为3根)端子1005、多个(在该方式中为3根)导线1006以及密封体1007。上述的第1～第45实施方式的半导体装置的任意一个均可用作半导体芯片1002。
焊盘部1003包括金属板。焊盘部1003也可以包含铝、铜等。焊盘部1003在俯视下形成为四边形状。焊盘部1003具有半导体芯片1002的平面面积以上的平面面积。半导体芯片1002的漏极焊盘113通过管芯焊接而与焊盘部1003电连接。
散热器1004与焊盘部1003的一边连接。在该方式中，焊盘部1003以及散热器1004由一张金属板形成。在散热器1004形成有贯通孔1004a。贯通孔1004a形成为圆形状。
多个端子1005沿相对于焊盘部1003而与散热器1004相反的一侧的边排列。多个端子1005分别包括以帯状延伸的金属板。端子1005也可以包含铝、铜等。多个端子1005包括第1端子1005A、第2端子1005B以及第3端子1005C。
第1端子1005A、第2端子1005B以及第3端子1005C沿相对于焊盘部1003而与散热器1004相反的一侧的边空出间隔地排列。
第1端子1005A、第2端子1005B以及第3端子1005C沿与它们的排列方向正交的方向以帯状延伸。第2端子1005B以及第3端子1005C从两侧夹住第1端子1005A。
多个导线1006也可以是接合引线等。在该方式中，多个导线1006包括导线1006A、导线1006B以及导线1006C。
导线1006A与半导体芯片1002的栅极焊盘108以及第1端子1005A电连接。导线1006B与半导体芯片1002的源极焊盘110以及第2端子1005B电连接。导线1006C与焊盘部1003以及第3端子1005C电连接。
密封体1007以使散热器1004以及多个端子1005的一部分露出的方式，对半导体芯片1002、焊盘部1003以及多个导线1006进行密封。密封体1007包括密封树脂。密封体1007形成为长方体形状。
半导体封装件1001的方式并不限制于图104所示的方式。作为半导体封装件1001，也可以应用SOP(Small Outline Package)、QFN(Quad ForNo nLeadPackage)、DFP(DualFlat Package)、DIP(Dual Inline Package)、QFP(Quad Flat Package)、SIP(SingleInline Package)、或者、SOJ(Small Outline J-leadedPackage)、或者与之类似的各种半导体封装件。
对本发明的第26～第45实施方式进行了说明，但本发明的第26～第41实施方式也能够以其它方式来实施。
在上述的第27～第30实施方式中，对形成有包含添加了p型杂质的p型多晶硅的栅极电极层435以及栅极配线层436的例子进行了说明。
但是，在不重视栅极阈值电压Vth的増加的情况下，栅极电极层435以及栅极配线层436也可以包含添加了n型杂质的n型多晶硅，来代替p型多晶硅。
低电阻电极层632也可以利用金属材料使在栅极电极层435(n型多晶硅)中形成表层部的部分硅化物化而形成。也就是，低电阻电极层632也可以包含n型多晶。这种构造的情况下，能够实现栅极电阻的降低。
在上述的第26～第45实施方式中，对源极绝缘层442(多晶硅)隔着源极绝缘层442而埋入源极沟槽441的例子进行了说明。但是，源极绝缘层442(多晶硅)也可以不经由源极绝缘层442而是直接埋入于源极沟槽441。
在上述的第26～第45实施方式中，对SiC半导体层402具有包括SiC半导体基板421以及SiC外延层422的层叠构造的例子进行了说明。但是，SiC半导体层402也可以具有由SiC半导体基板421构成的单层构造。SiC半导体层402也可以具有由SiC外延层422构成的单层构造。
在上述的第26～第45实施方式中，也可以采用2H－SiC单晶制、6H－SiC单晶制或者3C－SiC单晶制的SiC半导体层(402)，来代替4H－SiC单晶制的SiC半导体层402。
在上述的第26～第45实施方式中，也可以采用Si(硅)制的Si半导体层(402)，来代替4H－SiC单晶制的SiC半导体层402。Si半导体层(402)也可以具有包括Si制的Si半导体基板(421)以及Si制的Si外延层(422)的层叠构造。
在上述的第26～第45实施方式中，对利用外延生长法来形成具有高浓度区域422a以及低浓度区域422b的SiC外延层422的例子进行了说明。但是，SiC外延层422也能够通过以下那样的工序来形成。
首先，利用外延生长法形成具有比较低的n型杂质浓度的SiC外延层422。接着，利用离子注入法向SiC外延层422的表层部导入n型杂质。由此，形成具有高浓度区域422a以及低浓度区域422b的SiC外延层112。
在上述的第26～第45实施方式中，也可以采用各半导体部分的导电型反转的构造。也就是，p型的部分也可以形成为n型、n型的部分也可以形成为p型。
在上述的第26～第45实施方式中，也可以采用p+型的SiC半导体基板(421)，来代替n+型的SiC半导体基板421。根据该构造，能够提供IGBT(Insulated Gate BipolarTransistor)，来代替MISFET。
该情况下，MISFET的“源极”被替换为IGBT的“发射极”。另外，MISFET的“漏极”被替换为IGBT的“集电极”。在采用IGBT来代替MISFET的情况下，也能够起到与在上述的第26～第41实施方式中叙述的效果相同的效果。
在上述的第26～第45实施方式中，对漏极焊盘423包含Ti层(696)、Ni层(697)、Au层(698)以及/或者Ag层(699)的例子进行了说明。但是，漏极焊盘423也可以包含Al层来代替Ti层(696)、Ni层(697)、Au层(698)以及/或者Ag层(699)，或者除了Ti层(696)、Ni层(697)、Au层(698)以及/或者Ag层(699)以外还可以包含Al层。
另外，漏极焊盘423也可以具有使Ti层(696)、Ni层(697)、Au层(698)、Ag层(699)以及Al层中的至少两个以任意的方式层叠的层叠构造。另外，漏极焊盘423也可以具有包含Al层的单层构造。
在上述的第1～第45实施方式中，对以SiC为主的材料的半导体装置进行了说明。但是，上述的第1～第45实施方式也能够应用于使用了与SiC不同的半导体材料的半导体装置。
例如，上述的第1～第45实施方式也能够应用于具备采用了化合物半导体材料来代替SiC的立式MISFET的化合物半导体装置。作为化合物半导体装置可采用的化合物半导体材料，能够例示窒化镓(GaN)以及氧化镓(Ga2O3)的任意一方或者双方。
在化合物半导体装置中，也可以应用GaN半导体层来代替SiC半导体层2、102、402。另外，该情况下，也可以采用包含氧化硅的栅极绝缘层13、131、434。
作为栅极绝缘层13、131、434的绝缘材料，也可以采用氧化铝(Al2O3)、氧化锆(ZrO2)或者氧化钽(Ta2O3)中的至少一种来代替氧化硅，或者除了氧化硅以外还可以采用氧化铝(Al2O3)、氧化锆(ZrO2)或者氧化钽(Ta2O3)中的至少一种。
另外，在化合物半导体MISFET中，作为p型杂质(接受体)，也可以采用镁。另外，作为n型杂质(提供体)，也可以采用锗(Ge)、酸素(O)或者硅(Si)。其它结构与在第1～第45实施方式中说明的结构相同。
该说明书对第1～第45实施方式所示的特征如何组合的方式均不限制。第1～第45实施方式能够在它们之间以任意的形态以及任意方式的组合。
也就是，第1～第45实施方式所示的特征也可以采用以任意的形态以及任意的方式组合的方式。另外，图1～图106所示的特征也可以采用以任意的形态以及任意的方式组合的方式。
以下，参照图107以及图108，对第1～第45实施方式中所应用的4H－SiC单晶、以及4H－SiC单晶的晶体面以及晶体方向进行补充。图107是表示第1～第45实施方式中所应用的4H－SiC单晶的单位单元的图。图108是表示图107所示的4H－SiC单晶的单位单元(以下简称为“单位单元”。)的硅面的平面图。
参照图107以及图108，单位单元包括四个C原子相对于一个Si原子以四面体排列(正四面体排列)的关系结合而成的四面体构造。单位单元具有四面体构造以四层周期层叠的原子排列。单位单元具有六棱柱构造，该六棱柱构造具有正六边形的硅面、正六边形的碳面、以及连接硅面以及碳面的六个侧面的六棱柱构造。
硅面是由Si原子形成终端的终端面。在硅面中，在正六边形的六个顶点分别存在一个Si原子，在正六边形的中心存在一个Si原子。
碳面是由C原子形成终端的终端面。在碳面中，在正六边形的六个顶点分别存在一个C原子，在正六边形的中心存在一个C原子。
单位单元的晶体面由包含a1轴、a2轴、a3轴以及c轴的四个坐标轴(a1、a2、a3、c)定义。四个坐标轴中的a3的值设为－(a1+a2)的值。以下，以作为六方晶的终端面的一例的硅面为基准，对4H－SiC单晶的晶体面进行说明。
在从c轴观察硅面的俯视下，以位于中心的Si原子为基准，沿最近接的Si原子的排列方向(以下简称为“最近接原子方向”。)分别设定a1轴、a2轴以及a3轴。分别模仿Si原子的排列而分别错开120°角度地设定a1轴、a2轴以及a3轴。
c轴以位于中心的Si原子为基准设定为硅面的法线方向。硅面是(0001)面。碳面是(000－1)面。
在从c轴观察硅面的俯视下，六棱柱的侧面包括沿最近接原子方向的六个晶体面。更具体而言，六棱柱的侧面包括由最近接的Si原子形成的六个晶体面。
在从c轴观察硅面的俯视下，六棱柱的侧面从a1轴的前端起绕顺时针包括(10－10)面、(01－10)面、(－1100)面、(－1010)面、(0－110)面以及(1－100)面。
六棱柱的对角包括在从c轴观察硅面的俯视下沿与最近接原子方向交叉的交叉方向(以下简称为“最近接原子方向的交叉方向”。)的六个晶体面。更具体而言，六棱柱的对角包括由最不近接的Si原子形成的六个晶体面。以位于中心的Si原子为基准观察时，最近接原子方向的交叉方向成为与最近接原子方向正交的正交方向。
在从c轴观察硅面的俯视下，六棱柱的对角包括(11－20)面、(－2110)面、(1－2－10)面、(－1－120)面、(2－1－10)面以及(－12－10)面。
单位单元的晶体方向由晶体面的法线方向定义。(10－10)面的法线方向为[10－10]方向。(01－10)面的法线方向为[01－10]方向。(－1100)面的法线方向为[－1100]方向。(－1010)面的法线方向为[－1010]方向。(0－110)面的法线方向为[0－110]方向。(1－100)面的法线方向为[1－100]方向。
(11－20)面的法线方向为[11－20]方向。(－2110)面的法线方向为[－2110]方向。(1－2－10)面的法线方向为[1－2－10]方向。(－1－120)面的法线方向为[－1－120]方向。(2－1－10)面的法线方向为[2－1－10]方向。(－12－10)面的法线方向为[－12－10]方向。
六方晶是六次对称，每隔60°存在等效的晶体面以及等效的晶体方向。例如，(10－10)面、(01－10)面、(－1100)面、(－1010)面、(0－110)面以及(1－100)面形成等效的晶体面。
另外，[01－10]方向、[－1100]方向、[－1010]方向、[0－110]方向、[1－100]方向以及[10－10]方向形成等效的晶体方向。另外，[11－20]方向、[－12－10]方向、[－2110]方向、[－1－120]方向、[1－210]方向以及[2－1－10]方向形成等效的晶体方向。
c轴为[0001]方向([000－1]方向)。a1轴为[2－1－10]方向([－2110]方向)。a2轴为[－12－10]方向([1－210]方向)。a3轴为[－1－120]方向([11－20]方向)。
[0001]方向以及[000－1]方向有时简称为c轴。(0001)面以及(000－1)面有时简称为c面。[11－20]方向以及[－1－120]方向有时简称为a轴。[1－100]方向以及[－1100]方向有时简称为m轴。(1－100)面以及(－1100)面有时简称为m面。
以下，表示从说明书以及附图中抽出的特征的例子。
[A1]一种半导体装置，包括：SiC半导体层，其具有第1主面以及与上述第1主面相反侧的第2主面；半导体元件，其形成于上述SiC半导体层的上述第1主面；***部组，其包括在上述SiC半导体层的上述第2主面相互空出间隔地形成的多个***部，并具有第1部分，该第1部分是多个上述***部中的几个上述***部在从作为上述SiC半导体层的上述第2主面的面方向之一的第1方向观察的第1方向观察时相互重叠的部分；以及电极，其形成于上述SiC半导体层的上述第2主面之上，且与上述***部组连接。
根据该半导体装置，能够通过***部组使电极相对于第2主面的连接面积増加。由此，能够提高电特性。
[A2]根据A1所述的半导体装置，上述***部组具有第2部分，该第2部分是多个上述***部中的几个上述***部在上述第1方向观察时从上述第1部分离开而形成、而且在上述第1方向观察时相互重叠的部分。
[A3]根据A1或A2所述的半导体装置，上述***部组是上述SiC半导体层的上述第1主面的面方向上的一个，沿与上述第1方向交叉的第2方向空出间隔地形成有多个。
[A4]根据A3所述的半导体装置，彼此相邻的多个上述***部组之间的距离为100μm以下。
[A5]根据A4所述的半导体装置，上述距离为50μm以下。
[A6]根据A4或A5所述的半导体装置，上述距离为20μm以下。
[A7]根据A1～A6任一项中所述的半导体装置，上述***部组在上述SiC半导体层的上述第2主面中在与上述第1方向正交的方向上形成于10μm以上且200μm以下的范围。
[A8]根据A7所述的半导体装置，上述范围为50μm以上且150μm以下。
[A9]根据A7或A8所述的半导体装置，上述范围为80μm以上且120μm以下。
[A10]根据A1～A9任一项中所述的半导体装置，上述SiC半导体层包含4H－SiC，上述第1方向是上述4H－SiC的[11－20]方向。
[A11]根据A1～A9任一项中所述的半导体装置，上述SiC半导体层包含4H－SiC，上述第1方向是上述4H－SiC的[1－100]方向。
[A12]根据A10或A11所述的半导体装置，上述SiC半导体层具有从上述4H－SiC的(0001)面相对于[11－20]方向以10°以内的角度倾斜的偏角。
[A13]根据A12所述的半导体装置，上述偏角为0°以上且4°以下。
[A14]根据A12或A13所述的半导体装置，上述偏角大于0°且小于4°。
[A15]根据A1～A14任一项中所述的半导体装置，上述电极包含Ti、Ni、Au或者Ag中的至少一种。
[A16]根据A1～A15任一项中所述的半导体装置，上述电极包括与上述***部组相接的Ti层。
[A17]根据A1～A15任一项中所述的半导体装置，上述电极包括与上述***部组相接的Ni层。
[A18]根据A1～A17任一项中所述的半导体装置，还包括形成于上述SiC半导体层的上述第2主面的槽。
[A19]根据A18所述的半导体装置，上述槽包括与上述***部组交叉的部分。
[A20]根据A18或A19所述的半导体装置，上述***部组包括在从上述SiC半导体层的上述第2主面的法线方向观察的俯视下、多个上述***部中的几个上述***部沿上述槽空出间隔地形成的部分。
[A21]根据A1～A20任一项中所述的半导体装置，上述半导体元件包括场效应晶体管。
[B1]一种半导体装置，包括：SiC半导体层，其具有第1主面以及与上述第1主面相反的一侧的第2主面；半导体元件，其形成于上述SiC半导体层的上述第1主面；***部组，其包括在上述SiC半导体层的上述第2主面相互空出间隔地形成的多个***部；以及电极，其在上述SiC半导体层的上述第2主面与上述***部组直接连接。
根据该半导体装置，能够通过***部组使电极相对于第2主面的连接面积増加。由此，能够提高电特性。另外，根据该半导体装置，由于电极与***部组直接连接，因此能够抑制连接不良引起的电阻值的増加。
[B2]根据B1所述的半导体装置，上述电极不经由硅化物层地与上述***部组连接。
[B3]根据B1或B2所述的半导体装置，上述电极不经由碳层地与上述***部组连接。
[B4]根据B1～B3任一项中所述的半导体装置，上述电极包含Ti、Ni、Au或者Ag中的至少一种。
[B5]根据B1～B4任一项中所述的半导体装置，上述电极包括与上述***部组相接的Ti层。
[B6]根据B1～B4任一项中所述的半导体装置，上述电极包括与上述***部组相接的Ni层。
[B7]根据B1～B6任一项中所述的半导体装置，上述***部组第1部分，该第1部分是多个上述***部中的几个上述***部在从作为上述SiC半导体层的上述第2主面的面方向之一的第1方向观察的第1方向观察时相互重叠的部分。
[B8]根据B7所述的半导体装置，上述***部组具有第2部分，该第2部分是多个上述***部中的几个上述***部在上述第1方向观察时从上述第1部分离开而形成、而且在上述第1方向观察时相互重叠的部分。
[B9]根据B7或B8所述的半导体装置，上述***部组是上述SiC半导体层的上述第1主面的面方向的一个，沿与上述第1方向交叉的第2方向空出间隔地形成有多个。
[B10]根据B9所述的半导体装置，彼此相邻的多个上述***部组之间的距离为100μm以下。
[B11]根据B10所述的半导体装置，上述距离为50μm以下。
[B12]根据B10或B11所述的半导体装置，上述距离为20μm以下。
[B13]根据B7～B12任一项中所述的半导体装置，上述SiC半导体层包含4H－SiC，上述第1方向是4H－SiC的[11－20]方向。
[B14]根据B7～B12任一项中所述的半导体装置，上述SiC半导体层包含4H－SiC，上述第1方向是4H－SiC的[1－100]方向。
[B15]根据B13或B14所述的半导体装置，上述SiC半导体层具有从4H－SiC的(0001)面相对于[11－20]方向以10°以内的角度倾斜的偏角。
[B16]根据B15所述的半导体装置，上述偏角为0°以上且4°以下。
[B17]根据B15或B16所述的半导体装置，上述偏角大于0°且小于4°。
[B18]根据B7～B17任一项中所述的半导体装置，上述***部组在上述SiC半导体层的上述第2主面在与上述第1方向正交的方向上形成于10μm以上且200μm以下的范围。
[B19]根据B18所述的半导体装置，上述范围为50μm以上且150μm以下。
[B20]根据B18或B14所述的半导体装置，上述范围为80μm以上且120μm以下。
[B21]根据B1～B20任一项中所述的半导体装置，还包括形成于上述SiC半导体层的上述第2主面的槽。
[B22]根据B21所述的半导体装置，上述槽包括与上述***部组交叉的部分。
[B23]根据B21或B22所述的半导体装置，上述***部组包括在从上述SiC半导体层的上述第2主面的法线方向观察的俯视下、多个上述***部中的几个上述***部沿上述槽空出间隔地形成的部分。
[B24]根据B1～B23任一项中所述的半导体装置，上述半导体元件包括场效应晶体管。
[C1]一种SiC半导体装置，包括：SiC半导体层，其具有形成有栅极沟槽的主面；栅极绝缘层，其沿上述栅极沟槽的内壁形成；栅极电极层，其包含添加了p型杂质的p型多晶硅，隔着上述栅极绝缘层而埋入上述栅极沟槽；以及低电阻电极层，其包括具有小于上述栅极电极层的片材电阻的片材电阻的导电材料，并包覆上述栅极电极层。
在具备SiC(碳化硅)的SiC半导体装置中，作为抑制施加低电压时的误动作的一种方法，考虑先使栅极阈值电压増加。在具备Si(硅)的Si半导体装置中，例如通过提高形成于半导体层的p型主体区域的p型杂质浓度，能够使栅极阈值电压増加。
但是，与Si半导体装置相比，SiC半导体装置具有通道迁移率(也称为载流子迁移率)低这样的性质。因此，在SiC半导体装置中，若提高p型主体区域的p型杂质浓度，则通道电阻显著増加。
另一方面，在SiC半导体装置中，若降低p型主体区域的p型杂质浓度，则产生栅极阈值电压降低这样的违背。因此，在Si半导体装置中采用的方法不能应用于SiC半导体装置。
在具备沟槽栅极电极构造的SiC半导体装置中，考虑将栅极电极层的材料从添加了n型杂质的n型多晶硅变更成添加了p型杂质的p型多晶硅。p型多晶硅具有与n型多晶硅不同的功函数，仅通过将p型多晶硅埋入到栅极沟槽就能够使栅极阈值电压増加。
但是，p型多晶硅具有比n型多晶硅的片材电阻高数十倍的片材电阻。因此，在采用p型多晶硅作为栅极电极层的材料的情况下，伴随栅极沟槽内的寄生电阻(以下简称为“栅极电阻”。)的増加，开关时的能量损失显著增大。
特别是，在沟槽栅极电极构造中，由于必须将栅极电极层埋入栅极沟槽，因此在要求与平面栅极构造不同的制造难易度的基础上，栅极电极层的电极材料的选择项也受到限制。因此，在被称为沟槽栅极电极构造的有限的设计范围内，作为栅极电极层的电极材料，没有采用p型多晶硅的余地，不得不选择n型多晶硅。
也存在这样的问题，在具备包含p型多晶硅的沟槽栅极电极构造的方式中，存在未充分进行尝试兼顾栅极阈值电压的増加以及栅极电阻的降低的研究的实际情况。
根据SiC半导体装置，形成有在栅极沟槽隔着栅极绝缘层埋入有栅极电极层的沟槽栅极电极构造。在该沟槽栅极电极构造中，栅极电极层由低电阻电极层包覆。
栅极电极层包含p型多晶硅。由此，能够使栅极阈值电压増加。另外，低电阻电极层包含具有小于p型多晶硅的片材电阻的片材电阻的导电材料。由此，能够实现栅极电阻的降低。
[C2]根据C1所述的SiC半导体装置，上述低电阻电极层包括利用金属材料使上述p型多晶硅硅化物化而成的多晶层。
[C3]根据C2所述的SiC半导体装置，上述多晶层包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2或者WSi2中的至少一种。
[C4]根据C1～C3任一项中所述的SiC半导体装置，上述低电阻电极层形成为膜状。
[C5]根据C1～C4任一项中所述的SiC半导体装置，上述低电阻电极层的厚度为上述栅极电极层的厚度以下。
[C6]根据C1～C5任一项中所述的SiC半导体装置，上述栅极绝缘层包括沿上述栅极沟槽的侧壁形成的第1区域、以及沿上述栅极沟槽的底壁形成的第2区域，上述栅极绝缘层的上述第2区域的厚度为上述栅极绝缘层的上述第1区域的厚度以上。
[C7]根据C6所述的SiC半导体装置，上述栅极绝缘层具有包覆上述SiC半导体层的主面的第3区域，上述栅极绝缘层的上述第3区域的厚度为上述栅极绝缘层的上述第1区域的厚度以上。
[C8]根据C1～C7任一项中所述的SiC半导体装置，上述栅极沟槽在连接上述SiC半导体层的主面以及上述栅极沟槽的侧壁的开口边缘部具有朝向上述栅极沟槽的内方弯曲的弯曲部。
[C9]根据C1～C7任一项中所述的SiC半导体装置，上述栅极沟槽在连接上述SiC半导体层的主面以及上述栅极沟槽的侧壁的开口边缘部具有从上述SiC半导体层的主面朝向上述栅极沟槽的侧壁向下倾斜的倾斜部。
[C10]根据C1～C9任一项中所述的SiC半导体装置，上述栅极绝缘层包括在上述栅极沟槽的开口边缘部朝向上述栅极沟槽内鼓出的鼓出部，
上述低电阻电极层与上述栅极绝缘层的上述鼓出部相接。
[C11]根据C10所述的SiC半导体装置，上述栅极绝缘层的上述鼓出部朝向上述栅极沟槽的内方以弯曲状伸出。
[C12]根据C1～C11任一项中所述的SiC半导体装置，还包括以沿上述栅极沟槽的侧壁的方式从上述SiC半导体层的主面朝向厚度方向依次形成的源极区域、主体区域以及漏极区域，上述低电阻电极层隔着上述栅极绝缘层而与上述源极区域对置。
[C13]根据C1～C12任一项中所述的SiC半导体装置，还包括以沿上述栅极沟槽的侧壁的方式从上述SiC半导体层的主面朝向厚度方向依次形成的发射极区域、主体区域以及集电极区域，上述低电阻电极层隔着上述栅极绝缘层而与上述发射极区域对置。
[C14]一种SiC半导体装置的制造方法，包括：在SiC半导体层的主面上形成栅极沟槽的工序；沿上述栅极沟槽的内壁形成栅极绝缘层的工序；通过将添加了p型杂质的p型多晶硅隔着上述栅极绝缘层埋入上述栅极沟槽来形成栅极电极层的工序；以及通过由具有比上述栅极电极层的片材电阻低的片材电阻的导电材料包覆上述栅极电极层来形成低电阻电极层的工序。
[C15]根据C14所述的SiC半导体装置的制造方法，形成上述低电阻电极层的工序包括通过利用金属材料使上述栅极电极层的表层部硅化物化来形成包覆上述栅极电极层的多晶层的工序。
[C16]根据C15所述的SiC半导体装置的制造方法，上述金属材料包含Ti、Ni、Co、Mo或者W中的至少一种。
[C17]根据C14～C16任一项中所述的SiC半导体装置的制造方法，形成上述低电阻电极层的工序包括形成具有上述栅极电极层的厚度以下的厚度的上述低电阻电极层的工序。
[D1]一种半导体装置，包括：半导体层，其具有形成有栅极沟槽的主面；栅极绝缘层，其沿上述栅极沟槽的内壁形成；栅极电极层，其由多晶硅构成，并隔着上述栅极绝缘层而埋入上述栅极沟槽；以及低电阻电极层，其包含具有小于上述栅极电极层的片材电阻的片材电阻的导电材料，并包覆上述栅极电极层。
根据该半导体装置，能够通过低电阻电极层来降低栅极沟槽内的片材电阻。也就是，供给至栅极沟槽内的电流在具有比较低的片材电阻的低电阻电极层流动，并传递至栅极电极层整体。由此，能够使栅极电极层整体快速地从断开状态移至接通状态，从而能够抑制开关响应的延迟。
若单元构造的细微化发展，则栅极电极层的宽度、深度、剖面面积等变小，因此担心栅极沟槽内的电阻的増加引起的开关响应的延迟。但是，根据低电阻电极层，能够适当地抑制栅极沟槽内的电阻的増加，因此能够适当地抑制细微化引起的开关响应的延迟。
[D2]根据D1所述的半导体装置，上述低电阻电极层在上述栅极沟槽内包覆上述栅极电极层。
[D3]根据D1或D2所述的半导体装置，栅极沟槽的长度为1mm以上且10mm以下。
在具有毫米量级的长度的栅极沟槽的情况下，电流的传递需要时间。但是，根据该半导体装置，形成有低电阻电极层。根据低电阻电极层，能够使栅极电极层整体快速地从断开状态移至接通状态，因此能够抑制开关响应的延迟。
[D4]根据D1～D3任一项中所述的半导体装置，在俯视下每单位面积的上述栅极沟槽的总延长为0.5μm/μm2以上且0.75μm/μm2以下。
[D5]根据D1～D4任一项中所述的半导体装置，包括在一个方向上空出间隔地形成的多个上述栅极沟槽，在俯视下每单位面积的一个或者多个上述栅极沟槽的总延长为0.5μm/μm2以上且0.75μm/μm2以下。
[D6]根据D1～D5任一项中所述的半导体装置，在与上述栅极沟槽延伸的方向正交的方向上切断时的剖视下，上述栅极电极层的剖面面积为0.05μm2以上且0.5μm2以下。
[D7]根据D1～D6任一项中所述的半导体装置，上述低电阻电极层的厚度为上述栅极电极层的厚度以下。
[D8]根据D1～D7任一项中所述的半导体装置，上述低电阻电极层的厚度小于上述栅极电极层的厚度。
[D9]根据D1～D8任一项中所述的半导体装置，上述低电阻电极层的厚度相对于上述栅极电极层的厚度的比为0.01以上且1以下。
[D10]根据D1～D9任一项中所述的半导体装置，上述栅极电极层的厚度为0.5μm以上且3μm以下。
[D11]根据D1～D10任一项中所述的半导体装置，低电阻电极层的厚度为0.01μm以上且3μm以下。
[D12]根据D1～D11任一项中所述的半导体装置，上述栅极电极层由添加了n型杂质的n型多晶硅、或者添加了p型杂质的p型多晶硅构成。
[D13]根据D1～D12任一项中所述的半导体装置，上述栅极电极层由添加了p型杂质的p型多晶硅构成。
[D14]根据D1～D13任一项中所述的半导体装置，上述半导体层包含SiC。
[E1]一种半导体装置，包括：半导体层，其包括一侧的第1主面以及另一侧的第2主面，在上述第1主面上空出间隔地形成有栅极沟槽及源极沟槽；第1导电型的主体区域，其在上述半导体层的上述第1主面的表层部形成于上述栅极沟槽的侧方；第2导电型的源极区域，其在上述主体区域的表层部形成于上述栅极沟槽的侧方；第2导电型的漂移区域，其在上述半导体层中相对于上述主体区域形成于上述第2主面侧的区域，且从上述源极沟槽的内壁露出；栅极电极，其在上述栅极沟槽内隔着栅极绝缘层而与上述主体区域、上述源极区域以及上述漂移区域对置；以及源极电极，其埋入上述源极沟槽，在与上述漂移区域之间形成肖特基接合。
根据该半导体装置，在漂移区域以及源极电极之间形成有肖特基势垒二极管。在该半导体装置中，在施加了逆向偏置电压的情况下，能够向肖特基势垒二极管优先地流入电流。由此，能够抑制在半导体层因逆向偏置电压引起的晶体缺陷的扩展。
[E2]根据E1所述的半导体装置，上述漂移区域从上述源极沟槽的侧壁露出，上述源极电极在与从上述源极沟槽的侧壁露出的上述漂移区域之间形成肖特基接合。
[E3]根据E1或E2所述的半导体装置，还包括第1导电型的阱区域，该第1导电型的阱区域形成于上述半导体层中沿上述源极沟槽的底壁的区域，在上述半导体层的上述第1主面的法线方向上，上述源极电极在上述主体区域以及上述阱区域之间的深度位置处在与上述漂移区域之间形成肖特基接合。
[E4]根据E3所述的半导体装置，上述阱区域包覆上述源极沟槽的底壁。
[E5]根据E3或E4所述的半导体装置，上述阱区域从上述源极沟槽的底壁向与上述半导体层的上述第1主面平行的横方向被引出。
[E6]根据E3～E5任一项中所述的半导体装置，在上述半导体层的上述第1主面的法线方向上，上述阱区域隔着上述漂移区域的一部分区域而与上述主体区域对置。
[E7]根据E6所述的半导体装置，在上述半导体层的上述第1主面的法线方向上，上述源极电极在上述半导体层中由上述主体区域以及上述阱区域所夹的区域中，在与上述漂移区域之间形成肖特基接合。
[E8]根据E1～E7任一项中所述的半导体装置，还包括源极绝缘层，该源极绝缘层以使上述漂移区域从上述源极沟槽的侧壁露出的方式，局部地包覆上述源极沟槽的侧壁，上述源极电极在与从上述源极绝缘层露出的上述漂移区域之间形成肖特基接合。
[E9]根据E8所述的半导体装置，上述主体区域从上述源极沟槽的侧壁露出，上述源极绝缘层包覆从上述源极沟槽的侧壁露出的上述主体区域。
[E10]根据E8或E9所述的半导体装置，上述源极区域从上述源极沟槽的侧壁露出，上述源极绝缘层包覆从上述源极沟槽的侧壁露出的上述源极区域。
[E11]根据E8～E10任一项中所述的半导体装置，上述源极绝缘层包覆上述源极沟槽的底壁。
[E12]根据E8～E11任一项中所述的半导体装置，上述源极绝缘层包覆上述源极沟槽的连接侧壁以及底壁的角部。
[E13]根据E1～E12任一项中所述的半导体装置，上述半导体层包括相互空出间隔地形成的多个上述栅极沟槽，上述源极沟槽形成于彼此相邻的多个上述栅极沟槽之间的区域。
[E14]根据E1～E13任一项中所述的半导体装置，上述栅极沟槽形成为朝向上述半导体层的上述第2主面侧而开口宽度变窄的锥形形状，上述源极沟槽形成为朝向上述半导体层的上述第2主面侧而开口宽度变窄的锥形形状。
[E15]根据E1～E14任一项中所述的半导体装置，上述栅极电极包含导电性多晶硅，上述源极电极包含导电性多晶硅、钛、镍、铜、铝、银、金、氮化钛或者钨中的至少一种。
[E16]根据E1～E15任一项中所述的半导体装置，还包括主面源极电极，该主面源极电极形成于上述半导体层的上述第1主面之上，且与上述源极区域以及上述源极电极电连接。
[E17]根据E16所述的半导体装置，上述主面源极电极包含与上述源极电极相同的导电材料，并与上述源极电极一体地形成。
[E18]根据E1～E17任一项中所述的半导体装置，上述漂移区域包括：在上述半导体层中形成于上述第1主面侧的区域的高浓度区域；以及在上述半导体层中相对于上述高浓度区域形成于上述第2主面侧的区域的低浓度区域，上述源极电极在与上述漂移区域的上述高浓度区域之间形成肖特基接合。
[E19]E1～E17任一项中所述的半导体装置，上述漂移区域包括：在上述半导体层中形成于上述第1主面侧的区域的高浓度区域；以及在上述半导体层中相对于上述高浓度区域形成于上述第2主面侧的区域的低浓度区域，上述源极沟槽形成于上述漂移区域的上述高浓度区域。
[E20]根据E19所述的半导体装置，上述栅极沟槽形成于上述漂移区域的上述高浓度区域。
[E21]根据E1～E17任一项中所述的半导体装置，上述漂移区域包括：在上述半导体层中形成于上述第1主面侧的区域的高浓度区域；以及在上述半导体层中相对于上述高浓度区域形成于上述第2主面侧的区域的低浓度区域，上述阱区域形成于上述漂移区域的上述高浓度区域。
[E22]根据E21所述的半导体装置，上述源极沟槽形成于上述漂移区域的上述高浓度区域。
[E23]根据E21或E22所述的半导体装置，上述栅极沟槽形成于上述漂移区域的上述高浓度区域。
[E24]根据E1～E23任一项中所述的半导体装置，上述半导体层包含SiC。
[F1]一种半导体装置，包括：半导体层，其包括一侧的第1主面以及另一侧的第2主面；FET(Field Effect Transistor)构造，其包括形成于上述半导体层的上述第1主面的第1导电型的主体区域、形成于上述主体区域的表层部的第2导电型的源极区域、在上述半导体层中相对于上述主体区域形成于上述第2主面侧的区域的第2导电型的漂移区域、以及经由栅极绝缘层而与上述主体区域、上述源极区域以及上述漂移区域对置的栅极电极；以及沟槽源极构造，其包括在上述FET构造的侧方从上述FET构造空出间隔地形成于上述半导体层的上述第1主面的源极沟槽、以及埋入上述源极沟槽且在与上述漂移区域之间形成肖特基接合的源极电极。
根据该半导体装置，在漂移区域以及源极电极之间形成有肖特基势垒二极管。在该半导体装置中，在施加了逆向偏置电压的情况下，能够向肖特基势垒二极管优先地流入电流。由此，能够抑制在半导体层中因逆向偏置电压引起的晶体缺陷的扩展。
[F2]根据F1所述的半导体装置，还包括第1导电型的阱区域，该第1导电型的阱区域形成于上述半导体层中沿上述源极沟槽的底壁的区域，在上述半导体层的上述第1主面的法线方向上，上述源极电极在上述主体区域以及上述阱区域之间的深度位置处在与上述漂移区域之间形成肖特基接合。
[F3]根据F2所述的半导体装置，上述阱区域包覆上述源极沟槽的底壁。
[F4]根据F2或F3所述的半导体装置，上述阱区域从上述源极沟槽的底壁向与上述半导体层的上述第1主面平行的横方向被引出。
[F5]根据F2～F4任一项中所述的半导体装置，在上述半导体层的上述第1主面的法线方向上，上述阱区域隔着上述漂移区域的一部分区域而与上述主体区域对置。
[F6]根据F5所述的半导体装置，在上述半导体层的上述第1主面的法线方向上，上述源极电极在上述半导体层中由上述主体区域以及上述阱区域所夹的区域中在与上述漂移区域之间形成肖特基接合。
[F7]根据F1～F6任一项中所述的半导体装置，上述沟槽源极构造包括源极绝缘层，该源极绝缘层以使上述半导体层从上述源极沟槽的侧壁露出的方式局部地包覆上述源极沟槽的侧壁，上述源极电极在与从上述源极绝缘层露出的上述漂移区域之间形成肖特基接合。
[F8]根据F7所述的半导体装置，上述主体区域从上述源极沟槽的侧壁露出，上述源极绝缘层包覆从上述源极沟槽的侧壁露出的上述主体区域。
[F9]根据F7或F8所述的半导体装置，上述源极区域从上述源极沟槽的侧壁露出，上述源极绝缘层包覆从上述源极沟槽的侧壁露出的上述源极区域。
[F10]根据F7～F9任一项中所述的半导体装置，上述源极绝缘层包覆上述源极沟槽的底壁。
[F11]根据F7～F10任一项中所述的半导体装置，上述源极绝缘层包覆上述源极沟槽的连接侧壁以及底壁的角部。
[F12]根据F1～F11任一项中所述的半导体装置，上述FET构造包括形成于上述半导体层的上述第1主面的栅极沟槽，上述主体区域、上述源极区域以及上述漂移区域从上述栅极沟槽的内壁露出，上述栅极电极在上述栅极沟槽内隔着上述栅极绝缘层而与上述主体区域、上述源极区域以及上述漂移区域对置。
[F13]根据F12所述的半导体装置，包括相互空出间隔地形成的多个上述FET构造，上述沟槽源极构造形成于彼此相邻的多个上述FET构造之间的区域。
[F14]根据F12或F13所述的半导体装置，上述栅极沟槽形成为朝向上述半导体层的上述第2主面侧而开口宽度变窄的锥形形状，上述源极沟槽形成为朝向上述半导体层的上述第2主面侧而开口宽度变窄的锥形形状。
[F15]根据F1～F14任一项中所述的半导体装置，上述栅极电极包含导电性多晶硅，上述源极电极包含导电性多晶硅、钛、镍、铜、铝、银、金、氮化钛或者钨中的至少一种。
[F16]根据F1～F15任一项中所述的半导体装置，还包括主面源极电极，该主面源极电极形成于上述半导体层的上述第1主面之上，且与上述源极区域以及上述源极电极电连接。
[F17]根据F16所述的半导体装置，上述主面源极电极包含与上述源极电极相同的导电材料，并与上述源极电极一体地形成。
[F18]根据F1～F17任一项中所述的半导体装置，上述漂移区域包括：在上述半导体层中形成于上述第1主面侧的区域的高浓度区域；以及在上述半导体层中相对于上述高浓度区域形成于上述第2主面侧的区域的低浓度区域，上述源极沟槽形成于上述漂移区域的上述高浓度区域，上述源极电极在与上述漂移区域的上述高浓度区域之间形成肖特基接合。
[F19]根据F2～F6任一项中所述的半导体装置，上述漂移区域包括：在上述半导体层中形成于上述第1主面侧的区域的高浓度区域；以及在上述半导体层中相对于上述高浓度区域形成于上述第2主面侧的区域的低浓度区域，上述源极沟槽形成于上述漂移区域的上述高浓度区域，上述阱区域形成于上述漂移区域的上述高浓度区域。
[F20]根据F1～F19任一项中所述的半导体装置，上述半导体层包含SiC。
[G1]一种半导体装置，包括：半导体层，其包括一侧的第1主面以及另一侧的第2主面，并在上述第1主面形成有源极沟槽；第1导电型的主体区域，其在上述半导体层的上述第1主面的表层部形成于上述源极沟槽的侧方；第2导电型的源极区域，其在上述主体区域的表层部形成于上述源极沟槽的侧方；第2导电型的漂移区域，其在上述半导体层中相对于上述主体区域形成于上述第2主面侧的区域，且从上述源极沟槽的内壁露出；以及源极电极，其埋入上述源极沟槽，且在与上述漂移区域之间形成肖特基接合。
根据该半导体装置，在漂移区域以及源极电极之间形成有肖特基势垒二极管。在该半导体装置中，在施加了逆向偏置电压的情况下，能够向肖特基势垒二极管优先地流入电流。由此，能够抑制在半导体层中因逆向偏置电压引起的晶体缺陷的扩展。
[G2]根据G1所述的半导体装置，上述漂移区域从上述源极沟槽的侧壁露出，上述源极电极在与从上述源极沟槽的侧壁露出的上述漂移区域之间形成肖特基接合。
[G3]根据G1或G2所述的半导体装置，还包括第1导电型的阱区域，该第1导电型的阱区域形成于上述半导体层中沿上述源极沟槽的底壁的区域，在上述半导体层的上述第1主面的法线方向上，上述源极电极在上述主体区域以及上述阱区域之间的深度位置处在与上述漂移区域之间形成肖特基接合。
[G4]根据G3所述的半导体装置，上述阱区域包覆上述源极沟槽的底壁。
[G5]根据G3或G4所述的半导体装置，上述阱区域从上述源极沟槽的底壁向与上述半导体层的上述第1主面平行的横方向被引出。
[G6]根据G3～G5任一项中所述的半导体装置，在上述半导体层的上述第1主面的法线方向上，上述阱区域隔着上述漂移区域的一部分区域而与上述主体区域对置。
[G7]根据G6所述的半导体装置，在上述半导体层的上述第1主面的法线方向上，上述源极电极在上述半导体层中由上述主体区域以及上述阱区域所夹的区域中在与上述漂移区域之间形成肖特基接合。
[G8]根据G1～G7任一项中所述的半导体装置，还包括源极绝缘层，该源极绝缘层以使上述漂移区域从上述源极沟槽的侧壁露出的方式局部地包覆上述源极沟槽的侧壁，上述源极电极在与从上述源极绝缘层露出的上述漂移区域之间形成肖特基接合。
[G9]根据G8所述的半导体装置，上述主体区域从上述源极沟槽的侧壁露出，上述源极绝缘层包覆从上述源极沟槽的侧壁露出的上述主体区域。
[G10]根据G8或G9所述的半导体装置，上述源极区域从上述源极沟槽的侧壁露出，上述源极绝缘层包覆从上述源极沟槽的侧壁露出的上述源极区域。
[G11]根据G8～G10任一项中所述的半导体装置，上述源极绝缘层包覆上述源极沟槽的底壁。
[G12]根据G8～G11任一项中所述的半导体装置，上述源极绝缘层包覆上述源极沟槽的连接侧壁以及底壁的角部。
[G13]根据G1～G12任一项中所述的半导体装置，上述半导体层包括在上述第1主面从上述源极沟槽空出间隔地形成的栅极沟槽，在上述栅极沟槽内埋入有隔着栅极绝缘层而与上述主体区域以及上述源极区域对置的栅极电极。
[G14]根据G13所述的半导体装置，上述栅极沟槽形成为朝向上述半导体层的上述第2主面侧而开口宽度变窄的锥形形状，上述源极沟槽形成为朝向上述半导体层的上述第2主面侧而开口宽度变窄的锥形形状。
[G15]根据G13或G14所述的半导体装置，上述栅极电极包含导电性多晶硅，上述源极电极包含导电性多晶硅、钛、镍、铜、铝、银、金、氮化钛或者钨中的至少一种。
[G16]根据G1～G15任一项中所述的半导体装置，该包括主面源极电极，该主面源极电极形成于上述半导体层的上述第1主面之上，且与上述源极区域以及上述源极电极电连接。
[G17]根据G16所述的半导体装置，上述主面源极电极包含与上述源极电极相同的导电材料，且与上述源极电极一体地形成。
[G18]根据G1～G17任一项中所述的半导体装置，上述漂移区域包括：在上述半导体层中形成于上述第1主面侧的区域的高浓度区域；以及在上述半导体层中相对于上述高浓度区域形成于上述第2主面侧的区域的低浓度区域，上述源极沟槽形成于上述漂移区域的上述高浓度区域，上述源极电极在与上述漂移区域的上述高浓度区域之间形成肖特基接合。
[G19]根据G3～G7任一项中所述的半导体装置，上述漂移区域包括：在上述半导体层中形成于上述第1主面侧的区域的高浓度区域；以及在上述半导体层中相对于上述高浓度区域形成于上述第2主面侧的区域的低浓度区域，上述源极沟槽形成于上述漂移区域的上述高浓度区域，上述阱区域形成于上述漂移区域的上述高浓度区域。
[G20]根据G1～G19任一项中所述的半导体装置，上述半导体层包含SiC。
[H1]一种半导体装置，包括：半导体层，其包括一侧的第1主面以及另一侧的第2主面，且在上述第1主面形成有源极沟槽；第1导电型的主体区域，其在上述半导体层的上述第1主面的表层部中形成于上述源极沟槽的侧方；第2导电型的源极区域，其在上述主体区域的表层部中形成于上述源极沟槽的侧方；第2导电型的漂移区域，其在上述半导体层中相对于上述主体区域形成于上述第2主面侧的区域，且从上述源极沟槽的侧壁露出；源极绝缘层，其以使上述源极沟槽的侧壁局部地露出的方式包覆上述源极沟槽的侧壁以及底壁；以及源极电极，其埋入上述源极沟槽，在与从上述源极绝缘层露出的上述漂移区域之间形成肖特基接合。
根据该半导体装置，在漂移区域以及源极电极之间形成有肖特基势垒二极管。在该半导体装置中，在施加了逆向偏置电压的情况下，能够向肖特基势垒二极管优先地流入电流。由此，能够抑制在半导体层中因逆向偏置电压引起的晶体缺陷的扩展。
[H2]根据H1所述的半导体装置，在上述半导体层的上述第1主面的法线方向上，上述源极绝缘层使在上述半导体层中相对于上述主体区域位于上述半导体层的上述第2主面侧的区域露出。
[H3]根据H1或H2所述的半导体装置，上述源极绝缘层包覆上述源极沟槽的连接侧壁以及底壁的角部。
[H4]根据H1～H3任一项中所述的半导体装置，上述主体区域从上述源极沟槽的侧壁露出，上述源极绝缘层包覆从上述源极沟槽的侧壁露出的上述主体区域。
[H5]根据H1～H4任一项中所述的半导体装置，上述源极区域从上述源极沟槽的侧壁露出，上述源极绝缘层包覆从上述源极沟槽的侧壁露出的上述源极区域。
[H6]根据H1～H5任一项中所述的半导体装置，还包括第1导电型的阱区域，该第1导电型的阱区域形成于上述半导体层中沿上述源极沟槽的底壁的区域，在上述半导体层的上述第1主面的法线方向上，上述源极电极在上述主体区域以及上述阱区域之间的深度位置处在与上述漂移区域之间形成肖特基接合。
[H7]根据H6所述的半导体装置，上述阱区域包覆上述源极沟槽的底壁。
[H8]根据H6或H7所述的半导体装置，上述阱区域从上述源极沟槽的底壁向与上述半导体层的上述第1主面平行的横方向被引出。
[H9]根据H6～H8任一项中所述的半导体装置，在上述半导体层的上述第1主面的法线方向上，上述阱区域隔着上述漂移区域的一部分区域而与上述主体区域对置。
[H10]根据H9所述的半导体装置，在上述半导体层的上述第1主面的法线方向上，上述源极电极在上述半导体层中由上述主体区域以及上述阱区域所夹的区域中在与上述漂移区域之间形成肖特基接合。
[H11]根据H1～H10任一项中所述的半导体装置，上述半导体层包括在上述第1主面中从上述源极沟槽空出间隔地形成的栅极沟槽，在上述栅极沟槽内埋入有隔着栅极绝缘层而与上述主体区域以及上述源极区域对置的栅极电极。
[H12]根据H11所述的半导体装置，上述栅极沟槽形成为朝向上述半导体层的上述第2主面侧而开口宽度变窄的锥形形状，上述源极沟槽形成为朝向上述半导体层的上述第2主面侧而开口宽度变窄的锥形形状。
[H13]根据H11或H12所述的半导体装置，上述栅极电极包含导电性多晶硅，上述源极电极包含导电性多晶硅、钛、镍、铜、铝、银、金、氮化钛或者钨中的至少一种。
[H14]根据H1～H13任一项中所述的半导体装置，还包括主面源极电极，该主面源极电极形成于上述半导体层的上述第1主面之上，且与上述源极区域以及上述源极电极电连接。
[H15]根据H14所述的半导体装置，上述主面源极电极包含与上述源极电极相同的导电材料，且与上述源极电极一体地形成。
[H16]根据H1～H15任一项中所述的半导体装置，上述漂移区域包括：在上述半导体层中形成于上述第1主面侧的区域的高浓度区域；以及在上述半导体层中相对于上述高浓度区域形成于上述第2主面侧的区域的低浓度区域，上述源极沟槽形成于上述漂移区域的上述高浓度区域，上述源极电极在与上述漂移区域的上述高浓度区域之间形成肖特基接合。
[H17]根据H6～H10任一项中所述的半导体装置，上述漂移区域包括：在上述半导体层中形成于上述第1主面侧的区域的高浓度区域；以及在上述半导体层中相对于上述高浓度区域形成于上述第2主面侧的区域的低浓度区域，上述源极沟槽形成于上述漂移区域的上述高浓度区域，上述阱区域形成于上述漂移区域的上述高浓度区域。
[H18]根据H1～H17任一项中所述的半导体装置，上述半导体层包含SiC。
[I1]一种半导体装置，包括：半导体层，其具有一侧的第1主面以及另一侧的第2主面，在上述第1主面划分出具有有源主面以及有源侧壁的台地状的有源台地；台阶缓和构造，其通过上述有源台地来缓和形成于上述半导体层的上述第1主面的台阶；以及包覆层，其包覆上述台阶缓和构造，且从上述有源主面之上朝向上述有源台地外的区域延伸。
[I2]一种半导体装置，包括：半导体层，其具有一侧的第1主面以及另一侧的第2主面，并且具有在上述第1主面具有有源主面及有源侧壁的台地状的有源台地、以及以划分上述有源台地的方式相对于上述有源主面形成于上述第2主面侧的区域的外侧区域；台阶缓和构造，其形成于上述外侧区域，缓和形成于上述有源台地以及上述外侧区域之间的台阶；以及包覆层，其包覆上述台阶缓和构造，且从上述有源台地朝向上述外侧区域延伸。
[I3]I1根据或者I2所述的半导体装置，上述台阶缓和构造具有从上述有源主面朝向上述半导体层的上述第2主面侧向下倾斜的倾斜部。
[I4]根据I1～I3任一项中所述的半导体装置，上述台阶缓和构造由包覆上述有源侧壁的侧方壁构成。
[I5]根据I1～I4任一项中所述的半导体装置，在上述有源台地的上述有源主面形成有半导体元件。
[I6]根据I5所述的半导体装置，上述半导体元件是MISFET(Metal InsulatorSemiconductor Field Effect Transistor)。
[I7]一种SiC半导体装置，包括：SiC半导体层，其具有一侧的第1主面以及另一侧的第2主面，且划分在上述第1主面具有有源主面以及有源侧壁的台地状的有源台地；台阶缓和构造，其通过上述有源台地来缓和形成于上述半导体层的上述第1主面的台阶；以及包覆层，其包覆上述台阶缓和构造，且从上述有源主面之上朝向上述有源台地外的区域延伸。
[I8]一种SiC半导体装置，包括：SiC半导体层，其具有一侧的第1主面以及另一侧的第2主面，并且具有在上述第1主面具有有源主面及有源侧壁的台地状的有源台地、以及以划分上述有源台地的方式相对于上述有源主面形成于上述第2主面侧的区域的外侧区域；台阶缓和构造，其形成于上述外侧区域，缓和形成于上述有源台地以及上述外侧区域之间的台阶；以及包覆层，其包覆上述台阶缓和构造，且从上述有源台地朝向上述外侧区域延伸。
[I9]根据I7或I8所述的SiC半导体装置，上述台阶缓和构造具有从上述有源主面朝向上述半导体层的上述第2主面侧向下倾斜的倾斜部。
[I10]根据I7～I9任一项中所述的SiC半导体装置，上述台阶缓和构造由包覆上述有源侧壁的侧方壁构成。
[I11]根据I7～I10任一项中所述的SiC半导体装置，在上述有源台地的上述有源主面形成有半导体元件。
[I12]根据I11所述的SiC半导体装置，上述半导体元件是MISFET(MetalInsulator Semiconductor Field Effect Transistor)。
上述的[A1]～[A21]、上述的[B1]～[B24]、上述的[C1]～[C17]、上述的[D1]～[D14]、上述的[E1]～[E24]、上述的[F1]～[F20]、上述的[G1]～[G20]、上述的[H1]～[H18]、以及上述的[I1]～[I12]能够在它们之间以任意的方式组合。
该申请对应于2017年5月17日向日本国专利局提出的日本特愿2017－098423号、2018年3月8日向日本国专利局提出的日本特愿2018－042133号、2018年5月16日向日本国专利局提出的日本特愿2018－094956号、以及2018年5月16日向日本国专利局提出的日本特愿2018－094957号，这些申请的全部公开通过引用并入于此。
虽然对本发明的实施方式进行了详细说明，但这些只不过是用于明确本发明的技术内容的具体例，本发明不应限定性地解释为这些具体例，本发明的范围仅由附加的权利要求书限定。
符号的说明
1—半导体装置，2—SiC半导体层，3—SiC半导体层的第1主面，4—SiC半导体层的第2主面，7—漏电极，10—沟槽栅极构造，11—沟槽源极构造，12—栅极沟槽，13—栅极绝缘层，14—栅极电极层，15—栅极沟槽的第1侧壁，16—栅极沟槽的第1底壁，18—源极沟槽，19—势垒形成层，20—源极电极层，21—深阱区域，22—源极沟槽的第2侧壁，23—源极沟槽的第2底壁，24—第2侧壁的第1壁部，25—第2侧壁的第2壁部，26—源极沟槽的角部，27—深阱区域的第1区域，28—深阱区域的第2区域，30—主体区域，31—源极区域，32—接触区域，46—耗尽层，51—半导体装置，61—半导体装置，71—半导体装置，81—半导体装置，91—半导体装置，101—半导体装置，171—半导体装置，181—半导体装置，191—半导体装置，201—半导体装置，211—半导体装置，221—半导体装置，231—半导体装置，241—半导体装置，251—半导体装置，261—半导体装置，271—半导体装置，281—半导体装置，291—半导体装置，301—半导体装置，311—半导体装置，351—半导体装置，361—半导体装置，371—半导体装置，401—半导体装置，631—半导体装置，651—半导体装置，661—半导体装置，671—半导体装置，691—半导体装置，705—半导体装置，711—半导体装置，721—半导体装置，731—半导体装置，751—半导体装置，752—半导体装置，761—半导体装置，762—半导体装置，771—半导体装置，783—半导体装置，790—半导体装置，791—半导体装置，801—半导体装置，811—半导体装置。
Claims (17)
1.一种半导体装置，其特征在于，包括：
第1导电型的半导体层，其具有一侧的第1主面以及另一侧的第2主面；
沟槽栅极构造，其包括形成于上述半导体层的上述第1主面的栅极沟槽、以及经由栅极绝缘层而埋入于上述栅极沟槽的栅极电极；
沟槽源极构造，其包括在上述半导体层的上述第1主面从上述栅极沟槽空出间隔地形成为比上述栅极沟槽更深的源极沟槽、埋入于上述源极沟槽的源极电极、以及形成于上述半导体层中沿上述源极沟槽的区域的第2导电型的阱区域，并且，上述沟槽源极构造的深度相对于上述沟槽栅极构造的深度的比为1.5以上且4.0以下；
第2导电型的主体区域，其在上述半导体层的上述第1主面的表层部中形成于上述栅极沟槽以及上述源极沟槽之间的区域；
第1导电型的源极区域，其形成于上述主体区域的表层部；以及
漏电极，其与上述半导体层的上述第2主面连接。
2.根据权利要求1所述的半导体装置，其特征在于，
上述沟槽源极构造的纵横比大于上述沟槽栅极构造的纵横比。
3.根据权利要求1或2所述的半导体装置，其特征在于，
上述沟槽源极构造的纵横比为0.5以上且18.0以下。
4.根据权利要求1～3任一项中所述的半导体装置，其特征在于，
在上述半导体层中，耗尽层从上述半导体层以及上述阱区域的边界区域向比上述栅极沟槽的底壁更靠上述第2主面侧的区域扩展。
5.根据权利要求4所述的半导体装置，其特征在于，
上述耗尽层与上述栅极沟槽的底壁重叠。
6.根据权利要求1～5任一项中所述的半导体装置，其特征在于，
上述阱区域形成于上述半导体层中沿上述源极沟槽的侧壁的区域。
7.根据权利要求1～5任一项中所述的半导体装置，其特征在于，
上述阱区域形成于上述半导体层中沿上述源极沟槽的底壁的区域。
8.根据权利要求1～5任一项中所述的半导体装置，其特征在于，
上述阱区域连续地形成于上述半导体层中沿上述源极沟槽的侧壁、底壁、以及连接上述侧壁及上述底壁的角部的区域。
9.根据权利要求1～8任一项中所述的半导体装置，其特征在于，
上述阱区域与上述主体区域连接。
10.根据权利要求1～9任一项中所述的半导体装置，其特征在于，
上述沟槽源极构造包括势垒形成层，该势垒形成层介于上述源极沟槽以及上述源极电极之间的区域，具有比上述阱区域以及上述源极电极之间的电位势垒高的电位势垒。
11.根据权利要求10所述的半导体装置，其特征在于，
上述势垒形成层包括由绝缘材料形成的绝缘性势垒形成层。
12.根据权利要求10所述的半导体装置，其特征在于，
上述势垒形成层包括由与上述源极电极的导电材料不同的导电材料形成的导电性势垒形成层。
13.根据权利要求10所述的半导体装置，其特征在于，
上述势垒形成层包括：由绝缘材料形成的绝缘性势垒形成层；以及由与上述源极电极的导电材料不同的导电材料形成的导电性势垒形成层。
14.根据权利要求10～13任一项中所述的半导体装置，其特征在于，
上述势垒形成层沿上述源极沟槽的侧壁、底壁、以及连接上述侧壁及上述底壁的角部而形成。
15.根据权利要求1～14任一项中所述的半导体装置，其特征在于，
还包括第2导电型的接触区域，该第2导电型的接触区域形成于上述半导体层中沿上述源极沟槽的侧壁的区域，具有比上述主体区域的第2导电型杂质浓度更高的第2导电型杂质浓度。
16.根据权利要求1～14任一项中所述的半导体装置，其特征在于，
还包括第2导电型的接触区域，该第2导电型的接触区域形成于上述半导体层中沿上述源极沟槽的底壁的区域，具有比上述主体区域的第2导电型杂质浓度更高的第2导电型杂质浓度。
17.一种半导体装置，其特征在于，包括：
第1导电型的半导体层，其具有一侧的第1主面以及另一侧的第2主面；
沟槽栅极构造，其包括具有第1侧壁以及第1底壁且形成于上述半导体层的上述第1主面的栅极沟槽、以及经由栅极绝缘层而埋入于上述栅极沟槽的栅极电极；
沟槽源极构造，其包括具有第2侧壁以及第2底壁且在上述半导体层的上述第1主面从上述栅极沟槽空出间隔地形成的源极沟槽、埋入于上述源极沟槽的源极电极、以及形成于上述半导体层中沿上述源极沟槽的区域的第2导电型的阱区域；
第2导电型的主体区域，其在上述半导体层的上述第1主面的表层部中形成于上述栅极沟槽以及上述源极沟槽之间的区域；
第1导电型的源极区域，其形成于上述主体区域的表层部；以及
漏电极，其与上述半导体层的上述第2主面连接，
上述源极沟槽的上述第2侧壁包括相对于上述栅极沟槽的上述第1底壁位于上述半导体层的上述第1主面侧的第1壁部、以及相对于上述栅极沟槽的上述第1底壁位于上述半导体层的上述第2主面侧的第2壁部，
上述阱区域包括沿上述源极沟槽的上述第2侧壁的上述第1壁部形成的第1区域、以及沿上述源极沟槽的上述第2侧壁的上述第2壁部形成且在上述半导体层的厚度方向上具有比上述第1区域的长度更大的长度的第2区域。
Applications Claiming Priority (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017-098423 | 2017-05-17 | ||
| JP2017098423 | 2017-05-17 | ||
| JP2018042133 | 2018-03-08 | ||
| JP2018-042133 | 2018-03-08 | ||
| JP2018094956A JP7201336B2 (ja) | 2017-05-17 | 2018-05-16 | 半導体装置 |
| JP2018-094956 | 2018-05-16 | ||
| JP2018-094957 | 2018-05-16 | ||
| JP2018094957A JP7280666B2 (ja) | 2017-05-17 | 2018-05-16 | 半導体装置およびその製造方法 |
| PCT/JP2018/019137 WO2018212282A1 (ja) | 2017-05-17 | 2018-05-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110637374A true CN110637374A (zh) | 2019-12-31 |
Family
ID=67993716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201880032670.8A Pending CN110637374A (zh) | 2017-05-17 | 2018-05-17 | 半导体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US11069771B2 (zh) |
| JP (2) | JP7280666B2 (zh) |
| CN (1) | CN110637374A (zh) |
| DE (1) | DE112018003104T5 (zh) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111668310A (zh) * | 2020-05-25 | 2020-09-15 | 江苏东海半导体科技有限公司 | 一种深p-阱沟槽mosfet及其制造方法 |
| CN112436057A (zh) * | 2020-10-15 | 2021-03-02 | 上海芯导电子科技股份有限公司 | 一种低导通电阻mos器件及制备工艺 |
| CN113113473A (zh) * | 2021-04-16 | 2021-07-13 | 深圳真茂佳半导体有限公司 | 场效晶体管结构及其制造方法、芯片装置 |
| CN113488540A (zh) * | 2021-06-05 | 2021-10-08 | 北京工业大学 | 一种具有垂直场板保护的SiC基槽栅MOSFET结构 |
| CN113517331A (zh) * | 2021-06-05 | 2021-10-19 | 北京工业大学 | 一种具有浮岛耦合垂直场板保护的SiC基槽栅MOSFET结构 |
| CN113611738A (zh) * | 2021-08-10 | 2021-11-05 | 重庆邮电大学 | 一种异质结注入的沟槽型GaN绝缘栅双极型晶体管 |
| CN113809179A (zh) * | 2021-10-20 | 2021-12-17 | 无锡橙芯微电子科技有限公司 | 一种sic dmos器件结构 |
| CN113921400A (zh) * | 2021-12-09 | 2022-01-11 | 南京华瑞微集成电路有限公司 | 集成鳍式sbd结构的沟槽栅mosfet及其制造方法 |
| CN114512532A (zh) * | 2020-11-16 | 2022-05-17 | 苏州东微半导体股份有限公司 | 半导体器件 |
| CN114512531A (zh) * | 2020-11-16 | 2022-05-17 | 苏州东微半导体股份有限公司 | 碳化硅器件 |
| CN114512403A (zh) * | 2020-11-16 | 2022-05-17 | 苏州东微半导体股份有限公司 | 半导体器件的制造方法 |
| US11411105B2 (en) * | 2020-03-17 | 2022-08-09 | Fuji Electric Co., Ltd. | Silicon carbide semiconductor device |
| CN115207128A (zh) * | 2022-09-09 | 2022-10-18 | 深圳芯能半导体技术有限公司 | 一种沟槽侧壁栅抗负压碳化硅mosfet及其制备方法 |
| CN115207130A (zh) * | 2022-09-09 | 2022-10-18 | 深圳芯能半导体技术有限公司 | 一种侧壁栅双沟槽碳化硅mosfet及其制备方法 |
| CN116364762A (zh) * | 2023-06-01 | 2023-06-30 | 苏州华太电子技术股份有限公司 | 双沟槽型mosfet器件及其制造方法 |
| WO2024131171A1 (zh) * | 2022-12-21 | 2024-06-27 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
| US12051745B2 (en) | 2020-11-16 | 2024-07-30 | Suzhou Oriental Semiconductor Co., Ltd. | Manufacturing method of a semiconductor device |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6909666B2 (ja) * | 2017-07-27 | 2021-07-28 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| DE102017128633A1 (de) * | 2017-12-01 | 2019-06-06 | Infineon Technologies Ag | Siliziumcarbid-halbleiterbauelement mit grabengatestrukturen und abschirmgebieten |
| JP2019102669A (ja) * | 2017-12-04 | 2019-06-24 | 株式会社東芝 | 半導体装置 |
| JP7127279B2 (ja) * | 2017-12-14 | 2022-08-30 | 富士電機株式会社 | 炭化シリコン半導体装置及びその製造方法 |
| WO2019155783A1 (ja) * | 2018-02-06 | 2019-08-15 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| JP6906676B2 (ja) * | 2018-02-19 | 2021-07-21 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| US11069770B2 (en) * | 2018-10-01 | 2021-07-20 | Ipower Semiconductor | Carrier injection control fast recovery diode structures |
| JP7420485B2 (ja) * | 2019-05-23 | 2024-01-23 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| US11450734B2 (en) * | 2019-06-17 | 2022-09-20 | Fuji Electric Co., Ltd. | Semiconductor device and fabrication method for semiconductor device |
| JP7331783B2 (ja) * | 2020-05-29 | 2023-08-23 | 豊田合成株式会社 | 半導体装置の製造方法 |
| US20230097629A1 (en) * | 2020-06-26 | 2023-03-30 | Rohm Co., Ltd. | Semiconductor device |
| JP7515324B2 (ja) * | 2020-07-10 | 2024-07-12 | 三菱電機株式会社 | 半導体装置 |
| CN115699332A (zh) * | 2020-07-31 | 2023-02-03 | 罗姆股份有限公司 | SiC半导体装置 |
| JP7481989B2 (ja) | 2020-10-08 | 2024-05-13 | 株式会社東芝 | 半導体装置 |
| JP7396513B2 (ja) * | 2020-10-16 | 2023-12-12 | 富士電機株式会社 | 半導体装置 |
| KR20220065324A (ko) * | 2020-11-13 | 2022-05-20 | 현대자동차주식회사 | 반도체 소자 |
| DE102020215721A1 (de) * | 2020-12-11 | 2022-06-15 | Robert Bosch Gesellschaft mit beschränkter Haftung | Vertikaler feldeffekttransistor und verfahren zum herstellen desselben |
| KR102441550B1 (ko) * | 2020-12-16 | 2022-09-07 | (주)쎄미하우 | 절연 게이트 양극성 트랜지스터 |
| WO2023058209A1 (en) * | 2021-10-07 | 2023-04-13 | Fuji Electric Co., Ltd. | Method of manufacturing silicon carbide semiconductor device |
| CN114242768B (zh) * | 2021-11-18 | 2022-08-30 | 深圳真茂佳半导体有限公司 | 栅底电荷平衡改善的碳化硅mosfet器件及制造方法 |
| WO2023166666A1 (ja) * | 2022-03-03 | 2023-09-07 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| EP4270487A1 (en) * | 2022-04-28 | 2023-11-01 | Infineon Technologies Austria AG | Power transistor device and method of fabricating a transistor device |
| US20240047517A1 (en) * | 2022-08-05 | 2024-02-08 | Infineon Technologies Austria Ag | Power semiconductor device having counter-doped regions in both an active cell region and an inactive cell region |
| WO2024034277A1 (ja) * | 2022-08-09 | 2024-02-15 | 富士電機株式会社 | 炭化珪素半導体装置 |
| WO2024038681A1 (ja) * | 2022-08-19 | 2024-02-22 | 富士電機株式会社 | 炭化珪素半導体装置 |
| CN115148826B (zh) * | 2022-09-06 | 2023-01-06 | 深圳平创半导体有限公司 | 一种深沟槽碳化硅jfet结构的制作方法 |
| WO2024117131A1 (ja) * | 2022-11-30 | 2024-06-06 | ローム株式会社 | 半導体装置 |
| CN118053910A (zh) * | 2024-04-16 | 2024-05-17 | 西安电子科技大学 | 体内条状接地埋层的SiC MOSFET及其元胞结构 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103779419A (zh) * | 2008-12-25 | 2014-05-07 | 罗姆股份有限公司 | 半导体装置 |
| CN104380471A (zh) * | 2012-06-13 | 2015-02-25 | 株式会社电装 | 碳化硅半导体装置及其制造方法 |
| JP2015079894A (ja) * | 2013-10-17 | 2015-04-23 | 新電元工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN104737296A (zh) * | 2012-10-18 | 2015-06-24 | 三菱电机株式会社 | 碳化硅半导体装置及其制造方法 |
| CN105244381A (zh) * | 2014-05-28 | 2016-01-13 | 株式会社东芝 | 半导体装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3934818B2 (ja) | 1999-03-19 | 2007-06-20 | 株式会社東芝 | 絶縁ゲート形トランジスタおよびその製造方法 |
| JP5065590B2 (ja) | 2005-11-29 | 2012-11-07 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2008004686A (ja) | 2006-06-21 | 2008-01-10 | Denso Corp | 半導体装置の製造方法 |
| CN101536164B (zh) | 2006-09-27 | 2012-06-20 | 巨能半导体股份有限公司 | 具有凹陷场板的功率金属氧化物半导体场效应晶体管 |
| JP5135885B2 (ja) | 2007-05-24 | 2013-02-06 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
| JP6112700B2 (ja) | 2012-08-17 | 2017-04-12 | ローム株式会社 | 半導体装置 |
| JP6061181B2 (ja) * | 2012-08-20 | 2017-01-18 | ローム株式会社 | 半導体装置 |
| JP6022082B2 (ja) * | 2014-07-11 | 2016-11-09 | 新電元工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP6526528B2 (ja) | 2015-09-11 | 2019-06-05 | 株式会社東芝 | 半導体装置 |
| JP6478884B2 (ja) * | 2015-09-11 | 2019-03-06 | 株式会社東芝 | 半導体装置 |
| JP6485382B2 (ja) * | 2016-02-23 | 2019-03-20 | 株式会社デンソー | 化合物半導体装置の製造方法および化合物半導体装置 |
| US9525045B1 (en) * | 2016-03-10 | 2016-12-20 | Vanguard International Semiconductor Corporation | Semiconductor devices and methods for forming the same |
| JP6625938B2 (ja) * | 2016-07-22 | 2019-12-25 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 |
-
2018
- 2018-05-16 JP JP2018094957A patent/JP7280666B2/ja active Active
- 2018-05-16 JP JP2018094956A patent/JP7201336B2/ja active Active
- 2018-05-17 US US16/613,549 patent/US11069771B2/en active Active
- 2018-05-17 DE DE112018003104.7T patent/DE112018003104T5/de active Granted
- 2018-05-17 CN CN201880032670.8A patent/CN110637374A/zh active Pending
-
2021
- 2021-06-16 US US17/349,256 patent/US11605707B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103779419A (zh) * | 2008-12-25 | 2014-05-07 | 罗姆股份有限公司 | 半导体装置 |
| CN104380471A (zh) * | 2012-06-13 | 2015-02-25 | 株式会社电装 | 碳化硅半导体装置及其制造方法 |
| CN104737296A (zh) * | 2012-10-18 | 2015-06-24 | 三菱电机株式会社 | 碳化硅半导体装置及其制造方法 |
| JP2015079894A (ja) * | 2013-10-17 | 2015-04-23 | 新電元工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN105244381A (zh) * | 2014-05-28 | 2016-01-13 | 株式会社东芝 | 半导体装置 |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11411105B2 (en) * | 2020-03-17 | 2022-08-09 | Fuji Electric Co., Ltd. | Silicon carbide semiconductor device |
| CN111668310A (zh) * | 2020-05-25 | 2020-09-15 | 江苏东海半导体科技有限公司 | 一种深p-阱沟槽mosfet及其制造方法 |
| CN112436057A (zh) * | 2020-10-15 | 2021-03-02 | 上海芯导电子科技股份有限公司 | 一种低导通电阻mos器件及制备工艺 |
| WO2022099765A1 (zh) * | 2020-11-16 | 2022-05-19 | 苏州东微半导体股份有限公司 | 半导体器件的制造方法 |
| US12051745B2 (en) | 2020-11-16 | 2024-07-30 | Suzhou Oriental Semiconductor Co., Ltd. | Manufacturing method of a semiconductor device |
| WO2022099764A1 (zh) * | 2020-11-16 | 2022-05-19 | 苏州东微半导体股份有限公司 | 碳化硅器件 |
| CN114512532A (zh) * | 2020-11-16 | 2022-05-17 | 苏州东微半导体股份有限公司 | 半导体器件 |
| CN114512531A (zh) * | 2020-11-16 | 2022-05-17 | 苏州东微半导体股份有限公司 | 碳化硅器件 |
| CN114512403A (zh) * | 2020-11-16 | 2022-05-17 | 苏州东微半导体股份有限公司 | 半导体器件的制造方法 |
| CN113113473A (zh) * | 2021-04-16 | 2021-07-13 | 深圳真茂佳半导体有限公司 | 场效晶体管结构及其制造方法、芯片装置 |
| CN113488540A (zh) * | 2021-06-05 | 2021-10-08 | 北京工业大学 | 一种具有垂直场板保护的SiC基槽栅MOSFET结构 |
| CN113517331A (zh) * | 2021-06-05 | 2021-10-19 | 北京工业大学 | 一种具有浮岛耦合垂直场板保护的SiC基槽栅MOSFET结构 |
| CN113611738A (zh) * | 2021-08-10 | 2021-11-05 | 重庆邮电大学 | 一种异质结注入的沟槽型GaN绝缘栅双极型晶体管 |
| CN113611738B (zh) * | 2021-08-10 | 2023-08-29 | 重庆邮电大学 | 一种异质结注入的沟槽型GaN绝缘栅双极型晶体管 |
| CN113809179A (zh) * | 2021-10-20 | 2021-12-17 | 无锡橙芯微电子科技有限公司 | 一种sic dmos器件结构 |
| CN113921400B (zh) * | 2021-12-09 | 2022-03-25 | 南京华瑞微集成电路有限公司 | 集成鳍式sbd结构的沟槽栅mosfet及其制造方法 |
| CN113921400A (zh) * | 2021-12-09 | 2022-01-11 | 南京华瑞微集成电路有限公司 | 集成鳍式sbd结构的沟槽栅mosfet及其制造方法 |
| CN115207128A (zh) * | 2022-09-09 | 2022-10-18 | 深圳芯能半导体技术有限公司 | 一种沟槽侧壁栅抗负压碳化硅mosfet及其制备方法 |
| CN115207130A (zh) * | 2022-09-09 | 2022-10-18 | 深圳芯能半导体技术有限公司 | 一种侧壁栅双沟槽碳化硅mosfet及其制备方法 |
| WO2024131171A1 (zh) * | 2022-12-21 | 2024-06-27 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
| CN116364762A (zh) * | 2023-06-01 | 2023-06-30 | 苏州华太电子技术股份有限公司 | 双沟槽型mosfet器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP7201336B2 (ja) | 2023-01-10 |
| JP7280666B2 (ja) | 2023-05-24 |
| JP2019161200A (ja) | 2019-09-19 |
| US11069771B2 (en) | 2021-07-20 |
| JP2019161199A (ja) | 2019-09-19 |
| US20210305363A1 (en) | 2021-09-30 |
| DE112018003104T5 (de) | 2020-03-26 |
| US20200243641A1 (en) | 2020-07-30 |
| US11605707B2 (en) | 2023-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110637374A (zh) | 半导体装置 | |
| JP2019161200A5 (zh) | ||
| WO2018212282A1 (ja) | 半導体装置 | |
| WO2020031971A1 (ja) | ＳｉＣ半導体装置 | |
| US9793392B2 (en) | Semiconductor device | |
| US8269272B2 (en) | Semiconductor device and method for manufacturing the same | |
| US20060006458A1 (en) | Semiconductor device and method for manufacturing the same | |
| US10319824B2 (en) | Semiconductor device includes a substrate having a bandgap wider than that of silicon and method of manufacturing semiconductor device | |
| US11749749B2 (en) | Semiconductor device | |
| US11189703B2 (en) | Semiconductor device with trench structure having differing widths | |
| JP2018110164A (ja) | 半導体装置 | |
| CN114430861A (zh) | 半导体装置 | |
| US11264451B2 (en) | Semiconductor device exhibiting soft recovery characteristics | |
| CN112567530A (zh) | SiC半导体装置 | |
| US20230223433A1 (en) | SiC SEMICONDUCTOR DEVICE | |
| CN112640048A (zh) | SiC半导体装置 | |
| US20230147932A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US20220181504A1 (en) | Semiconductor device and production method for semiconductor device | |
| JP2023091047A (ja) | 半導体装置 | |
| JP2023027360A (ja) | 半導体装置 | |
| JP7329348B2 (ja) | 半導体装置 | |
| JP7129437B2 (ja) | ＳｉＣ半導体装置 | |
| US20230073420A1 (en) | Semiconductor device | |
| US20240178276A1 (en) | Semiconductor device | |
| US20230387194A1 (en) | Field effect transistor and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |