JP2002190595A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トレンチゲート型のＩＧＢＴで、耐圧の向上
を図りつつ電流能力の向上も図る。 【解決手段】 半導体基板２２（高濃度ｐ型基板２３に
高濃度ｎ型エピタキシャル層２４，低濃度ｎ型エピタキ
シャル層２５を有する）にｐ型チャネル層２６を形成
し、トレンチ２９を浅く形成する。チャネル層２６の最
も深い接合深さａよりもトレンチ２９の深さ寸法ｂを浅
く形成し、トレンチ２９は側面でチャネル層２６のｐｎ
接合と接するように形成する。チャネル層２６には高濃
度ｎ型領域２７及び高濃度ｐ型領域２８が形成され、コ
ンタクト孔３３を通じて電極３４ａ，３４ｂが形成され
ている。一方の電極３４ａは通電端子として用い、他方
の電極３４ｂは浮遊状態とする。これにより、トレンチ
２９底部での電界集中を緩和して耐圧の向上が図れ、浮
遊状態の領域を設けることで電流能力の向上を図ること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、本発明は、溝型ゲ
ート（トレンチゲート）構造を有する半導体装置、特
に、電力用などの高耐圧と高電流能力を実現するための
半導体装置及びその製造方法に関する。

【０００２】

【発明が解決しようとする課題】従来のトレンチゲート
構造を有する半導体装置を示す第１の例として、トレン
チゲート型ＩＢＧＴの模式的な断面構成を図３２に示
す。半導体基板は、高濃度ｐ型基板１の上に高濃度ｎ型
のエピタキシャル層２と低濃度ｎ型エピタキシャル層３
を積層形成してなるもので、コレクタ領域を形成してい
る。また、低濃度ｎ型エピタキシャル層３にはチャネル
領域であるｐ型のチャネル層４が形成され、表面側から
このチャネル層４を貫通して低濃度ｎ型のエピタキシャ
ル層３内に達するように溝（トレンチ）が形成され、こ
の溝内にトレンチゲート電極５がゲート絶縁膜６を介し
て形成されている。

【０００３】さらに、チャネル層４の表面領域にはエミ
ッタ領域である高濃度ｎ型層７及び高濃度ｐ型層８が形
成されている。この構成において、トレンチゲート電極
５の深さ方向の寸法ｂの大きさは、チャネル層４の最も
深い位置の深さ寸法ａよりも大きくなるように形成され
ている。

【０００４】このような構造のトレンチゲート電極型の
ＩＧＢＴにおいて、コレクタ・エミッタ間の耐圧とし
て、ゲートの電位をゼロとしたピンチオフ状態でコレク
タ電極に正の高電圧を印加したときの電圧とすると、そ
の耐圧は、トレンチゲート電極５の底部領域における電
界の分布の仕方で決まる。そこで、発明者らは、上記構
造のＩＧＢＴを想定して、シミュレーションによって降
伏時におけるトレンチゲート電極底部の電界強度分布を
求めた。

【０００５】図３３（ｂ）は、同図（ａ）に示す従来構
成における降伏時でのトレンチゲート底部の水平方向の
電界強度の分布をシミュレーションで求めた結果を示し
ている。この図から明らかなように、従来構成のもので
は、トレンチゲート電極５の底部で電界が集中し（ピー
ク値で２．９０×１０⁵ Ｖ／ｃｍ程度）、耐圧の低下を
引き起こす原因となっていることがわかる。また、この
ことは、トレンチゲート電極の底部で降伏が起こってい
る場合に、降伏時に発生するホットキャリアがゲート絶
縁膜６を通じて移動することになり、信頼性の低下を招
く原因ともなっている。

【０００６】また、高電流能力を実現する第２の従来技
術として、例えば特開平７−１３５３０９号に開示され
たものがある。図３４は、その素子の断面構造を示すも
のである。この素子は、トレンチゲート電極を有するＭ
ＯＳトランジスタとして構成されたもので、主たるＭＯ
Ｓトランジスタを第１のＭＯＳトランジスタとし、これ
に第２のＭＯＳトランジスタを付加した構成とされてい
る。

【０００７】第１のＭＯＳトランジスタは、高濃度ｎ型
基板９に低濃度ｎ型エピタキシャル層１０を積層した半
導体基板をドレイン領域として用い、これにｐ型チャネ
ル層１１及びソース領域としての高濃度ｎ型領域１２を
形成し、これらを貫通するように形成したトレンチにゲ
ート絶縁膜１３を介してトレンチゲート電極１４を形成
した構成とされている。また、２つのトレンチゲート電
極１４間に高濃度ｎ型領域１２を設けないでｐ型チャネ
ル層１１のみを設けた部分とし、これに第２のＭＯＳト
ランジスタ１５のを接続した構成としている。

【０００８】この構成によれば、第１のＭＯＳトランジ
スタをオン状態にし、第２導電型ソース層から第２導電
型ベース層に第１極性のキャリアを注入する際に、第２
のＭＯＳトランジスタ１５またはＭＯＳゲートのチャネ
ルを消滅させ、これにより、素子内の第２極性のキャリ
アが素子外に排出するのを防止でき、低いオン抵抗を実
現するものである。

【０００９】しかしながら、この素子は、第１のＭＯＳ
トランジスタと第２のＭＯＳトランジスタを交互にター
ンオン、ターンオフさせるために別々にＭＯＳトランジ
スタを設計する必要があり、チップ面積を増大させるだ
けでなく、ターンオン、ターンオフのタイミングのズレ
による損失の増大を生じる。

【００１０】これまで述べたように、従来構成のもので
は、トレンチゲート電極の底部において降伏時に電界が
集中する構成となっているので、その部分で降伏が起こ
ると、構造的にここで耐圧が決まることになり、耐圧が
基板耐圧より低くなるという問題点とキャリアを有効に
活用するために必要なチップ面積が増大し、この結果タ
ーンオン、オフ損失が増大するという問題点がある。

【００１１】本発明は上記事情に鑑みてなされたもの
で、その目的は、上記の２つの問題点すなわち、トレン
チゲート電極底部での電界集中に起因した耐圧の低下を
解決すると共に電流能力の向上を図るため、簡単な構成
を採用しながら特殊な工程を採用することなく、トレン
チゲート電極の底部の電界を緩和し、電流能力の優れた
トレンチゲート型の半導体装置及びその製造方法を提供
することである。

【００１２】

【課題を解決するための手段】請求項１の発明によれ
ば、例えば第２導電型の下地基板に第１導電型層の表面
層を形成した半導体基板を用いてＩＧＢＴ（絶縁ゲート
型バイポーラトランジスタ）として形成した場合に、そ
の半導体基板側をコレクタ、島状第２導電型領域をチャ
ネル層、高濃度第１導電型領域をエミッタとし、多結晶
シリコン領域をトレンチゲート電極とした構成とした場
合に、コレクタ・エミッタ間の耐圧は、トレンチゲート
電極の電位を０Ｖとしたピンチオフ状態でコレクタ電極
に正の高電圧を印加した時の電圧で表される。

【００１３】トレンチゲート構造を採用する場合におい
て、逆方向に電圧を印加した状態でトレンチゲート電極
の底部の電界強度が強くなる構造では、ここで降伏が起
こりやすくなることからその部分で耐圧が決まることに
なる。したがって、トレンチゲート電極の底部の部分で
の電界強度を緩和することが耐圧の向上につながること
になる。

【００１４】この点で、請求項１の発明では、従来構成
のものと異なり、トレンチゲート電極の深さが、半導体
基板の第１導電型層とチャネル層である島状第２導電型
領域との間に形成される少なくとも最も深いｐｎ接合面
よりも浅くすることで、簡便に、島状第２導電型領域
（チャネルＰ層）から延びる空乏層の形状をなだらかに
してトレンチゲート電極の底部における電界集中をなく
し、耐圧を向上させることができる。また、このこと
は、ＩＧＢＴのみならず、パワーＭＯＳ等の他のトレン
チゲート構造を持つ半導体装置においても同様である。

【００１５】さらに、請求項１の発明では、トレンチゲ
ート電極の両側の半導体基板表面に形成したコンタクト
孔を介して形成する電極の一方を電気的に浮遊状態とな
るように構成しているので、従来技術で述べた如くのキ
ャリアの移動を制御するための第２のＭＯＳトランジス
タを形成する必要がなく、浮遊せしめた半導体基板領域
でのキャリア（正孔）の注入蓄積効率を高め、伝導変調
効果による基板抵抗の低減を図ることができ、この結
果、オン電圧を下げることができて電流能力を高めるこ
とができるようになる。

【００１６】請求項２の発明によれば、上述の場合で、
コンタクト孔を、溝の両側に位置する一方の領域側に形
成し、他方の領域には形成しない構成とし、そのコンタ
クト孔を通じて外部と電気的に導通させ、コンタクト孔
を形成しない側の領域を電気的に浮遊状態となるように
構成しているので、従来技術と異なり、第２のＭＯＳト
ランジスタを形成することなく、また、高濃度第２導電
型領域（高濃度ｐ型エミッタ層）を形成する工程を省略
して浮遊せしめた半導体基板領域での正孔の注入蓄積効
率を高め、伝導変調効果による基板抵抗を低減でき、オ
ン電圧を下げて電流能力を高めることができる。

【００１７】請求項３の発明によれば、上記した請求項
１の発明と同様に、ＩＧＢＴを想定した場合には、トレ
ンチゲート電極の深さが、半導体基板の第１導電型層と
チャネル層である島状第２導電型領域との間に形成され
る少なくとも最も深いｐｎ接合面よりも浅くすること
で、簡便に、島状第２導電型領域（チャネルＰ層）から
延びる空乏層の形状をなだらかにしてトレンチゲート電
極の底部における電界集中をなくし、耐圧を向上させる
ことができる。また、このことは、ＩＧＢＴのみなら
ず、パワーＭＯＳ等の他のトレンチゲート構造を持つ半
導体装置においても同様である。

【００１８】さらに、トレンチゲート電極の両側の半導
体基板表面に形成したコンタクト孔を介して形成する電
極の一方を電気的に浮遊状態となるように構成している
ので、従来技術と異なり、キャリアの移動を制御するた
めの第２のＭＯＳトランジスタを形成する必要がなく、
浮遊せしめた半導体基板領域でのキャリア（正孔）の注
入蓄積効率を高め、伝導変調効果による基板抵抗の低減
を図ることができ、この結果、オン電圧を下げることが
できて電流能力を高めることができるようになる。

【００１９】請求項４の発明によれば、上記した耐圧の
効果に加えて、浮遊状態とする領域の島状第２導電型領
域内（チャネル層）に形成された高濃度第１導電型領域
（高濃度ｎ型エミッタ層）と高濃度第２導電型領域（高
濃度ｐ型エミッタ層）の少なくともいずれか一方を形成
しない構成とすることで、従来技術と異なり、第２のＭ
ＯＳトランジスタを形成する必要がなく、また、高濃度
な第１導電型領域（高濃度ｎ型エミッタ層）と第２導電
型領域（高濃度ｐ型エミッタ層）の少なくともいずれか
一方を形成する工程を省略することができ、これによ
り、浮遊状態に形成した半導体基板領域での正孔の注入
蓄積効率を高め、伝導変調効果による基板抵抗を低減で
き、オン電圧を下げて電流能力を高めることができる。

【００２０】請求項５の発明によれば、請求項１ないし
４の発明において、溝の開口部の形状を長尺状をなすよ
うに形成しているので、これを利用したトレンチゲート
電極は、ゲート面積を広く占有することができ、チップ
面積当たりの電流能力を高めることができるようにな
る。

【００２１】請求項６の発明によれば、請求項５の発明
において、少なくとも２本の溝を、互いに両端部を連結
して閉じた形状となるように形成し、その閉じた領域内
の部分を前述した電気的に浮遊状態となるように形成す
る領域とする構成にしているので、溝で囲われた閉じた
領域の側が構造的に電気的浮遊状態になりやすいものと
することができ、従来技術と異なり、第２のＭＯＳトラ
ンジスタを形成することなく、浮遊せしめた半導体基板
領域での正孔の注入蓄積効率を高め、伝導変調効果によ
る基板抵抗を低減でき、オン電圧を下げて電流能力を高
めることができるようになる。

【００２２】請求項７の発明によれば、請求項１ないし
６の発明において、溝の両側に位置する半導体基板表面
に形成される電極形成領域のうち、電気的に浮遊状態と
する領域の幅寸法を、外部と接続する領域の幅寸法と同
等もしくは小さくなるように設定しているので、浮遊状
態にした領域の半導体基板においてポテンシャル分布を
急峻にして電子の引き出しを高効率にすることができ、
これによって、従来技術と異なり、第２のＭＯＳトラン
ジスタを形成することなく、浮遊状態にした半導体基板
領域での正孔の注入蓄積効率を高め、伝導変調効果によ
る基板抵抗を低減でき、オン電圧を下げて電流能力を高
めることができる。

【００２３】請求項８の発明によれば、請求項６の発明
において、隣接する２つの閉じた溝の間隔寸法を、閉じ
た溝の短辺寸法と同等もしくは長く設定しているので、
浮遊状態にした領域の半導体基板においてポテンシャル
分布を急峻にして電子の引き出しを高効率にすることが
でき、従来技術と異なり、第２のＭＯＳトランジスタを
形成することなく、浮遊状態にした半導体基板領域での
正孔の注入蓄積効率を高め、伝導変調効果による基板抵
抗を低減でき、オン電圧を下げて電流能力を高めること
ができる。

【００２４】請求項９の発明によれば、請求項１ないし
８の発明において、半導体基板表面に形成される電気的
に浮遊状態となるように形成された電極形成領域を、そ
の表面が多結晶シリコン膜で覆われた状態に形成するの
で、浮遊状態にした領域の半導体基板においてポテンシ
ャル分布を急峻にして電子の引き出しを高効率にするこ
とができ、これによって、従来技術と異なり、第２のＭ
ＯＳトランジスタを形成することなく、浮遊状態にした
半導体基板領域での正孔の注入蓄積効率を高め、伝導変
調効果による基板抵抗を低減でき、オン電圧を下げて電
流能力を高めることができる。

【００２５】請求項１０ないし１３の発明によれば、そ
れぞれ、請求項１ないし４の発明における構成の半導体
装置を製造する場合に好適し、特殊なプロセスを採用す
ることなく前述の構成を形成することができ、しかも、
異方性エッチング処理により形成した溝の形状を、犠牲
酸化処理の工程を実施することで、溝内部の形状を丸め
るように整えるので、これによって溝すなわちトレンチ
ゲート電極の底部での電界集中を抑制することができる
と共に、電流能力の向上を図ることができるようにな
る。

【００２６】請求項１４の発明によれば、請求項１０な
いし１３の発明において、島状第２導電型領域を形成す
る工程では、後工程で前記溝を形成する基板表面領域の
少なくとも一部を除いて第２導電型の領域を形成するの
で、従来技術と異なり、トレンチゲート電極の深さが半
導体基板の第１導電型層（低濃度ｎ型エピタキシャル
層）と島状第２導電型領域（ｐ型チャネル層）の間に形
成される少なくとも最も深いｐｎ接合面よりも浅くする
ことで簡便に、島状第２導電型層領域（ｐ型チャネル
層）から延びる空乏層の形状をなだらかにしてトレンチ
ゲート電極の底部における電界集中をなくし、耐圧を向
上させることができる。

【００２７】

【発明の実施の形態】（第１の実施形態）以下、本発明
をトレンチゲート型ＩＧＢＴに適用した場合の第１の実
施形態について、図１ないし図１１を参照しながら説明
する。図１は、ＩＧＢＴ２１のセルの模式的な断面構造
を示すもので、半導体基板２２は、高濃度ｐ型（第２導
電型）に形成されたシリコン基板２３上に高濃度ｎ型
（第１導電型）のエピタキシャル層２４及び第１導電型
層である低濃度ｎ型エピタキシャル層２５を順次積層し
てなるものである。この場合、高濃度ｐ型半導体基板２
２は、例えば、不純物濃度が２×１０¹⁸／ｃｍ³ 程度に
設定されたものであり、高濃度ｎ型エピタキシャル層２
４は、層厚１５μｍ程度で不純物濃度が５×１０¹⁶／ｃ
ｍ³ 程度に設定されたものであり、低濃度ｎ型エピタキ
シャル層２５は、層厚が６０μｍ程度で１．２×１０¹⁴
／ｃｍ³ 程度に設定されたものである。

【００２８】このように構成された半導体基板２２のエ
ピタキシャル層２５側には、島状第２導電型領域として
ｐ型のチャネル層２６が表面領域に所定の島状の形状に
形成されており、さらに、その表面側の領域には高濃度
第１導電型領域としてのｎ型の不純物が高濃度で導入さ
れた高濃度ｎ型層２７が形成されると共に、第２導電型
であるｐ型の不純物が高濃度で導入された高濃度第２導
電型領域である高濃度ｐ型層２８が形成されている。こ
れらチャネル層２６、高濃度ｎ型層２７及び高濃度ｐ型
層２８は、後述するようにイオン注入処理及びこれに続
く熱処理を行うことにより所定の濃度で深さ寸法となる
ように形成されている。

【００２９】そして、高濃度ｎ型層２７の表面からチャ
ネル層２６を貫通するようにして低濃度ｎ型エピタキシ
ャル層２５の領域に達するようにトレンチ（溝）２９が
形成されている。このトレンチ２９は図中紙面の背面方
向に延びるように形成されたものであり、幅寸法が例え
ば１μｍ程度に設定されており、その底部は異方性エッ
チング処理を行った後に丸め処理を行って滑らかな形状
に形成されている。このトレンチ２９の内壁面にはシリ
コン酸化膜からなる例えば６０ｎｍ程度の膜厚のゲート
絶縁膜３０が形成されており、さらに内部にはリンをド
ープした多結晶シリコンを充填した多結晶シリコン領域
としてのトレンチゲート電極３１が形成されている。

【００３０】トレンチゲート電極３１の表面に露出して
いる部分は、ＢＰＳＧ（Boron-doped Phosphor-Silicat
e Glass ）膜３２により覆われており、このＢＰＳＧ膜
３２の電極形成部分にはコンタクト孔３３が形成され、
アルミニウム製のエミッタ電極３４が設けられている。
この場合、ひとつのトレンチゲート電極３１の両側に位
置するエミッタ電極３４ａ，３４ｂのうち、一方のエミ
ッタ電極３４ａは外部と電気的に接続され、他方のエミ
ッタ電極３４ｂは外部に接続せずそのままとして浮遊状
態つまりフローティングゲートとして機能するように設
けている。

【００３１】上述の場合、図示のようにチャネル層２６
は、低濃度ｎ型エピタキシャル層２５との間に形成され
るｐｎ接合が湾曲した形状となっており、トレンチゲー
ト電極３１と接する部分では最も浅くなり、その中間の
位置では下（基板裏面方向に対して）に凸となるように
して最も深く形成された部分（深さ寸法ａ）が設けられ
ている。そして、トレンチゲート電極３１は、その底部
までの深さ寸法ｂが上述のｐｎ接合の最も深い部分の深
さ寸法ａ以下の寸法となるように設定されている（ａ≧
ｂ）。

【００３２】なお、上述したトレンチゲート電極３１の
深さ寸法ｂと、低濃度ｎ型エピタキシャル層２５及びチ
ャネル層２６の間に形成される最も深いｐｎ接合面の深
さａとの両者の値の差である寸法ΔＴ（＝ａ−ｂ）が、
次式（１）の関係を満たすように設定されると良く、さ
らに望ましくは、次式（２）の関係を満たすように設定
されると良い。

【００３３】 ０≦ΔＴ≦０．６μｍ …（１） ０≦ΔＴ≦０．３μｍ …（２） したがって、例えば、チャネル層２６の深さ寸法ａが
３．０μｍに設定された場合には、トレンチゲート電極
３１の深さ寸法ｂが、２．４μｍ〜３．０μｍの範囲に
設定されることが好ましく、さらに望ましくは、２．７
μｍ〜３．０μｍの範囲に設定されることが好ましい。

【００３４】また、トレンチゲート電極３１の底部にお
ける丸め処理を行った結果の曲率半径Ｒを０．２μｍ以
上（Ｒ≧０．２μｍ）もしくはトレンチゲート電極３１
の幅寸法ｄの１／５以上（Ｒ≧ｄ／５）となるように設
定することが好ましい。したがって、トレンチゲート電
極３１の幅寸法が例えば１．０μｍの場合には、両者の
条件は一致することになる。

【００３５】次に、上記構成のＩＧＢＴ２１の製造工程
について説明する。まず、図２（ａ）に示すように、半
導体基板２２として、例えばｐ型の不純物の濃度が２×
１０¹⁸／ｃｍ³ で導入されたシリコン基板２３上にｎ型
の不純物を高濃度（５×１０¹⁶／ｃｍ³ ）で導入した膜
厚１５μｍ程度のエピタキシャル層２４を形成すると共
に、ｎ型の不純物を低濃度（１．２×１０¹⁴／ｃｍ³ ）
で導入した膜厚６０μｍ程度の低濃度ｎ型エピタキシャ
ル層２５を順次積層してなる構成のものを準備する。

【００３６】次に、同図（ｂ）に示すように熱酸化処理
を行って半導体基板２２の表面にシリコン酸化膜３５を
３０ｎｍ程度形成した後、第１導電型層としての低濃度
ｎ型エピタキシャル層２５中に島状第２導電型領域であ
るｐ型チャネル層２６を形成するため、不純物としての
ボロンイオン（Ｂ＋）をイオン注入により導入する（図
中領域３６で示す部分）。イオン注入の条件は、例えば
エネルギーが８０ｋｅＶで注入量が１×１０¹⁴／ｃｍ²
程度である。

【００３７】この後、同図（ｃ）に示すようにイオン注
入したボロンを低濃度ｎ型エピタキシャル層２５内に拡
散させるため１１００℃以上の熱処理でドライブインを
行う。熱処理温度は例えば１１５０℃で、１０分ドライ
ブインを行うことで、ｐ型チャネル層２６は２．０μｍ
程度拡散する。続いて、エミッタ電極３４を形成するた
めフォトリソグラフィ技術によってレジスト３７をパタ
ーニングし、高濃度第１導電型領域としての高濃度ｎ型
層２７を形成するために、不純物としての砒素イオン
（Ａｓ＋）をイオン注入により導入する。イオン注入の
条件は、例えばエネルギーが１５０ｋｅＶで注入量が５
×１０¹⁵／ｃｍ² 程度である。

【００３８】続いて、トレンチ２９を形成するため、同
図（ｄ）に示すようにトレンチマスク用としてシリコン
酸化膜３８を例えば４００ｎｍ程度成膜する（以下、図
では簡単のため、シリコン酸化膜３５及びシリコン酸化
膜３８の積層部分は、シリコン酸化膜３８として示
す）。そして、同図（ｅ），（ｆ）に示すように、フォ
トリソグラフィ技術によってレジスト３９をパターニン
グし、異方性ドライエッチングによりトレンチマスク用
のシリコン酸化膜３８をエッチングする。

【００３９】次に、同図（ｇ）に示すように、シリコン
酸化膜３８をトレンチマスク材として異方性ドライエッ
チングにより低濃度ｎ型エピタキシャル層２５に達する
トレンチ溝２９を形成する。この後、同図（ｈ）に示す
ように、犠牲酸化工程として、例えば、１０５０℃で２
０分のドライ酸化を行うことにより犠牲酸化膜を形成し
た後除去することを行い、これによってトレンチエッチ
ング処理時に発生したトレンチ２９内壁のダメージ層を
除去すると共に、酸化膜の成長特性を利用してトレンチ
２９の底部及び開口部コーナー部を丸める処理を行う。

【００４０】この場合、トレンチ２９の底部を丸める量
としては、発明者らによる実測データに従って決定して
おり、犠牲酸化工程での酸化膜厚とトレンチの底部にお
ける曲率半径の関係を実測したデータに基づいて、トレ
ンチ２９底部で、前述したように０．２μｍ（＝２００
ｎｍ）以上の曲率半径を得るようにするため、例えば３
０ｎｍ以上の酸化膜厚が得られるように犠牲酸化をして
いる。

【００４１】次に、図３（ｉ）に示すように、トレンチ
２９の内壁部に形成するゲート絶縁膜３０として、例え
ば熱酸化によりシリコン酸化膜を６０ｎｍ程度成膜す
る。そして、この後ＬＰ−ＣＶＤ法によりリン（Ｐ）を
ドーピングした多結晶シリコン３９を１．０μｍ成膜し
てトレンチ２９内を埋め込む。そして、埋め込んだ多結
晶シリコン３６中のリンを安定化させるため、例えば８
７５℃で１０分間のドライ酸化処理を行い、この後、酸
化工程で発生した多結晶シリコン上３９の酸化膜をフッ
酸により除去する。続いて、同図（ｊ）に示すようにト
レンチ２９内にのみに多結晶シリコン３９を残すように
エッチバックし、埋め込み電極用として多結晶シリコン
領域であるトレンチゲート電極３１を形成する。

【００４２】次に、ＬＰ−ＣＶＤ法によりリン（Ｐ）を
ドーピングした多結晶シリコンを例えば３７０ｎｍ成膜
した後、レジスト４０を塗布してフォトリソグラフィ処
理によりパターニングしてエッチング処理を行い、同図
（ｋ）に示すように、トレンチゲート電極３１の表面部
分に配線用多結晶シリコン３１ａを形成する。

【００４３】この後、８７５℃、１０分のウェット酸化
で配線用多結晶シリコン３１ａを酸化した後、同図
（ｌ）に示すように、高濃度第２導電型領域としての高
濃度ｐ型層２８を形成するため、レジスト４１を塗布し
てフォトリソグラフィ処理によりパターニングし、ボロ
ンイオン（Ｂ＋）をイオン注入により導入する。この場
合、イオン注入の条件は、エネルギーが３０ｋｅＶで注
入量が４×１０¹⁵／ｃｍ²程度である。続いて、同図
（ｍ）に示すようにＢＰＳＧ膜４２を例えば４００ｎｍ
成膜した後、９００℃で２０分間の熱処理（アニール）
を窒素（Ｎ₂ ）雰囲気中で行う。

【００４４】次に、同図（ｎ）に示すように、ＢＰＳＧ
膜４２にレジスト４３を塗布してフォトリソグラフィ処
理によってパターニングし、ＢＰＳＧ膜４２をエッチン
グしてコンタクト孔３３を形成する。続いて、同図
（ｐ）に示すように、配線用のアルミニウム膜４４をス
パッタ法により所定膜厚で全面に形成し、レジスト４５
を塗布してフォトリソグラフィ処理によってパターニン
グし、アルミニウム膜４４をエッチングすることにより
必要な部分にアルミニウム膜４４を残してエミッタ電極
３４ａ，３４ｂを形成する。

【００４５】このようにして、上記のすべての熱処理の
結果、低濃度ｎ型エピタキシャル層２５とチャネル層２
６との間に形成されるｐｎ接合のうちの、最も深い接合
面の深さ寸法ａに対してトレンチゲート電極３１の基板
表面からの深さ寸法ｂとは、ａ≧ｂなる関係を満足する
ように形成される。また、低濃度ｎ型エピタキシャル層
２５とチャネル層２６との間に形成されるｐｎ接合面の
形状を、半導体基板２２の表面に対して「裏面側に凸な
形状」となるように形成することができ、これによりト
レンチゲート型半導体装置２１が完成される。

【００４６】次に、上記構成を採用した本実施形態にお
けるトレンチゲート型ＩＧＢＴ２１の電気的特性を説明
するにあたり、最適な構成の条件を示すと共にその構成
における電気的に優れた効果を併せて説明する。

【００４７】まず、発明者らは、上記構成のＩＧＢＴ２
１により得られるべき各種の電気的特性をシミュレーシ
ョンにより導いた。図４（ａ）は、図５及び図６で示す
シミュレーション結果の計算に用いた本実施形態の構成
のＩＧＢＴ２１のモデルであり、同図（ｂ）は従来タイ
プのＩＧＢＴ（図３２の構成に相当）のモデルである。
両者の構造上の差は、トレンチゲート電極３１がチャネ
ル層２６の最も深いｐｎ接合面よりも浅く形成されてい
る本実施形態の構成か、深く形成されている従来構成の
ものかの違いである。また、これらのモデルでは、チャ
ネル層の最も深い部分の深さ寸法を３．０μｍとして固
定し、トレンチゲート電極の深さ寸法を、本発明のもの
を２．７μｍとし、従来構成のものを５．０μｍとして
設定したものを想定している。

【００４８】はじめに上記した両者のモデルを用いて、
オフ特性として、降伏時のトレンチゲート電極の底部近
傍の電界分布をシミュレーションした結果を図５に示
す。図において、横軸は図４（ａ），（ｂ）に示した各
モデルのトレンチゲート電極底部近傍に示した破線の矢
印で走査した場合つまりトレンチゲート電極直下の位置
を走査した場合の横方向の距離（μｍ）を示し、縦軸は
電界強度（Ｖ／ｍ）を示している。図から明らかなよう
に、本発明で提案している構成のものが全体的に電界強
度を低く抑えることができ、電界集中を緩和させる効果
がある。

【００４９】このことは、従来構成のものがトレンチゲ
ート電極直下の部分で降伏しているとすると、本発明の
ものでは、同じ電界強度がかかっていないことから、ト
レンチゲート直下での降伏が発生していないことを意味
している。このような本発明の構成を採用することで、
降伏時にゲート絶縁膜がホットキャリアにより劣化する
のを防止することができるようになる。

【００５０】次に、上記の点を確認するために、図４
（ａ），（ｂ）に示した各モデルのもので、降伏時のホ
ットキャリアに相当する電子密度の水平分布をトレンチ
ゲート電極底部の近傍でみたときのシミュレーション結
果を図６に示す。横軸は上述同様であり、縦軸は電子密
度（個／ｃｍ³ ）を示している。図から明らかなよう
に、本発明で提案している構成のものが、降伏時におい
ては従来の構成のものに比べて１／１０程度まで低減さ
れている。すなわち、ホットキャリアによるゲート絶縁
膜の劣化を十分に防止することができることがわかっ
た。

【００５１】図７は耐圧特性をシミュレーションにより
求めたもので、これは、チャネル層の深さ寸法を一定
（例えば３．０μｍ）にしてトレンチゲート電極の深さ
寸法をパラメータとして変化させた場合のコレクタ電圧
（Ｖ）に対するコレクタ電流（Ａ）の特性を求めたもの
である。ここで、トレンチゲート電極の深さ寸法が３．
０μｍ以下のもの、すなわち、チャネル層の深さ以下の
寸法である３．０μｍ、２．７μｍ及び２．４μｍのも
のが本発明の条件に適合するものであり、３．５μｍ及
び４．０μｍのものが従来のものに相当している。

【００５２】この結果を、トレンチゲート電極の深さ寸
法（μｍ）に対するコレクタ遮断電圧（Ｖ）の特性とし
てプロットし直すと図８に示すようになる。この図８か
ら明らかなように、本発明の構成を採用することで、耐
圧が数十から１００Ｖ近くまで高くなるように改善を図
ることができている。図９は発明者らが試作した素子に
ついて測定した耐圧の結果であり、ここでは、従来タイ
プのものとの比較の都合で、チャネル層の深さ寸法を
３．５μｍに合わせて試作した素子の結果について示し
ている。この結果からも、トレンチゲート電極の深さ寸
法をチャネル層よりも浅くすることで、耐圧が改善され
ていることがわかる。

【００５３】次に、図１０は、本発明の構成を採用する
ことで、電流能力が向上することを示すために、オン特
性を調べたシミュレーション結果であり、「本発明」と
したものに対して、「従来」のタイプとしてトレンチゲ
ート電極が深く形成されたものと、「比較データ」とし
てトレンチゲート電極は浅くしているがトレンチゲート
電極の両側ともに電流を流すようにした電極を設けたタ
イプのものについて示している。

【００５４】この結果からわかるように、従来タイプの
ものに比べて、トレンチゲート電極を浅く形成して耐圧
の改善を行う構造とすることで（比較データとしたも
の）オン特性は高めにシフトするが、電気的に浮遊状態
の領域を設ける本発明の構成を採用することでオン電圧
も従来のものよりも改善することができ、電流能力が向
上することがわかる。

【００５５】また、図１１は、従来技術と本発明との双
方において、トレンチゲート電極の両側におけるチャネ
ル出口付近の電界強度、電子密度、正孔密度をシミュレ
ーションにより調べた結果である。「左」はトレンチゲ
ート電極の左側に位置する領域を示し、エミッタ電極が
外部と接続される側のものに対応しており、「右」はト
レンチゲート電極の右側に位置する領域を示し、エミッ
タ電極が浮遊（フローティング）状態とされたものに対
応している。この結果からもわかるように、本発明の電
気的にフローティング状態とした領域においても電子及
び正孔が存在することがわかり、オン電圧が下がること
を証明するものである。

【００５６】このような本実施形態によれば、トレンチ
ゲート電極３１を設けるトレンチ２９の深さ寸法を、ｐ
型チャネル層２６の最も深い部分のｐｎ接合深さよりも
浅く形成し、ｐ型チャネル層２６のｐｎ接合がトレンチ
２９の側面で接するように形成することで、トレンチゲ
ート電極３１の底部における電界集中を緩和することが
でき、これによって素子の耐圧向上を図ることができる
ようになる。

【００５７】また、本実施形態によれば、トレンチゲー
ト電極３１を挟んだ一方の領域を電気的に浮遊状態とす
ることで、キャリア密度の増大を図れる構成とし、これ
によってオン特性の改善を図り電流能力の向上を図るこ
とができるようになる。また、トレンチゲート電極３１
を形成するためのトレンチ２９の異方性エッチング処理
後の表面処理に対応して、電気的に浮遊状態とする領域
についても表面に高濃度ｎ型領域２７を形成するので、
その表面からの不純物濃度に依存したエッチング量を変
化させて肩の部分をなだらかな形状とすることができる
ようになる。

【００５８】（第２の実施形態）図１２及び図１３は、
本発明の第２の実施形態を示すもので、第１の実施形態
と異なるところは、構成上においては、電気的に浮遊状
態とする側のエミッタ電極３４ｂを設けない構成とした
ところである。すなわち、第１の実施形態においては、
コンタクト孔３３を介してエミッタ電極３４ｂを形成
し、これをフローティング状態として使用するように形
成したことで前述の効果を得るようにしたのに対して、
この実施形態においては、コンタクト孔そのものを設け
ずにその領域をフローティング状態となるように形成し
たところが異なるところである。

【００５９】図１２において、前述同様に、半導体基板
２２は、高濃度ｐ型に形成されたシリコン基板２３上に
高濃度ｎ型のエピタキシャル層２４及び低濃度ｎ型エピ
タキシャル層２５を順次積層してなるものである。エピ
タキシャル層２５側には、ｐ型のチャネル層２６が表面
領域に島状に形成され、さらに、その表面側の領域には
高濃度ｎ型層２７が形成されると共に、エミッタ電極３
４ａを形成する側にのみ高濃度ｐ型層２８が形成されて
いる。

【００６０】高濃度ｎ型層２７の表面からチャネル層２
６を貫通するようにして低濃度ｎ型エピタキシャル層２
５の領域に達するようにトレンチ２９が形成され、その
底部は異方性エッチング処理を行った後に丸め処理を行
って滑らかな形状に形成されている。このトレンチ２９
の内壁面にはシリコン酸化膜からなるゲート絶縁膜３０
が形成されており、さらに内部にはリンをドープした多
結晶シリコンを充填した多結晶シリコン領域としてのト
レンチゲート電極３１が形成されている。トレンチゲー
ト電極３１の表面に露出している部分は、ＢＰＳＧ膜３
２により覆われており、このＢＰＳＧ膜３２のエミッタ
電極３４ａを形成する領域に対応してコンタクト孔３３
が形成され、アルミニウム製のエミッタ電極３４ａが設
けられている。

【００６１】上述の場合、チャネル層２６は、前述と同
様にして、低濃度ｎ型エピタキシャル層２５との間に形
成されるｐｎ接合が湾曲した形状となっており、トレン
チゲート電極３１と接する部分では最も浅くなり、その
中間の位置では下（基板裏面方向に対して）に凸となる
ようにして最も深く形成された部分（深さ寸法ａ）が設
けられている。トレンチゲート電極３１は、その底部ま
での深さ寸法ｂが上述のｐｎ接合の最も深い部分の深さ
寸法ａ以下の寸法となるように設定されている（ａ≧
ｂ）。

【００６２】図１３は製造工程の一部を示すもので、第
１の実施形態と異なる部分について示している。すなわ
ち、前述した図３（ｌ）のボロンイオンを注入する工程
において、高濃度ｐ型層２８を形成する際に、この実施
形態では、図１３（ａ）に示すように、コンタクト孔３
３を形成しない領域にはボロンイオンの注入時にレジス
ト４１ａのパターニングによりマスクする。また、この
後の工程で、表面に形成するＢＰＳＧ膜４７について
も、前述したように、コンタクト孔を形成しないので、
その形成工程は第１の実施形態のものとは異なるが、こ
の点を除いては同様であるので、詳細な製造過程は図示
しないが、最終的に同図（ｂ）に示すような状態に形成
される。

【００６３】このような第２の実施形態によっても、第
１の実施形態と同様にして、コンタクト孔を形成しない
側のチャネル層２６がフローティング状態となり、耐圧
の向上を図ると共に、電流能力の向上を図ることができ
るようになる。

【００６４】（第３の実施形態）図１４及び１５は本発
明の第３の実施形態を示すものであり、以下、第１の実
施形態と異なる部分について説明する。すなわち、この
実施形態においては、図示のように、ＩＧＢＴ４８は、
構造的にみるとｎ型層４９が付加された構成となってい
る点が異なり、製造工程においてはこの形成工程が入る
ことにより前述の高濃度ｎ型領域の形成工程が後になる
点で相違している。

【００６５】このｎ型層４９は、不純物濃度が低濃度ｎ
型エピタキシャル層２５よりも高濃度で、後述のように
高濃度ｎ型領域２７の不純物濃度よりも低濃度となるよ
うに設定されている。

【００６６】以下、上記構成の製造工程について第１の
実施形態と異なる点について図１５を参照して説明す
る。すなわち、第１の実施形態において図２（ｃ）で示
した工程では、図１５（ａ）に示すように、イオン注入
を行う際に、その条件として砒素イオン（Ａｓ＋）を、
注入エネルギーが８０ｋｅＶ程度で、注入量を８×１０
¹⁴／ｃｍ² 程度で実施し、これによってｎ型層４９を形
成する。

【００６７】また、この第３の実施形態では、第１の実
施形態において図３（ｋ），（ｌ）で示した工程の間
に、図１５（ｂ）で示す製造工程が追加される。すなわ
ち、高濃度ｎ型層２７を形成するために、レジスト５０
をフォトリソグラフィ処理によりパターニングして砒素
イオン（Ａｓ＋）を注入する。このときのイオン注入条
件は、例えば、エネルギーが１５０ｋｅＶで注入量が５
×１０¹⁵／ｃｍ² 程度である。この後、図１５（ｃ）に
示すようにＡｌ配線３４ａ，３４ｂを形成する。その他
の製造工程は第１の実施例の図２と同じであるため他の
製造工程の説明については省略する。

【００６８】このような第３の実施形態によれば、上記
各実施形態と同様の作用効果が得られると共に、トレン
チ２９を形成するに先だってｎ型層４９を形成するの
で、トレンチ２９の異方性エッチング処理後に行う表面
処理で不純物濃度に依存したエッチング量で表面をエッ
チングすることで、トレンチ２９の肩部分を滑らかな形
状とすることができる。

【００６９】（第４の実施形態）図１６ないし図２１は
本発明の第４の実施形態を示すもので、ここでは、３つ
のタイプのＩＧＢＴ５１，５２，５３について説明す
る。これら３つのタイプのＩＧＢＴ５１〜５３は、第２
の実施形態の構成すなわち浮遊状態にする領域側のＢＰ
ＳＧ膜３２ににコンタクト孔３３を設けない構成のもの
に、第３の実施形態で示したｎ型層４９を設ける構成を
組み合わせたもので、その組合わせ方のバリエーション
である。

【００７０】第１のタイプのＩＧＢＴ５１は、図１６に
示しており、これは、ｎ型層４９及び高濃度ｎ型領域２
７は共に形成するが、高濃度ｐ型領域２８については浮
遊状態にした領域側に形成しない構成としたものであ
る。また、第２のタイプのＩＧＢＴ５２は、図１７に示
しており、これは、浮遊状態にした領域側には高濃度ｎ
型領域２７を設けないようにした構成である。そして、
第３のタイプのＩＧＢＴ５３は、図１８に示しており、
これは、浮遊状態にした領域側に高濃度ｐ型領域２８及
び高濃度ｎ型領域２７のいずれも設けない構成としたも
のである。

【００７１】上記した３つのタイプのＩＧＢＴ５１〜５
３は、いずれもコンタクト孔を設けない側の領域つまり
電気的に浮遊状態となるように形成した領域を設ける構
成であるから、第２の実施形態と同様の作用効果を得る
ことができるものである。また、それぞれの構成におい
ては、トレンチ溝２９を形成する前にその開口部に対応
した領域にｎ型の不純物が導入された領域として、高濃
度ｎ型層２７もしくはｎ型層４９が形成されているの
で、トレンチ溝２９の異方性エッチング処理とその後の
ウェットエッチング処理などで開口部の肩部を不純物濃
度に応じたエッチング量でエッチングすることができ、
なだらかな形状に丸める処理を行うことができる。

【００７２】上記各構成の製造方法としては、基本的に
は第２の実施形態と同じであるが、次の各点で異なる。
すなわち、第１のタイプのＩＧＢＴ５１では、図１９に
示すように、コンタクト孔を形成しない側の領域には高
濃度ｐ型領域２８を形成する際のボロンイオン注入時の
レジスト５４のパターニングで、この領域を覆うように
形成する。これにより、エミッタ電極３４ａを形成する
側にのみ高濃度ｐ型領域２８を形成することができる。

【００７３】また、第２のタイプのＩＧＢＴ５２では、
図２０に示すように、コンタクト孔を形成しない側の領
域には高濃度ｎ型領域２７を形成する際の砒素イオン注
入時に、レジスト５５のパターニングで、この領域を覆
うように形成する。これにより、エミッタ電極３４ａを
形成する側にのみ高濃度ｎ型領域２７を形成することが
できる。

【００７４】そして、第３のタイプのＩＧＢＴ５３で
は、図２１に示すように、コンタクト孔を形成しない側
の領域には高濃度ｐ型領域２８及び高濃度ｎ型領域２７
を形成するためのイオン注入の際に、いずれもレジスト
のパターニングでその領域を覆うように形成する。これ
により、エミッタ電極３４ａを形成する側にのみ高濃度
ｎ型領域２７及び高濃度ｐ型領域２８を形成することが
できる。

【００７５】（第５の実施形態）図２２ないし図２４は
本発明の第５の実施形態を示すもので、上記各実施形態
と異なるところは、ＩＧＢＴ５６の構成のうち、電気的
に浮遊状態とする領域側に対応してトレンチゲート電極
３１を閉じた形状に形成したトレンチゲート電極５７を
設ける構成としたところである。

【００７６】図２２はその基本構成を示すもので、トレ
ンチゲート電極５７を長方形状として電気的に浮遊状態
とする領域を囲うように形成している。この実施形態に
おいては、トレンチゲート電極５７で囲んでいないエミ
ッタ電極３４ａを形成すべき領域にコンタクト孔３３を
形成し、トレンチゲート電極５７で囲んだ領域にはコン
タクト孔を形成しない構成としている。また、この構成
では、トレンチゲート電極３１で囲われた領域には高濃
度ｐ型領域２８を形成せず、コンタクト孔３３を形成す
る側にのみ高濃度ｐ型領域２８を形成している。

【００７７】図２３（ａ）に示すＩＧＢＴ５８は、上記
構成のＩＧＢＴ５６の構成において、トレンチゲート電
極５７の形状をコーナー部に傾斜部を設けたパターンと
したトレンチゲート電極５９としたものであり、同図
（ｂ）に示すＩＧＢＴ６０は、同様にしてトレンチゲー
ト電極５７の形状をコーナー部を丸くするパターンとし
たトレンチゲート電極６１としたものである。

【００７８】これにより、トレンチゲート電極５９，６
１のように環状に閉じたパターンを形成する際に、熱応
力等による結晶欠陥の発生を抑制することができ、ゲー
ト特性の向上を図ることができるようになる。

【００７９】（第６の実施形態）図２５は本発明の第６
の実施形態を示すもので、上記各実施形態と異なるとこ
ろは、第１の実施形態で示した工程中、ｐ型チャネル層
２６を形成する方法である。すなわち、この実施形態に
おいては、図２５に示すように、第２導電型領域である
ｐ型チャネル層２６を形成するのにイオン注入する時
に、全面に注入するのではなく、トレンチゲート電極３
１を形成する領域を除くようにレジスト６４によりパタ
ーニングしてこれをイオン注入のマスクとする。

【００８０】このようにしてイオン注入を前述の条件す
なわち、ボロンイオン（Ｂ＋）を、例えばエネルギーが
８０ｋｅＶで注入量が１×１０¹⁴／ｃｍ² 程度でイオン
注入してイオン注入領域６５を形成する。この後の製造
工程については前記した各実施形態と同様にして行われ
るので、ここでは説明を省略する。

【００８１】さて、上述のようにしてｐ型チャネル領域
を形成するためのイオン注入領域６５を形成すると、こ
の後の熱処理過程を経ることにより、分離状態に形成さ
れているイオン注入領域６５が横方向にも拡散する作用
によってその間隔が狭くなる。そして、狭くなった領域
にトレンチ溝２９が異方性エッチング処理により形成さ
れ、トレンチゲート電極３１が形成されると、そのトレ
ンチゲート電極３１を挟んで両側にｐ型チャネル領域２
６として第１の実施形態で示したと同様に繋がった状態
に形成されることになる。

【００８２】そして、この場合、トレンチゲート電極３
１と繋がる部分のｐ型チャネル層２６のｐｎ接合の形状
は、横方向拡散の効果を利用していることから、第１の
実施形態や他の実施形態のものと異なり、トレンチ溝２
９の側壁に接する部分の深さ寸法がより浅くなり、また
ｐｎ接合の形状をなだらかな形状で下に凸の形状とする
ことができ、トレンチゲート電極３１の底部での電界集
中を緩和すると共に、チャネルを短くすることができる
ことから、電流能力の向上も図ることができるようにな
る。

【００８３】（第７の実施形態）図２６及び図２７は本
発明の第７の実施形態を示すもので、第５の実施形態と
異なるところは、この実施形態に係るＩＧＢＴ６６は、
図２６に示す構成、すなわち、図２２に示した基本構成
において隣接する閉じたトレンチゲート電極５７を形成
しているトレンチ溝２９，２９間の間隔寸法Ｗ１に対し
て、その閉じたトレンチ溝２９の内部の幅寸法（短辺
側）Ｗ２が小さくなるように（Ｗ１＞Ｗ２）設定して形
成した点である。

【００８４】上記構成を採用することで、Ｗ１とＷ２を
同じ寸法に設定した場合に比べて、さらに電流能力の向
上を図ることができるようになる。発明者らは、上記の
構成を採用することの実用的な効果を確認するために、
ＩＧＢＴ６６の構成を用いてオン特性をシミュレーショ
ンにより求めた。図２７はその結果を示すものであり、
隣接する閉じたトレンチ溝２９，２９間の間隔寸法Ｗ１
が閉じたトレンチ溝２９の内部の幅寸法（短辺）Ｗ２に
対して２倍の長さ寸法に設定されたとき（Ｗ１＝２×Ｗ
２）の時オン特性の電流能力を示す傾き△Ｉ／△Ｖが上
がり、電流能力が向上していることがわかる。

【００８５】（第８の実施形態）図２８ないし図３１は
本発明の第８の実施形態を示すもので、図２８に上面図
で示すＩＧＢＴ６７においては、第５の実施形態と異な
り、電気的に浮遊状態とする領域の上面部を配線用多結
晶シリコン６８が覆うように形成したところである。こ
のＩＧＢＴ６７は、第５の実施形態における図２２に示
した構成のものに配線用多結晶シリコン６８を覆うよう
に形成したものである。

【００８６】また、図２９（ａ），（ｂ）に示すＩＧＢ
Ｔ６９，７０は、同様にして図２３（ａ），（ｂ）に示
した構成のものに電気的に浮遊状態とする領域の上面部
に配線用多結晶シリコン６８を覆うように形成したもの
であり、図３０（ａ），（ｂ）に示すＩＧＢＴ７１，７
２は、図２４（ａ），（ｂ）に示した構成のものに電気
的に浮遊状態とする領域の上面部に配線用多結晶シリコ
ン６８を覆うように形成したものである。

【００８７】上述のように、配線用多結晶シリコン６８
を電気的に浮遊状態とする領域の上面部に形成すること
で、オン電圧を低下させることができ、電流能力の向上
を図ることができるようになる。図３１は、上記構成を
採用したことで得られる電流能力として、オン特性をシ
ミュレーションで求めた結果を示している。この結果か
らわかるように、トレンチ溝の両側のどちらか一方を電
気的に浮遊させ、浮遊させた領域を配線用多結晶シリコ
ンで覆うことでオン電圧が下がり、電流能力は向上して
いることがわかる。

【００８８】（他の実施形態）本発明は、上記実施形態
にのみ限定されるものではなく、次のように変形また拡
張できる。ＩＧＢＴ以外にもＭＯＳＦＥＴやトレンチゲ
ート構造を採用する他の半導体装置に適用することがで
きる。不純物を導入する際のイオン注入の条件は適宜変
更設定することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す要部の模式的縦
断側面図

【図２】製造工程毎に示すゲート部分の模式的縦断側面
図（その１）

【図３】製造工程毎に示すゲート部分の模式的縦断側面
図（その２）

【図４】本発明及び対比するための従来のもののシミュ
レーションモデルを示す図

【図５】一次降伏時の水平方向の電界強度分布のシミュ
レーション結果を示す図

【図６】一次降伏時の水平方向の電子密度分布のシミュ
レーション結果を示す図

【図７】トレンチ深さをパラメータとした耐圧特性のシ
ミュレーション結果を示す図

【図８】トレンチ深さに対するコレクタ遮断電圧の関係
のシミュレーション結果を示す図

【図９】トレンチ深さに対するコレクタ遮断電圧の関係
の実測データを示す図

【図１０】オン特性を示す図

【図１１】トレンチゲート電極の左右に位置する電流を
流すセルと浮遊したセルとの電界強度、電子密度及び正
孔密度のシミュレーション結果を示す図

【図１２】本発明の第２の実施形態を示す図１相当図

【図１３】第１の実施形態と異なる製造工程に対応した
ゲート部分の模式的縦断側面図

【図１４】本発明の第３の実施形態を示す図１相当図

【図１５】第１の実施形態と異なる製造工程に対応した
ゲート部分の模式的縦断側面図

【図１６】本発明の第４の実施形態の第１のタイプを示
す図１相当図

【図１７】第２のタイプを示す図１相当図

【図１８】第３のタイプを示す図１相当図

【図１９】第１のタイプにおける第１の実施形態と異な
る製造工程に対応したゲート部分の模式的縦断側面図

【図２０】第２のタイプにおける図１９相当図

【図２１】第３のタイプにおける図１９相当図

【図２２】本発明の第５の実施形態における第１のタイ
プのＩＧＢＴを電極部分を除いた状態で示す上面図

【図２３】第２及び第３のタイプのＩＧＢＴの図２２相
当図

【図２４】第４及び第５のタイプのＩＧＢＴの図２２相
当図

【図２５】本発明の第６の実施形態を示す第１の実施形
態と異なる製造工程に対応したゲート部分の模式的縦断
側面図

【図２６】本発明の第７の実施形態を示す図２２相当図

【図２７】オン特性を示す図

【図２８】本発明の第８の実施形態を示す第１のタイプ
の図２２相当図

【図２９】第２及び第３のタイプを示す図２２相当図

【図３０】第４及び第５のタイプを示す図２２相当図

【図３１】オン特性を示す図

【図３２】従来例を示す図１相当図

【図３３】シミュレーションモデルと一次降伏時の水平
方向の電界強度分布のシミュレーション結果を示す図

【図３４】異なる従来例を示す図１相当図

【符号の説明】

２１，４６，４８，５１〜５３，５６，５８，６０，６
２，６３，６６，６７，６９〜７２はトレンチゲート型
ＩＧＢＴ（半導体装置）、２２は半導体基板、２５は低
濃度ｎ型エピタキシャル層（第１導電型層）、２６はｐ
型チャネル層（島状第２導電型領域）、２７は高濃度ｎ
型領域（高濃度第１導電型領域）、２８は高濃度ｐ型領
域（高濃度第２導電型領域）、２９はトレンチ溝
（溝）、３０はゲート絶縁膜（絶縁層）、３１，５７，
５９，６１はトレンチゲート電極（多結晶シリコン領
域）、３２，４７はＢＰＳＧ膜、３３はコンタクト孔、
３４ａは電極、４９はｎ型領域（第１導電型領域）、６
８は配線用多結晶シリコンである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ｇ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 少なくとも表面層に第１導電型層を有す
   る半導体基板と、 この半導体基板の表面層中に島状に形成された島状第２
   導電型領域と、 前記島状第２導電型領域内に前記半導体基板の不純物濃
   度よりも高不純物濃度に形成された高濃度第１導電型領
   域と、 前記高濃度第１導電型領域の表面から前記島状第２導電
   型領域を貫通するように形成された溝と、 前記溝の内部に絶縁層を介して形成された多結晶シリコ
   ン領域と、 前記島状第２導電型領域内の前記高濃度第１導電型領域
   が形成されていない領域に形成され前記島状第２導電型
   領域の不純物濃度より高濃度に設定された高濃度第２導
   電型領域と、 前記高濃度第１導電型領域と前記高濃度第２導電型領域
   とを共に接続するように形成された電極形成用のコンタ
   クト孔とを具備し、 前記溝は、前記島状第２導電型領域の前記半導体基板と
   の間のｐｎ接合面のうちの最も深い部分よりも浅く形成
   されたｐｎ接合深さの部分と接すると共に、最も深い部
   分のｐｎ接合深さ寸法と同じもしくはそれよりも浅い深
   さ寸法に溝形状が形成され、 前記コンタクト孔を介して形成する電極を、前記溝の両
   側に位置する一方を外部と電気的に導通させ、他方を電
   気的に浮遊状態となるように構成したところに特徴を有
   する半導体装置。
2. 【請求項２】 少なくとも表面層に第１導電型層を有す
   る半導体基板と、 この半導体基板の表面層中に島状に形成された島状第２
   導電型領域と、 前記島状第２導電型領域内に前記半導体基板の不純物濃
   度よりも高不純物濃度に形成された高濃度第１導電型領
   域と、 前記高濃度第１導電型領域の表面から前記島状第２導電
   型領域を貫通するように形成された溝と、 前記溝の内部に絶縁層を介して形成された多結晶シリコ
   ン領域と、 前記島状第２導電型領域内の前記高濃度第１導電型領域
   が形成されていない領域に形成され前記島状第２導電型
   領域の不純物濃度より高濃度に設定された高濃度第２導
   電型領域と、 前記高濃度第１導電型領域と前記高濃度第２導電型領域
   とを共に接続するように形成された電極形成用のコンタ
   クト孔とを具備し、 前記溝は、前記島状第２導電型領域の前記半導体基板と
   の間のｐｎ接合面のうちの最も深い部分よりも浅く形成
   されたｐｎ接合深さの部分と接すると共に、最も深い部
   分のｐｎ接合深さ寸法と同じもしくはそれよりも浅い深
   さ寸法に溝形状が形成され、 前記コンタクト孔は、前記溝の両側に位置する一方の領
   域側に形成して外部と電気的に接続するための電極を形
   成可能な状態とし、他方の領域には形成しない構成とし
   てそのコンタクト孔を形成しない側の領域を電気的に浮
   遊状態となるように構成し、 その浮遊状態に形成された領域は、前記高濃度第２導電
   型領域の形成対象領域から除外するようにしたところに
   特徴を有する半導体装置。
3. 【請求項３】 少なくとも表面層に第１導電型層を有す
   る半導体基板と、 この半導体基板の表面層中に島状に形成された島状第２
   導電型領域と、 前記島状第２導電型領域内に前記半導体基板の不純物濃
   度よりも高不純物濃度に形成された第１導電型領域と、 前記第１導電型領域の表面から前記島状第２導電型領域
   を貫通するように形成された溝と、 前記溝の内部に絶縁層を介して形成された多結晶シリコ
   ン領域と、 前記島状第２導電型領域内に形成され前記第１導電型領
   域よりも不純物濃度が高濃度に設定された高濃度第１導
   電型領域と、 前記島状第２導電型領域内の前記第１導電型領域が形成
   されていない領域に形成され前記島状第２導電型領域の
   不純物濃度より高濃度に設定された高濃度第２導電型領
   域と、 前記高濃度第１導電型領域と前記高濃度第２導電型領域
   とを共に接続するように形成された電極形成用のコンタ
   クト孔とを具備し、 前記溝は、前記島状第２導電型領域の前記半導体基板と
   の間のｐｎ接合面のうちの最も深い部分よりも浅く形成
   されたｐｎ接合深さの部分と接すると共に、最も深い部
   分のｐｎ接合深さ寸法と同じもしくはそれよりも浅い深
   さ寸法に溝形状が形成され、 前記コンタクト孔を介して形成する電極を、前記溝の両
   側に位置する一方を外部と電気的に導通させ、他方を電
   気的に浮遊状態となるように形成したところに特徴を有
   する半導体装置。
4. 【請求項４】 少なくとも表面層に第１導電型層を有す
   る半導体基板と、 この半導体基板の表面層中に島状に形成された島状第２
   導電型領域と、 前記島状第２導電型領域内に前記半導体基板の不純物濃
   度よりも高不純物濃度に形成された第１導電型領域と、 前記第１導電型領域の表面から前記島状第２導電型領域
   を貫通するように形成された溝と、 前記溝の内部に絶縁層を介して形成された多結晶シリコ
   ン領域と、 前記島状第２導電型領域内に形成され前記第１導電型領
   域よりも不純物濃度が高濃度に設定された高濃度第１導
   電型領域と、 前記島状第２導電型領域内の前記第１導電型領域が形成
   されていない領域に形成され前記島状第２導電型領域の
   不純物濃度より高濃度に設定された高濃度第２導電型領
   域と、 前記高濃度第１導電型領域と前記高濃度第２導電型領域
   とを共に接続するように形成された電極形成用のコンタ
   クト孔とを具備し、 前記溝は、前記島状第２導電型領域の前記半導体基板と
   の間のｐｎ接合面のうちの最も深い部分よりも浅く形成
   されたｐｎ接合深さの部分と接すると共に、最も深い部
   分のｐｎ接合深さ寸法と同じもしくはそれよりも浅い深
   さ寸法に溝形状が形成され、 前記コンタクト孔は、前記溝の両側に位置する一方の領
   域側に形成して外部と電気的に接続するための電極を形
   成可能な状態とし、他方の領域には形成しない構成とし
   てそのコンタクト孔を形成しない側の領域を電気的に浮
   遊状態となるように構成し、 その浮遊状態に形成された領域は、前記第２導電型領域
   及び高濃度第１導電型領域の少なくとも一方を形成する
   対象領域としたところに特徴を有する半導体装置。
5. 【請求項５】 請求項１ないし４のいずれかに記載の半
   導体装置において、 前記溝は、その開口部の形状が長尺状をなすように形成
   されていることを特徴とする半導体装置。
6. 【請求項６】 請求項５に記載の半導体装置において、 少なくとも２本の前記溝が、互いに両端部を連結して閉
   じた形状となるように形成され、その閉じた側の領域内
   の部分が電気的に浮遊状態となるように形成されている
   ことを特徴とする半導体装置。
7. 【請求項７】 請求項１ないし６のいずれかに記載の半
   導体装置において、 前記溝の両側に位置する半導体基板表面に形成される電
   極形成領域のうち、電気的に浮遊状態とする領域の幅寸
   法は、外部と接続する領域の幅寸法と同等もしくは小さ
   くなるように設定されていることを特徴とする半導体装
   置。
8. 【請求項８】 請求項６に記載の半導体装置において、 隣接する２つの閉じた前記溝の間隔寸法は、閉じた前記
   溝の短辺寸法と同等もしくは長く設定されていることを
   特徴とする半導体装置。
9. 【請求項９】 請求項１ないし８のいずれかに記載の半
   導体装置において、 前記半導体基板表面に形成される電気的に浮遊状態とな
   るように形成された電極形成領域は、その表面が多結晶
   シリコン膜で覆われた状態に形成されていることを特徴
   とする半導体装置。
10. 【請求項１０】 少なくとも表面層が第１導電型に形成
    された半導体基板に島状第２導電型領域を形成する工程
    と、 前記島状第２導電型領域内に前記半導体基板よりも高不
    純物濃度の高濃度第１導電型領域を形成する工程と、 前記高濃度第１導電型領域の表面から厚さ方向に異方性
    エッチング処理を行って溝を形成する工程と、 熱酸化により犠牲酸化膜を形成した後これを除去する工
    程と、 前記溝内部に絶縁層を形成する工程と、 前記絶縁層で被覆された溝内に多結晶シリコンを充填し
    て多結晶シリコン領域を形成する工程と、 前記島状第２導電型領域内の前記高濃度第１導電型領域
    が形成されていない領域に前記島状第２導電型領域の不
    純物濃度より高濃度に設定された高濃度第２導電型領域
    を形成する工程と、 前記高濃度第１導電型領域と前記高濃度第２導電型領域
    とを共に接続するように電極形成用のコンタクト孔を形
    成する工程とを具備し、 前記溝を形成する工程では、最終工程終了時における前
    記溝が、前記島状第２導電型領域の前記半導体基板との
    間のｐｎ接合面のうちの最も深い部分よりも浅く形成さ
    れたｐｎ接合深さの部分と接するように形成されると共
    に、その溝の深さが前記ｐｎ接合面の最も深い部分のｐ
    ｎ接合深さと同じもしくはそれよりも浅くなるように形
    成し、 前記コンタクト孔を介して形成する電極を、前記溝の両
    側に位置する一方を外部と電気的に導通させ、他方を電
    気的に浮遊状態となるように形成することを特徴とする
    半導体装置の製造方法。
11. 【請求項１１】 少なくとも表面層が第１導電型に形成
    された半導体基板に島状第２導電型領域を形成する工程
    と、 前記島状第２導電型領域内に前記半導体基板よりも高不
    純物濃度の高濃度第１導電型領域を形成する工程と、 前記高濃度第１導電型領域の表面から厚さ方向に異方性
    エッチング処理を行って溝を形成する工程と、 熱酸化により犠牲酸化膜を形成した後これを除去する工
    程と、 前記溝内部に絶縁層を形成する工程と、 前記絶縁層で被覆された溝内に多結晶シリコンを充填し
    て多結晶シリコン領域を形成する工程と、 前記島状第２導電型領域内の前記高濃度第１導電型領域
    が形成されていない領域に前記島状第２導電型領域の不
    純物濃度より高濃度に設定された高濃度第２導電型領域
    を形成する工程と、 前記高濃度第１導電型領域と前記高濃度第２導電型領域
    とを共に接続するように電極形成用のコンタクト孔を形
    成する工程とを具備し、 前記溝を形成する工程では、最終工程終了時における前
    記溝が、前記島状第２導電型領域の前記半導体基板との
    間のｐｎ接合面のうちの最も深い部分よりも浅く形成さ
    れたｐｎ接合深さの部分と接するように形成されると共
    に、その溝の深さが前記ｐｎ接合面の最も深い部分のｐ
    ｎ接合深さと同じもしくはそれよりも浅くなるように形
    成し、 前記コンタクト孔を形成する工程では、前記溝の両側に
    位置する一方の領域側にコンタクト孔を形成して電極を
    形成することで外部と電気的に導通可能とし、他方の領
    域にはコンタクト孔を形成しない状態としてその領域を
    電気的に浮遊状態とし、 前記高濃度第２導電型領域の形成工程では、前記浮遊状
    態に形成される領域に対して、その高濃度第２導電型領
    域の形成対象領域から除外するようにしているところに
    特徴を有する半導体装置の製造方法。
12. 【請求項１２】 少なくとも表面層が第１導電型に形成
    された半導体基板に島状第２導電型領域を形成する工程
    と、 前記島状第２導電型領域内に前記半導体基板よりも高不
    純物濃度の第１導電型領域を形成する工程と、 前記第１導電型領域の表面から厚さ方向に異方性エッチ
    ング処理を行って溝を形成する工程と、 熱酸化により犠牲酸化膜を形成した後これを除去する工
    程と、 前記溝内部に絶縁層を形成する工程と、 前記絶縁層で被覆された溝内に多結晶シリコンを充填し
    て多結晶シリコン領域を形成する工程と、 前記島状第２導電型領域内に形成され前記第１導電型領
    域よりも不純物濃度が高濃度に設定された高濃度第１導
    電型領域を形成する工程と、 前記島状第２導電型領域内の前記第１導電型領域が形成
    されていない領域に前記島状第２導電型領域の不純物濃
    度より高濃度に設定された高濃度第２導電型領域を形成
    する工程と、 前記高濃度第１導電型領域と前記高濃度第２導電型領域
    とを共に接続するように電極形成用のコンタクト孔を形
    成する工程とを具備し、 前記溝を形成する工程では、最終工程終了時における前
    記溝が、前記島状第２導電型領域の前記半導体基板との
    間のｐｎ接合面のうちの最も深い部分よりも浅く形成さ
    れたｐｎ接合深さの部分と接するように形成されると共
    に、その溝の深さが前記ｐｎ接合面の最も深い部分のｐ
    ｎ接合深さと同じもしくはそれよりも浅くなるように形
    成し、 前記コンタクト孔を介して形成する電極を、前記溝の両
    側に位置する一方を外部と電気的に導通させ、他方を電
    気的に浮遊状態となるように形成することを特徴とする
    半導体装置の製造方法。
13. 【請求項１３】 少なくとも表面層が第１導電型に形成
    された半導体基板に島状第２導電型領域を形成する工程
    と、 前記島状第２導電型領域内に前記半導体基板よりも高不
    純物濃度の第１導電型領域を形成する工程と、 前記第１導電型領域の表面から厚さ方向に異方性エッチ
    ング処理を行って溝を形成する工程と、 熱酸化により犠牲酸化膜を形成した後これを除去する工
    程と、 前記溝内部に絶縁層を形成する工程と、 前記絶縁層で被覆された溝内に多結晶シリコンを充填し
    て多結晶シリコン領域を形成する工程と、 前記島状第２導電型領域内に形成され前記第１導電型領
    域よりも不純物濃度が高濃度に設定された高濃度第１導
    電型領域を形成する工程と、 前記島状第２導電型領域内の前記第１導電型領域が形成
    されていない領域に前記島状第２導電型領域の不純物濃
    度より高濃度に設定された第２導電型領域を形成する工
    程と、 前記高濃度第１導電型領域と前記高濃度第２導電型領域
    とを共に接続するように電極形成用のコンタクト孔を形
    成する工程とを具備し、 前記溝を形成する工程では、最終工程終了時における前
    記溝が、前記島状第２導電型領域の前記半導体基板との
    間のｐｎ接合面のうちの最も深い部分よりも浅く形成さ
    れたｐｎ接合深さの部分と接するように形成されると共
    に、その溝の深さが前記ｐｎ接合面の最も深い部分のｐ
    ｎ接合深さと同じもしくはそれよりも浅くなるように形
    成し、 前記コンタクト孔を形成する工程では、前記溝の両側に
    位置する一方の領域側にコンタクト孔を形成して電極を
    形成することで外部と電気的に導通可能とし、他方の領
    域にはコンタクト孔を形成しない状態としてその領域を
    電気的に浮遊状態とし、 その浮遊状態に形成された領域は、前記高濃度第２導電
    型領域及び高濃度第１導電型領域の各形成工程におい
    て、少なくとも一方を形成する対象領域としたところに
    特徴を有する半導体装置の製造方法。
14. 【請求項１４】 請求項１０ないし１３のいずれかに記
    載の半導体装置の製造方法において、 前記島状第２導電型領域を形成する工程では、後工程で
    前記溝を形成する基板表面領域の少なくとも一部を除い
    た領域に形成することを特徴とする半導体装置の製造方
    法。