CN1536680A - 绝缘栅型半导体器件 - Google Patents

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Abstract

本发明提供一种绝缘栅型半导体器件，其最主要特征在于在功率MOSFET中，可以高速并且抑制开关噪声。例如，在与p基极层(12a)和n+源极层(13a)分别相邻的n－漂移层(11)的表面部分上，成方格状地形成沟槽型结构的栅极电极(24a)。然后，在与该栅极电极(24a)的第1电极部(24a－1)分别交叉的第2电极部(24a－2)所对应的上述n－漂移层(11)的界面上，形成与上述p基极层(12a)连接且有比上述p基极层(12a)低的杂质浓度的p层(14B)的结构。

Description

绝缘栅型半导体器件
技术领域
本发明涉及用于电力控制的绝缘栅型半导体器件，特别涉及开关用功率MOSFET(Metal Oxide Semiconductor Field EffectTransistor：金属氧化物半导体场效应晶体管)和IGBT(InsulatedGate Bipolar Transistor：绝缘栅双极晶体管)等MOS栅极元件或MIS(Metal Insulator Semiconductor：金属绝缘体半导体)栅极元件。
背景技术
在开关电源等电源电路的小型化中，提高开关频率是有效的。即，减小电源电路内的电感器和电容器等无源元件是有效的。可是，如果提高开关频率，则MOSFET和IGBT等开关元件的开关损失增加。开关损失的增加导致电源效率下降。因此，在电源电路的小型化中，需要降低开关元件的高速化造成的开关损失。
目前，在用作开关元件的MOSFET和IGBT等MOS栅极元件中，正在缩短栅极长度。由此，减小栅极电极和漏极电极的对置面积。这样，通过降低栅极-漏极间电容，来实现MOS栅极元件的高速化。
但是，如果为了高速化而减小栅极-漏极间电容，则在布线中包含的寄生电感器和开关元件电容之间引起谐振。它成为开关时产生高频噪声(开关噪声)的主要原因。为了抑制这样的开关噪声，需要进行软开关。或者，不是需要设置滤波器电路，就是需要在栅极驱动电路上下工夫。这样，抑制开关噪声带来成本增加。
如上述那样，经过以往通过降低栅极-漏极间电容来实现高速化，但需要抑制开关噪声，因此，存在需要进行软开关，并且需要使用滤波器电路等外部电路的问题。
发明内容
因此，本发明的目的在于，提供高速且不使用外部电路而能抑制开关噪声的绝缘栅型半导体器件。
根据本发明的一方案，提供一种绝缘栅型半导体器件，其特征在于，它包括：第1导电型的第1半导体层；多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个的第1导电型的第3半导体层；第4半导体层，形成在所述第1导电型的第1半导体层的背面侧上；连接到所述第4半导体层上的第2主电极；具有沟槽型结构的控制电极，分别相邻于所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜形成方格状；以及多个第2导电型的第5半导体层，在沿所述控制电极的第1方向设置的多个第1控制电极部上分别交叉，与沿第2方向分别设置的多个第2控制电极部相接，分别设置在所述第1导电型的第1半导体层的界面上，与所述多个第2导电型的第2半导体层的至少一个连接，具有比所述多个第2导电型的第2半导体层低的杂质浓度。
此外，根据本发明的一方案，提供一种绝缘栅型半导体器件，其特征在于，它包括：第1导电型的第1半导体层；多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；形成在所述第1导电型的第1半导体层的背面侧上的第4半导体层；连接到所述第4半导体层上的第2主电极；具有沟槽型结构的多个控制电极，分别相邻于所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜形成带状；以及多个第2导电型的第5半导体层，与所述多个控制电极相接，在所述第1导电型的第1半导体层的界面上分别分割来配置，连接到所述多个第2导电型的第2半导体层的至少一个上，有比所述多个第2导电型的第2半导体层低的杂质浓度。
此外，根据本发明的一方案，提供一种绝缘栅型半导体器件，其特征在于，它包括：第1导电型的第1半导体层；多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；形成在所述第1导电型的第1半导体层的背面侧上的第4半导体层；连接到所述第4半导体层上的第2主电极；具有沟槽型结构的多个控制电极，分别相邻于所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜形成带状；以及多个第2导电型的第5半导体层，与所述多个控制电极的至少底面相接，分别设置在所述第1导电型的第1半导体层的界面上，连接到所述多个第2导电型的第2半导体层的至少一个上，有比所述多个第2导电型的第2半导体层低的杂质浓度。
此外，根据本发明的一方案，提供一种绝缘栅型半导体器件，其特征在于，它包括：第1导电型的第1半导体层；多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；形成在所述第1导电型的第1半导体层的背面侧上的第1导电型的第4半导体层；连接到所述第1导电型的第4半导体层上的第2主电极；至少一个控制电极，包含所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜而形成；至少一个第2导电型的第5半导体层，与所述至少一个控制电极相接，设置在所述第1导电型的第1半导体层的界面上，连接到所述多个第2导电型的第2半导体层的至少一个上，有比所述多个第2导电型的第2半导体层低的杂质浓度；以及第1导电型的第9半导体层，设置在所述第1导电型的第1半导体层和所述第1导电型的第4半导体层之间。
此外，根据本发明的一方案，提供一种绝缘栅型半导体器件，其特征在于，它包括：第1导电型的第1半导体层；多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；形成在所述第1导电型的第1半导体层的背面侧上的第1导电型的第4半导体层；连接到所述第1导电型的第4半导体层上的第2主电极；至少一个控制电极，包含所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜而形成；至少一个第2导电型的第5半导体层，与所述至少一个控制电极相接，设置在所述第1导电型的第1半导体层的界面上，连接到所述多个第2导电型的第2半导体层的至少一个上，有比所述多个第2导电型的第2半导体层低的杂质浓度；以及第2导电型的第10半导体层，分别连接设置在所述多个第2导电型的第2半导体层的底面上。
此外，根据本发明的一方案，提供一种绝缘栅型半导体器件，其特征在于，它包括：第1导电型的第1半导体层；多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；形成在所述第1导电型的第1半导体层的背面侧上的第1导电型的第4半导体层；连接到所述第1导电型的第4半导体层上的第2主电极；至少一个控制电极，包含所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜而形成；以及至少一个第2导电型的第5半导体层，与所述至少一个控制电极相接，设置在所述第1导电型的第1半导体层的界面上，连接到所述多个第2导电型的第2半导体层的至少一个上，有比所述多个第2导电型的第2半导体层低的杂质浓度；在所述第1导电型的第1半导体层和所述第1主电极的连接部形成肖特基结。
此外，根据本发明的一方案，提供一种绝缘栅型半导体器件，其特征在于，它包括：第1导电型的第1半导体层；多个第2导电型的第11半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；多个第2导电型的第2半导体层，包含所述多个第2导电型的第11半导体层的表面部分，分别选择性形成在所述第1导电型的第1半导体层的表面部分上；至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；形成在所述第1导电型的第1半导体层的背面侧上的第4半导体层；连接到所述第1导电型的第4半导体层上的第2主电极；至少一个控制电极，包含所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜而形成；以及至少一个第2导电型的第5半导体层，与所述至少一个控制电极相接，设置在所述第1导电型的第1半导体层的界面上，连接到所述多个第2导电型的第2半导体层的至少一个上，有比所述多个第2导电型的第2半导体层低的杂质浓度。
根据本发明的绝缘栅型半导体器件，通过施加某一范围的高电压，在断路时，可以耗尽第2导电型的第5半导体层。由此，没有高速性损失，可抑制断路时电压的急剧上升。
附图说明
图1是剖切其一部分来表示本发明第1实施方式的纵型功率MOSFET的基本结构的斜视图。
图2是在图1的纵型功率MOSFET中，举例表示将形成p层的第2电极部的宽度比没有形成p层的第1电极部的宽度宽的情况下的斜视图。
图3是在图1的纵型功率MOSFET中，举例表示将形成p层的第2电极部的间隔比没有形成p层的第1电极部的间隔宽的情况下的斜视图。
图4是在图1的纵型功率MOSFET中，举例表示将没有形成p层的第1电极部的底部的栅绝缘膜的膜厚比其他部分形成得厚的情况下的斜视图。
图5是在图1的纵型功率MOSFET中，举例表示至形成p层的第2电极部的底部的长度比至没有形成p层的第1电极部的底部的长度长的情况下的斜视图。
图6是在图1的纵型功率MOSFET中，举例表示仅沿第2电极部的底面和至少一个侧面来形成p层的情况下的斜视图。
图7是在图1的纵型功率MOSFET中，举例表示仅沿第1电极部形成n+源极层的情况下的斜视图。
图8是本发明第1实施方式的剖切表示无穿通型结构的IGBT的一部分结构的斜视图。
图9是本发明第1实施方式的剖切表示穿通(punch through)型结构的IGBT的一部分结构的斜视图。
图10是剖切其一部分来表示本发明第2实施方式的纵型功率MOSFET的基本结构的斜视图。
图11是在图10的纵型功率MOSFET中，举例表示露出栅极电极的底面的一部分，设置开口部并形成p层的情况下的剖面图。
图12是在图11的纵型功率MOSFET中，举例表示在设置了p层的开口部上形成n低电阻层的情况下的剖面图。
图13是在图10的纵型功率MOSFET中，举例表示仅在栅极电极的底面和至少一个侧面上形成p层的情况下的斜视图。
图14是剖切表示本发明第2实施方式的仅在栅极电极的底面上形成p层的纵型MOSFET结构的一部分的斜视图。
图15是在图14的纵型功率MOSFET中表示概略结构的平面图。
图16是剖切表示本发明第2实施方式的无穿通型结构的IGBT的一部分结构的斜视图。
图17是剖切表示本发明第2实施方式的穿通型结构的IGBT的一部分结构的斜视图。
图18是举例表示本发明第3实施方式的用于具有平面型结构的栅极电极的纵型功率MOSFET的情况下的剖面图。
图19是举例表示本发明第3实施方式的用于具有沟槽型结构的栅极电极的纵型功率MOSFET的情况下的剖面图。
图20是表示本发明第3实施方式的用于具有平面型结构的栅极电极的纵型功率MOSFET的情况下的另一例的剖面图。
图21是举例表示本发明第3实施方式的形成肖特基结的情况下的纵型功率MOSFET的剖面图。
图22是举例表示在图18的纵型功率MOSFET中形成肖特基结的情况下的剖面图。
图23是举例表示在图20的纵型功率MOSFET中形成肖特基结的情况下的剖面图。
图24是举例表示本发明第4实施方式的用于具有超级结(superjunction)结构的功率MOSFET的情况下的剖面图。
图25是举例表示本发明第4实施方式的用于具有超级结结构(RESURF(リサ一フ)结构)的功率MOSFET的情况下的剖面图。
具体实施方式
以下，参照附图来说明本发明的实施方式。再有，在各实施方式中，说明第1导电型为n型，第2导电型为p型的情况。此外，有关栅极下具备p层的MOS栅极元件的基本结构，例如公开在(日本专利申请)特愿2002-298838中。因此，这里省略详细的说明。
(第1实施方式)
图1是表示本发明第1实施方式的纵型功率MOSFET的结构例的图。这里，分别示出相对于纵型功率MOSFET的x方向(第1方向)的任意剖面和相对于y方向(第2方向)的任意剖面。此外，本实施方式是将沟槽型结构的栅极电极形成方格状的情况下的例子。
在图1中，在作为第1半导体层的n-漂移层11的一个表面部分上，通过扩散选择性形成作为第2半导体层的多个p基极层12a。各p基极层12a有矩形状，分别配置成矩阵状(或锯齿状)。此外，在上述各p基极层12a的表面部分上，通过扩散选择性形成作为第3半导体层的n+源极层13a。例如在上述各p基极层12a的周边部具有矩形的环形状来设置各n+源极层13a。
在上述n-漂移层11的另一表面(背面)部上，形成成为第4半导体层的n+漏极层15。在该n+漏极层15中，在其整个表面上连接作为第2主电极的漏极电极21。
相反，在上述p基极层12a和上述n+源极层13a的上部，分别设置作为第1主电极的矩形状的源极电极(未图示)。作为控制电极的栅极电极24a隔着栅绝缘膜(例如氧化硅(Si)膜)23a埋入在上述p基极层12a之间。即，栅极电极24a有沟槽型结构，分别相邻于上述p基极层12a和上述n+源极层13a，沿上述n-漂移层11的表面部分设置成方格状。
本实施方式的情况下，栅极电极24a有大致固定的宽度，而且配置的间隔(节距)也大致相同。此外，栅极电极24a有大致固定的深度，例如形成得比上述各p基极层12a的底部还深。栅绝缘膜23a有大致固定的膜厚来形成。
而且，分别对应于上述栅极电极24a中、沿一方向的多个第2电极部24a-2，通过扩散形成作为第5半导体层的多个p层(栅极下p层)14B。即，上述各p层14B在多个沿x方向设置的第1电极部24a-1上分别交叉，与多个分别沿y方向设置的第2电极部24-1相接，在上述n-漂移层11的界面(第2电极部24a-2的底面和两个侧面)上，被分别设置成带状。此外，各p层14B与上述第2电极部24a-2相邻，分别连接到两个上述p基极层12a。上述各p层14B形成有比上述p基极层12a低的杂质浓度。
如上述那样，在配置成方格状的沟槽型结构的栅极电极24a中，仅对应于第2电极部24a-2来设置p层14B。通过这种结构的MOSFET，利用栅极-漏极间电容随着漏极电压而增加的特性，可以实现高速、低噪声的开关特性。
即，在具有设置了p层14B的第2电极部24a-2和没有设置p层14B的第1电极部24a-1，来形成栅极电极24a的情况下，由于p层14B在施加高电压时容易被耗尽，所以可实现MOSFET的高速并且低噪声的开关特性。因此，根据本实施方式，可容易减小施加低电压时的栅极-漏极间电容，实现元件的高速化，并且增大施加高电压时的栅极-漏极间电容，实现元件的低噪声化。
再有，在上述实施方式(图1)中，举例说明了第2电极部24-2的x方向的宽度和第1电极部24a-1的y方向的宽度大致固定形成的情况，但不限于此，例如如图2所示，也可以将设置了p层14B的第2电极部24a-2的宽度(Wg2)大于第1电极部24a-1的宽度(Wg1)而形成为(Wg2＞Wg1)。本例的情况下，施加高电压时的栅极电极24a的面积比施加低电压时大，所以可进一步增大施加高电压时增加的栅极-漏极间电容，可以实现噪声更低的元件。
此外，在上述实施方式(图1)中，举例说明了第2电极部24a-2的x方向的间隔和第1电极部24a-1的y方向的间隔大致固定而形成的情况，但不限于此，例如如图3所示，也可以将第2电极部24a-2的间隔(Cp2)和第1电极部24a-1的间隔(Cp1)有所不同而形成为(Cp2≠Cp1)。在形成这样结构的情况下，与图1的MOSFET相比，可以分别独立地控制元件的导通电阻、高速性、低噪声性。
即，在图1所示的结构中，例如，在第2电极部24a-2的间隔不变，第1电极部24a-1的间隔变窄形成时(Cp2＞Cp1)，可以增大沟道宽度，降低导通电阻。本例的情况下，由于p层14B与栅极电极24a的面积的比例几乎不变化，所以施加高电压时栅极-漏极间电容增加的比例也不变化，没有损失低噪声性。即，保持低噪声性，而且可以实现低导通电阻化。相反，在将第1电极部24a-1的间隔扩大形成时(Cp2＜Cp1)时，导通电阻增大，但可以减小施加低电压时的栅极-漏极间电容，可提高高速性。
再有，在图1所示的结构中，在第1电极部24a-1的间隔不变，改变第2电极部24a-2的间隔时(Cp2＞Cp1，Cp2＜Cp1)，可改变低噪声性，而几乎不改变导通电阻和高速性。
此外，在上述实施方式(图1)中，举例说明了将栅绝缘膜23a大致固定形成的情况，但不限于此，例如如图4所示，第1电极部24a-1的底部的栅绝缘膜23a的膜厚(tox1)也可以厚于其他部分(例如第2电极部24a-2的底部的栅绝缘膜23a的膜厚(tox2))来形成(tox2＜tox1)。在形成这样的结构时，施加低电压时的栅极-漏极间电容由第1电极部24a-1的电容来确定，即，通过使第1电极部24a-1的底部的栅绝缘膜23a变厚，可以降低栅极-漏极间电容。因此，可进行高速化而不损失低噪声性。
此外，在上述实施方式(图1)中，举例说明了栅极电极24a的深度大致固定形成的情况，但并不限于此，例如如图5所示，可将至第2电极部24a-2的底部的长度(深度Lg2)长于至第1电极部24a-1的底部的长度(深度Lg1)来形成(Lg2＞Lg1)。在形成这样的结构时，可以将p层14B靠近漏极电极21，所以来自漏极电极21的电力线容易集中在p层14B上。其结果，可增大栅极-漏极间电容的变化。而且，可以减小施加低电压时的栅极-漏极间电容，可以实现低噪声性和高速化。
此外，在上述实施方式(图1)中，举例说明了将p层14B沿第2电极部24a-2的底面和两个侧面来设置的情况，但不限于此，例如如图6所示，也可以仅沿第2电极部24a-2的底面和至少一个侧面来形成p层14B’。在形成这样的结构时，由于可以增大没有覆盖p层14B’的部分的沟道宽度，所以不损失低噪声性、高速性，可降低导通电阻。
此外，在上述实施方式(图1)中，举例说明了将n+源极层13a环状地形成，即，分别沿第1电极部24a-1和第2电极部24a-2设置n+源极层13a的情况，但不限于此，例如如图7所示，也可以仅沿第1电极部24a-1来形成n+源极层13。在形成这样的结构时，寄生双极晶体管的工作变得困难的部分，可以增大元件的抗击穿量。
此外，在上述各实施方式(图1～图7)中，也可以将几个实施方式适当组合。
此外，在上述各实施方式(图1～图7)中，都举例说明了应用于纵型功率MOSFET的情况，但不限于此，例如如图8所示，同样也可应用于无穿通型结构的IGBT。在无穿通型结构的IGBT的情况下，取代n+漏极层，设有p+漏极层31。
此外，不限于上述无穿通型结构的IGBT(图8)，例如如图9所示，同样也可应用于穿通型结构的IGBT。在穿通型结构的IGBT的情况下，在n-漂移层11和p+漂移层31之间，还设有作为第6半导体层的n+缓冲层32。
而且，在上述各实施方式(图1～图9)中，无论哪种情况下，在n-漂移层11的表面部分上，都可形成杂质浓度高于该n-漂移层11的n低电阻层。
(第2实施方式)
图10是表示本发明第2实施方式的纵型功率MOSFET的结构例的图。这里，分别示出纵型功率MOSFET的相对于x方向的任意剖面和相对于y方向的任意剖面。此外，本实施方式是将沟槽型结构的栅极电极形成为带状的情况下的例子。
在图10中，在作为第1半导体层的n-漂移层11的一个表面部分上，通过扩散选择性形成作为第2半导体层的多个p基极层12。各p基极层12例如在x方向上分别有一定的间隔(节距)，配置成带状。此外，在上述各p基极层12的表面部分上，通过扩散选择性形成作为第3半导体层的n+源极层13。各n+源极层13例如沿上述x方向在上述各p基极层12的端部分别设置成带状。
在上述n-漂移层11的另一表面(背面)部上，形成成为第4半导体层的n+漏极层15。在该n+漏极层15中，在其整个表面上连接作为第2主电极的漏极电极21。
相反，在上述p基极层12和上述n+源极层13的上部，分别设置作为第1主电极的带状的源极电极(未图示)。作为控制电极的栅极电极24a隔着栅绝缘膜(例如氧化硅(Si)膜)23a埋入在上述p基极层12之间。即，栅极电极24a有沟槽型结构，分别相邻于上述p基极层12和上述n+源极层13，沿上述n-漂移层11的表面部分设置成带状。此外，栅极电极24a有大致固定的深度，例如形成为深于上述各p基极层12的底部。栅绝缘膜23a形成为有大致固定的膜厚。
而且，对应于上述各栅极电极24a的局部，通过扩散形成作为第5半导体层的多个p层(栅极下p层)14B。即，上述各p层14B与上述栅极电极24a连接，在上述n-漂移层11的界面(栅极电极24a的底面和两个侧面)上，被分别分割来配置。此外，各p层14B与上述栅极电极24a相邻，分别连接到两个上述p基极层12。上述各p层14B形成为具有比上述p基极层12低的杂质浓度。
在形成这样的结构时，不仅可实现与图1所示结构的MOSFET大致同样的高速、低噪声的开关特性，而且可容易根据固定的面积来形成没有定位偏差影响、被耗尽的p层14B。
再有，在上述实施方式(图10)中，举例说明了沿栅极电极24a的底面和两个侧面来设置p层14B的情况，但不限于此，例如如图11所示，也可以不覆盖栅极电极24a的一部分底面，设置开口部14B-1并形成p层14B’。例如在形成用于制作栅极电极24a的沟糟24-1后，通过调整角度，从沟槽24-1的斜方向进行离子注入，可容易地形成这样的p层14B’。通过这样的结构，可以实现高速、并且低噪声的元件。而且，通过在栅极电极24a的底部形成电子流动的路径，可以抑制增加导通电阻。这里，图中所示的22是分别设置在所述p基极层12和上述n+源极层13的上部、作为第1主电极的带状的源极电极。
此外，如果将上述开口部14B-1的宽度变窄，则导通电阻增大。因此，为了防止因制造过程中的热处理造成开口部14B-1变窄，例如如图12所示，也可以在开口部14B-1中选择性形成作为第7半导体层的n低电阻层11a’。在本例的情况下，上述n低电阻层11a’形成为有比上述n-漂移层11高的杂质浓度。
此外，在上述实施方式(图10)中，举例说明了沿栅极电极24a的底面和两个侧面来设置p层14B的情况，但不限于此，例如如图13所示，也可以仅沿栅极电极24a的底面和至少一个侧面来形成p层14B’。在形成这样的结构时，通过没有覆盖p层14B’的部分来增大沟道宽度，所以可不损失低噪声性、高速性地降低导通电阻。
此外，例如图14和图15所示，也可以仅沿栅极电极24a的底面分别设置p层14B’。这种情况下，例如在沿y方向的栅极电极24a的端面上分别设置各p层14B’，通过成为第8半导体层的p基极连接层12b，连接到p基极层12。在形成这样的结构时，在栅极电极24a的各侧面上不存在p层14B’。因此，没有p层14B’造成的沟道宽度减少，可以抑制导通电阻的增加。此外，栅极-漏极间电容大致由栅极电极24a的底部的面积决定。因此，通过由p层14B’完全覆盖栅极电极24a的底部，可以使施加低电压时的栅极-漏极间电容尽量接近零。其结果，可以实现高速化。
特别是通过p基极连接层12b，将p层14B’与p基极层12连接，从p层14B’可进行充放电。这种情况下，例如如图15所示，通过配置各栅极电极24a，以使p基极连接层12b的间隔变窄，从而可迅速地进行p层14B’的充放电。
此外，在上述各实施方式(图10～图15)中，都举例说明了应用于MOSFET的情况，但不限于此，例如如图16所示，同样也可应用于无穿通型结构的IGBT。同样，也可应用于例如如图17所示的穿通型结构的IGBT。
而且，无论在哪一个实施方式(图10～图17)中，都可在n-漂移层11的表面部分上，形成具有比该n-漂移层11杂质浓度高的n低电阻层。
(第3实施方式)
图18是表示本发明第3实施方式的纵型功率MOSFET的结构例的图。这里，举例表示在n-漂移层11的表面部分上形成n低电阻层11a的情况。
本实施方式的MOSFET通过n-漂移层和p基极层形成的pn二极管(内置二极管)可改善从导通状态切换到截止状态时(恢复时)的损失和噪声。例如已知在将MOSFET用于小型的反相电路(单相)和电桥电路等电源电路的情况下，内置二极管的恢复时的损失和噪声对电源电路的损失和噪声产生很大的影响。
即，在图18中，作为第1半导体层的n-漂移层11在其一个表面部分上，通过扩散设置n低电阻层11a。在n低电阻层11a的表面部分中，通过扩散选择性形成作为第2半导体层的多个p基极层12。各p基极层12例如在垂直于元件的正面的方向上分别有固定的间隔(节距)，被配置成带状。此外，在上述各p基极层12的表面部分上，通过扩散选择性形成作为第3半导体层的n+源极层13。各n+源极层13沿上述各p基极层12分别被设置成带状。
此外，在相邻的两个p基极层12间的上述n低电阻层11a的表面部分上，通过扩散选择性形成作为第5半导体层的p层(栅极下p层)14。本实施方式的情况下，上述p层14在与上述p基极层12连接的上述n低电阻层11a的表面部分上，沿上述p基极层12的界面被设置成带状。而且，该p层14连接到相邻的两个上述p基极层12中的任意一个p基极层12。此外，上述p层14形成为有比上述p基极层12低的杂质浓度。
在上述p基极层12和上述n+源极层13的上部，分别设置作为第1主电极的带状的源极电极22。作为控制电极的栅极电极24在上述源极电极22的相互之间，隔着栅绝缘膜(例如氧化硅(Si)膜)23分别设置成带状。即，平面型结构的栅极电极24从一个上述p基极层12内的上述n+源极层13经由上述p层14和上述n低电阻层11a，形成在到达另一个上述p基极层12内的上述n+源极层13的区域上。上述栅绝缘膜23形成为有大致固定的膜厚(例如0.1μm左右)。
在上述n-漂移层11的另一表面(背面)部中，设置作为第9半导体层的n缓冲层33。此外，隔着该n缓冲层33形成作为第4半导体层的n+漂移层15。在该n+漂移层15中，在其整个面上，连接作为第2主电极的漏极电极21。
在形成这样的结构时，将恢复时的电流变化形成柔和的电流变化的结果，可以降低内置二极管造成的噪声。即，在恢复时，来自p基极层12的耗尽层向n+漂移层15延长，到达n缓冲层33。此时，通过***的n缓冲层33慢慢地被耗尽，可抑制n-漂移层11内的电场增加。其结果，可以防止电流的急剧减少，可以降低内置二极管的恢复时的噪声。此外，不仅使恢复时的电流变化变得柔和，而且可使MOSFET的开关变得柔和。
作为上述n缓冲层33的杂质浓度，不要过高，优选为通过施加高电压容易被耗尽程度的浓度(例如n-漂移层11的浓度的10倍左右)。
再有，在上述实施方式(图18)中，举例说明了应用于具备平面型结构的栅极电极24的MOSFET的情况，但不限于此，例如如图19所示，同样也可以应用于具备沟槽型结构的栅极电极24a的MOSFET。同样，作为具备沟槽型结构的栅极电极24a的MOSFET，也可以应用于形成n低电阻层的情况下的MOSFET。
此外，例如如图20所示，在p基极层12的底面侧上，分别***作为第10半导体层的p缓冲层34的情况下，也可获得同样的效果。即，在恢复时，通过将该p缓冲层34慢慢耗尽，可以降低内置二极管造成的噪声。这里，举例表示了形成n低电阻层11a的情况，但也可以应用于省略了形成n低电阻层11a的MOSFET。同样，作为可***p缓冲层34的MOSFET，也可以应用于具备沟槽型结构的栅极电极的MOSFET。
此外，在上述实施方式(图18～图20)中，举例说明了通过设置缓冲层33、34，来降低内置二极管的恢复时的噪声的情况，但不限于此，例如如图21所示，通过在n-漂移层11和源极电极22之间形成肖特基结35，还可以降低内置二极管的恢复时的损失。即，作为MOSFET的内置二极管，在形成包含pn二极管和肖特基势垒二极管(以下为SBD)的结构的情况下，可以减小内置二极管导通状态时的、n-漂移层11中存在的载流子浓度。由此，可抑制恢复时的载流子数，结果可以减小恢复电流。因此，可以降低恢复时的内置二极管造成的损失。而且，在通过设置SBD来降低恢复时的损失的情况下，与通过公知的寿命控制来降低恢复时的损失的方法相比，控制性优良。
此外，例如如图22所示，在形成肖特基结35而且***上述n缓冲层33的情况下，以及例如如图23所示，在形成肖特基结35而且***上述p缓冲层34的情况下，都可以降低恢复时的损失和噪声。同样，作为形成肖特基结35而且***上述n缓冲层33或p缓冲层34的MOSFET，也可以应用于具备沟槽型结构的栅极电极的MOSFET。
此外，在上述实施方式(图21～图23)中，举例表示了都形成n低电阻层11a的情况，但也可以应用于省略了形成n低电阻层11a的MOSFET。
(第4实施方式)
图24是表示本发明第4实施方式的纵型功率MOSFET的结构例的图。这里，举例表示形成超级结结构的情况。
在图24中，在作为第1半导体层的n-漂移层11的一个表面部分中，通过扩散选择性形成作为第2半导体层的多个p基极层12。各p基极层12例如在与元件的正面垂直的方向上分别具有一定的间隔(节距)，被配置成带状。此外，在上述各p基极层12的表面部分中，通过扩散选择性形成作为第3半导体层的n+源极层13。将各n+源极层13沿上述各p基极层12分别设置成带状。
此外，在相邻的两个p基极层12之间的上述n-漂移层11的表面部分上，通过扩散选择性形成作为第5半导体层的p层(栅极下p层)14。本实施方式的情况下，将上述p层14在与上述p基极层12连接的上述n-漂移层11的表面部分上，沿与上述p基极层12的界面设置成带状。而且，该p层14连接到相邻的两个上述p基极层12中的任何一个p基极层12上。此外，上述p层14形成为有比上述p基极层12低的杂质浓度。
在上述p基极层12和上述n+源极层13的上部中，分别设置作为第1主电极的带状的源极电极22。将作为控制电极的栅极电极24在上述源极电极22的相互之间分别隔着栅绝缘膜(例如氧化硅(Si)膜)23而设置成带状。即，平面型结构的栅极电极24从一个上述p基极层12内的上述n+源极层13经由上述p层14和上述n低电阻层11a，形成于到达另一上述p基极层12内的上述n+源极层13的区域上。上述栅绝缘膜23形成为有大致固定的膜厚(例如0.1μm左右)。
而且，在上述n-漂移层11中，连接到上述各p基极层12来形成多个p柱状层(第11半导体层)61。即，各p柱状层61例如在与元件的正面垂直的方向上分别具有一定的间隔(节距)而配置成带状。
此外，在上述n-漂移层11的另一表面(背面)部上，形成作为第4半导体层的n+漏极层15。在该n+漏极层15上，在其整个面上，连接作为第2主电极的漏极电极21。
在通过这样的n-漂移层11中设置p柱状层61而形成超级结结构的MOSFET中，可增加n-漂移层11的杂质浓度，可以实现低导通电阻化。而且，通过形成p层14，可以降低开关噪声。
再有，作为超级结结构的功率MOSFET，不限于上述结构，例如如图25所示，也可以应用于在上述n-漂移层11上周期性地配置多个p柱状层61和多个n柱状层(第12半导体层)62的RESURF结构的功率MOSFET。
此外，不限于将n-漂移层11的大致整体形成为超级结结构的情况，也可以应用于局部形成了超级结结构的MOSFET。
此外，举例表示了形成超级结结构的周期和MOS元件的周期一致的结构的情况，但也可以形成不同的结构。
此外，也可以在与栅极电极垂直的方向上形成超级结结构。
此外，不限于将平面型结构的栅极电极配置成带状的结构，例如，也可以布置成方格状或锯齿状。而且，也可以将沟槽型结构的栅极电极布置成带状、方格状或锯齿状。
再有，作为具有超级结结构的MOSFET，例如公开在特愿2003-001494和特表2001-501042中，同样也可以应用于这些特愿2003-001494和特表2001-501042中公开的各结构的MOSFET。
如上所述，在各实施方式中，说明了第1导电型为n型，第2导电型为p型的情况。但不限于此，在任何实施方式的情况下，也可以是第1导电型为p型，第2导电型为n型。
此外，在各实施方式中，都说明了使用Si的情况。但不限于此，例如也可以应用于碳化硅(SiC)、氮化镓(GaN)或氮化铝(AlN)等化合物半导体、或使用金刚石的元件。
而且，作为各实施方式，不限于用于具有超级结结构的MOSFET、以及纵型的开关元件。例如，只要是MOS或MIS栅极元件，则横型MOSFET和IGBT等同样可进行实施。
另外，本发明不限定于上述各实施方式，在实施阶段中不脱离本发明的精神的范围内可进行不同的变形。而且，上述各实施方式中包含了各种阶段的发明，可通过公开的多个结构部件的适当组合来提取不同的发明。例如，即使从各实施方式所示的所有结构部件中消除几个结构部件，也可以解决在本发明要解决的课题栏中所述的课题(至少一个)，在可获得本发明效果栏中所述效果(至少一个)的情况下，可将消除该结构部件的结构作为发明来提取。
本发明具有如下效果
根据以上详述的本发明，可以提供高速并且可不使用外部电路来抑制开关噪声的绝缘栅型半导体器件。

Claims (60)

1.一种绝缘栅型半导体器件，其特征在于，它包括：
第1导电型的第1半导体层；
多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；
至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；
多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个的第1导电型的第3半导体层；
第4半导体层，形成在所述第1导电型的第1半导体层的背面侧上；
连接到所述第4半导体层的第2主电极；
具有沟槽型结构的控制电极，分别相邻于所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜形成方格状；以及
多个第2导电型的第5半导体层，在沿所述控制电极的第1方向设置的多个第1控制电极部上分别交叉，与沿第2方向分别设置的多个第2控制电极部相接，分别设置在所述第1导电型的第1半导体层的界面上，与所述多个第2导电型的第2半导体层的至少一个连接，具有比所述多个第2导电型的第2半导体层低的杂质浓度。
2.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层分别沿所述控制电极的所述多个第2控制电极部来设置。
3.如权利要求2所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层分别沿所述控制电极的所述多个第2控制电极部的底面和两个侧面来设置。
4.如权利要求2所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层分别沿所述控制电极的所述多个第2控制电极部的底面和至少一个侧面来设置。
5.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述至少一个第1导电型的第3半导体层分别沿所述控制电极的所述多个第1控制电极部和所述多个第2控制电极部来设置。
6.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述至少一个第1导电型的第3半导体层沿所述控制电极的所述多个第1控制电极部来设置。
7.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述控制电极的所述多个第2控制电极部的第1方向的宽度，与所述多个第1控制电极部的第2方向的宽度相同。
8.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述控制电极的所述多个第2控制电极部的第1方向的宽度，比所述多个第1控制电极部的第2方向的宽度宽。
9.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述控制电极的所述多个第2控制电极部的第1方向的间隔，与所述多个第1控制电极部的第2方向的间隔相同。
10.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述控制电极的所述多个第2控制电极部的第1方向的间隔，与所述多个第1控制电极部的第2方向的间隔有所不同。
11.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述控制电极的所述多个第2控制电极部的底部的所述栅绝缘膜的膜厚，与所述多个第1控制电极部的底部的所述栅绝缘膜的膜厚相同。
12.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述控制电极的所述多个第2控制电极部的底部的所述栅绝缘膜的膜厚，比所述多个第1控制电极部的底部的所述栅绝缘膜的膜厚薄。
13.如权利要求1所述的绝缘栅型半导体器件，其特征在于，至所述控制电极的所述多个第2控制电极部的底部的长度，与至所述多个第1控制电极部的底部的长度相同。
14.如权利要求1所述的绝缘栅型半导体器件，其特征在于，至所述控制电极的所述多个第2控制电极部的底部的长度，比至所述多个第1控制电极部的底部的长度长。
15.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第2半导体层被设置为矩阵状。
16.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述第4半导体层由第1导电型的半导体层构成。
17.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述第4半导体层由第2导电型的半导体层构成。
18.如权利要求17所述的绝缘栅型半导体器件，其特征在于，在所述第4半导体层和所述第1导电型的第1半导体层之间，还设置第1导电型的第6半导体层。
19.一种绝缘栅型半导体器件，其特征在于，它包括：
第1导电型的第1半导体层；
多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；
至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；
多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；
形成在所述第1导电型的第1半导体层的背面侧上的第4半导体层；
连接到所述第4半导体层的第2主电极；
具有沟槽型结构的多个控制电极，分别相邻于所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜形成带状；以及
多个第2导电型的第5半导体层，与所述多个控制电极相接，在所述第1导电型的第1半导体层的界面上分别分割来配置，连接到所述多个第2导电型的第2半导体层的至少一个，有比所述多个第2导电型的第2半导体层低的杂质浓度。
20.如权利要求19所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层分别沿所述多个控制电极的底部和两个侧面来设置。
21.如权利要求20所述的绝缘栅型半导体器件，其特征在于，在所述多个第2导电型的第5半导体层的至少所述多个控制电极的底面所对应的部位上，选择性形成开口部。
22.如权利要求21所述的绝缘栅型半导体器件，其特征在于，在所述开口部内分别形成第1导电型的第7半导体层。
23.如权利要求22所述的绝缘栅型半导体器件，其特征在于，所述第1导电型的第7半导体层分别有比所述第1导电型的第1半导体层高的杂质浓度。
24.如权利要求19所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层分别沿所述多个控制电极的底面和至少一个侧面来设置。
25.如权利要求19所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第2半导体层分别沿所述多个控制电极设置成带状。
26.如权利要求19所述的绝缘栅型半导体器件，其特征在于，所述至少一个第1导电型的第3半导体层分别沿所述多个控制电极设置成带状。
27.如权利要求19所述的绝缘栅型半导体器件，其特征在于，所述第4半导体层由第1导电型的半导体层构成。
28.如权利要求19所述的绝缘栅型半导体器件，其特征在于，所述第4半导体层由第2导电型的半导体层构成。
29.如权利要求28所述的绝缘栅型半导体器件，其特征在于，在所述第4半导体层和所述第1导电型的第1半导体层之间，还设置第1导电型的第6半导体层。
30.一种绝缘栅型半导体器件，其特征在于，它包括：
第1导电型的第1半导体层；
多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；
至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；
多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；
形成在所述第1导电型的第1半导体层的背面侧上的第4半导体层；
连接到所述第4半导体层的第2主电极；
具有沟槽型结构的多个控制电极，分别相邻于所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜形成带状；以及
多个第2导电型的第5半导体层，与所述多个控制电极的至少底面连接，分别设置在所述第1导电型的第1半导体层的界面上，连接到所述多个第2导电型的第2半导体层的至少一个上，有比所述多个第2导电型的第2半导体层低的杂质浓度。
31.如权利要求30所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层分别沿所述多个控制电极的底面来设置。
32.如权利要求31所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层通过至少一个第2导电型的第8半导体层，连接到所述多个第2导电型的第2半导体层的至少一个上。
33.如权利要求30所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第2半导体层分别沿所述多个控制电极设置成带状。
34.如权利要求30所述的绝缘栅型半导体器件，其特征在于，所述至少一个第1导电型的第3半导体层分别沿所述多个控制电极设置成带状。
35.如权利要求30所述的绝缘栅型半导体器件，其特征在于，所述第4半导体层由第1导电型的半导体层构成。
36.如权利要求30所述的绝缘栅型半导体器件，其特征在于，所述第4半导体层由第2导电型的半导体层构成。
37.如权利要求36所述的绝缘栅型半导体器件，其特征在于，在所述第4半导体层和所述第1导电型的第1半导体层之间，还设置第1导电型的第6半导体层。
38.一种绝缘栅型半导体器件，其特征在于，它包括：
第1导电型的第1半导体层；
多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；
至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；
多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；
形成在所述第1导电型的第1半导体层的背面侧上的第1导电型的第4半导体层；
连接到所述第1导电型的第4半导体层上的第2主电极；
至少一个控制电极，包含所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜而形成；
至少一个第2导电型的第5半导体层，与所述至少一个控制电极相接，设置在所述第1导电型的第1半导体层的界面上，连接到所述多个第2导电型的第2半导体层的至少一个上，有比所述多个第2导电型的第2半导体层低的杂质浓度；以及
第1导电型的第9半导体层，设置在所述第1导电型的第1半导体层和所述第1导电型的第4半导体层的相互之间。
39.如权利要求38所述的绝缘栅型半导体器件，其特征在于，所述第1导电型的第1半导体层与所述第1主电极连接，在该连接部形成肖特基结。
40.如权利要求38所述的绝缘栅型半导体器件，其特征在于，在所述第1导电型的第1半导体层的表面部分上，还设置杂质浓度比所述第1导电型的第1半导体层高的第1导电型的低电阻层。
41.如权利要求40所述的绝缘栅型半导体器件，其特征在于，所述第1导电型的低电阻层与所述第1主电极连接，在该连接部形成肖特基结。
42.如权利要求38所述的绝缘栅型半导体器件，其特征在于，所述至少一个控制电极具有平面型结构。
43.如权利要求38所述的绝缘栅型半导体器件，其特征在于，所述至少一个控制电极具有沟槽型结构。
44.一种绝缘栅型半导体器件，其特征在于，它包括：
第1导电型的第1半导体层；
多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；
至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；
多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；
形成在所述第1导电型的第1半导体层的背面侧上的第1导电型的第4半导体层；
连接到所述第1导电型的第4半导体层上的第2主电极；
至少一个控制电极，包含所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜而形成；
至少一个第2导电型的第5半导体层，与所述至少一个控制电极相接，设置在所述第1导电型的第1半导体层的界面上，连接到所述多个第2导电型的第2半导体层的至少一个上，有比所述多个第2导电型的第2半导体层低的杂质浓度；以及
第2导电型的第10半导体层，分别连接设置在所述多个第2导电型的第2半导体层的底面上。
45.如权利要求44所述的绝缘栅型半导体器件，其特征在于，所述第1导电型的第1半导体层与所述第1主电极连接，在该连接部形成肖特基结。
46.如权利要求44所述的绝缘栅型半导体器件，其特征在于，在所述第1导电型的第1半导体层的表面部分上，还设置有杂质浓度比所述第1导电型的第1半导体层高的第1导电型的低电阻层。
47.如权利要求46所述的绝缘栅型半导体器件，其特征在于，所述第1导电型的低电阻层与所述第1主电极连接，在该连接部形成肖特基结。
48.如权利要求44所述的绝缘栅型半导体器件，其特征在于，所述至少一个控制电极有平面型结构。
49.如权利要求44所述的绝缘栅型半导体器件，其特征在于，所述至少一个控制电极有沟槽型结构。
50.一种绝缘栅型半导体器件，其特征在于，它包括：
第1导电型的第1半导体层；
多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；
至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；
多个第1主电极，分别连接到所述第1导电型的第1半导体层、所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；
形成在所述第1导电型的第1半导体层的背面侧上的第1导电型的第4半导体层；
连接到所述第1导电型的第4半导体层上的第2主电极；
至少一个控制电极，包含所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜而形成；以及
至少一个第2导电型的第5半导体层，与所述至少一个控制电极相接，设置在所述第1导电型的第1半导体层的界面上，连接到所述多个第2导电型的第2半导体层的至少一个上，有比所述多个第2导电型的第2半导体层低的杂质浓度；
在所述第1导电型的第1半导体层和所述第1主电极的连接部形成肖特基结。
51.如权利要求50所述的绝缘栅型半导体器件，其特征在于，在所述第1导电型的第1半导体层的表面部分中，还设置有杂质浓度比所述第1导电型的第1半导体层高的第1导电型的低电阻层，在该第1导电型的低电阻层和所述第1主电极的连接部形成所述肖特基结。
52.如权利要求50所述的绝缘栅型半导体器件，其特征在于，在所述第1导电型的第4半导体层和所述第1导电型的第1半导体层之间，还设置第1导电型的第9半导体层。
53.如权利要求50所述的绝缘栅型半导体器件，其特征在于，在所述多个第2导电型的第2半导体层的底面上，连接第2导电型的第10半导体层。
54.如权利要求50所述的绝缘栅型半导体器件，其特征在于，所述至少一个控制电极有平面型结构。
55.如权利要求50所述的绝缘栅型半导体器件，其特征在于，所述至少一个控制电极有沟槽型结构。
56.一种绝缘栅型半导体器件，其特征在于，它包括：
第1导电型的第1半导体层；
多个第2导电型的第11半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；
多个第2导电型的第2半导体层，包含所述多个第2导电型的第11半导体层的表面部分，分别选择性形成在所述第1导电型的第1半导体层的表面部分上；
至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；
多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；
形成在所述第1导电型的第1半导体层的背面侧上的第4半导体层；
连接到所述第4半导体层上的第2主电极；
至少一个控制电极，包含所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜而形成；以及
至少一个第2导电型的第5半导体层，与所述至少一个控制电极相接，设置在所述第1导电型的第1半导体层的界面上，连接到所述多个第2导电型的第2半导体层的至少一个上，有比所述多个第2导电型的第2半导体层低的杂质浓度。
57.如权利要求56所述的绝缘栅型半导体器件，其特征在于，在所述第1导电型的第1半导体层的表面部分，还设置多个第1导电型的第12半导体层。
58.如权利要求57所述的绝缘栅型半导体器件，其特征在于，所述多个第1导电型的第12半导体层和所述多个第2导电型的第11半导体层，周期性地配置在所述第1导电型的第1半导体层上。
59.如权利要求56所述的绝缘栅型半导体器件，其特征在于，所述至少一个控制电极有平面型结构。
60.如权利要求56所述的绝缘栅型半导体器件，其特征在于，所述至少一个控制电极有沟槽型结构。
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