JP2009260253A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】絶縁耐圧の向上を図ることが可能な半導体装置およびその製造方法を提供すること。
【解決手段】第１ｎ型導体層１１、第２ｎ型半導体層１２、ｐ型半導体層１３、ｎ型半導体領域１４、トレンチ３、ゲート電極４１およびゲート絶縁層５、を備えた半導体装置Ａ１であって、境界側部Ｋ１と境界底部Ｋ２，Ｋ３とを備える、第２ｎ型半導体層１２とｐ型半導体層１３との境界は、トレンチ３の側面に接する第１の部分と、幅方向ｙにおいて、トレンチ３の側面から離間している第２の部分と、を有しており、深さ方向ｘにおいて、上記第１の部分、ゲート電極４１の底部、トレンチ３の底部および上記第２の部分が、この順番に存在している。
【選択図】 図１

Description

本発明は、トレンチ構造を有する半導体装置およびその製造方法に関する。
図１２は、従来のトレンチ構造を有する縦型の絶縁ゲート型半導体装置の断面の一例を示している。この半導体装置９Ａは、第１ｎ型半導体層９１１、第２ｎ型半導体層９１２、ｐ型半導体層９１３、ｎ型半導体領域９１４、トレンチ９３、ゲート電極９４およびゲート絶縁層９５を備えている。
第１ｎ型半導体層９１１は、半導体装置９Ａの土台となっている。第２ｎ型半導体層９１２は、第１ｎ型半導体層９１１の上に形成されている。ｐ型半導体層９１３は、第２ｎ型半導体層９１２の上に形成されている。ｎ型半導体領域９１４は、ｐ型半導体層９１３の上に形成されている。
トレンチ９３は、ｎ型半導体領域９１４およびｐ型半導体層９１３を貫通して、第２ｎ型半導体層９１２に達するように形成されている。トレンチ９３の内部には、ゲート電極９４およびゲート絶縁層９５が形成されている。ゲート絶縁層９５は、ゲート電極９４を、第２ｎ型半導体層９１２、ｐ型半導体層９１３およびｎ型半導体領域９１４から絶縁している。ゲート絶縁層９５は、トレンチ９３の内面に沿って形成されている。このような半導体装置９Ａとして、絶縁耐圧が高いものが好ましい。
しかしながら、逆バイアス時に、ゲート絶縁層９５の底部において電界集中が起こるため、絶縁破壊が生じやすくなっている。これにより、絶縁耐圧の向上を図ることが阻害されていた。
特開平０１−１９２１７４号公報
本発明は、上記した事情のもとで考え出されたものであって、絶縁耐圧の向上を図ることが可能な半導体装置およびその製造方法を提供することをその課題とする。
本発明の第１の側面によって提供される半導体装置は、第１の導電型をもつ第１半導体層と、この第１半導体層上に設けられ、上記第１の導電型と反対の第２の導電型を持つ第２半導体層と、この第２半導体層を貫通して上記第１半導体層に達するトレンチと、上記トレンチの表面に沿って、上記トレンチの底部および側部に形成された絶縁層と、この絶縁層により上記第１半導体層および上記第２半導体層と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、上記第２半導体層上に、かつ、上記トレンチの周囲に形成された上記第１の導電型をもつ半導体領域と、を備えた半導体装置であって、上記第１半導体層と上記第２半導体層との境界は、上記トレンチの側面に接する第１の部分と、上記トレンチの深さ方向と垂直である幅方向において、上記トレンチの側面から離間している第２の部分と、を有しており、上記トレンチの深さ方向において、上記第１の部分、上記ゲート電極の底部、上記トレンチの底部および上記第２の部分が、この順番に存在していることを特徴とする。
このような構成によれば、上記深さ方向における、上記トレンチの底部を挟んで上記ゲート電極と反対側に存在する上記境界のいずれかの部分において、電界が集中するようになる。その結果、上記トレンチの底部における電界集中が緩和される。これにより、上記半導体装置の絶縁耐圧の向上を図ることが可能となる。
本発明の好ましい実施の形態においては、上記第２半導体層は、上記トレンチに沿っており、かつ、上記第１半導体層および上記半導体領域に接するチャネル領域を有し、このチャネル領域における不純物濃度は、上記第２半導体層における上記第２の部分に接する部分の不純物濃度よりも小さい。このような構成によれば、上記チャネル領域における不純物濃度を小さく抑えることで、上記半導体装置のしきい値電圧を抑制することが可能となる。一方、上記第２の部分近傍の不純物濃度を大きくすることで、上記第２半導体層における上記第２の部分近傍に空乏層が広がることを抑制できる。これにより、上記第２の部分近傍における電界集中を緩和することが可能となる。
本発明の好ましい実施の形態においては、上記第１半導体層、上記第２半導体層または上記半導体領域に、凹部が形成されており、上記第２の部分と、上記凹部とが、上記幅方向において重なっている。
本発明の好ましい実施の形態においては、上記第２の導電型をもつ追加の半導体領域をさらに有し、この追加の半導体領域は、上記第１半導体層内に形成されているとともに上記第２半導体層と離間している。
本発明の好ましい実施の形態においては、上記追加の半導体領域は、上記トレンチの底部と接している。
本発明の好ましい実施の形態においては、上記追加の半導体領域は、上記トレンチの底部から上記トレンチの側面にわたって接するように形成されている
本発明の好ましい実施の形態においては、上記追加の半導体領域は、上記トレンチと接しており、上記追加の半導体領域と上記トレンチとの境界は、上記トレンチの深さ方向視において、上記トレンチの開口部の内側にのみ存在する。
本発明の第２の側面によって提供される半導体装置の製造方法は、第１の導電型をもつ第１半導体層と、この第１半導体層上に設けられ、上記第１の導電型と反対の第２の導電型を持つ第２半導体層と、この第２半導体層を貫通して上記第１半導体層に達するトレンチと、上記トレンチの表面に沿って、上記トレンチの内部に形成された絶縁層と、この絶縁層により上記第１半導体層および上記第２半導体層と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、上記第２半導体層上に、かつ、上記トレンチの周囲に形成された上記第１の導電型をもつ半導体領域と、を備えた半導体装置の製造方法であって、上記第１の導電型をもつ半導体基板を用い、この基板表面に、上記トレンチを形成する工程と、上記基板表面における、上記トレンチの開口部と離間した位置に、凹部を形成する工程と、上記凹部の底面または側面にイオンを照射して、上記第２半導体層の一部を形成する工程と、を有することを特徴としている。
このような構成によれば、同一のエネルギーでイオンを注入した場合でも、より深い上記第２半導体層を形成することができる。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
図１に、本発明にかかる半導体装置の第１実施形態を示している。本実施形態の半導体装置Ａ１は、第１ｎ型半導体層１１、第２ｎ型半導体層１２、ｐ型半導体層１３、ｎ型半導体領域１４、高濃度ｐ型半導体領域１３ａ、トレンチ３、ゲート電極４１、ゲート絶縁層５、ソース電極４２、ドレイン電極４３および層間絶縁膜６を備えている。
第１ｎ型半導体層１１は、炭化珪素に高濃度の不純物が添加された材質からなる基板である。第２ｎ型半導体層１２は、第１ｎ型半導体層１１の上に形成されている。第２ｎ型半導体層１２は、炭化珪素に低濃度の不純物が添加された材質からなる。
ｐ型半導体層１３は、第１ｐ型半導体層１３１および第２ｐ型半導体層１３２を有する。第１ｐ型半導体層１３１は、第２ｎ型半導体層１２の上に形成されている。第１ｐ型半導体層１３１と、第２ｎ型半導体層１２との境界のうち、トレンチ３の深さ方向ｘ、幅方向ｙに沿ったものは、それぞれ境界側部Ｋ１、境界底部Ｋ２である。本実施形態において、境界底部Ｋ２は、ｎ型半導体領域１４とソース電極４２との境界から、約１μｍ離間している。第１ｐ型半導体層１３１の不純物濃度は、たとえば、１×１０18ｃｍ-3〜１×１０21ｃｍ-3である。第２ｐ型半導体層１３２は、第１ｐ型半導体層１３１および第２ｎ型半導体層１２の上に形成されている。第２ｐ型半導体層１３２と、第２ｎ型半導体層１２との境界のうち、幅方向ｙに沿ったものは、境界底部Ｋ３である。第２ｐ型半導体層１３２の不純物濃度は、たとえば、５×１０15ｃｍ-3〜３×１０18ｃｍ-3である。ｎ型半導体領域１４は、ｐ型半導体層１３の上に形成されている。高濃度ｐ型半導体領域１３ａは、第１ｐ型半導体層１３１の上に形成されている。
トレンチ３は、ｎ型半導体領域１４および第２ｐ型半導体層１３２を貫通して、第２ｎ型半導体層１２に達するように形成されている。本実施形態における、トレンチ３の側部と境界底部Ｋ３との接点が、本発明でいう第１の部分である。また、本実施形態における、境界底部Ｋ２のうちの一点が、本発明で言う第２の部分である。トレンチ３と第１ｐ型半導体層１３１とは、幅方向ｙにおいて、０．３μｍ程度離間している。
トレンチ３の内部には、ゲート電極４１およびゲート絶縁層５が形成されている。ゲート電極４１は、たとえば、ポリシリコンから構成されている。もちろん、ゲート電極４１に、Ａｌなどの金属を用いてもよい。ゲート絶縁層５は、たとえば二酸化珪素からなり、ゲート電極４１を、第２ｎ型半導体層１２、ｐ型半導体層１３およびｎ型半導体領域１４から絶縁している。ゲート絶縁層５は、トレンチ３の内面に沿って、トレンチ３の底部および側部に形成されている。
深さ方向ｘにおいて、第２ｐ型半導体層１３２と第２ｎ型半導体層１２との境界、ゲート電極４１の底部、トレンチ３の底部、および境界底部Ｋ２が、図下方に向かってこの順番に存在している。
ソース電極４２は、たとえばＡｌからなり、ｎ型半導体領域１４および高濃度ｐ型半導体領域１３ａと接している。ドレイン電極４３も、たとえばＡｌからなり、第１ｎ型半導体層１１と接している。ドレイン電極４３は、第２ｎ型半導体層１２が形成された側と、第１ｎ型半導体層１１を挟んで反対側に形成されている。層間絶縁膜６は、ゲート電極４１を覆うように形成されている。
次に、半導体装置Ａ１の製造方法の一例について、図２、図３を参照しつつ以下に説明する。
まず、図２に示すように、第１ｎ型半導体層１１となる半導体基板を準備する。次に、この基板の表面側に、エピタキシャル結晶成長法により、第２ｎ型半導体層１２を形成する。次に、第２ｎ型半導体層１２の表面に溝Ｔ１を作成する。
そして、図３に示すように、溝Ｔ１の内部に、エピタキシャル結晶成長法により第１ｐ型半導体層１３１を形成する。そして、この基板表面を平坦化する。次に、この基板上に第２ｐ型半導体層１３２を、エピタキシャル結晶成長法により形成する。
次に、この第２ｐ型半導体層１３２の上面に所定形状のマスクを施し、不純物イオン（ｎ型またはｐ型）を注入し、ｎ型半導体領域１４および高濃度ｐ型半導体領域１３ａを形成する。
次に、図１に示したトレンチ３、ゲート絶縁層５およびゲート電極４１を形成する。そして、層間絶縁膜６、ソース電極４２およびドレイン電極４３を形成する。以上の工程により、半導体装置Ａ１が完成する。
次に、半導体装置Ａ１の作用について説明する。本実施形態によれば、第１ｐ型半導体層１３１と第２ｎ型半導体層１２との境界に、電界が集中するようになる。その結果、トレンチ３の底部における電界集中が緩和される。これにより、半導体装置Ａ１の絶縁耐圧の向上を図ることが可能となる。
また、第２ｐ型半導体層１３２の不純物濃度を小さく抑えることができる。その結果、半導体装置Ａ１のしきい値電圧を抑制することが可能となる。一方、第１ｐ型半導体層１３１の不純物濃度を大きくすることで、第１ｐ型半導体層１３１に空乏層が広がることを抑制できる。これにより、第１ｐ型半導体層１３１と第２ｎ型半導体層１２との境界おける電界集中を緩和することが可能となる。
図４および図５は、本発明の第２実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。本実施形態の半導体装置Ａ２は、凹部Ｔ２が形成されている点において、第１実施形態の半導体装置Ａ１と相違する。
図４に示された半導体装置Ａ２において、第１実施形態に示したものと同様に、第１ｐ型半導体層１３１の不純物濃度は、第２ｐ型半導体層１３２の不純物濃度より大きい。
また、第１ｐ型半導体層１３１の図中上方に、凹部Ｔ２が形成されている。本実施形態では、幅方向ｙにおける凹部Ｔ２の開口部の大きさは、幅方向ｙにおける第１ｐ型半導体層１３１の大きさより、やや小さい程度である。深さ方向ｘにおける凹部Ｔ２の大きさ、および、深さ方向ｘにおける境界底部Ｋ２と境界底部Ｋ３との距離は、ほぼ同一である。高濃度ｐ型半導体領域１３ａは、凹部Ｔ２の下方に形成されている。
次に、半導体装置Ａ２の製造方法の一例について、図５を参照しつつ以下に説明する。
まず、図５（ａ）に示すように、第１ｎ型半導体層１１となる半導体基板を準備する。次に、この基板の表面側に、エピタキシャル結晶成長法により、第２ｎ型半導体層１２を形成する。第２ｎ型半導体層１２の表面に深さ約０．５μｍの凹部Ｔ２を作成する。
次に、図５（ｂ）に示すように、第１ｐ型半導体層１３１を形成する。これは、基板上面にマスク（図示略）を施し、図中上方から、約４００ＫｅＶのエネルギーで凹部Ｔ２に不純物イオン（ｐ型）を照射することにより行う。第２ｎ型半導体層１２の表面のうち凹部Ｔ２が形成されていない部分に、上記とほぼ同一のエネルギーで、不純物イオン（ｐ型）を照射して、第２ｐ型半導体層１３２を形成する。なお、第１ｐ型半導体層１３１および第２ｐ型半導体層１３２の濃度を調整するには、イオンの照射時間を変えればよい。また、第１ｐ型半導体層１３１および第２ｐ型半導体層１３２の濃度を調整する必要がない場合、第２ｎ型半導体層１２の上面にマスクを施すことなく、第２ｎ型半導体層１２の表面からの深さが異なる、第１ｐ型半導体層１３１および第２ｐ型半導体層１３２を形成することができる。
次に、図４に示した、ｎ型半導体領域１４および高濃度ｐ型半導体領域１３ａを形成する。これも、第２ｎ型半導体層１２に不純物イオン（ｎ型またはｐ型）を注入することにより行われる。さらに、第２ｐ型半導体層１３２が形成された領域にトレンチ３を形成する。トレンチ３内部に、ゲート絶縁層５およびゲート電極４１を形成する。そして、層間絶縁膜６、ソース電極４２およびドレイン電極４３を形成する。以上の工程により、半導体装置Ａ２が完成する。
本実施形態によれば、凹部Ｔ２を設けたことで、第１ｐ型半導体層１３１の深い部分を形成する場合でも、より低いエネルギーでイオンを注入することが可能となる。
図６には、本発明の第３実施形態を示している。上記と同様に、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。本実施形態の半導体装置Ａ３は、第２実施形態の半導体装置Ａ２と比較して、ｎ型半導体領域１４が凹部Ｔ２の下方にも形成されている点において、相違する。このような構成によれば、ソース電極４２とｎ型半導体領域１４との接触面積が大きくなっている。そのため、半導体装置Ａ３における、ソース電極４２とｎ型半導体領域１４とのコンタクト抵抗を小さくすることが可能となっている。
図７〜図１０は、本発明の第４実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。本実施形態の半導体装置Ａ４は、第１実施形態の半導体装置Ａ１と比較して、ｐ型半導体領域１５を有する点において、相違する。
図７に表れているように、ｐ型半導体領域１５は、トレンチ３の底部と接している。ｐ型半導体領域１５における不純物濃度は、たとえば、１×１０18ｃｍ-3〜１×１０21ｃｍ-3である。ｐ型半導体領域１５とトレンチ３との境界の、幅方向ｙにおける大きさは、ゲート電極４１の幅方向ｙにおける大きさよりもやや小さい程度である。また、ｐ型半導体領域１５の図中最下部は、境界底部Ｋ２よりも、深さ方向ｘにおいて深い位置にある。図示していないが、これとは逆に、境界底部Ｋ２が、ｐ型半導体領域１５の最下部よりも深い位置にあってもよい。
次に、半導体装置Ａ４の製造方法の一例について、図８〜図１０を参照しつつ以下に説明する。
半導体装置Ａ４の製造工程は、図３に示されたものを製造するまでは、第１実施形態にかかる半導体装置Ａ１を製造する工程と同じである。そのため、図３までの工程の記載は省略する。図８（ａ）に示すように、図３に示されたものの上面に、プラズマＣＶＤ法により二酸化珪素層ｍを形成する。二酸化珪素層ｍは、後述するトレンチ３の形成、および、ｐ型半導体領域１５の形成のためのマスクとして用いられる。次に、図８（ｂ）に示すように、二酸化珪素層ｍ、ｎ型半導体領域１４、および、ｐ型半導体層１３を貫通するトレンチ３’を形成する。トレンチ３’は、後に、図７に示したトレンチ３となるものである。次に、トレンチ３’の内面を熱酸化する（図示略）。
次に、図９（ａ）に示すように、トレンチ３’の内面および二酸化珪素層ｍの上面の全体にわたって、ポリシリコン層ｐｓを形成する。次に、図９（ｂ）、図１０に示すように、ポリシリコン層ｐｓ２を残し、ポリシリコン層ｐｓ１およびポリシリコン層ｐｓ３を除去する。そして、図１０に示すように、トレンチ３’の底部に、不純物イオン（ｐ型）注入する。これにより、ｐ型半導体領域１５が形成される。その後、二酸化珪素層ｍおよびポリシリコン層ｐｓ２をすべて除去する。この後の工程は、第１実施形態において記載した工程と同様に行われる。そして、図７に示す半導体装置Ａ４が完成する。
次に、半導体装置Ａ４の作用について説明する。
このような構成によれば、ｐ型半導体領域１５の近傍にも電界が集中するようになる。そのため、半導体装置Ａ４の絶縁耐圧をさらに向上させることが可能となる。なお、幅方向ｙにおけるｐ型半導体領域１５の大きさを小さくすると、絶縁耐圧の向上を図りにくくなる。にもかかわらず、オン抵抗を低減させることが可能となる。
図１１は、本発明の第５実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。本実施形態の半導体装置Ａ５は、第４実施形態の半導体装置Ａ４と比較して、トレンチ３の形状が相違する。
図１１に示すように、追加のｐ型半導体層１５が、トレンチ３の先端を覆うように形成されている。これにより、絶縁耐圧をより大きくすることが可能となっている。また、トレンチ３の先端が台形状になっている。その結果、追加のｐ型半導体層１５を、トレンチ３と幅方向ｙにおいて重なる範囲内に形成することが、可能となっている。このような構造により、半導体装置Ａ５における電子の流れが遮られることを防止できる。これにより、オン抵抗を抑制できる。つまり、絶縁破壊電界をより大きくしつつ、さらに、オン抵抗を抑制することが可能となっている。
本発明に係る半導体装置およびその製造方法は、上述した実施形態に限定されるものではない。本発明に係る半導体装置およびその製造方法の各部の具体的な構成は、種々に設計変更自在である。
本発明にかかる半導体装置の第１実施形態を示す要部断面図である。 図１に示した半導体装置の製造工程の一部を示す要部断面図である。 図２の後に続く工程を示す要部断面図である。 本発明にかかる半導体装置の第２実施形態を示す要部断面図である。 （ａ）図４に示した半導体装置の製造工程の一部を示す要部断面図であり、（ｂ）は（ａ）の後に続く工程を示す要部断面図である。 本発明にかかる半導体装置の第３実施形態を示す要部断面図である。 本発明にかかる半導体装置の第４実施形態を示す要部断面図である。 （ａ）図７に示した半導体装置の製造工程の一部を示す要部断面図であり、（ｂ）は（ａ）の後に続く工程を示す要部断面図である。 （ａ）図８（ｂ）の後に続く工程を示す要部断面図であり、（ｂ）は（ａ）の後に続く工程を示す要部断面図である。 図９（ｂ）の後に続く工程を示す要部断面図である。 本発明にかかる半導体装置の第５実施形態を示す要部断面図である。 従来の半導体装置の一例を示す要部断面図である。
符号の説明
Ａ１，Ａ２，Ａ３，Ａ４，Ａ５ 半導体装置
１１ 第１ｎ型半導体層
１２ 第２ｎ型半導体層
１３ ｐ型半導体層
１３１ 第１ｐ型半導体層
１３２ 第２ｐ型半導体層
１３ａ 高濃度ｐ型半導体領域
１４ ｎ型半導体領域
１５ （追加の）ｐ型半導体領域
３，３’ トレンチ
４１ ゲート電極
４２ ソース電極
４３ ドレイン電極
５ ゲート絶縁層
６ 層間絶縁膜
ｍ 二酸化珪素層
ｐｓ，ｐｓ１，ｐｓ２，ｐｓ３ ポリシリコン層
Ｔ１ 溝
Ｔ２ 凹部
Ｋ１ 境界側部
Ｋ２，Ｋ３ 境界底部
ｘ 深さ方向
ｙ 幅方向

Claims (8)

  1. 第１の導電型をもつ第１半導体層と、
    この第１半導体層上に設けられ、上記第１の導電型と反対の第２の導電型を持つ第２半導体層と、
    この第２半導体層を貫通して上記第１半導体層に達するトレンチと、
    上記トレンチの表面に沿って、上記トレンチの底部および側部に形成された絶縁層と、
    この絶縁層により上記第１半導体層および上記第２半導体層と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、
    上記第２半導体層上に、かつ、上記トレンチの周囲に形成された上記第１の導電型をもつ半導体領域と、
    を備えた半導体装置であって、
    上記第１半導体層と上記第２半導体層との境界は、上記トレンチの側面に接する第１の部分と、上記トレンチの深さ方向と垂直である幅方向において、上記トレンチの側面から離間している第２の部分と、を有しており、
    上記トレンチの深さ方向において、上記第１の部分、上記ゲート電極の底部、上記トレンチの底部および上記第２の部分が、この順番に存在していることを特徴とする、半導体装置。
  2. 上記第２半導体層は、上記トレンチに沿っており、かつ、上記第１半導体層および上記半導体領域に接するチャネル領域を有し、
    このチャネル領域における不純物濃度は、上記第２半導体層における上記第２の部分に接する部分の不純物濃度よりも小さい、請求項１に記載の半導体装置。
  3. 上記第１半導体層、上記第２半導体層または上記半導体領域に、凹部が形成されており、
    上記第２の部分と、上記凹部とが、上記幅方向において重なっている、請求項１または２に記載の半導体装置。
  4. 上記第２の導電型をもつ追加の半導体領域をさらに有し、
    この追加の半導体領域は、上記第１半導体層内に形成されているとともに上記第２半導体層と離間している、請求項１ないし３のいずれかに記載の半導体装置。
  5. 上記追加の半導体領域は、上記トレンチの底部と接している、請求項４に記載の半導体装置。
  6. 上記追加の半導体領域は、上記トレンチの底部から上記トレンチの側面にわたって接するように形成されている、請求項４または５に記載の半導体装置。
  7. 上記追加の半導体領域は、上記トレンチと接しており、
    上記追加の半導体領域と上記トレンチとの境界は、上記トレンチの深さ方向視において、上記トレンチの開口部の内側にのみ存在する、請求項４ないし６のいずれかに記載の半導体装置。
  8. 第１の導電型をもつ第１半導体層と、
    この第１半導体層上に設けられ、上記第１の導電型と反対の第２の導電型を持つ第２半導体層と、
    この第２半導体層を貫通して上記第１半導体層に達するトレンチと、
    上記トレンチの表面に沿って、上記トレンチの内部に形成された絶縁層と、
    この絶縁層により上記第１半導体層および上記第２半導体層と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、
    上記第２半導体層上に、かつ、上記トレンチの周囲に形成された上記第１の導電型をもつ半導体領域と、
    を備えた半導体装置の製造方法であって、
    上記第１の導電型をもつ半導体基板を用い、
    この基板表面に、上記トレンチを形成する工程と、
    上記基板表面における、上記トレンチの開口部と離間した位置に、凹部を形成する工程と、
    上記凹部の底面または側面にイオンを照射して、上記第２半導体層の一部を形成する工程と、
    を有することを特徴とする、半導体装置の製造方法。
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