JP5990473B2 - タッチ検出機能付き表示装置及びメモリ回路 - Google Patents

Description

本発明の実施形態は、タッチ検出機能付き表示装置及びメモリ回路に関する。

近年、いわゆるタッチパネルと呼ばれる接触検出装置を液晶表示装置等の表示装置上に装着し、あるいはタッチパネルと表示装置とを一体化し、通常の機械式ボタンの代わりとして情報入力を可能とした表示装置が注目されている。このようなタッチパネルを有する表示装置は、キーボードのような入力装置を必要としないため、コンピューターのほか、携帯電話のような携帯情報端末などでも、使用が拡大する傾向にある。

タッチ検出の方法としては、光学式や抵抗式などいくつかの方式が存在するが、特に携帯端末などでは、比較的単純な構造をもち、かつ低消費電力が実現できる、静電容量型のタッチ検出装置が期待されている。例えば、特許文献１及び２には、表示装置に備えられている表示用の共通電極を、タッチセンサ用電極のうちの一方の電極として兼用し、他方の電極（タッチ検出電極）をこの共通電極と交差するように配置した表示装置が提案されている。

この共通電極とタッチ検出電極との間には静電容量が形成され、外部物体の近接に応じてその静電容量が変化する。そこで、共通電極にタッチ検出用の駆動信号を印加したときにタッチ検出電極に現れるタッチ検出信号を解析することにより、外部物体の近接を検出することができる。

特開２００９−２４４９５８号公報 特開２０１２−４８２９５号公報

ところで、表示動作とタッチ検出動作とで電極を共用する装置では、タッチ検出期間の間、表示を行うための走査線駆動回路を停止させておく必要がある。走査線駆動回路は、一般にシフトレジスタを用いて構成されるが、シフトレジスタをＮＭＯＳ、ＣＭＯＳどちらか一方のトランジスタを用いて構成した場合に、停止期間中に、シフトレジスタ内のノードがトランジスタのオフリークにより電位変動を起こし、誤動作するおそれがある。

本発明は、上記に鑑みてなされたものであり、その目的とするところは、タッチ検出期間中においても、安定して動作することのできるタッチ検出機能付き表示装置、当該タッチ検出機能付き表示装置に用いられるメモリ回路を提供することにある。

本発明の一態様によるタッチ検出機能付き表示装置は、画素信号および表示駆動信号に基づいて表示動作を行う複数の表示素子と、タッチ検出駆動信号に基づいて外部物体の近接を検出するタッチ検出素子と、前記画素信号および前期表示駆動信号を前記複数の表示素子に時分割に順次供給して表示操作を行う走査線駆動回路と、前記タッチ検出駆動信号を前記タッチ検出素子に供給するタッチ駆動回路とを備え、前記タッチ駆動回路は、前記表示走査を行う表示動作期間とは異なるタッチ検出動作期間において、前記タッチ検出駆動信号を前記タッチ検出素子に供給し、前記走査線駆動回路は、前記タッチ検出期間において、前記タッチ検出駆動信号を駆動回路動作安定用信号として用いるタッチ検出機能付き表示装置である。

本発明の実施の形態に係るタッチ検出機能付き表示装置の一構成例を表す図である。 本発明の実施の形態に係るタッチ検出機能付き表示装置の一構成例を表す図である。 本発明の実施の形態に係るタッチ検出機能付き表示装置の表示とタッチ検出との関係を模式的に表す図である。 本発明の実施の形態に係るタッチ検出機能付き表示装置のうち液晶表示装置に関する構成を抽出して示す図である。 従来の補助容量線駆動回路の構成を示す図である。 メモリ回路を組み込んだ補助容量線駆動回路の一構成例を説明するための図である。 従来の表示装置の駆動方法を説明するためのタイミングチャートである。 従来の表示装置の駆動方法による貫通電流を説明するための図である。 メモリ回路を組み込んだ表示装置の駆動方法を説明するためのタイミングチャートである。 表示装置の駆動方法による貫通電流を説明するための図である。 メモリ回路を走査線駆動回路内のシフトレジスタに適用した回路図である。 シフトレジスタ全体の接続を示すブロック図である。 シフトレジスタをタッチ検出機能付き表示装置に適用する際の問題点を説明するための図である。 本実施の形態に係るタッチ検出機能付き表示装置のメモリ回路を走査線駆動回路内のシフトレジスタに適用した回路図である。 本実施の形態に係るタッチ検出機能付き表示装置のシフトレジスタ全体の接続を示すブロック図である。 本実施の形態に係るタッチ検出機能付き表示装置のシフトレジスタのタイミングチャートである。 本実施の形態に係るタッチ検出機能付き表示装置のメモリ回路を走査線駆動回路内のシフトレジスタに適用した回路図である。

図１は、本発明の実施の形態に係るタッチ検出機能付き表示装置の一構成例を表す図である。

タッチ検出機能付き表示装置１は、表示素子として液晶表示素子を用いる。そして、液晶表示素子により構成される液晶表示デバイスと、静電容量型のタッチ検出デバイスとが一体化されている。即ち、タッチ検出機能付き表示装置１は、いわゆるインセルタイプの表示装置である。

タッチ検出機能付き表示装置１は、アレイ基板上に、制御部ＣＯＮＴ、走査線駆動回路ＶＤ、タッチ駆動回路ＴＤ、ソースドライバＨＤ、及びタッチ検出機能付き表示デバイスＤＹＰを備えている。なお、表示デバイスＤＹＰは、複数のタッチ信号ブロックに区分されている。

制御部ＣＯＮＴは、走査線駆動回路ＶＤ、ソースドライバＨＤ、タッチ駆動回路ＴＤ、及びタッチ検出機能付き表示デバイスＤＹＰに対してそれぞれ制御信号を供給し、これらが相互に協働して動作するように制御する。

走査線駆動回路ＶＤは、制御部ＣＯＮＴから供給される制御信号（クロックパルス信号ＣＬＫ、スタートパルス信号ＳＴＰなど）に基づいて、内部に設けられたシフトレジスタを駆動して、表示デバイスＤＹＰの表示駆動の対象となる１水平ライン(走査線)を順次選択する。ソースドライバＨＤは、制御部ＣＯＮＴから供給される制御信号、映像信号に基づいて表示デバイスＤＹＰに画素電圧を出力する。

タッチ駆動回路ＴＤは、制御部ＣＯＮＴから供給される制御信号（クロックパルス信号ＴＣＬＫ、スタートパルス信号ＴＳＴなど）に基づいて、内部に設けられたシフトレジスタを駆動して、切換信号を順次出力する。この切換信号によって、外部回路（不図示）から供給される駆動信号（ＶＣＯＭＡＣ、ＶＣＯＭＤＣ）が切り換えられて、タッチ信号印加ブロックごとに順次駆動信号ＶＣＯＭＡＣが出力される。シフトレジタが選択されていないブロックには、駆動信号ＶＣＯＭＤＣが出力される。表示デバイスＤＹＰには、例えば、図の左右方向に沿って延線された駆動電極ＶＣＯＭ（不図示）が上下方向に複数配されている。駆動信号ＶＣＯＭＡＣは、表示デバイスＤＹＰの駆動電極ＶＣＯＭに供給される。

図２は、本発明の実施の形態に係るタッチ検出機能付き表示装置の一構成例を表す図である。図２では、図１のアレイ基板上に対向基板を重ね合わせて示している。

対向基板上には、図の上下方向に沿って延線されたタッチ検出電極が左右方向に複数配されている。このため、駆動電極ＶＣＯＭとタッチ検出電極とは誘電体Ｄを挟んで対向して容量素子を形成する。そして、指がタッチ検出電極に接触しているか否かによって形成される素子の容量が変化する。従って、駆動信号ＶＣＯＭＡＣによって生成する、それぞれのタッチ検出電極の電位（タッチパネル検出信号）を検知することによってタッチ位置を判断することができる。

図３は、本発明の実施の形態に係るタッチ検出機能付き表示装置の表示とタッチ検出との関係を模式的に表す図である。本実施の形態では、３２水平期間毎にタッチ期間を設け、表示期間とタッチ検出期間がタッチ信号印加ブロック毎に交互に繰り返される。そして、駆動信号ＶＣＯＭＡＣは、タッチ検出期間にのみ当該ブロックに入力される。

即ち、第１ブロックの表示期間において、表示行（１〜３２）に順次ゲート信号（Ｇ１〜Ｇ３２）が出力されて第１ブロックの表示が行われる。第１ブロックのタッチ検出期間において、タッチ信号印加ブロック１に駆動信号ＶＣＯＭＡＣが入力されて第１ブロックのタッチ検出が行われる。

第２ブロックの表示期間において、表示行（３３〜６４）に順次ゲート信号（Ｇ３３〜Ｇ６４）が出力されて第２ブロックの表示が行われる。第２ブロックのタッチ検出期間において、タッチ信号印加ブロック２に駆動信号ＶＣＯＭＡＣが入力されて第２ブロックのタッチ検出が行われる。

以降、ブロックを順次選択して、表示動作とタッチ検出動作とが行われる。

続いて、走査線駆動回路ＶＤに設けられるシフトレジスタの回路構成を説明する。このシフトレジスタには、発明者らによって考案されたメモリ回路を用いている。このメモリ回路は、本実施の形態の駆動回路における特徴的な構成を備えているため、本実施の形態のシフトレジスタについて説明する前に、メモリ回路の技術的意義とその構成動作について説明する。

図４は、本発明の実施の形態に係るタッチ検出機能付き表示装置のうち液晶表示装置に関する構成を抽出して示す図である。

図４に示す液晶表示装置は、アレイ基板ＳＢ１と、アレイ基板ＳＢ１と対向するように配置された対向基板（図示せず）と、アレイ基板ＳＢ１と対向基板との間に狭持された液晶層ＬＱと、マトリクス状に配置された複数の表示画素ＰＸから成る表示部ＤＹＰと、を備えている。

アレイ基板ＳＢ１は、各表示画素ＰＸに対応するようにマトリクス状に配置された画素電極ＰＥと、画素電極ＰＥの配列する行に沿って延びる複数の走査線Ｇ（Ｇ１，Ｇ２、・・・Ｇｎ）および補助容量線Ｃｓ（Ｃｓ１，Ｃｓ２、・・・Ｃｓｎ）と、画素電極ＰＥの配列する列に沿って延びる複数の信号線Ｓ（Ｓ１，Ｓ２，・・・Ｓｍ）と、複数の走査線Ｇと複数の信号線Ｓとが交差する位置近傍に配置された画素スイッチＴ（Ｔ１１〜Ｔｎｍ）と、複数の走査線Ｇおよび補助容量線Ｃｓを駆動する走査線駆動回路ＶＤと、複数の信号線Ｓを駆動するソースドライバＨＤと、を備えている。対向基板は、複数の画素電極ＰＥと対向するように配置された対向電極を備えている。

画素スイッチＴは、例えば薄膜トランジスタである。画素スイッチＴの制御電極は、対応する走査線Ｇと電気的に接続されている。画素スイッチＴのソース電極は、対応する信号線Ｓと電気的に接続されている。画素スイッチＴのドレイン電極は、対応する画素電極ＰＥと電気的に接続されている。

ところで液晶層に含まれる液晶分子は、画素電極に印加される電圧と対向電極に印加される電圧とによって、液晶分子の配向状態が制御される。液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定され、その結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。これを防止するために、液晶表示装置においては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、対向電極に印加する電圧を基準にして、画素電極に印加する電圧を一定時間毎に正電圧側および負電圧側に変化させるようにしている。

このように液晶層に交流電圧を印加する駆動方法として、画素スイッチがオフ（非導通状態）されている期間に、補助容量線の電圧を制御し、信号線に供給する信号電位の変化量より、画素電極電位の変化量を大きくする容量結合（ＣＣ：Capacity Coupling）駆動方式が知られている。

容量結合駆動方式を採用する液晶表示装置においては、補助容量線を駆動するための駆動回路をＣＭＯＳ回路で構成すると、製造プロセスが増加することがあった。従来、製造プロセスを増加させないために、補助容量線を駆動するための駆動回路をＰＭＯＳあるいはＮＭＯＳのいずれか一方のトランジスタ回路で構成する技術が提案されている。

図５は、従来の補助容量線駆動回路の構成を示す図である。図５に示す補助容量線駆動回路は、トランジスタとして、ＮＭＯＳトランジスタを使用したものである。図５において、ＶＳＲｎ＋１は走査線駆動回路から出力されるｎ＋１番目の走査線選択信号であり、Ｍ及びＭＢは交流化信号である。また、ＶＣＳＨは、補助容量線に供給させる正極性の共通信号であり、ＶＣＳＬは、補助容量線に接続させる負極性の共通電圧である。

走査線選択信号（ＶＳＲｎ＋１）がＨｉｇｈレベルで、交流化信号（Ｍ）がＨｉｇｈレベル、交流化信号（ＭＢ）がＬｏｗレベルの時に、ノード（ＮＤ１）がＨｉｇｈレベル、ノード（ＮＤ２）がＬｏｗレベルとなり、出力（Ｃｓｎ）として、正極性の共通電圧（ＶＣＳＨ）が出力される。

また、走査線選択信号（ＶＳＲｎ＋１）がＨｉｇｈレベルで、交流化信号（Ｍ）がＬｏｗレベル、交流化信号（ＭＢ）がＨｉｇｈレベルの時に、ノード（ＮＤ１）がＬｏｗレベル、ノード（ＮＤ２）がＨｉｇｈレベルとなり、出力（Ｃｓｎ）として、負極性の共通電圧（ＶＣＳＬ）が出力される。

図５において、補助容量線Ｃｓｎに印加する共通電圧の交流化を可能にするためには、トランジスタ（Ｔｒ９）及びトランジスタ（Ｔｒ１０）がＯＦＦした後にも、ノード（ＮＤ１）及びノード（ＮＤ２）の電位を変化させずに、一方をＨｉｇｈレベルに、もう片一方をＬｏｗレベルに保持する必要があり、共通電圧を出力するトランジスタ（Ｔｒ１１、あるいはＴｒ１２）を１フレーム期間継続してＯＮ状態とする必要がある。そのため、Ｔｒ１、２、４、５で構成されるメモリ回路が設けられている。

図５に示すように、メモリ回路は、２つのＮＭＯＳインバータ（Ｔｒ１，２で構成されるインバータ及びＴｒ４，５で構成されるインバータ）の入出力端子が互いにたすきがけに接続された形となっている。インバータの基準電圧（ＶＤＤ及びＶＳＳ）は、交流化信号（Ｍ、ＭＢ）のＨｉｇｈレベル及びＬｏｗレベルに相当する電圧とされる。このようにメモリ回路を接続することにより、ノード（ＮＤ１、ＮＤ２）はＴｒ９，Ｔｒ１０がＯＦＦしている期間も、フローティング状態となることなく、Ｈｉｇｈレベル、Ｌｏｗレベルを保持することができるため、Ｔｒ１１、Ｔｒ１２のＯＮ／ＯＦＦを安定化し、出力（Ｃｓｎ）の電位を安定化することができる。

しかしながら、図５の回路構成においては、２つのＮＭＯＳインバータのうちＴｒ２、Ｔｒ５の制御電極に入力される電圧がＨｉｇｈレベルのインバータにおいて、インバータを構成する２つのトランジスタが両方ＯＮ状態となり、ＶＤＤ→Ｔｒ１（Ｔｒ４）→Ｔｒ２（Ｔｒ５）→ＶＳＳの経路で貫通電流が発生し、消費電力が大きくなるという問題が発生する。

また、図５のメモリ回路においては、ノードＮＤ１へのＨｉｇｈレベルの書き込みは、ＮＭＯＳトランジスタＴｒ４、Ｔｒ９を介して行われ、ノードＮＤ２へのＨｉｇｈレベルの書き込みは、ＮＭＯＳトランジスタＴｒ１、Ｔｒ１０を介して行われる。そのため、Ｖｔｈ降下が生じ、Ｈｉｇｈレベルが完全にＶＤＤ電位まで上昇せず、Ｔｒ１１、Ｔｒ１２を介しての出力（Ｃｓｎ）の書き込み特性が劣化してしまう可能性も生じる。

したがって、低消費電力であって、出力レベルの電圧降下を抑制することができるメモリ回路が求められていた。発明者らは、このようなニーズに対応することのできるメモリ回路を考案した。

図６は、ニーズに対応することのできるメモリ回路を組み込んだ補助容量線駆動回路の一構成例を説明するための図である。
なお、図６には補助容量線駆動回路ＣＡｎの一構成例を概略的に示しているが、他の補助容量線駆動回路ＣＡ１〜ＣＡｎ−１の構成も同様である。

図６の回路は、従来の補助容量線駆動回路（図５）において、トランジスタ（Ｔｒ１）及びトランジスタ（Ｔｒ４）の制御電極の接続先をＶＤＤから、それぞれノード（ＮＤ４）及びノード（ＮＤ３）に変更し、ノードＮＤ１とノードＮＤ３間及び、ノードＮＤ２とＮＤ４間に、それぞれ制御電極がＶＤＤに接続されたトランジスタ（Ｔｒ６）及びトランジスタ（Ｔｒ３）を追加している。そして、制御電極がノード（ＮＤ２）に接続され、第１電極がＶＤＤに、第２電極がノード（ＮＤ４）に接続されたトランジスタ（Ｔｒ７）と、制御電極がノード（ＮＤ１）に接続され、第１電極がＶＤＤに、第２電極がノード（ＮＤ３）に接続されたトランジスタ（Ｔｒ８）とをさらに追加して構成している。また、ノード（ＮＤ３）及びノード（ＮＤ４）には、それぞれ容量素子（Ｃ２及びＣ１）が接続され、容量素子の他の一端はクロック信号（ＣＬＫ）に接続している。

従来の補助容量線駆動回路（図５）では、ノード（ＮＤ１）のＨｉｇｈレベルは、トランジスタ（Ｔｒ４、及びＴｒ９）を使って書き込みが行われる。ノード（ＮＤ２）のＨｉｇｈレベルは、トランジスタ（Ｔｒ１、及びＴｒ１０）を使って書き込みが行われる。この際、それぞれのトランジスタ（Ｔｒ１、Ｔｒ４、Ｔｒ９及びＴｒ１０）の制御電極は、ＶＤＤレベルで書き込みが行われるので、出力はトランジスタのＶｔｈ分電圧降下したＶＤＤ−Ｖｔｈレベルになってしまう。従って、ノード（ＮＤ１）及びノード（ＮＤ２）に電圧降下が生じても、出力Ｃｓｎへのスイッチングを確実にするためには、あらかじめＶＤＤレベルを高めに設定する必要があり、回路消費電力が増加してしまう問題がある。

図７は、従来の表示装置の駆動方法を説明するためのタイミングチャートである。ここで、期間Ａ、期間Ｂはそれぞれ１フレーム期間を表し、期間Ａと期間Ｂとで補助容量線Ｃｓの電位ＶＣｓをＨ（Ｈｉｇｈ）とＬ（Ｌｏｗ）とに変化させている。

従来の補助容量線駆動回路（図５）では、トランジスタ（Ｔｒ１）及びトランジスタ（Ｔｒ４）の制御電極は、常にＶＤＤに接続されている。そのため、図７のタイミングチャートにおける期間Ａにおいては、ノード（ＮＤ１）がＬｏｗレベル及びノード（ＮＤ２）がＨｉｇｈレベルであるため、トランジスタ（Ｔｒ４）及びトランジスタ（Ｔｒ５）が両方ＯＮとなる。一方、期間Ｂにおいては、ノード（ＮＤ１）がＨｉｇｈレベル及びノード（ＮＤ２）がＬｏｗレベルであるため、トランジスタ（Ｔｒ１）及びトランジスタ（Ｔｒ２）が両方ＯＮする。従って、図８に示すように、いずれの期間においても、ＶＤＤ→ＶＳＳの経路で貫通電流が流れ、回路消費電力が増加してしまう問題も生じる。

なお、図７では、例としてｎ段目の補助容量線駆動回路ＣＡｎ内の各ノードの電位変化を示しているが、他の段についても、同様の不具合が起こりえる。このため、消費電力の増加は補助容量線駆動回路の段数倍増加することになる。

これに対して、図６に示す実施例の補助容量線駆動回路においては、トランジスタ（Ｔｒ１）及びトランジスタ（Ｔｒ４）の制御電極に、それぞれトランジスタ（Ｔｒ３）及び（Ｔｒ６）を介して、自らのインバータの出力（それぞれＮＤ２及びＮＤ１）をフィードバックして接続し、さらに制御電極にカップリング容量素子（それぞれＣ１、Ｃ２）を接続している。

図９は、ニーズに対応することのできるメモリ回路を組み込んだ表示装置の駆動方法を説明するためのタイミングチャートである。即ち、図９は図６に示す補助容量線駆動回路を使用した場合のタイミングチャートである。

時刻ｔ１において、ＳＲｎ＋１出力がＨｉｇｈレベルになると、トランジスタ（Ｔｒ９、Ｔｒ１０）がＯＮし、ノード（ＮＤ１）及び（ＮＤ３）にＬｏｗレベルが、ノード（ＮＤ２）及びノード（ＮＤ４）にＨｉｇｈレベルが、それぞれ書き込まれる。この時点において、ノード（ＮＤ２）及びノード（ＮＤ４）のＨｉｇｈレベルは、ＶＤＤからトランジスタ（Ｔｒ１０）のＶｔｈ分、電圧降下を生じている。

時刻ｔ２において、ＣＬＫ信号がＨｉｇｈレベルになると、容量素子（Ｃ１）のカップリングによって、ノード（ＮＤ４）の電位が上昇する。なお、このためトランジスタ（Ｔｒ３）はＯＦＦ状態となる。この際、ＣＬＫ信号のＨｉｇｈ〜Ｌｏｗ間の振幅を十分に大きくとっておけば、ノード（ＮＤ４）の電位を、ＶＤＤ＋Ｖｔｈよりも上昇させることができる。その結果、トランジスタ（Ｔｒ１）は確実なＯＮ状態となり、ノード（ＮＤ２）には、ＶＤＤレベルが供給される。

時刻ｔ３において、ＣＬＫ信号がＬｏｗレベルになると、ノード（ＮＤ４）は、ＶＤＤ−Ｖｔｈレベルにまで引き下げられ、トランジスタ（Ｔｒ１）はＯＦＦになるが、ノード（ＮＤ２）は、フローティングのまま、ＶＤＤレベルを保ち続ける。

時刻ｔ４において、ＳＲｎ＋１出力がＬｏｗレベルになり、メモリ回路への入力が切断されるが、ノード（ＮＤ１〜ＮＤ４）のＨｉｇｈ、Ｌｏｗの状態は保持される。

時刻ｔ５において、再び、ＣＬＫ信号がＨｉｇｈレベルになると、時刻ｔ２〜ｔ３と同様に、ノード（ＮＤ２）には、完全なＶＤＤレベルが供給される。

一連の動作が、次にＳＲ２出力がＨｉｇｈレベルになる時刻ｔ６までの間繰り返される。

このようにノード（ＮＤ２）には、ＶＤＤレベルが供給される状態と、フローティング状態とが繰り返えされることになるが、フローティングになる期間は、ＣＬＫがＬｏｗの間の短い期間のみである。従って、トランジスタのＯＦＦリークによる電圧降下は生じず、ＶＤＤレベルを保持することができる。

一方、ノード（ＮＤ１）及びノード（ＮＤ３）には、この期間Ａにおいては、常にトランジスタ（Ｔｒ５）からＬｏｗレベル（ＶＳＳレベル）が供給される。トランジスタ（Ｔｒ４）及びトランジスタ（Ｔｒ２）はＯＦＦ状態になるため、ノード（ＮＤ１）及びノード（ＮＤ２）の電位は安定して、ＶＳＳレベル、ＶＤＤレベルを保ち続ける。

時刻ｔ６以降、再びＳＲｎ＋１出力がＨｉｇｈレベルになると、期間Ｂにおいては、時刻ｔ１〜ｔ４の時とは、逆相の信号がＭ及びＭＢに供給され、ノード（ＮＤ１）及びノード（ＮＤ３）は、Ｈｉｇｈレベルに、ノード（ＮＤ２）及びノード（ＮＤ４）はＬｏｗレベルに反転し、時刻ｔ１〜ｔ５と同様に、ノード（ＮＤ１）及びノード（ＮＤ２）の電位は安定して、ＶＤＤレベル、ＶＳＳレベルを保ち続ける。

以上説明したように、ノード（ＮＤ１）及びノード（ＮＤ２）の電位に電圧降下は発生しないため、トランジスタ（Ｔｒ１１）及びトランジスタ（Ｔｒ１２）のＯＮ、ＯＦＦは安定し、出力Ｃｓ１に、安定してＶＣＳＨ、ＶＣＳＬレベルを供給することが出来る。ＶＤＤ電圧を設定する際に、ノード（ＮＤ１）及びノード（ＮＤ２）の電圧降下を考慮する必要が無く、結果、必要以上にＶＤＤ電圧を上げて設定する必要が無いので、消費電力を低く抑えることが出来る。

また、図９における、期間Ａ及び期間Ｂにおいて、出力にＬｏｗを供給するインバータの電位関係は、図１０に示すようになる。

図８に示す従来例と異なり、期間Ａのトランジスタ（Ｔｒ４）及び期間Ｂのトランジスタ（Ｔｒ１）はＯＦＦとなるため、ＶＤＤ→ＶＳＳ間に貫通電流が発生することはなく、消費電力を低く抑えることが出来る。

以上説明したように、図６のメモリ回路内に設けられたＮＭＯＳインバータは、出力（ＮＤ２、ＮＤ１）のＨｉｇｈレベルを感知することによって、それぞれトランジスタ（Ｔｒ１）及びトランジスタ（Ｔｒ４）の制御電極に入力するＨｉｇｈレベルを増強し、そのことにより、それぞれトランジスタ（Ｔｒ１）及びトランジスタ（Ｔｒ４）が出力するＨｉｇｈレベルを増強するという自己回帰機能を有している。このような作用を備えていることから、発明者らは、この回路をＳＦＣ（Self Feedback Circuit）と命名している。

なお、トランジスタ（Ｔｒ７）とトランジスタ（Ｔｒ８）は、ノード（ＮＤ４）とノード（ＮＤ３）がＨｉｇｈレベルの時に、そのＨｉｇｈレベルを保持することを補う役割を備えている。

トランジスタ（Ｔｒ３）、及びトランジスタ（Ｔｒ６）のオフリークが大きいと、これらトランジスタを介して、ノード（ＮＤ４）とノード（ＮＤ３）のＨｉｇｈレベル電位が低下する恐れがある。第１電極が、ＶＤＤに接続されたトランジスタ（Ｔｒ７）とトランジスタ（Ｔｒ８）を配置することによって、ノード（ＮＤ４）とノード（ＮＤ３）の電圧降下を低減することが出来る。

ノード（ＮＤ１、ＮＤ３）及びノード（ＮＤ２、ＮＤ４）がＬｏｗレベルの場合は、トランジスタ（Ｔｒ７）及びトランジスタ（Ｔｒ８）はＯＦＦとなるため、動作に影響を及ぼさない。

なおＣＬＫ信号は、図９においては、１水平期間に１つの周期で動作しているが、この形態に限定されず、ノード（ＮＤ１）及びノード（ＮＤ３）のｈｉｇｈレベルがトランジスタのオフリークによって、電圧降下を起こさない範囲で、周波数を下げることが可能である。より低い周波数で動作させれば、回路の消費電力もさらに低減することができる。また、容量素子（Ｃ１、Ｃ２）に接続されるＣＬＫ信号を同一信号として説明してきたが、異なったＣＬＫ信号を入力しても、同等の効果を得ることができる。

また、新たに付加した容量素子（Ｃ１、Ｃ２）は、ＣＬＫ信号がＨｉｇｈの期間のみ、ノード（ＮＤ３）または、ノード（ＮＤ４）をＶＤＤ＋Ｖｔｈ以上の電圧に保持することを目的としている。１フレーム期間、ノード（ＮＤ１）やノード（ＮＤ２）の電位を保持する必要がないため、容量値をかなり小さく設定することができ、容量素子を付加することによる回路規模増加はおおむね誤差レベルに抑えることが可能となる。

上述のメモリ回路は、補助容量線駆動回路に適用されたが、それに限定されず、様々な駆動回路に適用することができる。

図１１は、メモリ回路を走査線駆動回路内のシフトレジスタに適用した回路図である。図１２は、シフトレジスタ全体の接続を示すブロック図である。

シフトレジスタ内メモリ回路への入力は、図１１における、ＩＮとＲＥＳＥＴで行われる。ＩＮがＨｉｇｈになると、ノード（ＮＤ１）及びノード（ＮＤ３）がＨｉｇｈレベル、ノード（ＮＤ２）及びノード（ＮＤ４）がＬｏｗレベルとなり、Ｔｒ１１を介して、ＣＬＫ信号がＯＵＴに出力される。ＲＥＳＥＴがＨｉｇｈになると、ノード（ＮＤ１）及びノード（ＮＤ３）がＬｏｗレベル、ノード（ＮＤ２）及びノード（ＮＤ４）がＨｉｇｈレベルとなり、Ｔｒ１２を介して、ＶＳＳレベルがＯＵＴに出力される。ＩＮ、ＲＥＳＥＴが両方Ｌｏｗの時のメモリの動作は、補助容量線駆動回路に適用した例で説明したのと同じである。

図１２に示すように、ＩＮには、前段のシフトレジスタ出力が、ＲＥＳＥＴには、次段のシフトレジスタ出力が入力される。ＣＬＫ１及びＣＬＫ２の２相のクロック信号を使い、シフトレジスタの各段に２相クロック信号を交互に入力していくことによりシフト動作が行われる。

図１１に示すシフトレジスタも、補助容量駆動回路の例と同じく、ノード（ＮＤ１）及びノード（ＮＤ２）がフローティングになる期間が短いので、トランジスタに流れる過大なオフリーク電流に起因した回路の誤動作を防止することができる。また、ＶＤＤ→Ｔｒ１（Ｔｒ４）→Ｔｒ２（Ｔｒ５）→ＶＳＳ経由の貫通電流も生じることが無いので、消費電力を低く抑えることが出来る。また、ノード（ＮＤ１）及びノード（ＮＤ２）のＨｉｇｈレベルのＶｔｈ降下も生じないため、トランジスタ（Ｔｒ１１）及びトランジスタ（Ｔｒ１２）のスイッチング特性は向上し、出力ＯＵＴの電位を安定させることが出来る。ＶＤＤ電圧を設定する際に、ノード（ＮＤ１）及びノード（ＮＤ２）の電圧降下を考慮する必要が無く、結果、必要以上にＶＤＤ電圧を上げて設定する必要が無いので、消費電力を低く抑えることが出来る。さらに、容量素子（Ｃ１、Ｃ２）の容量値をかなり小さく設定することができるため、容量素子を付加することによる回路規模増加はおおむね誤差レベルに抑えることが可能となる。

しかしながら、図１１に示すシフトレジスタをタッチ検出機能付き表示装置に適用しようとすると次のような問題が発生する。

図１３は、図１１に示すシフトレジスタをタッチ検出機能付き表示装置に適用する際の問題点を説明するための図である。

表示期間においては、クロックＣＬＫ１、ＣＬＫ２の動作によって、表示行（１〜３２）に順次ゲート信号（Ｇ１〜Ｇ３２）が出力されて第１ブロックの表示が行われる。しかし、タッチ検出期間においては、続くゲート信号（Ｇ３３〜Ｇ６４）の出力を停止する必要があるため、シフトレジスタの動作を停止させなければならない。このためにタッチ検出期間においては、クロックＣＬＫ１、ＣＬＫ２の動作を停止することが必要である。

従って、タッチ検出期間では、クロックＣＬＫ１、ＣＬＫ２は停止し、駆動信号ＶＣＯＭＡＣが入力される。しかし、この状態ではクロックが入力されないためメモリ回路のＳＦＣ回路へのカップリング信号が無く、トランジスタのオフリークが大きい場合に、ノード（ＮＤ１〜ＮＤ５）が電位変動を起こし、シフトレジスタが正常に動作しなくなる危険性がある。図１３の下部に、第３３段目のシフトレジスタ回路におけるノード（ＮＤ１〜ＮＤ５）の電位変動状況を示している。

図１４は、本発明の実施の形態に係るタッチ検出機能付き表示装置のメモリ回路を走査線駆動回路内のシフトレジスタに適用した回路図である。図１４では、図１１に記載されているシフトレジスタのノードＮＤ４に容量Ｃ３を介してＶＣＯＭＡＣ信号が更に接続され、ノードＮＤ３に容量Ｃ４を介してＶＣＯＭＡＣ信号が更に接続された構造になっている。

図１５は、本発明の実施の形態に係るタッチ検出機能付き表示装置のシフトレジスタ全体の接続を示すブロック図である。それぞれのシフトレジスタには、タッチ検出期間において表示デバイスＤＹＰに入力される信号であるＶＣＯＭＡＣが接続されている。

図１６は、本発明の実施の形態に係るタッチ検出機能付き表示装置のシフトレジスタのタイミングチャートである。タッチ検出期間においては、シフトレジスタの動作を停止する必要があるので、ＣＬＫ信号は、図１６に示すように、Ｌｏｗレベルに固定する必要がある。この際、ＳＦＣ回路のカップリング信号には、ＶＣＯＭＡＣが用いられる。このカップリング信号を用いることにより、各シフトレジスタのノード（ＮＤ１〜ＮＤ５）は、安定してＨｉｇｈ、Ｌｏｗ電位を保持する事ができる。

本実施の形態では、タッチ検出期間中のカップリング信号としてＶＣＯＭＡＣ信号を用いた。もし、ＶＣＯＭＡＣ以外の信号を用いた場合は、タッチ検出期間において、ＶＣＯＭＡＣとは異なるタイミングでシフトレジスタ内に信号が印加される。このため、この信号がアレイ基板から対向基板のタッチ検出電極へ、寄生容量を介してノイズとして伝わる可能性があり、タッチパネルの感度を悪化させる要因となり得る。これに対し、ＶＣＯＭＡＣをカップリング信号に用いることで、このようなノイズの発生を排除し、良好なタッチ機能を得ることができる。

なお、カップリング信号としてＶＣＯＭＡＣと同一の信号を用いたが、Ｈｉｇｈ、Ｌｏｗの切換タイミングが同じであるならば、必ずしも同一信号である必要は無い。すなわち、カップリング信号は、ＶＣＯＭＡＣとＨｉｇｈレベル、及びＬｏｗレベル電圧が異なっていても、タッチパネルのノイズ源にはならないので、良好なタッチ機能を得ることができる。

なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。

例えば、図１７に示すように、外部回路（不図示）からのＶＣＯＭＡＣとＣＬＫとを表示期間とタッチ検出期間とでスイッチを用いて切り換えて使用しても同様の効果を得ることが出来る。

また、ＣＬＫに代えてＶＣＯＭＡＣを用いるようにしても同様の効果を得ることが出来る。

なお、本実施例においては、ＮＭＯＳトランジスタを用いた回路を使って、説明を行ったが、ＰＭＯＳトランジスタを用いて構成しても、同様の効果を得られることは言うまでもない。ＰＭＯＳトランジスタを用いて回路を構成することは当業者が通常の創作力を発揮することにより可能な内容である。

また、本説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、たとえば、有機ＥＬ素子などを使用するＥＬ表示装置にも適用可能であることは言うまでもない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＱ…液晶層、ＰＸ…表示画素、ＤＹＰ…表示デバイス、ＰＥ…画素電極、Ｇ１〜Ｇｎ…走査線、Ｃｓ１〜Ｃｓｎ…補助容量線、Ｓ１〜Ｓｍ…信号線、Ｔ…画素スイッチ、ＣＯＮＴ…制御部、ＶＤ…走査線駆動回路、ＴＤ…タッチ駆動回路、ＨＤ…ソースドライバ、Ｃ…補助容量、Ｃｌｃ…液晶容量、ＳＲ１〜ＳＲｎ＋１…シフトレジスタ、ＣＡ１〜ＣＡｎ…補助容量線駆動回路、Ｔｒ１〜Ｔｒ１４…トランジスタ回路、ＶＣＳＨ…基準電圧（Ｈｉｇｈレベル）、ＶＣＳＬ…基準電圧（Ｌｏｗレベル）、ＶＤＤ、ＶＳＳ…基準電圧、Ｃ１〜Ｃ４…保持容量、ＮＤ１〜ＮＤ５…第１〜第５ノード、ＣＬＫ１、２…クロック信号、ＳＴＰ…スタートパルス、Ｍ、ＭＢ…クロック信号、ＶＣＯＭＡＣ…駆動信号。

Claims (7)

1. 画素信号および表示駆動信号に基づいて表示動作を行う複数の表示素子と、
   タッチ検出駆動信号に基づいて外部物体の近接を検出するタッチ検出素子と、
   前記画素信号および前期表示駆動信号を前記複数の表示素子に時分割に順次供給して表示操作を行う走査線駆動回路と、
   前記タッチ検出駆動信号を前記タッチ検出素子に供給するタッチ駆動回路と
   を備え、
   前記タッチ駆動回路は、前記表示走査を行う表示動作期間とは異なるタッチ検出動作期間において、前記タッチ検出駆動信号を前記タッチ検出素子に供給し、
   前記走査線駆動回路は、前記タッチ検出期間において、前記タッチ検出駆動信号を駆動回路動作安定用信号として用いる
   タッチ検出機能付き表示装置。
2. 前記走査線駆動回路を構成するトランジスタ回路は、ＮＭＯＳトランジスタ、あるいは、ＰＭＯＳトランジスタのいずれか一方のみで構成されている請求項１に記載のタッチ検出機能付き表示装置。
3. 前記走査線駆動回路は、シフトレジスタからの２値レベルの駆動信号を所定期間保存して出力する複数のメモリ回路を備え、
   前記メモリ回路は、
   第１電極に第１電源電圧が印加され、制御電極及び第２電極を備える第１トランジスタ回路と、
   第１電極が前記第１トランジスタ回路の第２電極に接続され、第２電極に第２電源電圧が印加され、制御電極を備える第２トランジスタ回路と、
   制御電極に前記第１電源電圧が印加され、第１電極が前記第１トランジスタ回路の第２電極に接続され、第２電極が前記第１トランジスタ回路の制御電極に接続された第３トランジスタ回路と、
   前記第１トランジスタの制御電極と、第１クロック信号のクロック電圧が印加される第１クロック信号電極との間に形成される第１の容量素子と、
   前記第１トランジスタの制御電極と、前記タッチ検出駆動信号のクロック電圧が印加される第３クロック信号電極との間に形成される第３の容量素子と、
   制御電極が、前記第１トランジスタの第２電極に接続され、第１電極に前記第１電源電圧が印加され、第２電極が前記第１トランジスタの制御電極に接続された第７トランジスタ回路と、
   第１電極に前記第１電源電圧が印加され、第２電極が前記第２トランジスタ回路の制御電極に接続され、制御電極を備えた第４トランジスタ回路と、
   制御電極が、前記第１トランジスタの第２電極に接続され、第１電極が前記第２トランジスタ回路の制御電極に接続され、第２電極に前記第２電源電圧が印加される第５トランジスタ回路と、
   制御電極に前記第１電源電圧が印加され、第１電極が前記第２トランジスタ回路の制御電極に接続され、第２電極が前記第４トランジスタ回路の制御電極に接続された第６トランジスタ回路と、
   前記第４トランジスタの制御電極と、第２クロック信号のクロック電圧が印加される第２クロック信号電極との間に形成される第２の容量素子と、
   前記第４トランジスタの制御電極と、前記タッチ検出駆動信号のクロック電圧が印加される第４クロック信号電極との間に形成される第４の容量素子と、
   制御電極が、前記第２トランジスタの制御電極に接続され、第１電極に前記第１電源電圧が印加され、第２電極が前記第４トランジスタの制御電極に接続された第８トランジスタ回路と
   を備える請求項２に記載のタッチ検出機能付き表示装置。
4. 前記第２トランジスタ回路の制御電極には前記駆動信号の一方のレベルのクロック信号が入力され、
   前記第５トランジスタ回路の制御電極には前記駆動信号の他方のレベルのクロック信号が入力され、
   前記第１及び第２クロック信号電極には、それぞれ前記第１及び第２電源電圧に閾値電圧Ｖｔｈを加えた電圧よりも大きいクロック電圧が印加され、
   前記第４トランジスタ回路の第２電極からは保持された前記第１電源電圧又は第２電源電圧のいずれか１方の電圧が出力され、
   前記第１トランジスタ回路の第２電極からは保持された前記第１電源電圧又は第２電源電圧のいずれか他方の電圧が出力される、請求項３に記載のタッチ検出機能付き表示装置。
5. 前記第１及び第２クロック信号のクロック周期、及び前記タッチ検出駆動信号のクロック周期は、それぞれ第１及び第４トランジスタ回路の制御電極の電圧が電圧降下を生じない範囲の値である、請求項４に記載のタッチ検出機能付き表示装置。
6. 前記第１の容量素子は、第３の容量素子と共用されて、前記第１クロック信号電極と第３クロック信号電極とに切換スイッチを介して接続され、
   前記第２の容量素子は、第４の容量素子と共用されて、前記第２クロック信号電極と第４クロック信号電極とに切換スイッチを介して接続される、請求項３に記載のタッチ検出機能付き表示装置。
7. 請求項１乃至６のいずれか１項に記載のタッチ検出機能付き表示装置に設けられる前記メモリ回路。

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