CN117456940A - 栅极驱动电路及显示面板 - Google Patents

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CN117456940A CN202310270264.8A CN202310270264A CN117456940A CN 117456940 A CN117456940 A CN 117456940A CN 202310270264 A CN202310270264 A CN 202310270264A CN 117456940 A CN117456940 A CN 117456940A
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Abstract

本申请公开了一种栅极驱动电路及显示面板，该栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括上拉晶体管、触控晶体管以及电位保持单元，通过在触控阶段导通电位保持单元，可以将高电位线中传输的高电位信号输出至上拉节点，能够持续向上拉节点注入高电位信号，进而能够保证上拉节点在触控阶段中维持高电位。

Description

栅极驱动电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种栅极驱动电路及显示面板。
背景技术
栅极驱动电路用于向各扫描线提供对应的扫描信号，其包括多个栅极驱动单元，每个栅极驱动单元的上拉节点在不同阶段需要对应的电位，才能够实现需要的功能。
发明内容
本申请提供一种栅极驱动电路及显示面板，以缓解触控阶段中上拉节点的电位不稳定的技术问题。
第一方面，本申请提供一种栅极驱动电路，该栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括上拉晶体管、触控晶体管以及电位保持单元，上拉晶体管的第一极与时钟线连接，上拉晶体管的第二极与第N级扫描线连接，上拉晶体管的栅极与上拉节点连接；触控晶体管的第一极与第N级扫描线连接，触控晶体管的第二极与第一低电位线连接，触控晶体管的栅极与触控线连接；电位保持单元的输入端与高电位线连接，电位保持单元的第一控制端与触控线连接，电位保持单元的第二控制端与上拉节点连接，电位保持单元的输出端与上拉节点连接。
在其中一些实施方式中，电位保持单元包括第一晶体管和第二晶体管，第一晶体管的第一极与第一晶体管的栅极、上拉节点连接；第二晶体管的第一极与第一晶体管的第二极连接，第二晶体管的第二极与高电位线连接，第二晶体管的栅极与触控线连接。
在其中一些实施方式中，电位保持单元用于在触控阶段中维持上拉节点的电位。
在其中一些实施方式中，触控晶体管的沟道类型与第二晶体管的沟道类型相同，且第一晶体管为N沟道型薄膜晶体管。
在其中一些实施方式中，触控线用于传输触控信号，在触控阶段中，触控信号的电位、上拉节点的电位均为高电位。
在其中一些实施方式中，第N级栅极驱动单元还包括上拉维持晶体管，上拉维持晶体管的第一极与高电位线连接，上拉维持晶体管的第二极与上拉节点连接，上拉维持晶体管的栅极与第一控制线连接。
在其中一些实施方式中，第N级栅极驱动单元还包括第三晶体管、第四晶体管、第五晶体管、第六晶体管以及第七晶体管，第三晶体管的第一极与第三晶体管的栅极、高电位线连接；第四晶体管的第一极与第三晶体管的第二极连接，第四晶体管的第二极与第二低电位线连接，第四晶体管的栅极与上拉节点连接；第五晶体管的第一极与高电位线连接，第五晶体管的第二极与第四晶体管的第一极连接；第六晶体管的第一极与第五晶体管的第二极连接，第六晶体管的第二极与第二低电位线连接，第六晶体管的栅极与第四晶体管的栅极连接；第七晶体管的栅极与第六晶体管的第一极连接，第七晶体管的第一极与上拉节点连接，第七晶体管的第二极与第一低电位线连接。
在其中一些实施方式中，第三晶体管、第四晶体管、第五晶体管、第六晶体管以及第七晶体管均为N沟道型薄膜晶体管；第一低电位线用于传输第一低电位信号，第二低电位线用于传输第二低电位信号，第二低电位信号的电位小于第一低电位信号的电位。
在其中一些实施方式中，第N级栅极驱动单元还包括第八晶体管，第八晶体管的第一极与第N级扫描线连接，第八晶体管的第二极与第一低电位线连接，第八晶体管的栅极与第七晶体管的栅极连接，第八晶体管为N沟道型薄膜晶体管。
第二方面，本申请提供一种显示面板，该显示面板包括公共电压线和上述至少一实施方式中的栅极驱动电路，公共电压线用于传输公共电压信号，时钟线用于传输时钟信号，时钟信号在触控阶段中的频率大于在显示阶段中的频率，且在触控阶段中时钟信号的波形与公共电压信号的波形相同。
本申请提供的栅极驱动电路及显示面板，通过在触控阶段导通电位保持单元，可以将高电位线中传输的高电位信号输出至上拉节点，能够持续向上拉节点注入高电位信号，进而能够保证上拉节点在触控阶段中维持高电位。
又，电位保持单元的第一控制端、触控晶体管的栅极可以共用同一触控线，可以节省栅极驱动电路所需走线的数量，进而减少边框空间，有利于实现窄边框。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为相关技术中栅极驱动电路的结构示意图。
图2为图1所示栅极驱动电路中关键信号的时序示意图。
图3为本申请实施例提供的栅极驱动电路的结构示意图。
图4为相关技术中栅极驱动电路的工作模式的示意图。
图5为本申请实施例提供的显示面板的时序对比示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量，由此限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征，在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
图1为相关技术中栅极驱动电路的结构示意图，图2为图1所示栅极驱动电路中关键信号的时序示意图，图1所示的栅极驱动电路存在以下问题：
1、在图2所示的触控阶段P1中，由于相邻的两个显示阶段P2之间具有一个较长时间(例如，300微秒)的触控阶段P1，此时，时钟信号CK、第N级扫描信号G(N)均处于低电位，上拉节点Q(N)的电位随着该触控阶段P1的延续而持续地下降。
2、上拉维持晶体管T11的一极与第N-1级扫描线连接，该第N-1级扫描线用于传输第N-1级扫描信号G(N-1)，在上拉节点Q(N)的电位高于第N-1级扫描信号G(N-1)的电位的情况下，上拉节点Q(N)的电荷容易通过上拉维持晶体管T11泄露至第N-1级扫描线，这也导致了上拉节点Q(N)的电位难以稳定。
3、当上拉节点Q(N)的电位为高电位时，第六晶体管T54导通，第七晶体管T42的栅极电位与第七晶体管T42的源极电位均为第一低电位信号VSS的电位，这容易导致第七晶体管T42关闭不彻底，上拉节点Q(N)的电荷容易通过第七晶体管T42泄露至第一低电位线，这也导致了上拉节点Q(N)的电位难以稳定。
有鉴于上述提及的触控阶段P1中上拉节点Q(N)的电位不稳定的技术问题，本实施例提供了一种栅极驱动电路，请参阅图3至图5，如图1、图3所示，该栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括上拉晶体管T21、触控晶体管Ttp以及电位保持单元10，上拉晶体管T21的第一极与时钟线连接，上拉晶体管T21的第二极与第N级扫描线连接，上拉晶体管T21的栅极与上拉节点Q(N)连接；触控晶体管Ttp的第一极与第N级扫描线连接，触控晶体管Ttp的第二极与第一低电位线连接，触控晶体管Ttp的栅极与触控线连接；电位保持单元10的输入端与高电位线连接，电位保持单元10的第一控制端与触控线连接，电位保持单元10的第二控制端与上拉节点Q(N)连接，电位保持单元10的输出端与上拉节点Q(N)连接。
可以理解的是，本实施例提供的栅极驱动电路，通过在触控阶段P1导通电位保持单元10，可以将高电位线中传输的高电位信号VGH输出至上拉节点Q(N)，能够持续向上拉节点Q(N)注入高电位信号VGH，进而能够保证上拉节点Q(N)在触控阶段P1中维持高电位。
又，电位保持单元10的第一控制端、触控晶体管Ttp的栅极可以共用同一触控线，可以节省栅极驱动电路所需走线的数量，进而减少边框空间，有利于实现窄边框。
需要进行说明的是，电位保持单元10用于在触控阶段P1中维持上拉节点Q(N)的电位。触控线用于传输触控信号TP，该触控信号TP的电位状态用于指示触控阶段P1的到来，例如，触控信号TP为高电位的情况下，说明当前为触控阶段P1。也就是说，在触控阶段P1中，触控信号TP的电位、上拉节点Q(N)的电位均为高电位。
其中，第一极为源极或者漏极中的一个，第二极为源极或者漏极中的另一个。例如，第一极为源极时，第二极为漏极；或者，第一极为漏极时，第二极为源极。
在其中一个实施例中，电位保持单元10包括第一晶体管T12和第二晶体管T13，第一晶体管T12的第一极与第一晶体管T12的栅极、上拉节点Q(N)连接；第二晶体管T13的第一极与第一晶体管T12的第二极连接，第二晶体管T13的第二极与高电位线连接，第二晶体管T13的栅极与触控线连接。
需要进行说明的是，由于触控晶体管Ttp的沟道类型与第二晶体管T13的沟道类型相同，且第一晶体管T12为N沟道型薄膜晶体管，当触控线中传输的触控信号TP为高电位时，触控晶体管Ttp、第二晶体管T13同步导通，此时，由于上拉节点Q(N)的电位也处于高电位，第一晶体管T12也处于导通状态，这种情况下，高电位线中传输的高电位信号VGH被写入至上拉节点Q(N)，为上拉节点Q(N)持续充电以维持在触控阶段P1中的高电位。
在其中一个实施例中，第N级栅极驱动单元还包括上拉维持晶体管T11，上拉维持晶体管T11的第一极与高电位线连接，上拉维持晶体管T11的第二极与上拉节点Q(N)连接，上拉维持晶体管T11的栅极与第一控制线连接。
需要进行说明的是，在触控阶段P1中，上拉维持晶体管T11处于截止状态，相较于图1所示上拉维持晶体管T11的第一极连接第N-1级扫描信号G(N-1)，高电位线中的高电位信号VGH的电位大于或者等于上拉节点Q(N)的电位，可以防止上拉节点Q(N)的电荷通过上拉维持晶体管T11漏电，从而进一步地稳定了上拉节点Q(N)的电位。
其中，第一控制线可以用于传输图1所示的时钟信号CK(N-1)或者图2所示的第N-1级扫描信号G(N-1)。
在其中一个实施例中，第N级栅极驱动单元还包括第三晶体管T51、第四晶体管T52、第五晶体管T53、第六晶体管T54以及第七晶体管T42，第三晶体管T51的第一极与第三晶体管T51的栅极、高电位线连接；第四晶体管T52的第一极与第三晶体管T51的第二极连接，第四晶体管T52的第二极与第二低电位线连接，第四晶体管T52的栅极与上拉节点Q(N)连接；第五晶体管T53的第一极与高电位线连接，第五晶体管T53的第二极与第四晶体管T52的第一极连接；第六晶体管T54的第一极与第五晶体管T53的第二极连接，第六晶体管T54的第二极与第二低电位线连接，第六晶体管T54的栅极与第四晶体管T52的栅极连接；第七晶体管T42的栅极与第六晶体管T54的第一极连接，第七晶体管T42的第一极与上拉节点Q(N)连接，第七晶体管T42的第二极与第一低电位线连接。
需要进行说明的是，第三晶体管T51、第四晶体管T52、第五晶体管T53以及第六晶体管T54可以构成一个反相器，节点K作为该反相器的输出端，上拉节点Q(N)为高电位时，节点K处于低电位；上拉节点Q(N)为低电位时，节点K处于高电位。
其中，高电位为可以打开N沟道型晶体管或者关闭P沟道型晶体管的一个电位，低电位为可以关闭N沟道型晶体管或者打开P沟道型晶体管的一个电位。
由于第三晶体管T51、第四晶体管T52、第五晶体管T53、第六晶体管T54以及第七晶体管T42均为N沟道型薄膜晶体管；第一低电位线用于传输第一低电位信号VSS，第二低电位线用于传输第二低电位信号VSSK，第二低电位信号VSSK的电位小于第一低电位信号VSS的电位，当上拉节点Q(N)处于高电位的情况下，第六晶体管T54导通，第七晶体管T42的栅极电位即为第二低电位信号VSSK的电位，第七晶体管T42的源极电位即为第一低电位信号VSS的电位，此时，第七晶体管T42的栅极-源极电位差(Vgs)小于0，这可以更彻底关闭第七晶体管T42，防止上拉节点Q(N)通过第七晶体管T42进行漏电，进一步稳定了上拉节点Q(N)的电位。
在其中一个实施例中，第N级栅极驱动单元还包括第八晶体管T32，第八晶体管T32的第一极与第N级扫描线连接，第八晶体管T32的第二极与第一低电位线连接，第八晶体管T32的栅极与第七晶体管T42的栅极连接，第八晶体管T32为N沟道型薄膜晶体管。
需要进行说明的是，当上拉节点Q(N)处于高电位的情况下，第六晶体管T54导通，第八晶体管T32的栅极电位即为第二低电位信号VSSK的电位，第八晶体管T32的源极电位即为第一低电位信号VSS的电位，此时，第八晶体管T32的栅极-源极电位差(Vgs)小于0，这可以更彻底关闭第八晶体管T32，防止第N级扫描线通过第七晶体管T42进行漏电，进一步稳定了第N级扫描信号G(N)的电位。
在其中一个实施例中，第N级栅极驱动单元还包括自举电容Cbt，自举电容Cbt的一端与上拉节点Q(N)连接，自举电容Cbt的另一端与第N级扫描线连接。
在其中一个实施例中，第N级栅极驱动单元还包括晶体管T41，晶体管T41的第一极与上拉节点Q(N)连接，晶体管T41的第二极与第一低电位线连接，晶体管T41的栅极与第N+1级扫描线连接。
其中，第N+1级扫描线用于传输第N+1级扫描信号。
在其中一个实施例中，第N级栅极驱动单元还包括晶体管TrQ，晶体管TrQ的第一极与上拉节点Q(N)连接，晶体管TrQ的第二极与第一低电位线连接，晶体管TrQ的栅极与复位线连接。
其中，复位线用于传输复位信号Reset。
在其中一个实施例中，第N级栅极驱动单元还包括晶体管TrG，晶体管TrG的第一极与第N级扫描线连接，晶体管TrG的第二极与第一低电位线连接，晶体管TrG的栅极与复位线连接。
需要进行说明的是，晶体管TrQ的栅极与晶体管TrG的栅极可以共用同一复位线，可以节省栅极驱动电路所需走线的数量，进而减少边框空间，有利于实现窄边框。
其中，上述各晶体管可以均为N沟道型薄膜晶体管，这样在同一栅极驱动电路中采用同一沟道类型的薄膜晶体管，可以简化制作工艺，提高制作效率。
图4为相关技术中栅极驱动电路的工作模式的示意图，其中，Normal这行所示的为正常工作模式，其在一帧中仅包括显示阶段P2和空白阶段(Blank)；One Block这行所示为分时单工的工作模式，在一帧中包括一个显示阶段P2、一个触控阶段P1以及空白阶段(Blank)。Multi Block这行所示为分时多工的工作模式，在一帧中包括多个依次交替的显示阶段P2、触控阶段P1以及最后的空白阶段(Blank)。
优选地，本申请提供的栅极驱动电路工作于分时多工的工作模式，其可以更及时地相应触控操作，这提高了触控反应速度。
图5为本申请实施例提供的显示面板的时序对比示意图，在一帧中包括多个依次交替的显示阶段P2、触控阶段P1的这种分时多工的工作模式下，图5中右图所示为时钟信号CK、时钟信号XCK、第N-1级上拉节点Q(N-1)、上拉节点Q(N)、第N+1级上拉节点Q(N+1)、第N+2级上拉节点Q(N+2)、第N-1级扫描信号G(N-1)、第N级扫描信号G(N)、第N+1级扫描信号G(N+1)以及第N+2级扫描信号G(N+2)在触控阶段P1中维持固定电位，并没有随着公共电压信号的电位变化而变化，这容易增加与公共电压线之间的耦合电容，进而影响触控效果。
有鉴于此，本申请在触控阶段P1维持上拉节点Q(N)的电位处于高电位，上拉晶体管T21处于导通状态，时钟信号CK或者时钟信号XCK采用如图5中右图所示的与公共电压信号相同的波形，进而生成这些与公共电压信号相同的扫描信号，这可以降低扫描线与公共电压线之间的电容耦合作用。
在其中一个实施例中，本实施例提供一种显示面板，该显示面板包括公共电压线和上述至少一实施例中的栅极驱动电路，公共电压线用于传输公共电压信号，时钟线用于传输时钟信号CK，时钟信号CK在触控阶段P1中的频率大于在显示阶段P2中的频率，且在触控阶段P1中时钟信号CK的波形与公共电压信号的波形相同。
可以理解的是，本实施例提供的显示面板由于包括了上述至少一实施例中的栅极驱动电路，同样能够通过在触控阶段P1导通电位保持单元10，可以将高电位线中传输的高电位信号VGH输出至上拉节点Q(N)，能够持续向上拉节点Q(N)注入高电位信号VGH，进而能够保证上拉节点Q(N)在触控阶段P1中维持高电位。
又，电位保持单元10的第一控制端、触控晶体管Ttp的栅极可以共用同一触控线，可以节省栅极驱动电路所需走线的数量，进而减少边框空间，有利于实现窄边框。
需要进行说明的是，上述显示面板可以但不限于为液晶显示面板，也可以为其他显示面板，例如，自发光型显示面板。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的栅极驱动电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括：
上拉晶体管，所述上拉晶体管的第一极与时钟线连接，所述上拉晶体管的第二极与第N级扫描线连接，所述上拉晶体管的栅极与上拉节点连接；
触控晶体管，所述触控晶体管的第一极与所述第N级扫描线连接，所述触控晶体管的第二极与第一低电位线连接，所述触控晶体管的栅极与触控线连接；
电位保持单元，所述电位保持单元的输入端与高电位线连接，所述电位保持单元的第一控制端与所述触控线连接，所述电位保持单元的第二控制端与所述上拉节点连接，所述电位保持单元的输出端与所述上拉节点连接。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述电位保持单元包括：
第一晶体管，所述第一晶体管的第一极与所述第一晶体管的栅极、所述上拉节点连接；
第二晶体管，所述第二晶体管的第一极与所述第一晶体管的第二极连接，所述第二晶体管的第二极与所述高电位线连接，所述第二晶体管的栅极与所述触控线连接。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述电位保持单元用于在触控阶段中维持所述上拉节点的电位。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述触控晶体管的沟道类型与所述第二晶体管的沟道类型相同，且所述第一晶体管为N沟道型薄膜晶体管。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述触控线用于传输触控信号，在所述触控阶段中，所述触控信号的电位、所述上拉节点的电位均为高电位。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括上拉维持晶体管，所述上拉维持晶体管的第一极与所述高电位线连接，所述上拉维持晶体管的第二极与所述上拉节点连接，所述上拉维持晶体管的栅极与第一控制线连接。
7.根据权利要求1所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括：
第三晶体管，所述第三晶体管的第一极与所述第三晶体管的栅极、所述高电位线连接；
第四晶体管，所述第四晶体管的第一极与所述第三晶体管的第二极连接，所述第四晶体管的第二极与第二低电位线连接，所述第四晶体管的栅极与所述上拉节点连接；
第五晶体管，所述第五晶体管的第一极与所述高电位线连接，所述第五晶体管的第二极与所述第四晶体管的第一极连接；
第六晶体管，所述第六晶体管的第一极与所述第五晶体管的第二极连接，所述第六晶体管的第二极与所述第二低电位线连接，所述第六晶体管的栅极与所述第四晶体管的栅极连接；
第七晶体管，所述第七晶体管的栅极与所述第六晶体管的第一极连接，所述第七晶体管的第一极与所述上拉节点连接，所述第七晶体管的第二极与所述第一低电位线连接。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管以及所述第七晶体管均为N沟道型薄膜晶体管；
所述第一低电位线用于传输第一低电位信号，所述第二低电位线用于传输第二低电位信号，所述第二低电位信号的电位小于所述第一低电位信号的电位。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括第八晶体管，所述第八晶体管的第一极与所述第N级扫描线连接，所述第八晶体管的第二极与所述第一低电位线连接，所述第八晶体管的栅极与所述第七晶体管的栅极连接，所述第八晶体管为N沟道型薄膜晶体管。
10.一种显示面板，其特征在于，所述显示面板包括公共电压线和如权利要求1-9任一项所述的栅极驱动电路，所述公共电压线用于传输公共电压信号，所述时钟线用于传输时钟信号，所述时钟信号在触控阶段中的频率大于在显示阶段中的频率，且在所述触控阶段中所述时钟信号的波形与所述公共电压信号的波形相同。
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