JP2023096258A - シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置 - Google Patents

Abstract

【課題】制御ノード（単位回路からの出力を制御するノード）に導通端子が接続されたトランジスタでのリーク電流に起因する動作異常の発生を抑制することのできるシフトレジスタを実現する。【解決手段】シフトレジスタの各段を構成する単位回路に、制御ノードを出力側の第１制御ノードＮＡ１と入力側の第２制御ノードＮＡ２とに分離する薄膜トランジスタ（分離トランジスタ）Ｔ４と、一端が第２制御ノードＮＡ２に接続されたキャパシタＣ２とが設けられる。薄膜トランジスタ（分離トランジスタ）Ｔ４の制御端子には、ハイレベルの直流電源電圧ＶＤＤが与えられる。典型的には、単位回路からの出力を制御する薄膜トランジスタ（第１の出力制御トランジスタ）Ｔ３のチャネル幅は、薄膜トランジスタ（分離トランジスタ）Ｔ４のチャネル幅の１０倍以上とされる。【選択図】図１

Description

以下の開示は、アクティブマトリクス型の表示装置の駆動回路に設けられるシフトレジスタに関し、特に、モノリシック化された走査信号線駆動回路内のシフトレジスタに関する。

従来より、複数本のソースバスライン（映像信号線）および複数本のゲートバスライン（走査信号線）を含む表示部を備えた液晶表示装置が知られている。そのような液晶表示装置において、ソースバスラインとゲートバスラインとの交差点には、画素を形成する画素形成部が設けられている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）や、画素電圧値を保持するための画素容量などを含んでいる。液晶表示装置には、また、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）とソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。

画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、表示部に設けられた複数個の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。これを実現するために、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数の段からなるシフトレジスタによって構成されている。そして、それら複数の段から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。

従来、ゲートドライバは液晶パネルを構成する基板の周辺部に集積回路（ＩＣ）チップとして搭載されることが多かったが、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」と呼ばれている。また、近年、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），および酸素（Ｏ）を主成分とする酸化物半導体である酸化インジウムガリウム亜鉛によりチャネル層が形成されたＴＦＴ（以下「ＩＧＺＯ－ＴＦＴ」という。）を使用した液晶表示装置の開発が進んでいる。

なお、以下においては、シフトレジスタの各段を構成する回路のことを「単位回路」という。また、ｎチャネル型の薄膜トランジスタに関してはドレインとソースのうち電位の高い方がドレインと呼ばれているが、以下で説明する単位回路内の薄膜トランジスタの中には、動作中にドレインとソースとが入れ替わるものもある。そこで、以下、ドレインまたはソースとして機能する２つの端子のうちの一方を「第１導通端子」、他方を「第２導通端子」という。また、薄膜トランジスタのゲートとして機能する端子を「制御端子」という。但し、必要に応じて、ゲート、ドレイン、およびソースという用語も用いる。

図１５は、モノリシックゲートドライバに含まれる従来の単位回路の一構成例を示す回路図である。この単位回路は、３個の薄膜トランジスタＴ９１～Ｔ９３と１個のキャパシタ（容量素子）Ｃ９１とを備えている。また、この単位回路は、ローレベルの直流電源電圧ＶＳＳ用の入力端子のほか、３個の入力端子９１～９３と、１個の出力端子９９とを有している。入力端子９１には先行する段を構成する単位回路からの出力信号がセット信号Ｓとして与えられ、入力端子９２には後続の段を構成する単位回路からの出力信号がリセット信号Ｒとして与えられ、入力端子９３にはシフトレジスタを動作させる複数のクロック信号の１つが入力クロック信号ＣＬＫｉｎとして与えられる。出力端子９９からは走査信号となる出力信号Ｑが出力される。なお、薄膜トランジスタＴ９３の制御端子に接続されているノードを「制御ノード」といい、制御ノードには符号ＮＡを付す。

図１６を参照しつつ、図１５に示す単位回路の理想的な動作を説明する。時刻ｔ９１よりも前の期間には、制御ノードＮＡの電位および出力信号Ｑの電位（出力端子９９の電位）はローレベルである。

時刻ｔ９１になると、セット信号Ｓがローレベル（オフレベル）からハイレベル（オンレベル）に変化する。薄膜トランジスタＴ９１は図１５に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルに変化することによって薄膜トランジスタＴ９１はオン状態となり、キャパシタＣ９１が充電される。これにより、制御ノードＮＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ９３がオン状態となる。ここで、時刻ｔ９１～時刻ｔ９２の期間中、入力クロック信号ＣＬＫｉｎはローレベルで維持されている。このため、この期間中、出力信号Ｑはローレベルで維持される。

時刻ｔ９２になると、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ９３はオン状態であるので、入力端子９３の電位の上昇とともに出力端子９９の電位が上昇する。ここで、図１５に示すように制御ノードＮＡ－出力端子９９間にはキャパシタＣ９１が設けられているので、出力端子９９の電位の上昇とともに制御ノードＮＡの電位も上昇する（制御ノードＮＡがブースト状態となる）。その結果、薄膜トランジスタＴ９３には大きな電圧が印加され、この出力端子９９に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで出力信号Ｑの電位が上昇する。

時刻ｔ９３になると、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化する。これにより、入力端子９３の電位の低下とともに出力端子９９の電位が低下する。すなわち、出力信号Ｑの電位がローレベルとなる。また、キャパシタＣ９１を介して制御ノードＮＡの電位も低下する。

時刻ｔ９４になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９２がオン状態となる。その結果、制御ノードＮＡの電位がローレベルとなる。

以上のような動作がシフトレジスタを構成する全ての単位回路で行われることによって、複数本のゲートバスラインが所定期間ずつ順次に選択状態となる。なお、国際公開第２０１１／０５５５６９号パンフレットには様々な構成の単位回路が開示されているが、いずれの単位回路についても基本的には上述したような動作が行われる。

ところで、上述したＩＧＺＯ－ＴＦＴを用いたモノリシックゲートドライバについては、薄膜トランジスタのゲート－ソース間電圧Ｖｇｓが０Ｖである時には当該薄膜トランジスタはオフ状態である（ドレイン－ソース間電流がほぼ０である）ということを前提にして回路が構成されている。しかしながら、近年のＩＧＺＯ－ＴＦＴの高移動度化に起因して、単位回路内の薄膜トランジスタの特性がエンハンスト型の特性からデプレッション型の特性へと変化するケースが生じている。薄膜トランジスタがデプレッション型の特性を有することになると、ゲート－ソース間電圧Ｖｇｓが０Ｖである時に当該薄膜トランジスタのドレイン－ソース間に無視できない大きさの電流が流れる。これにより、動作異常が生じ得る。また、インセルタッチパネルを搭載した構成に対応しているモノリシックゲートドライバにおいては、閾値電圧がマイナス方向にシフトするような電圧ストレスが薄膜トランジスタにかかるので、装置の使用中に単位回路内の薄膜トランジスタの特性がエンハンスト型の特性からデプレッション型の特性へと変化して動作異常が生じることが懸念される。以下、図１７を参照しつつ、図１５に示す単位回路内の薄膜トランジスタの特性がエンハンスト型の特性からデプレッション型の特性へと変化したときに生じる動作異常について説明する。

上述したように、時刻ｔ９２になると、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化することにより、出力端子９９の電位（出力信号Ｑの電位）および制御ノードＮＡの電位が上昇する。ここで、薄膜トランジスタＴ９１がデプレッション型の特性を有していると、当該薄膜トランジスタＴ９１でリーク電流が生じる。同様に、薄膜トランジスタＴ９２がデプレッション型の特性を有していると、当該薄膜トランジスタＴ９２でリーク電流が生じる。このようなリーク電流が生じると、図１７で符号９０１を付した部分に示すように時刻ｔ９２以降に制御ノードＮＡの電位が低下する。

時刻ｔ９３になると、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化する。このとき、薄膜トランジスタＴ９１や薄膜トランジスタＴ９２でのリーク電流に起因して時刻ｔ９２以降に制御ノードＮＡの電位が低下していると、薄膜トランジスタＴ９３の放電能力が低下している。その結果、出力信号Ｑの電位は、図１６に示した理想的な波形とは異なり、時刻ｔ９３以降に徐々に低下する（図１７で符号９０２を付した部分を参照）。このように出力信号Ｑの波形が理想的な波形とは異なる波形となることにより、動作異常が生じる。

なお、米国特許出願公開第２０２０／０１３５１３２号には、モノリシックゲートドライバに含まれる単位回路に関し、概略的には図１８に示すような、制御ノードＮＡを２つの制御ノード（第１制御ノードＮＡ１および第２制御ノードＮＡ２）に分離するように薄膜トランジスタＴ９４が設けられた構成が開示されている。

国際公開第２０１１／０５５５６９号パンフレット 米国特許出願公開第２０２０／０１３５１３２号明細書

図１８に示した構成の単位回路によれば、薄膜トランジスタＴ９４の制御端子にはハイレベルの直流電源電圧ＶＤＤが与えられている。それ故、図１６や図１７における時刻ｔ９２にブースト動作によって第１制御ノードＮＡ１の電位が上昇すると、薄膜トランジスタＴ９４はオフ状態となる。従って、時刻ｔ９２以降に第２制御ノードＮＡ２の電位は上昇しない。これにより、薄膜トランジスタＴ９１や薄膜トランジスタＴ９２に関して、第１導通端子－第２導通端子間に高電圧が印加されることが抑制される。

しかしながら、薄膜トランジスタＴ９１あるいは薄膜トランジスタＴ９２でリーク電流が生じた場合には、図１６や図１７における時刻ｔ９２～時刻ｔ９３の期間中に第２制御ノードＮＡ２の電位が低下することによって薄膜トランジスタＴ９４がオン状態となる。これにより、第１制御ノードＮＡの電位も低下するので、出力信号Ｑの波形が理想的な波形とは異なる波形となる。すなわち、動作異常が生じる。

そこで、以下の開示は、制御ノード（単位回路からの出力を制御するノード）に導通端子が接続されたトランジスタでのリーク電流に起因する動作異常の発生を抑制することのできるシフトレジスタを実現することを目的とする。

（１）本発明のいくつかの実施形態によるシフトレジスタは、複数のクロック信号に基づいて動作する複数の段からなるシフトレジスタであって、
各段を構成する単位回路は、
第１出力ノードと、
第１制御ノードと、
第２制御ノードと、
前記第１制御ノードに接続された制御端子と、前記複数のクロック信号の１つである入力クロック信号が与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１の出力制御トランジスタと、
先行する段を構成する単位回路から出力される出力信号であるセット信号が与えられる制御端子と、前記セット信号またはオンレベルの電位が与えられる第１導通端子と、前記第２制御ノードに接続された第２導通端子とを有するセットトランジスタと、
後続の段を構成する単位回路から出力される出力信号であるリセット信号が与えられる制御端子と、前記第２制御ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有するリセットトランジスタと、
オンレベルの電位が与えられる制御端子と、前記第１制御ノードに接続された第１導通端子と、前記第２制御ノードに接続された第２導通端子とを有する分離トランジスタと、
一端が前記第１制御ノードに接続され、他端が前記第１出力ノードに接続された第１キャパシタと、
一端が前記第２制御ノードに接続された第２キャパシタと
を含む。

（２）また、本発明のいくつかの実施形態によるシフトレジスタは、上記（１）の構成を含み、
前記第２キャパシタの他端は、前記第１出力ノードに接続されている。

（３）また、本発明のいくつかの実施形態によるシフトレジスタは、上記（１）の構成を含み、
前記第２キャパシタの他端には、オフレベルの電位が与えられる。

（４）また、本発明のいくつかの実施形態によるシフトレジスタは、上記（１）から（３）までのいずれかの構成を含み、
前記第１の出力制御トランジスタのチャネル幅は、前記分離トランジスタのチャネル幅の１０倍以上である。

（５）また、本発明のいくつかの実施形態によるシフトレジスタは、上記（１）から（４）までのいずれかの構成を含み、
前記単位回路は、更に、安定化ノードと、前記安定化ノードに接続された制御端子と前記第２制御ノードに接続された第１導通端子とオフレベルの電位が与えられる第２導通端子とを有する安定化トランジスタとを含む、前記第２制御ノードの電位を制御するための安定化回路を含み、
前記第１制御ノードの電位がオフレベルで維持されるべき期間には、前記安定化ノードの電位はオンレベルで維持され、
前記第１制御ノードの電位がオンレベルで維持されるべき期間には、前記安定化ノードの電位はオフレベルで維持される。

（６）また、本発明のいくつかの実施形態によるシフトレジスタは、上記（１）から（５）までのいずれかの構成を含み、
前記単位回路は、
第２出力ノードと、
前記第１制御ノードに接続された制御端子と、前記入力クロック信号が与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２の出力制御トランジスタと
を更に含み、
前記第２出力ノードから出力される出力信号は、先行する段を構成する単位回路に前記リセット信号として与えられるとともに後続の段を構成する単位回路に前記セット信号として与えられる。

（７）また、本発明のいくつかの実施形態によるシフトレジスタは、上記（１）から（６）までのいずれかの構成を含み、
前記セットトランジスタおよび前記リセットトランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタである。

（８）また、本発明のいくつかの実施形態によるシフトレジスタは、上記（７）の構成を含み、
前記酸化物半導体は、インジウム、ガリウム、亜鉛、および酸素を含む。

（９）また、本発明のいくつかの実施形態による走査信号線駆動回路は、画像を表示する表示部に配設された複数の走査信号線を駆動する走査信号線駆動回路であって、
上記（１）から（８）までのいずれかの構成を有するシフトレジスタを備え、
前記複数の走査信号線と１対１で対応するように、前記複数の段を構成する複数の単位回路が設けられ、
各単位回路に含まれる前記第１出力ノードは、対応する走査信号線に接続されている。

（１０）また、本発明のいくつかの実施形態による表示装置は、前記表示部と上記（９）の構成を有する走査信号線駆動回路とを備える表示装置である。

本発明のいくつかの実施形態によるシフトレジスタによれば、各段を構成する単位回路に、制御ノード（単位回路からの出力を制御するノード）を出力側の第１制御ノードと入力側の第２制御ノードとに分離する分離トランジスタと、一端が第２制御ノードに接続された第２キャパシタとが設けられる。このように一端が第２制御ノードに接続された第２キャパシタが単位回路に設けられているので、セットトランジスタあるいはリセットトランジスタでリーク電流が生じても、第２制御ノードの電位は緩やかに低下する。それ故、セットトランジスタあるいはリセットトランジスタでリーク電流が生じても、第１制御ノードの電位も緩やかに低下し、第１の出力制御トランジスタの放電能力の低下が抑制される。すなわち、動作異常の発生が抑制される。以上のように、制御ノードに導通端子が接続されたトランジスタでのリーク電流に起因する動作異常の発生を抑制することのできるシフトレジスタが実現される。

第１の実施形態における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 全ての実施形態における液晶表示装置の全体構成を示すブロック図である。 全ての実施形態におけるゲートドライバの概略構成について説明するためのブロック図である。 全ての実施形態におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。 全ての実施形態におけるゲートドライバの動作について説明するための信号波形図である。 上記第１の実施形態における単位回路の動作について説明するための信号波形図である。 上記第１の実施形態の効果について説明するための信号波形図である。 第２の実施形態における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第２の実施形態における単位回路の動作について説明するための信号波形図である。 上記第２の実施形態の効果について説明するための信号波形図である。 実際的な回路への適用に関する第１の例における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第１の例における単位回路の動作について説明するための信号波形図である。 実際的な回路への適用に関する第２の例における単位回路からの出力信号について説明するための図である。 上記第２の例における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 従来の単位回路の一構成例を示す回路図である。 従来の単位回路の動作について説明するための信号波形図である。 従来の単位回路で生じ得る動作異常について説明するための信号波形図である。 従来例に関し、制御ノードを２つのノードに分離するように薄膜トランジスタが設けられた単位回路の構成を示す回路図である。

以下、添付図面を参照しつつ、実施形態について説明する。

＜１．全体構成および動作概要＞
図２は、全ての実施形態における液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるＴＦＴ基板）上に形成されている。すなわち、ゲートドライバ４００は、モノリシックゲートドライバである。

表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１～ＧＬｉと、それら複数本のソースバスラインＳＬ１～ＳＬｊと複数本のゲートバスラインＧＬ１～ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお、一般的には、画素容量Ｃｐに確実に電荷を保持すべく、液晶容量に並列に補助容量が設けられる。

薄膜トランジスタ６０としては、酸化物半導体によって形成されたチャネル層を有する薄膜トランジスタ（酸化物ＴＦＴ）が採用されている。酸化物ＴＦＴとしては、例えば、ＩＧＺＯ－ＴＦＴ（インジウム、ガリウム、亜鉛、および酸素を含む酸化物半導体によって形成されたチャネル層を有する薄膜トランジスタ）が採用されている。これらの点については、ゲートドライバ４００内の薄膜トランジスタについても同様である。

電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、その電源電圧からソースドライバ３００およびゲートドライバ４００を動作させるための直流電圧（ハイレベルの直流電源電圧ＶＤＤおよびローレベルの直流電源電圧ＶＳＳ）を生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに共通電極駆動電圧Ｖｃｏｍを与える。

表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するためのソース制御信号ＳＣＴＬと、ゲートドライバ４００の動作を制御するためのゲート制御信号ＧＣＴＬとを出力する。ソース制御信号ＳＣＴＬには、ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳが含まれている。ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫが含まれている。

ソースドライバ３００は、表示制御回路２００から送られるデジタル映像信号ＤＶとソース制御信号ＳＣＴＬとに基づいて、ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）を印加する。このとき、ソースドライバ３００では、ソースクロック信号ＳＣＫのパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号Ｓ（１）～Ｓ（ｊ）として全てのソースバスラインＳＬ１～ＳＬｊに一斉に印加される。

ゲートドライバ４００は、表示制御回路２００から送られるゲート制御信号ＧＣＴＬに基づいて、アクティブな走査信号Ｇ（１）～Ｇ（ｉ）の各ゲートバスラインＧＬ１～ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。このゲートドライバ４００についての詳しい説明は後述する。

以上のようにして、ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）が印加され、ゲートバスラインＧＬ１～ＧＬｉに走査信号Ｇ（１）～Ｇ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。

＜２．ゲートドライバの概略構成＞
図３は、全ての実施形態におけるゲートドライバ４００の構成について説明するためのブロック図である。図３に示すように、ゲートドライバ４００は複数段からなるシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。すなわち、シフトレジスタ４１０にはｉ個の単位回路４（１）～４（ｉ）が含まれている。なお、１段目よりも前やｉ段目よりも後にダミー段としての単位回路が設けられる場合もあるが、これについては、本開示の主題には関係しないので、説明を省略する。以下、ゲートドライバ４００の構成および動作について詳しく説明する。

図４は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｉ個の単位回路４（１）～４（ｉ）で構成されている。但し、図４には、（ｎ－２）段目から（ｎ＋３）段目までの単位回路４（ｎ－２）～４（ｎ＋３）を示している。以下においては、ｉ個の単位回路４（１）～４（ｉ）を互いに区別する必要がない場合には単位回路に符号４を付す。

シフトレジスタ４１０には、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号ＧＳＰ（図４では不図示）と、ゲートエンドパルス信号ＧＥＰ（図４では不図示）と、ゲートクロック信号ＧＣＫとが与えられる。ゲートクロック信号ＧＣＫは、詳しくは、４相のクロック信号ＧＣＫ１～ＧＣＫ４である。それら４相のクロック信号ＧＣＫ１～ＧＣＫ４のうち各単位回路４に入力されるクロック信号（以下、「入力クロック信号」という。）には符号ＣＬＫｉｎを付している。また、シフトレジスタ４１０には、直流電源電圧ＶＳＳおよび直流電源電圧ＶＤＤも与えられる。

シフトレジスタ４１０の各段（各単位回路４）の入力端子に与えられる信号は次のようになっている（図４参照）。ゲートクロック信号に関しては、（ｎ－２）段目の単位回路４（ｎ－２）にはクロック信号ＧＣＫ３が与えられ、（ｎ－１）段目の単位回路４（ｎ－１）にはクロック信号ＧＣＫ４が与えられ、ｎ段目の単位回路４（ｎ）にはクロック信号ＧＣＫ１が与えられ、（ｎ＋１）段目の単位回路４（ｎ＋１）にはクロック信号ＧＣＫ２が与えられる。このような構成が、シフトレジスタ４１０の全ての段を通して４段ずつ繰り返される。なお、クロック信号ＧＣＫ１とクロック信号ＧＣＫ３とは位相が１８０度ずれていて、クロック信号ＧＣＫ２とクロック信号ＧＣＫ４とは位相が１８０度ずれていて、クロック信号ＧＣＫ１の位相はクロック信号ＧＣＫ２の位相よりも９０度進んでいる。図４から把握されるように、ｎ段目の単位回路４（ｎ）には、２段前の単位回路４（ｎ－２）から出力される出力信号Ｑ（ｎ－２）がセット信号Ｓとして与えられ、３段後の単位回路４（ｎ＋３）から出力される出力信号Ｑ（ｎ＋３）がリセット信号Ｒとして与えられる。ｎ段目以外の単位回路４についても同様である。直流電源電圧ＶＳＳおよび直流電源電圧ＶＤＤについては、全ての単位回路４（１）～４（ｉ）に共通的に与えられる。

シフトレジスタ４１０の各段（各単位回路４）の出力端子からは出力信号Ｑが出力される（図４参照）。ｎ段目の単位回路４（ｎ）から出力される出力信号Ｑは、走査信号Ｇ（ｎ）としてゲートバスラインＧＬｎに与えられるほか、リセット信号Ｒとして３段前の単位回路４（ｎ－３）に与えられるとともに、セット信号Ｓとして２段後の単位回路４（ｎ＋２）に与えられる。ｎ段目以外の単位回路４から出力される出力信号Ｑについても同様である。

図５は、ゲートドライバ４００の動作について説明するための信号波形図である。上述した構成において、シフトレジスタ４１０にゲートスタートパルス信号ＧＳＰのパルスが与えられると、４相のクロック信号ＧＣＫ１～ＧＣＫ４のクロック動作に基づいて、各単位回路４から出力される出力信号Ｑに含まれるシフトパルスの転送が行われる。すなわち、１段目の単位回路４（１）からｉ段目の単位回路４（ｉ）において、出力信号Ｑが順次にハイレベルとなる。これにより、図５に示すように、所定期間ずつ順次にハイレベル（アクティブ）となる走査信号Ｇ（１）～Ｇ（ｉ）が表示部６００内のゲートバスラインＧＬ１～ＧＬｉに与えられる。すなわち、ｉ本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となる。その後、シフトレジスタ４１０にゲートエンドパルス信号ＧＥＰのパルスが与えられる

なお、ここでは各単位回路４から出力される出力信号Ｑがリセット信号Ｒとして３段前の単位回路４に与えられるとともにセット信号Ｓとして２段後の単位回路４に与えられる例を挙げているが、これには限定されない。また、ここではゲートクロック信号ＧＣＫとして４相のクロック信号ＧＣＫ１～ＧＣＫ４が用いられる例を挙げているが、ゲートクロック信号ＧＣＫを構成するクロック信号の相数は４には限定されない。

＜３．単位回路＞
以下、単位回路の構成および動作について実施形態毎に説明する。

＜３．１ 第１の実施形態＞
＜３．１．１ 回路構成＞
図１は、本実施形態における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図１に示すように、この単位回路４は、４個の薄膜トランジスタＴ１～Ｔ４と２個のキャパシタ（容量素子）Ｃ１，Ｃ２とを備えている。薄膜トランジスタＴ１～Ｔ４は、ｎチャネル型のＩＧＺＯ－ＴＦＴである。また、この単位回路４は、ローレベルの直流電源電圧ＶＳＳ用の入力端子およびハイレベルの直流電源電圧ＶＤＤ用の入力端子のほか、３個の入力端子４１～４３と、１個の出力端子４９とを有している。ここで、セット信号Ｓを受け取る入力端子には符号４１を付し、リセット信号Ｒを受け取る入力端子には符号４２を付し、入力クロック信号ＣＬＫｉｎを受け取る入力端子には符号４３を付している。また、出力信号Ｑを出力するための出力端子に符号４９を付している。

薄膜トランジスタＴ３の制御端子、薄膜トランジスタＴ４の第１導通端子、およびキャパシタＣ１の一端は、第１制御ノードＮＡ１を介して互いに接続されている。薄膜トランジスタＴ１の第２導通端子、薄膜トランジスタＴ２の第１導通端子、薄膜トランジスタＴ４の第２導通端子、およびキャパシタＣ２の一端は、第２制御ノードＮＡ２を介して互いに接続されている。

薄膜トランジスタＴ１については、制御端子および第１導通端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、第２導通端子は第２制御ノードＮＡ２に接続されている。なお、薄膜トランジスタＴ１の第１導通端子は、ハイレベルの直流電源電圧ＶＤＤ用の入力端子に接続されていても良い。薄膜トランジスタＴ２については、制御端子は入力端子４２に接続され、第１導通端子は第２制御ノードＮＡ２に接続され、第２導通端子はローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ３については、制御端子は第１制御ノードＮＡ１に接続され、第１導通端子は入力端子４３に接続され、第２導通端子は出力端子４９に接続されている。薄膜トランジスタＴ４については、制御端子はハイレベルの直流電源電圧ＶＤＤ用の入力端子に接続され、第１導通端子は第１制御ノードＮＡ１に接続され、第２導通端子は第２制御ノードＮＡ２に接続されている。

キャパシタＣ１については、一端は第１制御ノードＮＡ１に接続され、他端は出力端子４９に接続されている。キャパシタＣ２については、一端は第２制御ノードＮＡ２に接続され、他端は出力端子４９に接続されている。

上記のような構成において、薄膜トランジスタＴ３のチャネル幅は、薄膜トランジスタＴ４のチャネル幅の１０倍以上となっている。従って、薄膜トランジスタＴ３の駆動能力は薄膜トランジスタＴ４の駆動能力に比べて充分に高くなっている。

なお、本実施形態においては、薄膜トランジスタＴ１によってセットトランジスタが実現され、薄膜トランジスタＴ２によってリセットトランジスタが実現され、薄膜トランジスタＴ３によって第１の出力制御トランジスタが実現され、薄膜トランジスタＴ４によって分離トランジスタが実現され、キャパシタＣ１によって第１キャパシタが実現され、キャパシタＣ２によって第２キャパシタが実現され、出力端子４９によって第１出力ノードが実現されている。

＜３．１．２ 動作＞
図６を参照しつつ、本実施形態における単位回路４の動作について説明する。時刻ｔ１１よりも前の期間には、第１制御ノードＮＡ１の電位、第２制御ノードＮＡ２の電位、および出力信号Ｑの電位（出力端子４９の電位）はローレベル（オフレベル）である。なお、時刻ｔ１１よりも前の期間には、薄膜トランジスタＴ４はオン状態で維持されている。

時刻ｔ１１になると、セット信号Ｓがローレベルからハイレベル（オンレベル）に変化する。薄膜トランジスタＴ１は図１に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルに変化することによって薄膜トランジスタＴ１はオン状態となり、キャパシタＣ２が充電される。これにより、第２制御ノードＮＡ２の電位はローレベルからハイレベルに変化する。このとき薄膜トランジスタＴ４はオン状態であるので、キャパシタＣ１が充電され、第１制御ノードＮＡ１の電位もローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３がオン状態となる。ここで、時刻ｔ１１～時刻ｔ１２の期間中、入力クロック信号ＣＬＫｉｎはローレベルで維持されている。このため、この期間中、出力信号Ｑはローレベルで維持される。

時刻ｔ１２になると、セット信号Ｓがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１はオフ状態となる。また、時刻ｔ１２には、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ３はオン状態であるので、入力端子４３の電位の上昇とともに出力端子４９の電位が上昇する。ここで、図１に示すように第１制御ノードＮＡ１－出力端子４９間にはキャパシタＣ１が設けられているので、出力端子４９の電位の上昇とともに第１制御ノードＮＡ１の電位も上昇する（第１制御ノードＮＡ１がブースト状態となる）。その結果、薄膜トランジスタＴ３には大きな電圧が印加され、この出力端子４９に接続されているゲートバスラインＧＬが選択状態となるのに充分なレベルにまで出力信号Ｑの電位が上昇する。また、図１に示すように第２制御ノードＮＡ２－出力端子４９間にはキャパシタＣ２が設けられているので、出力端子４９の電位の上昇とともに第２制御ノードＮＡ２の電位も上昇する（第２制御ノードＮＡ２がブースト状態となる）。ところで、薄膜トランジスタＴ４については、第１制御ノードＮＡ１の電位および第２制御ノードＮＡ２の電位が上昇することによって制御端子－第１導通端子間の電圧および制御端子－第２導通端子間の電圧が閾値電圧以下になるとオフ状態となる。これにより、第１制御ノードＮＡ１と第２制御ノードＮＡ２とは電気的に切り離された状態となる。

時刻ｔ１３になると、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化する。これにより、入力端子４３の電位の低下とともに出力端子４９の電位が低下する。すなわち、出力信号Ｑの電位がローレベルとなる。また、キャパシタＣ１を介して第１制御ノードＮＡ１の電位が低下し、キャパシタＣ２を介して第２制御ノードＮＡ２の電位が低下する。

時刻ｔ１４になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２がオン状態となり、第２制御ノードＮＡ２の電位がローレベルとなる。また、薄膜トランジスタＴ４の制御端子－第２導通端子間の電圧が閾値電圧よりも大きくなり、薄膜トランジスタＴ４がオン状態となる。これにより、第１制御ノードＮＡ１の電位もローレベルとなる。

＜３．１．３ 効果＞
出力信号Ｑの電位（出力端子４９の電位）をハイレベルからローレベルへと変化させる動作に関し、薄膜トランジスタＴ３の放電能力は、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化する時点（図６の時刻ｔ１３）の直前における第１制御ノードＮＡ１の電位に依存する。第１制御ノードＮＡ１の電位が充分に高ければ、入力クロック信号ＣＬＫｉｎのハイレベルからローレベルへの変化に応じて出力信号Ｑの電位は速やかにハイレベルからローレベルへと変化する。

図１５に示した従来の構成においては、薄膜トランジスタＴ９１あるいは薄膜トランジスタＴ９２でリーク電流が生じると、図１７に示したように、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化する時点（時刻ｔ９３）の直前には制御ノードＮＡの電位が所望の電位から顕著に低下している。それ故、薄膜トランジスタＴ３の放電能力の低下により出力信号Ｑの電位（出力端子４９の電位）は緩やかに低下する。これにより、動作異常が発生する。

これに対して、本実施形態によれば、図１８に示した従来の構成と同様に単位回路４には制御ノード（単位回路４からの出力を制御するノード）を出力側の第１制御ノードＮＡ１と入力側の第２制御ノードＮＡ２とに分離する薄膜トランジスタＴ４が設けられているが、単位回路４には更に一端が第２制御ノードＮＡ２に接続され他端が出力端子４９に接続されたキャパシタＣ２が設けられている。このようにキャパシタＣ２が設けられているので、出力信号Ｑの電位（出力端子４９の電位）の上昇に伴って第２制御ノードＮＡ２の電位が上昇する。ここで、薄膜トランジスタＴ１の特性がエンハンスト型の特性からデプレッション型の特性へと変化することによる当該薄膜トランジスタＴ１でのリーク電流あるいは薄膜トランジスタＴ２の特性がエンハンスト型の特性からデプレッション型の特性へと変化することによる当該薄膜トランジスタＴ２でのリーク電流が生じて図６における時刻ｔ１２～時刻ｔ１３の期間中に第２制御ノードＮＡ２の電位が低下しても、第２制御ノードＮＡ２の電位が「ＶＤＤ－Ｖｔｈ」（Ｖｔｈは薄膜トランジスタＴ４の閾値電圧である）よりも高い限り薄膜トランジスタＴ４はオフ状態で維持される。また、上述のようにキャパシタＣ２が設けられているので、リーク電流が生じても、キャパシタＣ２が設けられていない構成に比べて第２制御ノードＮＡ２の電位は緩やかに低下する。以上より、図７で符号７０を付した部分に示すように、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化する時点（時刻ｔ１３）の直前には第１制御ノードＮＡ１の電位は充分に高いレベルで維持されている。それ故、図７で符号７１を付した部分に示すように、入力クロック信号ＣＬＫｉｎのハイレベルからローレベルへの変化に応じて出力信号Ｑの電位は速やかに低下する。また、薄膜トランジスタＴ４がオフ状態からオン状態へと変化しても、上述したように薄膜トランジスタＴ３のチャネル幅が薄膜トランジスタＴ４のチャネル幅の１０倍以上となっていて薄膜トランジスタＴ３の駆動能力が薄膜トランジスタＴ４の駆動能力に比べて充分に高くなっているので、第２制御ノードＮＡ２の電位の低下に応じて第１制御ノードＮＡ１の電位が顕著に低下する前に出力信号Ｑの電位は充分に低下する。なお、出力信号Ｑの電位が充分に低下した後には第１制御ノードＮＡ１の電位が低下しても問題は生じない。

以上のように、本実施形態によれば、制御ノードに導通端子（第１導通端子または第２導通端子）（ドレインまたはソース）が接続された薄膜トランジスタＴ１，Ｔ２でのリーク電流に起因する動作異常の発生を抑制することのできるシフトレジスタ４１０が実現される。

＜３．２ 第２の実施形態＞
＜３．２．１ 回路構成＞
図８は、本実施形態における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。第１の実施形態と同様、この単位回路４は、４個の薄膜トランジスタＴ１～Ｔ４と２個のキャパシタ（容量素子）Ｃ１，Ｃ２とを備えている。第１の実施形態においてはキャパシタＣ２の他端は出力端子４９に接続されていたが、本実施形態においてはキャパシタＣ２の他端はローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されている。それ以外の点については、第１の実施形態と同様である。

＜３．２．２ 動作＞
図９を参照しつつ、本実施形態における単位回路４の動作について説明する。時刻ｔ２１よりも前の期間には、第１制御ノードＮＡ１の電位、第２制御ノードＮＡ２の電位、および出力信号Ｑの電位（出力端子４９の電位）はローレベルである。なお、時刻ｔ１１よりも前の期間には、薄膜トランジスタＴ４はオン状態で維持されている。

時刻ｔ２１になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ１は図８に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルに変化することによって薄膜トランジスタＴ１はオン状態となり、キャパシタＣ２が充電される。これにより、第２制御ノードＮＡ２の電位はローレベルからハイレベルに変化する。このとき薄膜トランジスタＴ４はオン状態であるので、キャパシタＣ１が充電され、第１制御ノードＮＡ１の電位もローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３がオン状態となる。ここで、時刻ｔ２１～時刻ｔ２２の期間中、入力クロック信号ＣＬＫｉｎはローレベルで維持されている。このため、この期間中、出力信号Ｑはローレベルで維持される。

時刻ｔ２２になると、セット信号Ｓがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１はオフ状態となる。また、時刻ｔ２２には、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ３はオン状態であるので、入力端子４３の電位の上昇とともに出力端子４９の電位が上昇する。ここで、図８に示すように第１制御ノードＮＡ１－出力端子４９間にはキャパシタＣ１が設けられているので、出力端子４９の電位の上昇とともに第１制御ノードＮＡ１の電位も上昇する（第１制御ノードＮＡ１がブースト状態となる）。その結果、薄膜トランジスタＴ３には大きな電圧が印加され、この出力端子４９に接続されているゲートバスラインＧＬが選択状態となるのに充分なレベルにまで出力信号Ｑの電位が上昇する。ところで、薄膜トランジスタＴ４の制御端子にはハイレベルの直流電源電圧ＶＤＤが与えられているので、時刻ｔ２１－時刻ｔ２２の期間に第１制御ノードＮＡ１の電位および第２制御ノードＮＡ２の電位が上昇することによって、時刻ｔ２２には薄膜トランジスタＴ４はオフ状態となっている（但し、薄膜トランジスタＴ４の閾値電圧によっては時刻ｔ２２以降に薄膜トランジスタＴ４がオフ状態となるケースもある）。従って、時刻ｔ２２以降に第１制御ノードＮＡ１の電位が上昇しても第２制御ノードＮＡ２の電位は上昇しない。

時刻ｔ２３になると、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化する。これにより、入力端子４３の電位の低下とともに出力端子４９の電位が低下する。すなわち、出力信号Ｑの電位がローレベルとなる。また、キャパシタＣ１を介して第１制御ノードＮＡ１の電位が低下する。

時刻ｔ２４になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２がオン状態となり、第２制御ノードＮＡ２の電位がローレベルとなる。また、薄膜トランジスタＴ４の制御端子－第２導通端子間の電圧が閾値電圧よりも大きくなり、薄膜トランジスタＴ４がオン状態となる。これにより、第１制御ノードＮＡ１の電位もローレベルとなる。

＜３．２．３ 効果＞
本実施形態によれば、薄膜トランジスタＴ１あるいは薄膜トランジスタＴ２でのリーク電流に起因して図９の時刻ｔ２２～時刻ｔ２３の期間中に第２制御ノードＮＡ２の電位が低下すると、当該期間中に第１制御ノードＮＡ１の電位も低下する。しかしながら、単位回路４には一端が第２制御ノードＮＡ２に接続されたキャパシタＣ２が設けられているので、リーク電流が生じても、キャパシタＣ２が設けられていない構成に比べて第２制御ノードＮＡ２の電位は緩やかに低下する。例えば、キャパシタＣ２が設けられていない構成においては図１０で実線で示す波形のように第２制御ノードＮＡ２の電位が低下するのに対して、キャパシタＣ２が設けられている構成（本実施形態の構成）においては図１０で太点線で示す波形のように第２制御ノードＮＡ２の電位が低下する。従って、本実施形態においては、リーク電流が生じたときに第１制御ノードＮＡ１の電位は緩やかに低下し、薄膜トランジスタＴ３の放電能力の低下が抑制される。以上のように、本実施形態によれば、キャパシタＣ２が設けられていない構成に比べて、制御ノード（単位回路４からの出力を制御するノード）に導通端子（第１導通端子または第２導通端子）（ドレインまたはソース）が接続された薄膜トランジスタＴ１，Ｔ２でのリーク電流に起因する動作異常の発生が抑制される。

また、本実施形態によれば、図９の時刻ｔ２２に第１制御ノードＮＡ１がブースト状態となっても第２制御ノードＮＡ２の電位は時刻ｔ２２の直前の電位で維持される。それ故、薄膜トランジスタＴ１，Ｔ２の第１導通端子－第２導通端子間（ドレイン－ソース間）に高電圧が印加されることが抑制される。これにより、薄膜トランジスタＴ１，Ｔ２の劣化や破壊に起因する動作異常の発生が抑制される。

＜４．実際的な回路への適用例＞
第１の実施形態および第２の実施形態として示した単位回路４は、基本的な構成を有する単位回路である。しかしながら実際の表示装置には様々な構成の単位回路が採用されており、本明細書での開示内容はそのような様々な構成の単位回路に適用することができる。そこで、実際的な回路への適用例として２つの例（第１の例および第２の例）を以下に説明する。

＜４．１ 第１の例＞
ゲートドライバ４００内のシフトレジスタ４１０を構成する単位回路４には、動作の安定化のための回路（以下、「安定化回路」という。）が設けられていることが多い。安定化回路の構成としては様々な構成が考えられているが、ここでは安定化回路を含む単位回路の一構成例を第１の例として説明する。

図１１は、第１の例における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図１１に示すように、この単位回路４は、８個の薄膜トランジスタＴ１～Ｔ８と２個のキャパシタ（容量素子）Ｃ１，Ｃ２とを備えている。また、この単位回路は、ローレベルの直流電源電圧ＶＳＳ用の入力端子およびハイレベルの直流電源電圧ＶＤＤ用の入力端子のほか、３個の入力端子４１～４３と、１個の出力端子４９とを有している。薄膜トランジスタＴ５の制御端子、薄膜トランジスタＴ６の第２導通端子、薄膜トランジスタＴ７の第１導通端子、および薄膜トランジスタＴ８の第１導通端子は、安定化ノードＮＢを介して互いに接続されている。

薄膜トランジスタＴ１～Ｔ４およびキャパシタＣ１，Ｃ２の構成については第１の実施形態と同様である。但し、第２の実施形態（図８参照）と同様にキャパシタＣ２の他端がローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されていても良い。薄膜トランジスタＴ５については、制御端子は安定化ノードＮＢに接続され、第１導通端子は第２制御ノードＮＡ２に接続され、第２導通端子はローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ６については、制御端子および第１導通端子はハイレベルの直流電源電圧ＶＤＤ用の入力端子に接続され（すなわち、ダイオード接続となっている）、第２導通端子は安定化ノードＮＢに接続されている。薄膜トランジスタＴ７については、制御端子は第１制御ノードＮＡ１に接続され、第１導通端子は安定化ノードＮＢに接続され、第２導通端子はローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ８については、制御端子は入力端子４１に接続され、第１導通端子は安定化ノードＮＢに接続され、第２導通端子はローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されている。なお、薄膜トランジスタＴ５～Ｔ８と安定化ノードＮＢとによって安定化回路４６が実現されている。また、薄膜トランジスタＴ５によって、安定化トランジスタが実現されている。

以上のような構成によれば、図１２に示すように、第１制御ノードＮＡ１の電位がローレベルで維持されるべき期間には安定化ノードＮＢの電位はハイレベルで維持され、第１制御ノードＮＡ１の電位がハイレベルで維持されるべき期間には安定化ノードＮＢの電位はローレベルで維持される。これにより、図１２における時刻ｔ３１よりも前の期間および時刻ｔ３４よりも後の期間には、薄膜トランジスタＴ５がオン状態で維持されことによって第２制御ノードＮＡ２の電位が確実にローレベルで維持される。このようにして、単位回路４の動作異常の発生が抑制される。

＜４．２ 第２の例＞
第１の実施形態および第２の実施形態においては、各単位回路４から出力される出力信号Ｑは、対応するゲートバスラインＧＬに走査信号Ｇとして与えられるほか、リセット信号Ｒとして３段前の単位回路４に与えられるとともにセット信号Ｓとして２段後の単位回路４に与えられる。このような構成によれば、ゲートバスラインＧＬの負荷容量が顕著に大きい場合にリセット信号Ｒやセット信号Ｓに波形の鈍りが生じることによって単位回路４の動作に異常が生じることが懸念される。そこで、そのような異常の発生が抑制されるよう走査信号Ｇとなる出力信号とセット信号Ｓおよびリセット信号Ｒとなる出力信号とが異なる出力端子から出力されるようにした構成を第２の例として説明する。

図１３は、第２の例における単位回路４からの出力信号について説明するための図である。図１３に示すように、単位回路４からは出力信号として第１出力信号Ｑ１と第２出力信号Ｑ２とが出力される。ｎ段目の単位回路４（ｎ）出力される第１出力信号Ｑ１は、走査信号Ｇ（ｎ）としてゲートバスラインＧＬｎに与えられる。ｎ段目以外の単位回路４から出力される第１出力信号Ｑ１についても同様である。ｎ段目の単位回路４（ｎ）出力される第２出力信号Ｑ２は、リセット信号Ｒとして３段前の単位回路４（ｎ－３）に与えられるとともにセット信号Ｓとして２段後の単位回路４（ｎ＋２）に与えられる。ｎ段目以外の単位回路４から出力される第２出力信号Ｑ２についても同様である。

図１４は、第２の例における単位回路４の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図１４に示すように、この単位回路４は、５個の薄膜トランジスタＴ１～Ｔ４，Ｔ９と２個のキャパシタ（容量素子）Ｃ１，Ｃ２とを備えている。また、この単位回路は、ローレベルの直流電源電圧ＶＳＳ用の入力端子およびハイレベルの直流電源電圧ＶＤＤ用の入力端子のほか、３個の入力端子４１～４３と、２個の出力端子４９１，４９２とを有している。出力端子４９１からは第１出力信号Ｑ１が出力される。出力端子４９２からは第２出力信号Ｑ２が出力される。

薄膜トランジスタＴ３については、制御端子は第１制御ノードＮＡ１に接続され、第１導通端子は入力端子４３に接続され、第２導通端子は出力端子４９１に接続されている。薄膜トランジスタＴ９については、制御端子は第１制御ノードＮＡ１に接続され、第１導通端子は入力端子４３に接続され、第２導通端子は出力端子４９２に接続されている。キャパシタＣ１については、一端は第１制御ノードＮＡ１に接続され、他端は出力端子４９１に接続されている。キャパシタＣ２については、一端は第２制御ノードＮＡ２に接続され、他端は出力端子４９１に接続されている。それ以外の点については、第１の実施形態と同様である。なお、第２の実施形態（図８参照）と同様にキャパシタＣ２の他端がローレベルの直流電源電圧ＶＳＳ用の入力端子に接続されていても良い。

この第２の例においては、薄膜トランジスタＴ９によって第２の出力制御トランジスタが実現され、出力端子４９１によって第１出力ノードが実現され、出力端子４９２によって第２出力ノードが実現されている。

以上のような第２の例によれば、ゲートバスラインＧＬの負荷容量が顕著に大きい場合であっても、各単位回路４においてセット信号Ｓに基づく動作およびリセット信号Ｒに基づく動作が速やかに行われ、回路動作の安定性が向上する。

＜５．その他＞
以上において本発明を詳細に説明したが、以上の説明は全ての面で例示的なものであって制限的なものではない。多数の他の変更や変形が本発明の範囲を逸脱することなく案出可能であると了解される。例えば、上記の説明では液晶表示装置を例に挙げたが、複数のゲートバスライン（走査信号線）を順次に駆動する表示装置であれば液晶表示装置以外の表示装置（例えば、有機ＥＬ表示装置）にも上記開示内容を適用することができる。

４…単位回路
４００…ゲートドライバ
４１０…シフトレジスタ
６００…表示部
Ｔ１～Ｔ９…薄膜トランジスタ（ＴＦＴ）
Ｃ１，Ｃ２…キャパシタ
ＮＡ１…第１制御ノード
ＮＡ２…第２制御ノード
ＧＬ、ＧＬ１～ＧＬｉ…ゲートバスライン（走査信号線）
Ｇ、Ｇ（１）～Ｇ（ｉ）…走査信号
ＣＬＫｉｎ…入力クロック信号
ＧＣＫ…ゲートクロック信号
Ｓ…セット信号
Ｒ…リセット信号

Claims (10)

1. 複数のクロック信号に基づいて動作する複数の段からなるシフトレジスタであって、
   各段を構成する単位回路は、
   第１出力ノードと、
   第１制御ノードと、
   第２制御ノードと、
   前記第１制御ノードに接続された制御端子と、前記複数のクロック信号の１つである入力クロック信号が与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１の出力制御トランジスタと、
   先行する段を構成する単位回路から出力される出力信号であるセット信号が与えられる制御端子と、前記セット信号またはオンレベルの電位が与えられる第１導通端子と、前記第２制御ノードに接続された第２導通端子とを有するセットトランジスタと、
   後続の段を構成する単位回路から出力される出力信号であるリセット信号が与えられる制御端子と、前記第２制御ノードに接続された第１導通端子と、オフレベルの電位が与えられる第２導通端子とを有するリセットトランジスタと、
   オンレベルの電位が与えられる制御端子と、前記第１制御ノードに接続された第１導通端子と、前記第２制御ノードに接続された第２導通端子とを有する分離トランジスタと、
   一端が前記第１制御ノードに接続され、他端が前記第１出力ノードに接続された第１キャパシタと、
   一端が前記第２制御ノードに接続された第２キャパシタと
   を含むことを特徴とする、シフトレジスタ。
2. 前記第２キャパシタの他端は、前記第１出力ノードに接続されていることを特徴とする、請求項１に記載のシフトレジスタ。
3. 前記第２キャパシタの他端には、オフレベルの電位が与えられることを特徴とする、請求項１に記載のシフトレジスタ。
4. 前記第１の出力制御トランジスタのチャネル幅は、前記分離トランジスタのチャネル幅の１０倍以上であることを特徴とする、請求項１から３までのいずれか１項に記載のシフトレジスタ。
5. 前記単位回路は、更に、安定化ノードと、前記安定化ノードに接続された制御端子と前記第２制御ノードに接続された第１導通端子とオフレベルの電位が与えられる第２導通端子とを有する安定化トランジスタとを含む、前記第２制御ノードの電位を制御するための安定化回路を含み、
   前記第１制御ノードの電位がオフレベルで維持されるべき期間には、前記安定化ノードの電位はオンレベルで維持され、
   前記第１制御ノードの電位がオンレベルで維持されるべき期間には、前記安定化ノードの電位はオフレベルで維持されることを特徴とする、請求項１から４までのいずれか１項に記載のシフトレジスタ。
6. 前記単位回路は、
   第２出力ノードと、
   前記第１制御ノードに接続された制御端子と、前記入力クロック信号が与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２の出力制御トランジスタと
   を更に含み、
   前記第２出力ノードから出力される出力信号は、先行する段を構成する単位回路に前記リセット信号として与えられるとともに後続の段を構成する単位回路に前記セット信号として与えられることを特徴とする、請求項１から５までのいずれか１項に記載のシフトレジスタ。
7. 前記セットトランジスタおよび前記リセットトランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであることを特徴とする、請求項１から６までのいずれか１項に記載のシフトレジスタ。
8. 前記酸化物半導体は、インジウム、ガリウム、亜鉛、および酸素を含むことを特徴とする、請求項７に記載のシフトレジスタ。
9. 画像を表示する表示部に配設された複数の走査信号線を駆動する走査信号線駆動回路であって、
   請求項１から８までのいずれか１項に記載のシフトレジスタを備え、
   前記複数の走査信号線と１対１で対応するように、前記複数の段を構成する複数の単位回路が設けられ、
   各単位回路に含まれる前記第１出力ノードは、対応する走査信号線に接続されていることを特徴とする、走査信号線駆動回路。
10. 前記表示部と請求項９に記載の走査信号線駆動回路とを備えたことを特徴とする、表示装置。

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