CN103050106A - 栅极驱动电路、显示模组和显示器 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路、显示模组和显示器，属于显示领域，为解决现有技术中显示模组的功耗较大的问题而设计。一种栅极驱动电路，用于驱动所连接的栅线所对应的薄膜晶体管的栅极，所述栅极驱动电路，包括：逐级连接的至少两个移位寄存器；所述移位寄存器包括：第一输出端和第二输出端；所述第一输出端与下一级移位寄存器的使能信号输入端连接，向所述下一级移位寄存器输出使能信号；所述第二输出端与所述栅线连接，通过所述栅线向所述栅极施加所述薄膜晶体管的栅极驱动信号。

Description

栅极驱动电路、显示模组和显示器
技术领域
本发明涉及显示领域，尤其涉及一种栅极驱动电路、显示模组和显示器。
背景技术
液晶显示器具有重量轻、厚度薄以及功耗低等优点，从而广泛应用于电视、手机和手机等电子产品中。
在现有液晶显示器中，栅极驱动电路可以形成于阵列基板上，从而形成栅极驱动阵列基板(Gate drive On Array，以下简称GOA)的面板，即GOA面板。其中，在栅极驱动电路中包含级连的若干移位寄存器，在每一级移位寄存器之间控制信号会产生衰减。
在上述GOA面板中，会出现薄膜晶体管(Thin-Film Transistor，以下简称TFT)阈值电压漂移的现象，此时为了维持TFT的特性，则需要加大TFT的尺寸，这样一来，会导致栅极驱动电路的负载增大，并提高GOA面板的负载，进而增大了GOA面板的功耗。
发明内容
本发明的实施例提供一种小功耗的栅极驱动电路、显示模组和显示器。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，本发明提供了一种栅极驱动电路，用于驱动所连接的栅线所对应的TFT的栅极；所述栅极驱动电路，包括：
逐级连接的至少两个移位寄存器；
所述移位寄存器包括：第一输出端和第二输出端；
所述第一输出端与下一级移位寄存器的使能信号输入端连接，向所述下一级移位寄存器输出使能信号；
所述第二输出端与所述栅线连接，通过所述栅线向所述栅极施加所述薄膜晶体管的栅极驱动信号。
第二方面，本发明提供了一种显示模组，包括阵列基板，所述阵列基板上设有栅线，所述栅线之间设置有像素单元，所述像素单元内设有TFT，所述栅线与所述TFT的栅极相连接；
所述显示模组还包括：与所述栅线连接的栅极驱动电路，用于驱动所连接的栅线所对应的TFT的栅极；
所述栅极驱动电路包括：
逐级连接的至少两个移位寄存器；
所述移位寄存器包括：第一输出端和第二输出端；
所述第一输出端与下一级移位寄存器的使能信号输入端连接，向所述下一级移位寄存器输出使能信号；
所述第二输出端与所述栅线连接，通过所述栅线向所述栅极施加所述TFT的栅极驱动信号。
第三方面，本发明提供了一种显示器，包括：显示模组；
所述显示模组，包括阵列基板，所述阵列基板上设有栅线，所述栅线之间设置有像素单元，所述像素单元内设有TFT，所述栅线与所述TFT的栅极相连接；
所述显示模组还包括：与所述栅线连接的栅极驱动电路用于驱动所连接的栅线所对应的TFT的栅极；
所述栅极驱动电路包括：
逐级连接的至少两个移位寄存器；
所述移位寄存器包括：第一输出端和第二输出端，其中，所述第一输出端与下一级移位寄存器的使能信号输入端连接，向所述下一级移位寄存器输出使能信号，所述第二输出端与所述栅线连接，通过所述栅线向所述栅极施加所述TFT的栅极驱动信号。
本发明实施例提供的栅极驱动电路、显示模组和显示器，通过分别设置连接下一级移位寄存器的第一输出端和连接栅线的第二输出端，从而降低每个输出端所对应的负载，从而可以缩小开关管的尺寸，尤其在低温环境下便可以缩小开关管的尺寸，从而降低栅极驱动电路的功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所述的显示模组的结构示意图；
图2为本发明所述的栅极驱动电路的结构示意图；
图3为本发明所述的一种移位寄存器的电路结构图；
图4为本发明所述的另一种移位寄存器的电路结构图；
图5为本发明移位寄存器的逻辑时序图；
图6为本发明在阵列基板两侧分别设置栅极驱动电路的结构示意图。
具体实施方式
下面结合附图对本发明实施例栅极驱动电路、显示模组和显示器进行详细描述。
应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
显示模组，如图1所示，包括阵列基板1，阵列基板1上设有栅线2，栅线2之间设置有像素单元(图中未示出)，像素单元内设有TFT(图中未示出)，栅线2与TFT的栅极相连接；
显示模组还包括：与栅线2连接的栅极驱动电路3。
本发明所提供的一种栅极驱动电路3，用于驱动所连接的栅线2所对应的TFT的栅极，如图2所示，包括：
逐级连接的至少两个移位寄存器SR；
移位寄存器SR，包括：第一输出端TI和第二输出端OP，其中，第一输出端TI与下一级移位寄存器的使能信号输入端IP连接，向下一级移位寄存器输出使能信号，第二输出端OP与栅线2连接，通过栅线2向栅极施加TFT的栅极驱动信号。
其中，在图1中，显示模组还包括印刷电路板4和连接印刷电路板4和阵列基板1的柔性电路板5；在印刷电路板4上设置有控制芯片以对显示器的显示进行控制，其中控制芯片与栅极驱动电路3连接，以控制栅极驱动电路3向栅极2上施加TFT的栅极驱动信号。另外，栅极驱动电路3可以设置于阵列基板1也可以设置于印制电路板4，在此不作限制。
在图2中，栅极驱动电路3，包括移位寄存器SR1、SR2......SRN，共N个移位寄存器SR，该移位寄存器的数量N与栅线2的数量相对应，并且每个移位寄存器的第二输出端OP分别与栅线2相连，以通过栅线2向TFT的栅极提供栅极驱动信号，以打开TFT从而实现液晶的偏转。
在实现液晶偏转的过程中，以移位寄存器SR为参照进行描述，在低压保持端Vss施加低电平，在第一时钟信号端CLK施加第一时钟信号和在第二时钟信号端CLKB时间第二时钟信号，其中，第一时钟信号与第二时钟信号为互为反相的时钟信号，即在第一时钟信号为高电平时候，第二时钟信号为低电平，而在第二时钟信号为高电平时，第一时钟信号为高电平。在低压保持端Vss所施加的低电平可以为-8V的电压，但具体的电压值可根据实际的需要进行设置，在此不作限制。
当启动显示模组时，控制芯片向栅极驱动电路3下达启动信号，此时启动信号通过启动信号输入端STV传达至移位寄存器SR1；第一级移位寄存器SR1接收到启动信号，通过第二输出端OP向栅线2输出导通TFT的栅极驱动信号，并同时通过第一输出端TI向第一级移位寄存器SR1的下一级移位寄存器(第二级移位寄存器SR2)的使能信号输入端输出使能信号；第二级移位寄存器SR2接收到第一级移位寄存器SR1所发送的使能信号，通过第二输出端OP向栅线2输出栅极驱动信号，并将该导通信号输出到上一级移位寄存器(第一级移位寄存器SR1)的复位端对上一级移位寄存器进行复位，即使上一级移位寄存器停止向与之连接的栅线2输出导通信号，关闭该行栅线所对应的TFT，另外通过第一输出端TI向下一级移位寄存器(第三级移位寄存器SR3)的使能信号输入端输出使能信号。
通过上述流程，从第一级移位寄存器SR1到第N级移位寄存器SRN逐级的向与对应移位寄存器连接的栅线2上施加栅极驱动信号以使TFT导通，并通过下一级的移位寄存器向上一级的移位寄存器输出复位信号以停止上一级的移位寄存器输出栅极驱动信号，从而完成栅极驱动电路3对栅线2的逐行扫描。
在以往的栅极驱动电路中，因为通过一个输出端分别向下一级移位寄存器提供使能信号和通过栅线向栅极传输栅极驱动信号，所以在使能信号一级一级的传输过程中由于输出端的负载电容较大，使能信号会出现较明显衰减，为了避免这一的衰减，则需要做大栅极驱动电路中的开关管的尺寸，从而增大栅极驱动电路的功耗。但是，通过本发明所述的方式设置栅极驱动电路，分别设置的第一输出端和第二输出端可以分散每一个输出端所对应的电容负载，从而便可以减小栅极驱动电路中的开关管的尺寸，进而也变可以降低栅极驱动电路的功耗。
本发明实施例提供的栅极驱动电路，通过分别设置连接下一级移位寄存器的第一输出端和连接栅线的第二输出端，从而降低每个输出端所对应的负载，从而可以缩小开关管的尺寸，尤其在低温环境下便可以缩小开关管的尺寸，从而降低栅极驱动电路的功耗。
以第二级移位寄存器SR2为例描述移位寄存器SR的具体结构，如图3所示，包括：上拉单元、上拉驱动单元、下拉单元、下拉驱动单元和复位单元。
上拉单元分别与上拉节点PU、第一时钟信号端CLK、第一输出端TI和第二输出端OP连接，用于当检测到上拉信号时，根据获取的第一时钟信号通过第一输出端TI向下一级移位寄存器(即，第三级移位寄存器SR3)输出的下一级使能信号和向栅线2输出栅极驱动信号。
上拉驱动单元分别与上拉节点PU和使能信号输入端IP连接，用于当获取上一级移位寄存器(即第一级移位寄存器SR1)所发送的使能信号时，提高上拉节点PU的电位，从而驱动上拉单元根据第一时钟信号输出的下一级使能信号和向栅线2输出栅极驱动信号。
下拉单元分别与上拉节点PU、下拉节点PD、第二时钟信号端CLKB和低压保持端Vss连接，用于当检测到下拉信号和第二时钟信号时，拉低第二输出端OP和上拉节点PU的电位，其中第二时钟信号与第一时钟信号反相，从而停止输出所述栅极驱动信号和所述下一级使能信号。
下拉驱动单元分别与下拉节点PD、上拉节点PU、低压保持端Vss和第二时钟信号端CLKB连接，用于当获取第二时钟信号和上拉信号时，根据所述第二时钟信号和上拉信号，输出控制下拉单元的下拉信号，进而控制下拉单元的输出，从而驱动下拉单元拉低上拉节点PU和第二输出端OP的电位，进而停止输出下一级使能信号和栅极驱动信号。
复位单元与上拉节点PU、第二输出端OP、低压保持端Vss和复位信号输入端RST连接，用于当检测到复位信号时，拉低上拉节点PU和第二输出端OP的电位，从而对第一输出端TI和第二输出端OP的输出进行复位。
本发明实施例提供的栅极驱动电路，如图2所示，包括多级如上所述的移位寄存器。其中，每一级移位寄存器元SR的第二输出端OP输出用于开启栅线2上TFT的栅极驱动信号。
优选的，第一级移位寄存器SR1和最后一级移位寄存器SRN外，其余的移位寄存器的第二输出端OP连接与其相邻的上一级移位寄存器单元的复位端。其中第一级移位寄存器SR1的使能信号输入端IP为STV。
除最后一级移位寄存器SRN外，其余每个移位寄存器的第一输出端TI连接与其相邻的下一级移位寄存器的使能信号输入端IP。
优选的，最后一级移位寄存器SRN的复位端RST可以为本级的第二输出端OP，或者可以是增加冗余的移位寄存器，或者连接STV信号。
第奇数个移位寄存器的第一时钟信号输入端输入***第一时钟信号，第二时钟信号输入端输入***第二时钟信号；第偶数个移位寄存器的第一时钟信号输入端输入***第二时钟信号，第二时钟信号输入端输入***第一时钟信号；
每个移位寄存器的低电压信号输入端输入低电平信号。
下面以栅极驱动电路3形成于阵列基板1一侧为例，进一步地对上述的上拉驱动单元、上拉单元、下拉驱动单元、下拉单元和复位单元的具体电路结构进行描述，上拉单元包括：第一开关管M1和第二开关管M2；
第一开关管M1，包括第一端g1、第二端d1和第三端s1；
第一开关管M1的第一端g1与上拉节点PU连接，第一开关管M1的第二端d1与第一时钟信号端CLK连接，第一开关管M1的第三端s1与第二输出端OP连接；
第二开关管M2，包括第一端g2、第二端d2和第三端s2；
第二开关管M2的第一端g2与上拉节点PU连接，
第二开关管M2的第二端d2与第一时钟信号端CLK连接，
第二开关管M2的第三端s2与第一输出端TI连接。
上拉驱动单元，包括第三开关管M3；
第三开关管M3，包括第一端g3、第二端d3和第三端s3；
第三开关管M3的第一端g3和第二端d3与使能信号输入端IP连接，
第三开关管M3的第三端s3与上拉节点PU相连。
下拉单元，包括：第四开关管M4、第五开关管M5和第六开关管M6；
第四开关管M4，包括第一端g4、第二端d4和第三端s4；
第四开关管M4的第一端g4连接第二时钟信号端CLKB，第四开关管M4的第二端d4连接第二输出端OP，第四开关管M4的第三端s4连接低压保持端Vss；
第五开关管M5，包括第一端g5、第二端d5和第三端s5；
第六开关管M6，包括第一端g6、第二端d6和第三端s6；
第五开关管M5的第一端g5和第六开关管M6的第一端g6连接下拉节点PD，
第五开关管M5的第二端d5连接上拉节点PU，第六开关管M6的第二端d6连接第二输出端OP，
第五开关管M5的第三端s5和第六开关管M6的第三端s6与低压保持端Vss连接。
下拉驱动单元，包括：第七开关管M7、第八开关管M8、第九开关管M9和第十开关管M10；
第七开关管M7，包括第一端g7、第二端d7和第三端s7；
第七开关管M7的第一端g7和第二端d7连接第二时钟信号端CLKB，
第七开关管M7的第三端s7连接下拉控制节点PDCN；
第八开关管M8，包括第一端g8、第二端d8和第三端s8；
第八开关管M8的第一端g8连接下拉控制节点PDCN，
第八开关管M8的第二端d8连接第二时钟信号端CLKB，
第八开关管M8的第三端s8连接下拉节点PD；
第九开关管M9，包括第一端g9、第二端d9和第三端s9；
第十开关管M10，包括第一端g10、第二端d10和第三端s10；
第九开关管M9的第一端g9和第十开关管M10的第一端g10与上拉节点PU连接，
第九开关管M9的第二端d9连接下拉控制节点PDCN，第十开关管M10的第二端d10连接下拉节点，
第九开关管M9的第三端s9和第十开关管M10的第三端s10连接低压保持端Vss。
复位单元，包括：第十一开关管M11和第十二开关管M12；
第十一开关管M11，包括第一端g11、第二端d11和第三端s11；
第十二开关管M12，包括第一端g12、第二端d12和第三端s12；
第十一开关管M11的第一端g11和第十二开关管M12的第一端g12连接复位信号输入端RST，
第十一开关管M11的第二端d11连接上拉节点PU，第十二开关管M12的第二端d12连接第二输出端OP，
第十一开关管M11的第三端s11和第十二开关管M12的第三端s12连接低压保持端Vss。
但是，上述的上拉驱动单元、上拉单元、下拉驱动单元、下拉单元和复位单元不限于上述结构，对于本领域的技术人员，可以通过其他公知的电路结构代替上述电路结构以实现所描述的上述单元的功能，在此不作具体限定。
为了进一步地提高上拉节点的电位，以降低第一输出端TI和第二输出端OP的衰减对下一级移位寄存器的驱动所带来的影响，如图4所示，上拉驱动单元，还包括电容C；
电容C的一端连接上拉节点PU，电容C的另一端连接第二输出端OP
通过在上拉节点PU和第二输出端OP之间设置电容C，在第一个时刻的第一时钟信号到来时对电容C进行充电，并在第二个时刻的第一时钟信号到来时产生自举效应，进一步提升上拉节点PU处的电位，这样一来，便可以使栅极驱动电路3中的移位寄存器SR适用于大尺寸的显示模组。
下面根据上述的电路结构对栅极驱动电路3的工作流程进行描述，对应的各端和各节点的电平变化如图5所示。
第一阶段，使能信号输入端IP输入高电平信号，第二时钟信号端CLKB也输入高电平信号时，使第三开关管M3导通，其中，使能信号输入端IP所输入的使能信号可以为上一级移位寄存器的第一输出端TI所输出的信号，也可以为由控制芯片所发送启动信号(例如第一级的移位寄存器的使能信号输入端IP即为启动信号STV)；在第三开关管M3导通后，使能信号输入端IP所输入的高电平信号对电容C进行充电，并使上拉节点PU的电位被拉高；第九开关管M9和第十开关管M10被上拉节点PU的高电位导通，第七开关管M7和第八开关管M8被第二时钟信号端CLKB所输入的高电平信号导通，通过对上述第七开关管M7到第十开关管M10的尺寸进行调整，使得此时下拉节点PD的电位为低电位，从而关断下拉单元中的第五开关管M5和第六开关管M6，避免第五开关管M5和第六开关管M6将上拉节点PU和第二输出端OP的电位拉低。
第二阶段，当使能信号输入端IP所输入的信号为低电平，第三开关管M3关断，此时上拉节点PU保持高电位，从而使第一开关管M1和第二开关管M2导通；第一时钟信号端CLK所输入的第一时钟信号为高电平信号，上拉节点PU由于自举效应放大上拉节点PU的电压，使第一开关管M1和第二开关管M2在不出现衰减的情况下导通，从而使第一开关管M1和第二开关管M2更好地将第一时钟信号转换为向第一输出端TI和第二输出端OP输出的第一输出信号和第二输出信号，其中第一输出信号为向下一级移位寄存器提供使能信号，第二输出信号为向第二输出端OP所连接的栅线2施加的开启对应的TFT的栅极驱动信号。
第三阶段，第二时钟信号端CLKB所输入的信号为高电平，复位信号端RST输入高电平的复位信号，其中该复位信号由下一级移位寄存器的第二输出端OP输入；相对的，第七开关管M7和第八开关管M8导通，从而使下拉节点PD保持高电位，并因此导通第五开关管M5和第六开关管M6；这样一来，上拉节点PU和第二输出端OP的电位被拉低，从而对信号的传输进行了关断。
第四阶段，因为在第三阶段中上拉节点PU的电位被拉低，从而使第一开关管M1和第二开关管M2关断；此时，虽然第一时钟信号端CLK输入的第一时钟信号为高电平，但也无法对其进行转换并向第一输出端TI和第二输出端OP输出高电平信号。
第五阶段，第二时钟信号端CLKB输入高电平时，分别使第七开关管M7和第八开关管M8导通，并进而导通第五开关管M5和第六开关管M6，使上拉节点PU和第二输出端OP保持低电位。
在此之后，第四阶段和第五阶段依次重复进行，直到第一阶段重新开始。
从上述过程中，可以看出，第一输出端TI所输出的使能信号不会用于开启栅线2所对应的TFT栅极，所以第一输出端TI所输出的使能信号的负载电容CL较小；根据功耗计算公式：PT＝CLV2f，在由TFT的特性而决定的电压值V和第一时钟信号端CLK所输入的时钟信号的频率f，因此通过上述电路结构从而降低了负载电容CL，也便降低了整体的向栅线2输出栅极驱动信号的开关管的功耗。
可选的，上述的开关管为N型晶体管。
当上述的开关管都为N型晶体管时，因为在阵列基板上所形成的TFT等结构同样为N型晶体管，所以当移位寄存器SR中的开关管都为N型晶体管时，栅极驱动电路3和TFT可以一体成型，从而缩短制备显示模组的时间。
可选的，如图6所示，栅极驱动电路3，包括第一栅极驱动电路3a和第二栅极驱动电路3b；第一栅极驱动电路3a和第二栅极驱动电路3b分别形成于阵列基板1两侧，并且第一栅极电路3a中的每个移位寄存器SR的第二输出端OP对应连接第二栅极驱动电路3b的移位寄存器SR。
通过在阵列基板1的两侧分别设置两个栅极驱动电路3，并且两个栅极驱动电路3中的位置相同的移位寄存器SR的第二输出端OP相互连接，这样一来，在对TFT的栅极进行驱动时，便可以从阵列基板1的两侧向中间进行驱动。从而可以避免一侧设置栅极驱动电路3时，距离移位寄存器SR的第二输出端OP较远的因为衰减较大难以被驱动的问题，进而可以制备大尺寸的显示模组。
与上述一种栅极驱动电路相对应，本发明还提供了一种显示模组，如图1所示，包括阵列基板1，阵列基板1上设有栅线2，栅线2之间设置有像素单元(图中未示出)，像素单元内设有TFT(图中未示出)，栅线2与TFT的栅极相连接；
显示模组还包括：与栅线2连接的栅极驱动电路3，用于驱动所连接的栅线所对应的TFT的栅极；该栅极驱动电路3的具体结构如上面所述，在此不再赘述。
本发明实施例提供的显示模组，通过分别设置连接下一级移位寄存器的第一输出端和连接栅线的第二输出端，从而降低每个输出端所对应的负载，从而可以缩小开关管的尺寸，尤其在低温环境下便可以缩小开关管的尺寸，从而降低栅极驱动电路的功耗。
与上述一种显示模组相对应，本发明还提供了一种显示器，包括：上述的显示模组，该显示模组的具体结构如上所述，在此不再赘述。
本发明实施例提供的显示器，通过分别设置连接下一级移位寄存器的第一输出端和连接栅线的第二输出端，从而降低每个输出端所对应的负载，从而可以缩小开关管的尺寸，尤其在低温环境下便可以缩小开关管的尺寸，从而降低栅极驱动电路的功耗。
所述显示器可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (17)

1.一种栅极驱动电路，用于驱动所连接的栅线所对应的薄膜晶体管的栅极，其特征在于，所述栅极驱动电路，包括：
逐级连接的至少两个移位寄存器；
所述移位寄存器包括：第一输出端和第二输出端；
所述第一输出端与下一级移位寄存器的使能信号输入端连接，向所述下一级移位寄存器输出使能信号；
所述第二输出端与所述栅线连接，通过所述栅线向所述栅极施加所述薄膜晶体管的栅极驱动信号。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述移位寄存器，包括：上拉单元，所述上拉单元分别与上拉节点、第一时钟信号端、第一输出端和第二输出端连接，用于当检测到上拉信号时，根据获取的第一时钟信号通过第一输出端向下一级移位寄存器输出的下一级使能信号和向所述栅线输出栅极驱动信号。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述上拉单元包括：第一开关管和第二开关管；
所述第一开关管，包括第一端、第二端和第三端；
所述第一开关管的所述第一端与所述上拉节点连接，所述第一开关管的所述第二端与所述第一时钟信号端连接，所述第一开关管的所述第三端与所述第二输出端连接；
所述第二开关管，包括第一端、第二端和第三端；
所述第二开关管的所述第一端与所述上拉节点连接，
所述第二开关管的所述第二端与所述第一时钟信号端连接，
所述第二开关管的所述第三端与所述第一输出端连接。
4.根据权利要求2所述的栅极驱动电路，其特征在于，所述移位寄存器，还包括上拉驱动单元，所述上拉驱动单元分别与所述上拉节点和所述使能信号输入端连接，用于当获取上一级移位寄存器所发送的使能信号时，提高所述上拉节点的电位，从而驱动所述上拉单元根据所述第一时钟信号输出所述下一级使能信号和所述栅极驱动信号。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述上拉驱动单元，包括第三开关管；
所述第三开关管，包括第一端、第二端和第三端；
所述第三开关管的所述第一端和第二端与所述使能信号输入端连接，
所述第三开关管的所述第三端与所述上拉节点相连。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述上拉驱动单元，还包括电容；
所述电容的一端连接所述上拉节点，所述电容的另一端连接所述第二输出端。
7.根据权利要求2所述的栅极驱动电路，其特征在于，所述移位寄存器，还包括：下拉单元，所述下拉单元分别与所述上拉节点、下拉节点、第二时钟信号端和低压保持端连接，用于当检测到下拉信号和第二时钟信号时，拉低所述第二输出端和所述上拉节点的电位，其中所述第二时钟信号与所述第一时钟信号反相，从而停止输出所述栅极驱动信号和所述下一级使能信号。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述下拉单元，包括：第四开关管、第五开关管和第六开关管；
所述第四开关管，包括第一端、第二端和第三端；
所述第四开关管的所述第一端连接第二时钟信号端，所述第四开关管的所述第二端连接所述第二输出端，所述第四开关管的所述第三端连接所述低压保持端；
所述第五开关管，包括第一端、第二端和第三端；
所述第六开关管，包括第一端、第二端和第三端；
所述第五开关管的所述第一端和第六开关管的所述第一端连接所述下拉节点，
所述第五开关管的所述第二端连接所述上拉节点，所述第六开关管的所述第二端连接所述第二输出端，
所述第五开关管的所述第三端和所述第六开关管的所述第三端与所述低压保持端连接。
9.根据权利要求7所述的栅极驱动电路，其特征在于，所述移位寄存器，还包括：下拉驱动单元，所述下拉驱动单元分别与所述下拉节点、所述上拉节点、所述低压保持端和所述第二时钟信号端连接，用于当获取第二时钟信号和上拉信号时，输出控制下拉单元的下拉信号。
10.根据权利要求9所述的栅极驱动电路，其特征在于，所述下拉驱动单元，包括：第七开关管、第八开关管、第九开关管和第十开关管；
所述第七开关管，包括第一端、第二端和第三端；
所述第七开关管的所述第一端和所述第二端连接所述第二时钟信号端，
所述第七开关管的所述第三端连接下拉控制节点；
所述第八开关管，包括第一端、第二端和第三端；
所述第八开关管的所述第一端连接所述下拉控制节点，
所述第八开关管的所述第二端连接所述第二时钟信号端，
所述第八开关管的所述第三端连接所述下拉节点；
所述第九开关管，包括第一端、第二端和第三端；
所述第十开关管，包括第一端、第二端和第三端；
所述第九开关管的所述第一端和所述第十开关管的所述第一端与所述上拉节点连接，
所述第九开关管的所述第二端连接所述下拉控制节点，所述第十开关管的第二端连接所述下拉节点，
所述第九开关管的所述第三端和所述第十开关管的所述第三端连接所述低压保持端。
11.根据权利要求2所述的栅极驱动电路，其特征在于，所述移位寄存器，还包括：复位单元，所述复位单元与所述上拉节点、所述第二输出端、低压保持端和复位信号输入端连接，用于当检测到复位信号时，对所述第一输出端和所述第二输出端的输出进行复位。
12.根据权利要求11所述的栅极驱动电路，其特征在于，所述复位单元，包括：第十一开关管和第十二开关管；
所述第十一开关管，包括第一端、第二端和第三端；
所述第十二开关管，包括第一端、第二端和第三端；
所述第十一开关管的所述第一端和所述第十二开关管的所述第一端连接所述复位信号输入端，
所述第十一开关管的所述第二端连接所述上拉节点，所述第十二开关管的所述第二端连接所述第二输出端，
所述第十一开关管的所述第三端和所述第十二开关管的所述第三端连接所述低压保持端。
13.根据权利要求3、5、8、10和12任一项所述的栅极驱动电路，其特征在于，所述开关管为N型晶体管。
14.根据权利要求13所述的栅极驱动电路，其特征在于，所述栅极驱动电路形成于阵列基板一侧。
15.根据权利要求13所述的栅极驱动电路，其特征在于，所述栅极驱动电路，包括第一栅极驱动电路和第二栅极驱动电路；所述第一栅极驱动电路和所述第二栅极驱动电路分别形成于阵列基板两侧，并且所述第一栅极电路中的每个移位寄存器的所述第二输出端对应连接所述第二栅极驱动电路的移位寄存器。
16.一种显示模组，包括阵列基板，所述阵列基板上设有栅线，所述栅线之间设置有像素单元，所述像素单元内设有薄膜晶体管，所述栅线与所述薄膜晶体管的栅极相连接，其特征在于，所述显示模组还包括：权利要求1-15任一项所述的栅极驱动电路。
17.一种显示器，其特征在于，包括：权利要求16所述的显示模组。
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