CN111354309A - 显示驱动模组、显示驱动方法和显示装置 - Google Patents

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Abstract

本发明提供一种显示驱动模组、显示驱动方法和显示装置。显示驱动模组包括栅极驱动电路、多列数据线和数据驱动电路，其中，一列像素电路中的奇数行像素电路与一列数据线电连接，一列像素电路中的偶数行像素电路与另一列数据线电连接，所述数据驱动电路包括数据驱动器和复用电路，复用电路包括第一复用子电路和第二复用子电路；栅极驱动电路包括多级移位寄存器单元；第n级移位寄存器单元分别与第2n‑1行像素电路和第2n行像素电路电连接，为第2n‑1行像素电路和第2n行像素电路提供相同的栅极驱动信号，n为正整数。本发明防止一行像素电路充电时会对上一行像素电路产生额外的串扰，避免显示屏幕中的多行像素电路整体串扰。

Description

显示驱动模组、显示驱动方法和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种显示驱动模组、显示驱动方法和显示装置。
背景技术
在搭载高帧频显示屏的游戏手机是目前手机市场热点之一，同样的动画在高帧频屏幕上，会体现出更加平滑的视觉效果。但高帧频对显示器的功耗、数据充电时间、画面窜扰程度都提出的更高的要求，若直接对采用传统的设计架构的显示器进行高帧频驱动，并不能达到很好的视觉效果，可能出现数据充电时间不足引起的色差严重、显示均一性差等问题。
针对以上问题可以采用双数据线技术方案，将原本一列像素电路改为由两根数据线控制，此方案可以在每根数据线上的数据电压信号的频率不变的条件下使得屏幕刷新频率变为原来的2倍。但随着数据线的增多，显示屏幕信号线串扰更加严重。
发明内容
本发明的主要目的在于提供一种显示驱动模组、显示驱动方法和显示装置，解决现有技术中一行像素电路充电时会对上一行像素电路产生额外的串扰，导致显示屏幕中的多行像素电路整体串扰的问题。
为了达到上述目的，本发明提供了一种显示驱动模组，应用于显示装置，所述显示装置包括多行多列像素电路，所述显示驱动模组包括栅极驱动电路、多列数据线和数据驱动电路，其中，
一列像素电路中的奇数行像素电路与一列数据线电连接，一列像素电路中的偶数行像素电路与另一列数据线电连接，
所述数据驱动电路包括数据驱动器和复用电路，所述复用电路包括第一复用子电路和第二复用子电路；
所述第一复用子电路分别与第一复用控制端、所述数据驱动器、与奇数行奇数列像素电路电连接的数据线，以及，与偶数行偶数列像素电路电连接的数据线电连接，用于在所述第一复用控制端提供的第一复用控制信号的控制下，控制所述数据驱动器提供相应的数据电压至与奇数行奇数列像素电路电连接的数据线以及与偶数行偶数列像素电路电连接的数据线；
所述第二复位子电路分别与第二复用控制端、所述数据驱动器、与奇数行偶数列像素电路电连接的数据线，以及，与偶数行奇数列像素电路电连接的数据线电连接，用于在第二复用控制端提供的第二复用控制信号的控制下，控制所述数据驱动器提供相应的数据电压至与奇数行偶数列像素电路电连接的数据线以及与偶数行奇数列像素电路电连接的数据线；
所述栅极驱动电路包括多级移位寄存器单元；
第n级移位寄存器单元分别与第2n-1行像素电路和第2n行像素电路电连接，用于为所述第2n-1行像素电路和所述第2n行像素电路提供相同的栅极驱动信号，n为正整数。
可选的，所述显示驱动模组包括多列数据线；
第2m-1列奇数行像素电路与第4m-3列数据线电连接，第2m-1列偶数行像素电路与第4m-2列数据线电连接，第2m列奇数行像素电路与第4m-1列数据线电连接，第2m列偶数行像素电路与第4m列数据线电连接，m为正整数。
可选的，所述第一复用子电路包括至少一个第一复用晶体管和至少一个第二复用晶体管；
所述第一复用晶体管的控制极与所述第一复用控制端电连接，所述第一复用晶体管的第一极与第4m-3列数据线电连接，所述第一复用晶体管的第二极与所述数据驱动器电连接；
所述的第二复用晶体管的控制极与所述第一复用控制端电连接，所述第二复用晶体管的第一极与第4m列数据线电连接，所述第二复用晶体管的第二极与所述数据驱动器电连接。
可选的，所述第二复用子电路包括至少一个第三复用晶体管和至少一个第四复用晶体管；
所述第三复用晶体管的控制极与所述第二复用控制端电连接，所述第三复用晶体管的第一极与第4m-2列数据线电连接，所述第三复用晶体管的第二极与所述数据驱动器电连接；
所述的第四复用晶体管的控制极与所述第二复用控制端电连接，所述第四复用晶体管的第一极与第4m-1列数据线电连接，所述第四复用晶体管的第二极与所述数据驱动器电连接。
可选的，所述显示驱动模组包括多列数据线；
第2m-1列偶数行像素电路与第4m-3列数据线电连接，第2m-1列奇数行像素电路与第4m-2列数据线电连接，第2m列偶数行像素电路与第4m-1列数据线电连接，第2m列奇数行像素电路与第4m列数据线电连接，m为正整数。
可选的，所述第一复用子电路包括至少一个第一复用晶体管和至少一个第二复用晶体管；
所述第一复用晶体管的控制极与所述第一复用控制端电连接，所述第一复用晶体管的第一极与第4m-2列数据线电连接，所述第一复用晶体管的第二极与所述数据驱动器电连接；
所述第二复用晶体管的控制极与所述第一复用控制端电连接，所述第二复用晶体管的第一极与第4m-1列数据线电连接，所述第二复用晶体管的第二极与所述数据驱动器电连接。
可选的，所述第二复用子电路包括至少一个第三复用晶体管和至少一个第四复用晶体管；
所述第三复用晶体管的控制极与所述第二复用控制端电连接，所述第三复用晶体管的第一极与所述第4m-3列数据线电连接，所述第三复用晶体管的第二极与所述数据驱动器电连接；
所述第四复用晶体管的控制极与所述第二复用控制端电连接，所述第四复用晶体管的第一极与所述第4m列数据线电连接，所述第四复用晶体管的第二极与所述数据驱动器电连接。
可选的，所述第n级移位寄存器单元包括第n级第一移位寄存器模块和第n级第二移位寄存器模块；所述像素电路设置于有效显示区域；
所述第n级第一移位寄存器模块位于有效显示区域的第一侧，用于为所述第2n-1行像素电路和所述第2n行像素电路提供相同的栅极驱动信号；
所述第n级第二移位寄存器模块位于有效显示区域的第二侧，用于为所述第2n-1行像素电路和所述第2n行像素电路提供相同的所述栅极驱动信号。
可选的，本发明实施例所述的显示驱动模组还包括发光控制电路；
所述发光控制电路包括多级发光控制单元；
第n级发光控制单元分别与第2n-1行像素电路和第2n行像素电路电连接，用于为所述第2n-1行像素电路和所述第2n行像素电路提供相同的发光控制信号，n为正整数。
可选的，所述第n级移位寄存器单元包括第n级上拉节点控制电路、第n级下拉控制节点控制电路、第n级下拉节点控制电路和第n级栅极驱动信号输出电路，其中，
所述第n级上拉节点控制电路分别与第一时钟信号端、第一电压端、第n级上拉节点和第n级下拉控制节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第n级上拉节点与所述第一电压端之间连通，并在所述第n下拉控制节点的电位的控制下，控制所述第n级上拉节点与所述第一时钟信号端之间连通，并用于维持所述第n级上拉节点的电位；
第n级下拉控制节点控制电路分别与输入端、所述第一时钟信号端、第二时钟信号端、所述第n级上拉节点、第二电压端和所述第n级下拉控制节点电连接，用于在所述第一时钟信号的控制下，控制所述第n级下拉控制节点与所述输入端之间连通，在所述第n级上拉节点的电位和所述第二时钟信号端提供的第二时钟信号控制下，控制所述第n级下拉控制节点与所述第二电压端之间连通；
所述第n级下拉节点控制电路分别与所述第n级下拉控制节点、第一电压端和第n级下拉节点电连接，用于在所述第一电压端提供的第一电压信号的控制下，控制所述第n级下拉控制节点与所述第n级下拉节点之间连通，并用于维持所述第n级下拉节点的电位；
所述第n级栅极驱动信号输出电路分别与所述第n级上拉节点、所述第n级下拉节点、第二电压端、所述第二时钟信号端和第n级栅极驱动信号输出端电连接，用于在所述第n级上拉节点的电位的控制下，控制所述第n级栅极驱动信号输出端与所述第二电压端之间连通，在所述第n级下拉节点的电位的控制下，控制所述第n级栅极驱动信号输出端与所述第二时钟信号端之间连通；
所述第n级栅极驱动信号输出端分别与第2n-1行像素电路和第2n行像素电路电连接。
可选的，所述第n级上拉节点控制电路包括第一扫描控制晶体管、第二扫描控制晶体管和第一扫描存储电容；
所述第一扫描控制晶体管的控制极与所述第一时钟信号端电连接，所述第一扫描控制晶体管的第一极与所述第一电压端电连接，所述第一扫描控制晶体管的第二极与第n级上拉节点电连接；
所述第二扫描控制晶体管的控制极与所述第n级下拉控制节点电连接，所述第二扫描控制晶体管的第一极与所述第n级上拉节点电连接，所述第二扫描控制晶体管的第二极与所述第一时钟信号端电连接；
所述第一扫描存储电容的第一端与所述第n级上拉节点电连接，所述第一扫描存储电容的第二端与第二电压端电连接。
可选的，第n级下拉控制节点控制电路包括第三扫描控制晶体管、第四扫描控制晶体管和第五扫描控制晶体管；
所述第三扫描控制晶体管的控制极与所述第一时钟信号端电连接，所述第三扫描控制晶体管的第一极与所述输入端电连接，所述第三扫描控制晶体管的第二极与所述第n级下拉控制节点电连接；
所述第四扫描控制晶体管的控制极与所述第n级上拉节点电连接，所述第四扫描控制晶体管的第一极与所述第二电压端电连接；
所述第五扫描控制晶体管的控制极与所述第二时钟信号端电连接，所述第五扫描控制晶体管的第一极与所述第四扫描控制晶体管的第二极电连接，所述第五扫描控制晶体管的第二极与所述n级下拉控制节点电连接。
可选的，所述第n级下拉节点控制电路包括第六扫描控制晶体管和第二扫描存储电容；
所述第六扫描控制晶体管的控制极与所述第一电压端电连接，所述第六扫描控制晶体管的第一极与所述第n级下拉控制节点电连接，所述第六扫描控制晶体管的第二极与所述第n级下拉节点电连接；
所述第二扫描存储电容的第一端与所述第n级下拉节点电连接，所述第二扫描存储电容的第二端与所述第n级栅极驱动信号输出端电连接。
可选的，第n级栅极驱动信号输出电路包括第七扫描控制晶体管和第八扫描控制晶体管，其中，
所述第七扫描控制晶体管的控制极与所述第n级上拉节点电连接，所述第七扫描控制晶体管的第一极与所述第二电压端电连接，所述第七扫描控制晶体管的第二极与所述第n级栅极驱动信号输出端电连接；
所述第八扫描控制晶体管的控制极与所述第n级下拉节点电连接，所述第八扫描控制晶体管的第一极与所述第n级栅极驱动信号输出端电连接，所述第八扫描控制晶体管的第二极与所述第二时钟信号端电连接。
本发明还提供了一种显示驱动方法，应用于上述的显示驱动模组，所述显示驱动方法包括：
第一复用子电路在第一复用控制端提供的第一复用控制信号的控制下，控制数据驱动器提供相应的数据电压至与奇数行奇数列像素电路电连接的数据线以及与偶数行偶数列像素电路电连接的数据线；
第二复位子电路在第二复用控制端提供的第二复用控制信号的控制下，控制所述数据驱动器提供相应的数据电压至与奇数行偶数列像素电路电连接的数据线以及与偶数行奇数列像素电路电连接的数据线；
第n级移位寄存器单元为第2n-1行像素电路和第2n行像素电路提供相同的栅极驱动信号，n为正整数。
本发明还提供了一种显示装置，包括上述的显示驱动模组。
与现有技术相比，本发明所述的显示驱动模组、显示驱动方法和显示装置能够防止一行像素电路充电时会对上一行像素电路产生额外的串扰，使得显示屏幕中的多行像素电路不会整体串扰。
附图说明
图1是本发明实施例所述的显示驱动模组中的数据驱动电路的一实施例的结构图；
图2是本发明实施例所述的显示装置包括显示驱动模组和位于有效显示区域20中的多行像素电路之间的连接关系示意图；
图3是本发明实施例所述的显示装置的工作时序图；
图4是本发明另一实施例所述的显示装置包括显示驱动模组和位于有效显示区域20中的多行像素电路之间的连接关系示意图；
图5是在图2所述的显示装置的实施例的基础上增加发光控制电路的示意图；
图6是第n级移位寄存器单元的一实施例的结构图；
图7是第n级移位寄存器单元的一实施例的电路图；
图8是图7所示的第n级移位寄存器单元的实施例的工作时序图；
图9是本发明实施例所述的显示装置中的发光控制单元的一实施例的电路图；
图10是图8所示的发光控制单元的实施例的工作时序图；
图11是本发明实施例所述的显示装置中的像素电路的一实施例的电路图；
图12是图11所示的像素电路的实施例的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
本发明实施例所述的显示驱动模组，应用于显示装置，所述显示装置包括多行多列像素电路，所述显示驱动模组包括栅极驱动电路、多列数据线和数据驱动电路，其中，
一列像素电路中的奇数行像素电路与一列数据线电连接，一列像素电路中的偶数行像素电路与另一列数据线电连接，
如图1所示，所述数据驱动电路包括数据驱动器DI和复用电路，所述复用电路包括第一复用子电路11和第二复用子电路12；
所述第一复用子电路11分别与第一复用控制端MUX1、所述数据驱动器DI、与奇数行奇数列像素电路电连接的数据线(图1中未示出)，以及，与偶数行偶数列像素电路电连接的数据线(图1中未示出)电连接，用于在所述第一复用控制端MUX1提供的第一复用控制信号的控制下，控制所述数据驱动器DI提供相应的数据电压至与奇数行奇数列像素电路电连接的数据线以及与偶数行偶数列像素电路电连接的数据线；
所述第二复位子电路12分别与第二复用控制端MUX2、所述数据驱动器DI、与奇数行偶数列像素电路电连接的数据线(图1中未示出)，以及，与偶数行奇数列像素电路电连接的数据线(图1中未示出)电连接，用于在第二复用控制端提供的第二复用控制信号的控制下，控制所述数据驱动器提供相应的数据电压至与奇数行偶数列像素电路电连接的数据线以及与偶数行奇数列像素电路电连接的数据线；
所述栅极驱动电路包括多级移位寄存器单元；
第n级移位寄存器单元分别与第2n-1行像素电路和第2n行像素电路电连接，用于为所述第2n-1行像素电路和所述第2n行像素电路提供相同的栅极驱动信号，n为正整数。
在本发明实施例中，栅极驱动电路包括的移位寄存器单元与两行像素电路电连接，用于为所述两行像素电路提供相同的栅极驱动信号，以使得所述两行像素电路的充电时间完全重叠，控制所述第一复用子电路11既与奇数行像素电路电连接，又与偶数行像素电路电连接，并控制第二复用子电路12既与奇数行像素电路电连接，又与偶数行像素电路电连接，能够防止一行像素电路充电时会对上一行像素电路产生额外的串扰，使得显示屏幕中的多行像素电路不会整体串扰。
本发明实施例所述的显示驱动模组在工作时，能够在MUX1提供有效的第一复用控制信号的时间，与MUX2提供有效的第二复用控制信号的时间，之间的切换时间内，所述栅极驱动电路中移位寄存器单元不提供有效的栅极驱动信号，以使得在数据线上的电压跳变时，不会由于像素电路中的数据写入晶体管打开以使得数据线上的电压跳变对像素电路中的节点电位影响大而导致串扰。
在本发明实施例中，有效的第一复用控制信号指的是：能够控制第一复用子电路11，以使得所述数据驱动器DI提供相应的数据电压至与奇数行奇数列像素电路电连接的数据线以及与偶数行偶数列像素电路电连接的数据线的第一复位控制信号；
有效的第二复用控制信号指的是：能够控制第二复用子电路12，以使得所述数据驱动器提供相应的数据电压至与奇数行偶数列像素电路电连接的数据线以及与偶数行奇数列像素电路电连接的数据线的第二复位控制信号；
有效的栅极驱动信号指的是：能够控制数据写入晶体管打开的栅极驱动信号。
在本发明实施例中，所述像素电路设置于有效显示区域内，所述第n级移位寄存器单元可以包括设置于所述有效显示区域第一侧的第n级第一移位寄存器模块，以及，设置于所述有效显示区域的第二侧的第n级第二移位寄存器模块；所述第一侧和所述第二侧为相对的两侧。
例如，所述第一侧可以为左侧，所述第二侧可以为右侧，但不以此为限。
可选的，当所述显示装置的尺寸较大时，可以将一级移位寄存器单元设置为包括两个移位寄存器模块，通过两个移位寄存器模块同时为一行像素电路提供栅极驱动信号，但不以此为限。
根据一种具体实施方式，所述显示驱动模组可以包括多列数据线；
第2m-1列奇数行像素电路与第4m-3列数据线电连接，第2m-1列偶数行像素电路与第4m-2列数据线电连接，第2m列奇数行像素电路与第4m-1列数据线电连接，第2m列偶数行像素电路与第4m列数据线电连接，m为正整数。
在本发明实施例中，所述第一复用子电路11可以分别与第4m-3列数据线和第4m列数据线电连接，第二复用子电路12可以分别与第4m-2列数据线和第4m-1列数据线电连接。
在本发明实施例中，所述第一复用子电路可以包括至少一个第一复用晶体管和至少一个第二复用晶体管；
所述第一复用晶体管的控制极与所述第一复用控制端电连接，所述第一复用晶体管的第一极与第4m-3列数据线电连接，所述第一复用晶体管的第二极与所述数据驱动器电连接；
所述的第二复用晶体管的控制极与所述第一复用控制端电连接，所述第二复用晶体管的第一极与第4m列数据线电连接，所述第二复用晶体管的第二极与所述数据驱动器电连接。
在具体实施时，所述第一复用晶体管和所述第二复用晶体管都为n型晶体管，或者，所述第一复用晶体管和第二复用晶体管都为p型晶体管。
在本发明实施例中，所述第二复用子电路可以包括至少一个第三复用晶体管和至少一个第四复用晶体管；
所述第三复用晶体管的控制极与所述第二复用控制端电连接，所述第三复用晶体管的第一极与第4m-2列数据线电连接，所述第三复用晶体管的第二极与所述数据驱动器电连接；
所述的第四复用晶体管的控制极与所述第二复用控制端电连接，所述第四复用晶体管的第一极与第4m-1列数据线电连接，所述第四复用晶体管的第二极与所述数据驱动器电连接。
在具体实施时，所述第三复用晶体管和所述第四复用晶体管都为n型晶体管，或者，所述第三复用晶体管和第四复用晶体管都为p型晶体管。
如图2所示，本发明实施例所述的显示装置包括显示驱动模组和位于有效显示区域20中的多行像素电路；
所述显示驱动模组包括栅极驱动电路、多列数据线和数据驱动电路，其中，一列像素电路中的奇数行像素电路与一列数据线电连接，一列像素电路中的偶数行像素电路与另一列数据线电连接，
所述数据驱动电路包括数据驱动器DI和复用电路，所述复用电路包括第一复用子电路11和第二复用子电路12；
在图2中，示出了位于有效显示区20中的第一行像素电路、第二行像素电路、第三行像素电路、第四行像素电路、第2N-3行像素电路、第2N-2行像素电路、第2N-1行像素电路和第2N行像素电路，N为大于3的整数；
在图2中，标号为P0的为像素电路；
图2中示出了所述栅极驱动电路包括的第一级移位寄存器单元中的第一级第一移位寄存器模块S11和第一级第二移位寄存器模块S12、所述栅极驱动电路包括的第二级移位寄存器单元中的第二级第一移位寄存器模块S21和第二级第二移位寄存器模块S22、第N-1级移位寄存器单元中的第N-1级第一移位寄存器模块SN11和第N-1级第二移位寄存器模块SN12、所述栅极驱动电路包括的第N级移位寄存器单元中的第N级第一移位寄存器模块SN1和第N级第二移位寄存器模块SN2；
S11、S21、SN11和SN1都设置于有效显示区域20的左侧，S12、S22、SN12和SN2都设置于有效显示区域20的右侧；
S11和S12提供第一栅极驱动信号，S21和S22提供第二栅极驱动信号；
SN11和SN12都提供第N-1栅极驱动信号，SN1和SN2都提供第N栅极驱动信号；
S11和S12分别与第一行像素电路电连接，S11和S12分别与第二行像素电路电连接；S11和S12提供第一栅极驱动信号至第一行像素电路和第二行像素电路；
S21和S22分别与第三行像素电路电连接，S21和S22分别与第四行像素电路电连接；S21和S22提供第二栅极驱动信号至第三行像素电路和第四行像素电路；
SN11和SN12分别与第2N-3行像素电路电连接，SN11和SN12分别与第2N-2行像素电路电连接；SN11和SN12提供第N-1栅极驱动信号至第2N-3行像素电路和第2N-2行像素电路；
SN1和SN2分别与第2N-1行像素电路电连接，SN1和SN2分别与第2N行像素电路电连接；SN1和SN2提供第N栅极驱动信号至第2N-1行像素电路和第2N行像素电路；
如图2所示，每一列像素电路分别与两列数据线电连接；
第一列数据线DL1与第一列奇数行像素电路电连接，第二列数据线DL2与第一列偶数行像素电路电连接；
第三列数据线DL3与第二列奇数行像素电路电连接，第四列数据线DL4与第二列偶数行像素电路电连接；
第4M-3列数据线DL4M-3与第2M-1列奇数行像素电路电连接，第4M-2列数据线DL4M-2与第2M-1列偶数行像素电路电连接；
第4M-1列数据线DL4M-1与第2M列奇数行像素电路电连接，第4M列数据线DL4M与第2M列偶数行像素电路电连接；
M为大于1的整数；
图2中示出了第一复用子电路11包括的第一个第一复用晶体管Tm11、第一个第二复用晶体管Tm12、第M个第一复用晶体管TmM1和第M个第二复用晶体管TmM2；
Tm11的栅极与第一复用控制端MUX1电连接，Tm11的漏极与DL1电连接，Tm11的源极与数据驱动器DI电连接；
Tm12的栅极与第一复用控制端MUX1电连接，Tm12的漏极与DL4电连接，Tm12的源极与数据驱动器DI电连接；
TmM1的栅极与第一复用控制端MUX1电连接，TmM1的漏极与DL4M-3电连接，TmM1的源极与数据驱动器DI电连接；
TmM2的栅极与第一复用控制端MUX1电连接，TmM2的漏极与DL4M电连接，TmM2的源极与数据驱动器DI电连接；
所述第一复用晶体管的控制极与所述第一复用控制端电连接，所述第一复
图2示出了第二复用子电路12包括的第一个第三复用晶体管Tm13、第一个第四复用晶体管Tm14、第M个第三复用晶体管TmM3和第M个第四复用晶体管TmM4；
Tm13的栅极与第二复用控制端MUX2电连接，Tm13的漏极与DL2电连接，Tm13的源极与数据驱动器DI电连接；
Tm14的栅极与第二复用控制端MUX2电连接，Tm14的漏极与DL3电连接，Tm14的源极与数据驱动器DI电连接；
TmM3的栅极与第二复用控制端MUX2电连接，TmM3的漏极与DL4m-2电连接，TmM3的源极与数据驱动器DI电连接；
TmM4的栅极与第二复用控制端MUX2电连接，TmM4的漏极与DL4m-1电连接，TmM4的源极与数据驱动器DI电连接。
在图2中，所有的复位晶体管都为p型薄膜晶体管，但不以此为限。
在图2中，标号为10的是显示装置包括的显示基板，所述像素电路和所述显示驱动模组可以设置于所述显示基板10上。
如图2所示，由数据驱动器DI引出的各条数据线纵向穿过相应的像素电路，每一列像素电路由两根数据线控制发光，与栅极驱动电路电连接的栅线和与发光控制电路电连接的发光控制线横穿过相应行像素电路。
如图3所示，本发明如图2所示的显示驱动模组在工作时，MUX1提供低电压信号，以控制第一复用子电路11包括的各复用晶体管都打开，以使得DI提供相应的数据电压至奇数行奇数列像素电路和偶数行偶数列像素电路；之后MUX2提供低电压信号，以控制第二复用子电路12包括的各复用晶体管都打开，以使得DI提供相应的数据电压至奇数行偶数列像素电路和偶数行奇数列像素电路；
在MUX2提供低电压信号之后，SN11和SN12提供至第2N-3行像素电路和第2N-2行像素电路的第N-1栅极驱动信号GN-1为低电压信号，以使得第2N-3行像素电路中的数据写入晶体管和第2N-2行像素电路中的数据写入晶体管打开，以通过相应列数据线为相应的像素电路充电；
在GN-1的电位恢复为高电压之后，MUX1提供低电压信号，以控制第一复用子电路11包括的各复用晶体管都打开，以使得DI提供相应的数据电压至奇数行奇数列像素电路和偶数行偶数列像素电路；之后MUX2提供低电压信号，以控制第二复用子电路12包括的各复用晶体管都打开，以使得DI提供相应的数据电压至奇数行偶数列像素电路和偶数行奇数列像素电路；
在MUX2提供低电压信号之后，SN1和SN2提供至第2N-1行像素电路和第2N行像素电路的第N栅极驱动信号GN为低电压信号，以使得第2N-1行像素电路中的数据写入晶体管和第2N像素电路中的数据写入晶体管打开，以通过相应列数据线为相应的像素电路充电。
如图3所示，为各行像素电路充电的时间大于TH，足够在高频帧的情况下进行充电，并消除了相邻行数据串扰的问题。其中，TH为一行像素电路显示占用的时间，例如，当显示装置中存在2N行像素电路，屏幕刷新频率为120Hz(赫兹)时，TH等于1/2N/120。
为使图2和图4简洁，显示装置中的一些直流信号线没有标明，包括OLED(有机发光二极管)的第一驱动电压信号ELVDD和第二驱动电压信号ELVSS以及初始电压信号，这些直流信号线遍布每一个像素电路内)。
在图3中，标号为CK的为第一时钟信号端，标号为CB的为第二时钟信号端，CK和CB为各级移位寄存器单元提供时钟信号。
如图3所示，本发明实施例所述的显示驱动模组在工作时，在MUX1输出低电平的时间段，与MUX2输出低电平的时间段，之前的时间段，栅极驱动电路包括的各级移位寄存器单元都不输出低电压信号，以控制当数据线上的电压跳变时，像素电路中的数据写入晶体管不打开，以不会由于数据线上的电压变化而导致影响显示，避免发生串扰。
根据另一种具体实施方式，所述显示驱动模组可以包括多列数据线；
第2m-1列偶数行像素电路与第4m-3列数据线电连接，第2m-1列奇数行像素电路与第4m-2列数据线电连接，第2m列偶数行像素电路与第4m-1列数据线电连接，第2m列奇数行像素电路与第4m列数据线电连接，m为正整数。
在本发明实施例中，所述第一复用子电路11可以分别与第4m-2列数据线和第4m-1列数据线电连接，第二复用子电路12可以分别与第4m-2列数据线和第4m-1列数据线电连接。
可选的，所述第一复用子电路可以包括至少一个第一复用晶体管和至少一个第二复用晶体管；
所述第一复用晶体管的控制极与所述第一复用控制端电连接，所述第一复用晶体管的第一极与第4m-2列数据线电连接，所述第一复用晶体管的第二极与所述数据驱动器电连接；
所述第二复用晶体管的控制极与所述第一复用控制端电连接，所述第二复用晶体管的第一极与第4m-1列数据线电连接，所述第二复用晶体管的第二极与所述数据驱动器电连接。
在具体实施时，所述第一复用晶体管和所述第二复用晶体管都为n型晶体管，或者，所述第一复用晶体管和第二复用晶体管都为p型晶体管。
可选的，所述第二复用子电路可以包括至少一个第三复用晶体管和至少一个第四复用晶体管；
所述第三复用晶体管的控制极与所述第二复用控制端电连接，所述第三复用晶体管的第一极与所述第4m-3列数据线电连接，所述第三复用晶体管的第二极与所述数据驱动器电连接；
所述第四复用晶体管的控制极与所述第二复用控制端电连接，所述第四复用晶体管的第一极与所述第4m列数据线电连接，所述第四复用晶体管的第二极与所述数据驱动器电连接。
在具体实施时，所述第一复用晶体管和所述第二复用晶体管都为n型晶体管，或者，所述第一复用晶体管和第二复用晶体管都为p型晶体管。
如图4所示，本发明实施例所述的显示装置包括显示驱动模组和位于有效显示区域20中的多行像素电路；
所述显示驱动模组包括栅极驱动电路、多列数据线和数据驱动电路，其中，
一列像素电路中的奇数行像素电路与一列数据线电连接，一列像素电路中的偶数行像素电路与另一列数据线电连接，
所述数据驱动电路包括数据驱动器DI和复用电路21，所述复用电路21包括第一复用子电路11和第二复用子电路12；
在图4中，示出了位于有效显示区20中的第一行像素电路、第二行像素电路、第三行像素电路、第四行像素电路、第2N-3行像素电路、第2N-2行像素电路、第2N-1行像素电路和第2N行像素电路，N为大于3的整数；
在图4中，标号为P0的为像素电路；
图4中示出了所述栅极驱动电路包括的第一级移位寄存器单元中的第一级第一移位寄存器模块S11和第一级第二移位寄存器模块S12、所述栅极驱动电路包括的第二级移位寄存器单元中的第二级第一移位寄存器模块S21和第二级第二移位寄存器模块S22、第N-1级移位寄存器单元中的第N-1级第一移位寄存器模块SN11和第N-1级第二移位寄存器模块SN12、所述栅极驱动电路包括的第N级移位寄存器单元中的第N级第一移位寄存器模块SN1和第N级第二移位寄存器模块SN2；
S11、S21、SN11和SN1都设置于有效显示区域20的左侧，S12、S22、SN12和SN2都设置于有效显示区域20的右侧；
S11和S12提供第一栅极驱动信号，S21和S22提供第二栅极驱动信号；
SN11和SN12都提供第N-1栅极驱动信号，SN1和SN2都提供第N栅极驱动信号；
S11和S12分别与第一行像素电路电连接，S11和S12分别与第二行像素电路电连接；S11和S12提供第一栅极驱动信号至第一行像素电路和第二行像素电路；
S21和S22分别与第三行像素电路电连接，S21和S22分别与第四行像素电路电连接；S21和S22提供第二栅极驱动信号至第三行像素电路和第四行像素电路；
SN11和SN12分别与第2N-3行像素电路电连接，SN11和SN12分别与第2N-2行像素电路电连接；SN11和SN12提供第N-1栅极驱动信号至第2N-3行像素电路和第2N-2行像素电路；
SN1和SN2分别与第2N-1行像素电路电连接，SN1和SN2分别与第2N行像素电路电连接；SN1和SN2提供第N栅极驱动信号至第2N-1行像素电路和第2N行像素电路；
如图4所示，每一列像素电路分别与两列数据线电连接；
第一列数据线DL1与第一列偶数行像素电路电连接，第二列数据线DL2与第一列奇数行像素电路电连接；
第三列数据线DL3与第二列偶数行像素电路电连接，第四列数据线DL4与第二列奇数行像素电路电连接；
第4M-3列数据线DL4M-3与第2M-1列偶数行像素电路电连接，第4M-2列数据线DL4M-2与第2M-1列奇数行像素电路电连接；
第4M-1列数据线DL4M-1与第2M列偶数行像素电路电连接，第4M列数据线DL4M与第2M列奇数行像素电路电连接；
M为大于1的整数；
图4中示出了第一复用子电路11包括的第一个第一复用晶体管Tm11、第一个第二复用晶体管Tm12、第M个第一复用晶体管TmM1和第M个第二复用晶体管TmM2；
Tm11的栅极与第一复用控制端MUX1电连接，Tm11的漏极与DL2电连接，Tm11的源极与数据驱动器DI电连接；
Tm12的栅极与第一复用控制端MUX1电连接，Tm12的漏极与DL3电连接，Tm12的源极与数据驱动器DI电连接；
TmM1的栅极与第一复用控制端MUX1电连接，TmM1的漏极与DL4M-2电连接，TmM1的源极与数据驱动器DI电连接；
TmM2的栅极与第一复用控制端MUX1电连接，TmM2的漏极与DL4M-1电连接，TmM2的源极与数据驱动器DI电连接；
图4示出了第二复用子电路12包括的第一个第三复用晶体管Tm13、第一个第四复用晶体管Tm14、第M个第三复用晶体管TmM3和第M个第四复用晶体管TmM4；
Tm13的栅极与第二复用控制端MUX2电连接，Tm13的漏极与DL1电连接，Tm13的源极与数据驱动器DI电连接；
Tm14的栅极与第二复用控制端MUX2电连接，Tm14的漏极与DL4电连接，Tm14的源极与数据驱动器DI电连接；
TmM3的栅极与第二复用控制端MUX2电连接，TmM3的漏极与DL4m-3电连接，TmM3的源极与数据驱动器DI电连接；
TmM4的栅极与第二复用控制端MUX2电连接，TmM4的漏极与DL4m电连接，TmM4的源极与数据驱动器DI电连接。
在图4中，所有的复位晶体管都为p型薄膜晶体管，但不以此为限。
在图4中，标号为10的是显示装置包括的显示基板，所述像素电路和所述显示驱动模组可以设置于所述显示基板10上。
如图3所示，本发明如图4所示的显示驱动模组在工作时，MUX1提供低电压信号，以控制第一复用子电路11包括的各复用晶体管都打开，以使得DI提供相应的数据电压至奇数行奇数列像素电路和偶数行偶数列像素电路；之后MUX2提供低电压信号，以控制第二复用子电路12包括的各复用晶体管都打开，以使得DI提供相应的数据电压至奇数行偶数列像素电路和偶数行奇数列像素电路；
在MUX2提供低电压信号之后，SN11和SN12提供至第2N-3行像素电路和第2N-2行像素电路的第N-1栅极驱动信号GN-1为低电压信号，以使得第2N-3行像素电路中的数据写入晶体管和第2N-2行像素电路中的数据写入晶体管打开，以通过相应列数据线为相应的像素电路充电；
在GN-1的电位恢复为高电压之后，MUX1提供低电压信号，以控制第一复用子电路11包括的各复用晶体管都打开，以使得DI提供相应的数据电压至奇数行奇数列像素电路和偶数行偶数列像素电路；之后MUX2提供低电压信号，以控制第二复用子电路12包括的各复用晶体管都打开，以使得DI提供相应的数据电压至奇数行偶数列像素电路和偶数行奇数列像素电路；
在MUX2提供低电压信号之后，SN1和SN2提供至第2N-1行像素电路和第2N行像素电路的第N栅极驱动信号GN为低电压信号，以使得第2N-1行像素电路中的数据写入晶体管和第2N像素电路中的数据写入晶体管打开，以通过相应列数据线为相应的像素电路充电。
在具体实施时，本发明实施例所述的显示驱动模组还可以包括发光控制电路；
所述发光控制电路包括多级发光控制单元；
第n级发光控制单元分别与第2n-1行像素电路和第2n行像素电路电连接，用于为所述第2n-1行像素电路和所述第2n行像素电路提供相同的发光控制信号，n为正整数。
在本发明实施例中，所述显示驱动模组还可以包括发光控制电路，发光控制电路包括的发光控制单元为相邻的两行像素电路提供相同的发光控制信号。
在具体实施时，所述第n级发光控制单元可以包括第n级第一发光控制模块和第n级第二发光控制模块，所述第n级第一发光控制模块设置于有效显示区域左侧，所述第n级第二发光控制模块设置于有效显示区域右侧，所述第n级第一发光控制模块和所述第n级第二发光控制模块同时为第2n-1行像素电路和第2n行像素电路提供发光控制信号。
如图5所示，在图2所述的显示装置的实施例的基础上增加发光控制电路包括的第一级第一发光控制模块E11、第一级第二发光控制模块E12、第二级第一发光控制模块E21、第一级第二发光控制模块E22、第N-1级移位寄存器单元中的第N-1级第一发光控制模块EN11和第N-1级第二发光控制模块EN12、所述栅极驱动电路包括的第N级移位寄存器单元中的第N级第一发光控制模块EN1和第N级第二发光控制模块EN2；
E11分别与第一行像素电路和第二行像素电路电连接，E12分别与第一行像素电路和第二行像素电路电连接；
E21分别与第三行像素电路和第四行像素电路电连接，E22分别与第三行像素电路和第四行像素电路电连接；
EN11分别与第2N-3行像素电路和第2N-2行像素电路电连接，EN12分别与第2N-3行像素电路和第2N-2行像素电路电连接；
EN1分别与第2N-1行像素电路和第2N行像素电路电连接，EN2分别与第2N-1行像素电路和第2N-行像素电路电连接。
在本发明实施例中，如图6所示，所述第n级移位寄存器单元的一实施例可以包括第n级上拉节点控制电路51、第n级下拉控制节点控制电路52、第n级下拉节点控制电路53和第n级栅极驱动信号输出电路54，其中，
所述第n级上拉节点控制电路51分别与第一时钟信号端CK、第一电压端V1、第n级上拉节点N2和第n级下拉控制节点N1电连接，用于在所述第一时钟信号端CK提供的第一时钟信号的控制下，控制所述第n级上拉节点N2与所述第一电压端V1之间连通，并在所述第n下拉控制节点N1的电位的控制下，控制所述第n级上拉节点N2与所述第一时钟信号端CK之间连通，并用于维持所述第n级上拉节点N2的电位；
第n级下拉控制节点控制电路52分别与输入端GI、所述第一时钟信号端CK、第二时钟信号端CB、所述第n级上拉节点N2、第二电压端V2和所述第n级下拉控制节点N1电连接，用于在所述第一时钟信号的控制下，控制所述第n级下拉控制节点N1与所述输入端GI之间连通，在所述第n级上拉节点N2的电位和所述第二时钟信号端CB提供的第二时钟信号控制下，控制所述第n级下拉控制节点N1与所述第二电压端V2之间连通；
所述第n级下拉节点控制电路53分别与所述第n级下拉控制节点N1、第一电压端V1和第n级下拉节点N4电连接，用于在所述第一电压端V1提供的第一电压信号的控制下，控制所述第n级下拉控制节点N1与所述第n级下拉节点N4之间连通，并用于维持所述第n级下拉节点N4的电位；
所述第n级栅极驱动信号输出电路54分别与所述第n级上拉节点N2、所述第n级下拉节点N4、第二电压端V2、所述第二时钟信号端CB和第n级栅极驱动信号输出端GO电连接，用于在所述第n级上拉节点N2的电位的控制下，控制所述第n级栅极驱动信号输出端GO与所述第二电压端V2之间连通，在所述第n级下拉节点N4的电位的控制下，控制所述第n级栅极驱动信号输出端GO与所述第二时钟信号端CB之间连通；
所述第n级栅极驱动信号输出端GO分别与第2n-1行像素电路(图6中未示出)和第2n行像素电路(图6中未示出)电连接。
如图6所示的所述第n级移位寄存器单元在工作时，所述第n级上拉节点控制电路51控制第n级上拉节点N2的电位，所述第n级下拉控制节点控制电路52控制第n级下拉控制节点N1的电位，所述第n级下拉节点控制电路53控制第n级下拉节点的电位，第n级栅极驱动信号输出电路54用于控制第n级栅极驱动信号输出端GO输出的第n级栅极驱动信号。
可选的，所述第n级上拉节点控制电路可以包括第一扫描控制晶体管、第二扫描控制晶体管和第一扫描存储电容；
所述第一扫描控制晶体管的控制极与所述第一时钟信号端电连接，所述第一扫描控制晶体管的第一极与所述第一电压端电连接，所述第一扫描控制晶体管的第二极与第n级上拉节点电连接；
所述第二扫描控制晶体管的控制极与所述第n级下拉控制节点电连接，所述第二扫描控制晶体管的第一极与所述第n级上拉节点电连接，所述第二扫描控制晶体管的第二极与所述第一时钟信号端电连接；
所述第一扫描存储电容的第一端与所述第n级上拉节点电连接，所述第一扫描存储电容的第二端与第二电压端电连接。
可选的，第n级下拉控制节点控制电路可以包括第三扫描控制晶体管、第四扫描控制晶体管和第五扫描控制晶体管；
所述第三扫描控制晶体管的控制极与所述第一时钟信号端电连接，所述第三扫描控制晶体管的第一极与所述输入端电连接，所述第三扫描控制晶体管的第二极与所述第n级下拉控制节点电连接；
所述第四扫描控制晶体管的控制极与所述第n级上拉节点电连接，所述第四扫描控制晶体管的第一极与所述第二电压端电连接；
所述第五扫描控制晶体管的控制极与所述第二时钟信号端电连接，所述第五扫描控制晶体管的第一极与所述第四扫描控制晶体管的第二极电连接，所述第五扫描控制晶体管的第二极与所述n级下拉控制节点电连接。
在本发明实施例中，所述第n级下拉节点控制电路可以包括第六扫描控制晶体管和第二扫描存储电容；
所述第六扫描控制晶体管的控制极与所述第一电压端电连接，所述第六扫描控制晶体管的第一极与所述第n级下拉控制节点电连接，所述第六扫描控制晶体管的第二极与所述第n级下拉节点电连接；
所述第二扫描存储电容的第一端与所述第n级下拉节点电连接，所述第二扫描存储电容的第二端与所述第n级栅极驱动信号输出端电连接。
在本发明实施例中，第n级栅极驱动信号输出电路可以包括第七扫描控制晶体管和第八扫描控制晶体管，其中，
所述第七扫描控制晶体管的控制极与所述第n级上拉节点电连接，所述第七扫描控制晶体管的第一极与所述第二电压端电连接，所述第七扫描控制晶体管的第二极与所述第n级栅极驱动信号输出端电连接；
所述第八扫描控制晶体管的控制极与所述第n级下拉节点电连接，所述第八扫描控制晶体管的第一极与所述第n级栅极驱动信号输出端电连接，所述第八扫描控制晶体管的第二极与所述第二时钟信号端电连接。
如图7所示，在图6所示的所述第n级移位寄存器单元的实施例的基础上，
所述第n级上拉节点控制电路可以包括第一扫描控制晶体管T3、第二扫描控制晶体管T2和第一扫描存储电容C1；
所述第一扫描控制晶体管T3的栅极与所述第一时钟信号端CK电连接，所述第一扫描控制晶体管T3的源极接入第一低电压VL，所述第一扫描控制晶体管T3的漏极与第n级上拉节点N2电连接；
所述第二扫描控制晶体管T2的栅极与所述第n级下拉控制节点N1电连接，所述第二扫描控制晶体管T2的源极与所述第n级上拉节点N2电连接，所述第二扫描控制晶体管T3的漏极与所述第一时钟信号端CK电连接；
所述第一扫描存储电容C1的第一端与所述第n级上拉节点N2电连接，所述第一扫描存储电容C1的第二端接入第一高电压VH；
第n级下拉控制节点控制电路可以包括第三扫描控制晶体管T1、第四扫描控制晶体管T6和第五扫描控制晶体管T7；
所述第三扫描控制晶体管T1的栅极与所述第一时钟信号端CK电连接，所述第三扫描控制晶体管T1的源极与所述输入端GI电连接，所述第三扫描控制晶体管T1的漏极与所述第n级下拉控制节点N1电连接；
所述第四扫描控制晶体管T6的栅极与所述第n级上拉节点N2电连接，所述第四扫描控制晶体管T6的源极接入第一高电压VH；
所述第五扫描控制晶体管T7的栅极与所述第二时钟信号端CB电连接，所述第五扫描控制晶体管T7的源极与所述第四扫描控制晶体管T6的漏极电连接，所述第五扫描控制晶体管T7的漏极与所述n级下拉控制节点N1电连接；
所述第n级下拉节点控制电路可以包括第六扫描控制晶体管T8和第二扫描存储电容C2；
所述第六扫描控制晶体管T8的栅极接入低电压，所述第六扫描控制晶体管T8的源极与所述第n级下拉控制节点N1电连接，所述第六扫描控制晶体管T8的漏极与所述第n级下拉节点N4电连接；
所述第二扫描存储电容C2的第一端与所述第n级下拉节点N4电连接，所述第二扫描存储电容C2的第二端与所述第n级栅极驱动信号输出端GO电连接；
第n级栅极驱动信号输出电路可以包括第七扫描控制晶体管T4和第八扫描控制晶体管T5，其中，
所述第七扫描控制晶体管T4的栅极与所述第n级上拉节点N2电连接，所述第七扫描控制晶体管T4的源极接入第一高电压VH，所述第七扫描控制晶体管T4的漏极与所述第n级栅极驱动信号输出端GO电连接；
所述第八扫描控制晶体管T5的栅极与所述第n级下拉节点N4电连接，所述第八扫描控制晶体管T5的源极与所述第n级栅极驱动信号输出端GO电连接，所述第八扫描控制晶体管T5的源极与所述第二时钟信号端CB电连接。
在图7所示的实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
在本发明实施例中，栅极驱动电路需要输出逐行递推的低电位脉冲信号，为实现此功能栅极驱动电路中引入了一些基础控制信号，包括基本的第一高电压VH、第一低电压VGL，以及第一时钟信号和第二时钟信号，假设显示装置中共存在2N行像素电路，频率为120Hz，则一行像素电路显示占用的时间TH＝1/2N/120，则第一时钟信号的周期和第二时钟信号的周期为2TH。
如图8所示，如图7所示的第n级移位寄存器单元的实施例在工作时，
在输入阶段t1，GI提供低电压信号(第n-1级移位寄存器单元提供的栅极信号输出端与第n级移位寄存器单元的输入端GI电连接)，CK提供的第一时钟信号的电位为低电压，CB提供的第二时钟信号为高电压，T1、T2、T3、T4、T5、T6和T8都打开，GO输出高电压；
在输出阶段t2，GI提供高电压信号，CK提供的第一时钟信号的电位为高电压，CB提供的第二时钟信号为低电压，T2、T5和T7都打开，GO输出低电压；
在复位阶段t3，GI提供高电压信号，CK提供的第一时钟信号的电位为低电压，CB提供的第二时钟信号为高电压，T1、T3、T4、T6、T8打开，GO输出高电压；
在输出截止阶段t4，GI提供高电压信号，CK提供的第一时钟信号的电位为高电压，CB提供的第二时钟信号为低电压，T4、T6、T7和T8打开，GO输出高电压；
由于当前帧结束前GI提供的输入信号始终保持高电位，第n级移位寄存器单元的内部节点电位将在t3和t4两个状态间重复循环，直到下一帧显示时间，GI提供的输入信号的低电位到来，才又一次进入t1的状态。
如图9所示，发光控制单元的一实施例可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第一发光控制电容C11、第二发光控制电容C12和第三发光控制电容C13，其中，
M1的栅极与第三时钟信号端ECK电连接，M1的源极与起始信号端STV电连接，M1的漏极与第一节点N11电连接；
M2的栅极与第一节点N11电连接，M2的源极与第三时钟信号端ECK电连接，M2的漏极与第二节点N12电连接；
M3的栅极与第三时钟信号端ECK电连接，M3的源极接入第二低电压VGL，M3的漏极与第二节点N12电连接；
M4的栅极与第四时钟信号端ECB电连接，M4的源极与第一节点N11电连接；
M5的栅极与第二节点N12电连接，M5的源极接入第二高电压VGH，M5的漏极与M4的漏极电连接；
M6的栅极与第二节点N12电连接，M6的源极与第四时钟信号端ECB电连接，M6的漏极与第三节点N13电连接；
M7的栅极与第四时钟信号端ECB电连接，M7的源极与第三节点N13连接，M7的漏极与第四节点N14电连接；
M8的栅极与第一节点N11电连接，M8的源极接入第二高电压VGH，M8的漏极与第四节点N14电连接；
M9的栅极与第四节点N14电连接，M9的源极接入第二高电压VGH，M9的漏极与发光控制信号输出端OUT电连接；
M10的栅极与第一节点N11电连接，M10的源极接入第二低电压VGL，M10的漏极与所述发光控制信号输出端OUT电连接；
C11的第一端与第二节点N12电连接，C11的第二端与第三节点N13电连接；
C12的第一端与第一节点N11电连接，C12的第二端与第四时钟信号端ECB电连接；
C13的第一端与第四节点N14电连接，C13的第二端接入第二高电压VGH。
在图9所示的发光控制单元的实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
图10是图9所示的发光控制单元的实施例的工作时序图。在图10中，OUT_NEXT是相邻下一级发光控制端单元的发光控制信号端。
图11是本发明实施例所述的显示装置中的像素电路的一实施例的电路图。图11中的像素电路的实施例也是目前OLED(有机发光二极管)显示产品主流的7T1C结构。
在图11所示的像素电路的实施例中，T12和T14受当前行栅线电连接，所述当前行栅线与栅极驱动电路中的相应级移位寄存器单元电连接；T11和T17受相邻前一行栅线电连接，所述相邻前一行栅线与栅极驱动电路中的相邻前一级移位寄存器单元电连接；T15和T16受当前行发光控制线电连接，所述当前行发光控制线与发光控制电路包括的相应级发光控制单元电连接；T12、T14、T11、T17、T15和T16都作为开关使用，T13受数据电压信号控制，T13驱动OLED发光。
如图11所示，所述像素电路的一实施例可以包括第一像素晶体管T11、第二像素晶体管T12、第三像素晶体管T13、第四像素晶体管T14、第五像素晶体管T15、第六像素晶体管T16、第七像素晶体管T17、存储电容Cst和有机发光二极管OLED；
在图11中，C_Data为数据线Data上的寄生电容；
T11的栅极与相邻上一行栅线Gs电连接，T11的源极接入起始电压信号Vinit，T11的漏极与第一控制节点J1电连接；
T12的栅极与当前行栅线Gate电连接，T12的源极与第一控制节点J1电连接，T12的漏极与第三控制节点J3电连接；
T13的栅极与第一控制节点J1电连接,T13的源极与第二控制节点J2电连接，T13的漏极与第三控制节点J3电连接；
T14的栅极与当前行栅线Gate电连接，T14的源极与第二控制节点J2电连接，T14的漏极与数据线Data电连接；
T15的栅极与当前行发光控制线EM电连接，T15的源极接入第一驱动电压信号ELVDD，T15的漏极与第二控制节点J2电连接；
T16的栅极与当前行发光控制线EM电连接，T16的源极与第三控制节点J3电连接，T16的漏极与第四控制节点J4电连接；
T17的栅极与相邻上一行栅线Gs电连接，T17的源极接入起始电压信号Vinit，T17的漏极与第四控制节点J4电连接；
OLED的阳极与第四控制节点J4电连接，OLED的阴极接入第二驱动电压信号ELVSS。
在图11所示的像素电路的实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
图12是图11所示的像素电路的实施例的工作时序图。
如图12所示，图11所示的像素电路的实施例在工作时，
在第一时间段t21之前，EM提供低电压信号，Gate提供高电压信号，此时像素电路依照前一次写入的数据电压信号发光；
在第一时间段t21，EM提供高电压，Gs提供低电压，T15和T16关断，OLED停止发光，T11和T17都打开，J1的电位被重置为Vinit，J4的电位被置为Vinit；
在第二时间段t22，Gs提供高电压，Gate提供低电压，EM提供高电压，T11关断，T12和T14打开，Data提供的数据电压Vdata为Cst充电，直至J1的电位变为Vdata-|Vth|，Vth为T3的阈值电压；
在第三时间段t23，Gs提供高电压，Gate提供高电压，EM提供低电压，T5和T6打开，T3驱动OLED发光，直至下一帧显示时间的t21到来。
本发明实施例所述的显示驱动方法，应用于上述的显示驱动模组，所述显示驱动方法包括：
第一复用子电路在第一复用控制端提供的第一复用控制信号的控制下，控制数据驱动器提供相应的数据电压至与奇数行奇数列像素电路电连接的数据线以及与偶数行偶数列像素电路电连接的数据线；
第二复位子电路在第二复用控制端提供的第二复用控制信号的控制下，控制所述数据驱动器提供相应的数据电压至与奇数行偶数列像素电路电连接的数据线以及与偶数行奇数列像素电路电连接的数据线；
第n级移位寄存器单元为第2n-1行像素电路和第2n行像素电路提供相同的栅极驱动信号，n为正整数。
本发明实施例所述的显示装置包括上述的显示驱动模组。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (16)

1.一种显示驱动模组，应用于显示装置，所述显示装置包括多行多列像素电路，其特征在于，所述显示驱动模组包括栅极驱动电路、多列数据线和数据驱动电路，其中，
一列像素电路中的奇数行像素电路与一列数据线电连接，一列像素电路中的偶数行像素电路与另一列数据线电连接，
所述数据驱动电路包括数据驱动器和复用电路，所述复用电路包括第一复用子电路和第二复用子电路；
所述第一复用子电路分别与第一复用控制端、所述数据驱动器、与奇数行奇数列像素电路电连接的数据线，以及，与偶数行偶数列像素电路电连接的数据线电连接，用于在所述第一复用控制端提供的第一复用控制信号的控制下，控制所述数据驱动器提供相应的数据电压至与奇数行奇数列像素电路电连接的数据线以及与偶数行偶数列像素电路电连接的数据线；
所述第二复位子电路分别与第二复用控制端、所述数据驱动器、与奇数行偶数列像素电路电连接的数据线，以及，与偶数行奇数列像素电路电连接的数据线电连接，用于在第二复用控制端提供的第二复用控制信号的控制下，控制所述数据驱动器提供相应的数据电压至与奇数行偶数列像素电路电连接的数据线以及与偶数行奇数列像素电路电连接的数据线；
所述栅极驱动电路包括多级移位寄存器单元；
第n级移位寄存器单元分别与第2n-1行像素电路和第2n行像素电路电连接，用于为所述第2n-1行像素电路和所述第2n行像素电路提供相同的栅极驱动信号，n为正整数。
2.如权利要求1所述的显示驱动模组，其特征在于，所述显示驱动模组包括多列数据线；
第2m-1列奇数行像素电路与第4m-3列数据线电连接，第2m-1列偶数行像素电路与第4m-2列数据线电连接，第2m列奇数行像素电路与第4m-1列数据线电连接，第2m列偶数行像素电路与第4m列数据线电连接，m为正整数。
3.如权利要求2所述的显示驱动模组，其特征在于，所述第一复用子电路包括至少一个第一复用晶体管和至少一个第二复用晶体管；
所述第一复用晶体管的控制极与所述第一复用控制端电连接，所述第一复用晶体管的第一极与第4m-3列数据线电连接，所述第一复用晶体管的第二极与所述数据驱动器电连接；
所述的第二复用晶体管的控制极与所述第一复用控制端电连接，所述第二复用晶体管的第一极与第4m列数据线电连接，所述第二复用晶体管的第二极与所述数据驱动器电连接。
4.如权利要求2所述的显示驱动模组，其特征在于，所述第二复用子电路包括至少一个第三复用晶体管和至少一个第四复用晶体管；
所述第三复用晶体管的控制极与所述第二复用控制端电连接，所述第三复用晶体管的第一极与第4m-2列数据线电连接，所述第三复用晶体管的第二极与所述数据驱动器电连接；
所述的第四复用晶体管的控制极与所述第二复用控制端电连接，所述第四复用晶体管的第一极与第4m-1列数据线电连接，所述第四复用晶体管的第二极与所述数据驱动器电连接。
5.如权利要求1所述的显示驱动模组，其特征在于，
所述显示驱动模组包括多列数据线；
第2m-1列偶数行像素电路与第4m-3列数据线电连接，第2m-1列奇数行像素电路与第4m-2列数据线电连接，第2m列偶数行像素电路与第4m-1列数据线电连接，第2m列奇数行像素电路与第4m列数据线电连接，m为正整数。
6.如权利要求5所述的显示驱动模组，其特征在于，所述第一复用子电路包括至少一个第一复用晶体管和至少一个第二复用晶体管；
所述第一复用晶体管的控制极与所述第一复用控制端电连接，所述第一复用晶体管的第一极与第4m-2列数据线电连接，所述第一复用晶体管的第二极与所述数据驱动器电连接；
所述第二复用晶体管的控制极与所述第一复用控制端电连接，所述第二复用晶体管的第一极与第4m-1列数据线电连接，所述第二复用晶体管的第二极与所述数据驱动器电连接。
7.如权利要求5所述的显示驱动模组，其特征在于，所述第二复用子电路包括至少一个第三复用晶体管和至少一个第四复用晶体管；
所述第三复用晶体管的控制极与所述第二复用控制端电连接，所述第三复用晶体管的第一极与所述第4m-3列数据线电连接，所述第三复用晶体管的第二极与所述数据驱动器电连接；
所述第四复用晶体管的控制极与所述第二复用控制端电连接，所述第四复用晶体管的第一极与所述第4m列数据线电连接，所述第四复用晶体管的第二极与所述数据驱动器电连接。
8.如权利要求1至7中任一权利要求所述的显示驱动模组，其特征在于，所述第n级移位寄存器单元包括第n级第一移位寄存器模块和第n级第二移位寄存器模块；所述像素电路设置于有效显示区域；
所述第n级第一移位寄存器模块位于有效显示区域的第一侧，用于为所述第2n-1行像素电路和所述第2n行像素电路提供相同的栅极驱动信号；
所述第n级第二移位寄存器模块位于有效显示区域的第二侧，用于为所述第2n-1行像素电路和所述第2n行像素电路提供相同的所述栅极驱动信号。
9.如权利要求1至7中任一权利要求所述的显示驱动模组，其特征在于，还包括发光控制电路；
所述发光控制电路包括多级发光控制单元；
第n级发光控制单元分别与第2n-1行像素电路和第2n行像素电路电连接，用于为所述第2n-1行像素电路和所述第2n行像素电路提供相同的发光控制信号，n为正整数。
10.如权利要求1至7中任一权利要求所述的显示驱动模组，其特征在于，所述第n级移位寄存器单元包括第n级上拉节点控制电路、第n级下拉控制节点控制电路、第n级下拉节点控制电路和第n级栅极驱动信号输出电路，其中，
所述第n级上拉节点控制电路分别与第一时钟信号端、第一电压端、第n级上拉节点和第n级下拉控制节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第n级上拉节点与所述第一电压端之间连通，并在所述第n下拉控制节点的电位的控制下，控制所述第n级上拉节点与所述第一时钟信号端之间连通，并用于维持所述第n级上拉节点的电位；
第n级下拉控制节点控制电路分别与输入端、所述第一时钟信号端、第二时钟信号端、所述第n级上拉节点、第二电压端和所述第n级下拉控制节点电连接，用于在所述第一时钟信号的控制下，控制所述第n级下拉控制节点与所述输入端之间连通，在所述第n级上拉节点的电位和所述第二时钟信号端提供的第二时钟信号控制下，控制所述第n级下拉控制节点与所述第二电压端之间连通；
所述第n级下拉节点控制电路分别与所述第n级下拉控制节点、第一电压端和第n级下拉节点电连接，用于在所述第一电压端提供的第一电压信号的控制下，控制所述第n级下拉控制节点与所述第n级下拉节点之间连通，并用于维持所述第n级下拉节点的电位；
所述第n级栅极驱动信号输出电路分别与所述第n级上拉节点、所述第n级下拉节点、第二电压端、所述第二时钟信号端和第n级栅极驱动信号输出端电连接，用于在所述第n级上拉节点的电位的控制下，控制所述第n级栅极驱动信号输出端与所述第二电压端之间连通，在所述第n级下拉节点的电位的控制下，控制所述第n级栅极驱动信号输出端与所述第二时钟信号端之间连通；
所述第n级栅极驱动信号输出端分别与第2n-1行像素电路和第2n行像素电路电连接。
11.如权利要求10所述的显示驱动模组，其特征在于，所述第n级上拉节点控制电路包括第一扫描控制晶体管、第二扫描控制晶体管和第一扫描存储电容；
所述第一扫描控制晶体管的控制极与所述第一时钟信号端电连接，所述第一扫描控制晶体管的第一极与所述第一电压端电连接，所述第一扫描控制晶体管的第二极与第n级上拉节点电连接；
所述第二扫描控制晶体管的控制极与所述第n级下拉控制节点电连接，所述第二扫描控制晶体管的第一极与所述第n级上拉节点电连接，所述第二扫描控制晶体管的第二极与所述第一时钟信号端电连接；
所述第一扫描存储电容的第一端与所述第n级上拉节点电连接，所述第一扫描存储电容的第二端与第二电压端电连接。
12.如权利要求10所述的显示驱动模组，其特征在于，第n级下拉控制节点控制电路包括第三扫描控制晶体管、第四扫描控制晶体管和第五扫描控制晶体管；
所述第三扫描控制晶体管的控制极与所述第一时钟信号端电连接，所述第三扫描控制晶体管的第一极与所述输入端电连接，所述第三扫描控制晶体管的第二极与所述第n级下拉控制节点电连接；
所述第四扫描控制晶体管的控制极与所述第n级上拉节点电连接，所述第四扫描控制晶体管的第一极与所述第二电压端电连接；
所述第五扫描控制晶体管的控制极与所述第二时钟信号端电连接，所述第五扫描控制晶体管的第一极与所述第四扫描控制晶体管的第二极电连接，所述第五扫描控制晶体管的第二极与所述n级下拉控制节点电连接。
13.如权利要求10所述的显示驱动模组，其特征在于，所述第n级下拉节点控制电路包括第六扫描控制晶体管和第二扫描存储电容；
所述第六扫描控制晶体管的控制极与所述第一电压端电连接，所述第六扫描控制晶体管的第一极与所述第n级下拉控制节点电连接，所述第六扫描控制晶体管的第二极与所述第n级下拉节点电连接；
所述第二扫描存储电容的第一端与所述第n级下拉节点电连接，所述第二扫描存储电容的第二端与所述第n级栅极驱动信号输出端电连接。
14.如权利要求10所述的显示驱动模组，其特征在于，第n级栅极驱动信号输出电路包括第七扫描控制晶体管和第八扫描控制晶体管，其中，
所述第七扫描控制晶体管的控制极与所述第n级上拉节点电连接，所述第七扫描控制晶体管的第一极与所述第二电压端电连接，所述第七扫描控制晶体管的第二极与所述第n级栅极驱动信号输出端电连接；
所述第八扫描控制晶体管的控制极与所述第n级下拉节点电连接，所述第八扫描控制晶体管的第一极与所述第n级栅极驱动信号输出端电连接，所述第八扫描控制晶体管的第二极与所述第二时钟信号端电连接。
15.一种显示驱动方法，应用于如权利要求1至14中任一权利要求所述的显示驱动模组，其特征在于，所述显示驱动方法包括：
第一复用子电路在第一复用控制端提供的第一复用控制信号的控制下，控制数据驱动器提供相应的数据电压至与奇数行奇数列像素电路电连接的数据线以及与偶数行偶数列像素电路电连接的数据线；
第二复位子电路在第二复用控制端提供的第二复用控制信号的控制下，控制所述数据驱动器提供相应的数据电压至与奇数行偶数列像素电路电连接的数据线以及与偶数行奇数列像素电路电连接的数据线；
第n级移位寄存器单元为第2n-1行像素电路和第2n行像素电路提供相同的栅极驱动信号，n为正整数。
16.一种显示装置，其特征在于，包括如权利要求1至14中任一权利要求所述的显示驱动模组。
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