CN104851382A - 一种移位寄存器单元、移位寄存器和显示装置 - Google Patents

Abstract

本发明公开一种移位寄存器单元、移位寄存器和显示装置，涉及显示技术领域。本发明实施例中的移位寄存器单元，包括：输入复位模块、控制模块、下拉模块、上拉模块和保持模块，保持模块的输入端连接第一时钟信号端、第二时钟信号端、低电平端和移位寄存器单元的输出端，其输出端连接移位寄存器单元的输出端，用于保持移位寄存器单元对同一行像素单元的输出一致。所述移位寄存器包括上述技术方案所提的移位寄存器单元，本发明提供的移位寄存器单元能够用于简化移位寄存器的结构，减小移位寄存器的尺寸。

Description

一种移位寄存器单元、移位寄存器和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、移位寄存器和显示装置。

背景技术

显示装置在进行显示时，需要利用移位寄存器实现对像素单元的扫描，移位寄存器包括多个移位寄存器单元，每个移位寄存器单元对应一行像素单元，由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。

随着显示技术的发展，显示装置的分辨率越来越大，使得显示装置的负载也越来越大，在移位寄存器单元设于一行像素单元一侧的显示装置中，移位寄存器单元对离该移位寄存器单元较近的像素单元的负载较小，对离该移位寄存器单元较远的像素单元的负载较大，较大的负载会影响对移位寄存器单元较远的像素单元的输出，使得对离该移位寄存器单元较近的像素单元的输出不同于离该移位寄存器单元较远的像素单元的输出，为了保证移位寄存器单元对同一行各像素单元的输出一致，在现有技术中，通常在每行像素单元的两侧分别设置一个移位寄存器单元，使得一行中各个像素单元距离移位寄存器单元均较近，从而避免由于像素单元距离移位寄存器单元较远使得移位寄存器单元对像素单元的输出产生的影响。但由于每个移位寄存器单元均由多个模块构成，因此使得显示装置中由移位寄存器单元构成的移位寄存器的结构复杂。

发明内容

本发明的目的在于提供一种移位寄存器单元、移位寄存器和显示装置，用于在保证移位寄存器单元对同一行像素单元的输出一致的前提下，减少移位寄存器中移位寄存器单元的数目，简化移位寄存器的结构。

为了实现上述目的，本发明提供如下技术方案：

第一方面，本发明提供一种移位寄存器单元，包括输入复位模块、控制模块、下拉模块、上拉模块和保持模块；

其中，所述输入复位模块，其输入端连接第一时钟信号端、输入信号端、复位信号端以及低电平端，其输出端连接所述控制模块、所述下拉模块和所述上拉模块，所述输入复位模块用于接收所述第一时钟信号端、所述输入信号端和所述复位信号端的输入信号；

所述控制模块，其输入端连接所述输入复位模块、所述上拉模块、低电平端和第二时钟信号端，其输出端连接所述下拉模块，所述控制模块用于根据所述输入复位模块接收的所述第一时钟信号端、所述输入信号端、所述复位信号端和所述低电平端的输入信号，控制所述下拉模块开启；

所述下拉模块，其输入端连接所述控制模块、低电平端和所述第一时钟信号端，其输出端连接所述移位寄存器单元的输出端、所述上拉模块和所述输入复位模块，所述下拉模块用于将所述移位寄存器单元的输出端的输出信号下拉为低电平；

所述上拉模块，其输入端连接所述第二时钟信号端、所述控制模块和所述输入复位模块，其输出端连接所述移位寄存器单元的输出端和所述下拉模块，所述上拉模块用于根据所述第二时钟信号端的输入信号，以及所述输入复位模块接收的第一时钟信号端、输入信号端、复位信号端以及低电平端的输入信号，将所述移位寄存器单元的输出端的输出信号上拉为高电平；

所述保持模块，其输入端连接第一时钟信号端、第二时钟信号端、低电平端和所述移位寄存器单元的输出端，其输出端连接所述移位寄存器单元的输出端，所述保持模块用于保持所述移位寄存器单元对同一行像素单元的输出一致。

第二方面，本发明还提供了一种移位寄存器，包括多级上述技术方案中所述的移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的输入信号端连接与其相邻的上一级移位寄存器单元的本级输出端；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级输出端连接与其相邻的上一级移位寄存器单元的复位信号端。

第三方面，本发明还提供了一种显示装置，包括上述技术方案中所述的移位寄存器。

本发明提供的移位寄存器单元、移位寄存器和显示装置中，移位寄存器单元包括输入复位模块、控制模块、下拉模块、上拉模块和保持模块，与现有技术中每行像素单元对应设置两个移位寄存器单元相比，本发明中的移位寄存器单元包括保持模块，保持模块能够保持移位寄存器单元对同一行像素单元的输出一致，使得针对一行像素单元只需设置一个移位寄存器单元即可保证移位寄存器单元对同一行各个像素单元的输出一致，从而减少了移位寄存器中移位寄存器单元的数目，进而简化了移位寄存器的结构。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例一中的移位寄存器单元的结构示意图；

图2为本发明实施例二中的移位寄存器单元的结构示意图；

图3为本发明实施例二中的移位寄存器单元的输出端的等效电路图；

图4为与图3所示的移位寄存器单元对应的信号时序图；

图5为本发明实施例三中的移位寄存器的结构示意图。

具体实施方式

为了进一步说明本发明实施例提供的移位寄存器单元、移位寄存器和显示装置，下面结合说明书附图进行详细描述。

实施例一

请参阅图1，本发明实施例提供的移位寄存器单元，包括输入复位模块P1、控制模块P2、下拉模块P3、上拉模块P4和保持模块P5；其中，输入复位模块P1的输入端连接第一时钟信号端Clk1、输入信号端Input、复位信号端Reset以及低电平端VGL，输入复位模块P1的输出端连接控制模块P2、下拉模块P3、上拉模块P4，输入复位模块P1用于接收第一时钟信号端Clk1、输入信号端Input和复位信号端Reset的输入信号；控制模块P2的输入端连接输入复位模块P1、上拉模块P4、低电平端VGL和第二时钟信号端Clk2，控制模块P2的输出端连接下拉模块P3，控制模块P2用于根据输入复位模块P1接收的第一时钟信号端Clk1、输入信号端Input、复位信号端Reset和低电平端VGL的输入信号，控制下拉模块P3开启；下拉模块P3的输入端连接控制模块P2、低电平端VGL和第一时钟信号端Clk1，下拉模块P3的输出端连接移位寄存器单元的输出端Output、上拉模块P4和输入复位模块P1，下拉模块P3用于将移位寄存器单元的输出端Output的输出信号下拉为低电平；上拉模块P4的输入端连接第二时钟信号端Clk2、控制模块P2和输入复位模块P1，上拉模块P4的输出端连接移位寄存器单元的输出端Output和下拉模块P3，上拉模块P4用于根据第二时钟信号端Clk2的输入信号，以及输入复位模块P1接收的第一时钟信号端Clk1、输入信号端Input、复位信号端Reset以及低电平端VGL的输入信号，将移位寄存器单元的输出端Output的输出信号上拉为高电平；保持模块P5的输入端连接第一时钟信号端Clk1、第二时钟信号端Clk2、低电平端VGL和移位寄存器单元的输出端Output，保持模块P5的输出端连接移位寄存器单元的输出端Output，保持模块P5用于保持移位寄存器单元对同一行像素单元的输出一致。

本发明提供的移位寄存器单元中，包括输入复位模块P1、控制模块P2、下拉模块P3、上拉模块P4和保持模块P5，与现有技术中每行像素单元对应设置两个移位寄存器单元相比，本发明中的移位寄存器单元包括保持模块P5，保持模块P5能够保持移位寄存器单元对同一行像素单元的输出一致，使得针对一行像素单元只需设置一个移位寄存器单元即可保证移位寄存器单元对同一行各个像素单元的输出一致，从而减少了移位寄存器中移位寄存器单元的数目，简化了移位寄存器的结构，减小了移位寄存器的尺寸。

实施例二

请参阅图2，下面将详细说明实施例一中的输入复位模块P1、控制模块P2、下拉模块P3、上拉模块P4和保持模块P5的具体结构。

输入复位模块P1包括第一晶体管M1、第二晶体管M2和第一电容C1；其中，第一晶体管M1的栅极连接输入信号端Input，第一晶体管M1的源极连接第一时钟信号端Clk1、第一电容C1的第一端和下拉模块P3，第一晶体管M1的漏极连接第一电容C1的第二端、第二晶体管M2的源极、控制模块P2、上拉模块P3和下拉模块P4；第二晶体管M2的栅极连接复位信号端Reset，第二晶体管M2的源极连接第一电容C1的第二端、控制模块P2、下拉模块P3和上拉模块P4，第二晶体管M2的漏极连接低电平端VGL、控制模块P2和下拉模块P3；第一电容C1的第一端连接下拉模块P3，第一电容C1的第二端连接控制模块P2、下拉模块P3和上拉模块P4。

控制模块P2包括第三晶体管M3、第四晶体管M4和第五晶体管M5；其中，第三晶体管M3的栅极连接第四晶体管M4的栅极、输入复位模块P1、下拉模块P3和上拉模块P4，第三晶体管M3的源极连接下拉模块P3，第三晶体管M3的漏极连接第四晶体管M4的源极、第五晶体管M5的源极、低电平端VGL、输入复位模块P1和下拉模块P3；第四晶体管M4的栅极连接上拉模块P4、输入复位模块P1和下拉模块P3，第四晶体管M4的源极连接低电平端VGL、输入复位模块P1、第五晶体管M5的源极和下拉模块P3，第四晶体管M4的漏极连接第五晶体管M5的漏极和下拉模块P3；第五晶体管M5的栅极连接第二时钟信号端Clk2和上拉模块P4，第五晶体管M5的源极连接低电平端VGL、下拉模块P3和输入复位模块P1，第五晶体管M5的漏极连接下拉模块P3。

下拉模块P3包括第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9；其中，第六晶体管M6的栅极连接第一时钟信号端Clk1、第六晶体管M6的源极、第七晶体管M7的源极和输入复位模块P1，第六晶体管M6的源极连接第一时钟信号端Clk1、第七晶体管M7的源极和输入复位模块P1，第六晶体管M6的漏极连接第七晶体管M7的栅极和控制模块P2；第七晶体管M7的栅极连接控制模块P2，第七晶体管M7的源极连接输入复位模块P1，第七晶体管M7的漏极连接第八晶体管M8的栅极、第九晶体管M9的栅极和控制模块P2；第八晶体管M8的栅极连接第九晶体管M9的栅极和控制模块P2，第八晶体管M8的源极连接输入复位模块P1、上拉模块P4和控制模块P2，第八晶体管M8的漏极连接第九晶体管M9的漏极、低电平端VGL、输入复位模块P1和控制模块P2；第九晶体管M9的栅极连接控制模块P2，第九晶体管M9的源极连接上拉模块P4和移位寄存器单元的输出端Output，第九晶体管M9的漏极连接低电平端VGL、输入复位模块P1和控制模块P2。

上拉模块P4包括第十晶体管M10和第二电容C2；其中，第十晶体管M10的栅极连接第二电容C2的第一端、控制模块P2、输入复位模块P1和下拉模块P3，第十晶体管M10的源极连接第二时钟信号端Clk2和控制模块P2，第十晶体管M10的漏极连接第二电容C2的第二端、移位寄存器单元的输出端Output和下拉模块P3；第二电容C2的第一端连接输入复位模块P1、控制模块P2和下拉模块P3，第二电容C2的第二端连接下拉模块P3、上拉模块P4和移位寄存器单元的输出端Output。

保持模块P5包括第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16；其中，第十一晶体管M11的栅极连接第二时钟信号端Clk2、第十一晶体管M11的源极和第十二晶体管M12的源极，第十一晶体管M11的源极连接第二时钟信号端Clk2和第十二晶体管M12的源极，第十一晶体管M11的漏极连接第十二晶体管M12的栅极和第十四晶体管M14的源极；第十二晶体管M12的栅极连接第十四晶体管M14的源极，第十二晶体管M12的源极连接第二时钟信号端Clk2，第十二晶体管M12的漏极连接第十三晶体管M13的源极、第十四晶体管M14的漏极和第十五晶体管M15的栅极；第十三晶体管M13的栅极连接移位寄存器单元的输出端Output和第十四晶体管M14的栅极，第十三晶体管M13的源极连接第十五晶体管M15的栅极和第十四晶体管M14的漏极，第十三晶体管M13的漏极连接第十五晶体管M15的漏极、第十六晶体管M16的源极和低电平端VGL；第十四晶体管M14的栅极连接移位寄存器单元的输出端Output，第十四晶体管M14的漏极连接第十五晶体管M15的栅极；第十五晶体管M15的源极连接移位寄存器单元的输出端Output和第十六晶体管M16的漏极，第十五晶体管M15的漏极连接低电平端VGL和第十六晶体管M16的源极；第十六晶体管M16的栅极连接第一时钟信号端Clk1，第十六晶体管M16的源极连接低电平端VGL，第十六晶体管M16的漏极连接移位寄存器单元的输出端Output。值得一提的是，移位寄存器单元的输出端Output可以等效为包含电阻和电容的电路，比如：如图3所示，移位寄存器单元的输出端Output可以等效为两个电阻和两个电容组成的电路，电阻R1连接电容C3和电阻R2，电阻R2连接电阻R1、电容C3和电容C4，电容C3和电容C4均接地。

其中，输入复位模块P1、控制模块P2、下拉模块P3、上拉模块P4和保持模块P5的具体结构之间的具体连接情况如下：第一晶体管M1的源极连接第六晶体管M6的栅极、第六晶体管M6的源极和第七晶体管M7的源极，第一晶体管M1的漏极连接第十晶体管M10的栅极、第二电容C2的第一端、第三晶体管M3的栅极、第四晶体管M4的栅极和第八晶体管M8的源极；第二晶体管M2的源极连接第十晶体管M10的栅极、第二电容C2的第一端、第三晶体管M3的栅极、第四晶体管M4的栅极和第八晶体管M8的源极，第二晶体管M2的漏极连接第三晶体管M3的漏极、第四晶体管M4的源极、第五晶体管M5的源极、第八晶体管M8的漏极和第九晶体管M9的漏极；第三晶体管M3的栅极连接第十晶体管M10的栅极、第八晶体管M8的源极和第二电容C2的第一端，第三晶体管M3的源极连接第七晶体管M7的漏极、第八晶体管M8的栅极和第九晶体管M9的栅极，第三晶体管M3的漏极连接第八晶体管M8的漏极和第九晶体管M9的漏极；第四晶体管M4的栅极连接第十晶体管M10的栅极、第八晶体管M8的源极和第二电容C2的第一端，第四晶体管M4的源极连接第八晶体管M8的漏极和第九晶体管M9的漏极，第四晶体管M4的漏极连接第七晶体管M7的栅极和第六晶体管M6的漏极；第五晶体管M5的栅极连接第十晶体管M10的源极，第五晶体管M5的源极连接第八晶体管M8的漏极和第九晶体管M9的漏极，第五晶体管M5的漏极连接第六晶体管M6的漏极和第七晶体管M7的栅极；第六晶体管M6的栅极连接第一电容C1的第一端；第七晶体管M7的源极连接第一电容C1的第一端；第八晶体管M8的源极连接第二电容C2的第一端和第十晶体管M10的栅极；第九晶体管M9的源极连接第十晶体管M10的漏极第二电容C2的第二端。

需要说明的是，上述实施例中的第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16均为N型晶体管或P型晶体管。下面将以第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16均为P型晶体管为例，说明移位寄存器单元的工作原理。

请参阅图4，图4为图3所示的移位寄存器单元的时序示意图。在A-B阶段，第一时钟信号端Clk1发出高电平信号，输入信号端Input发出高电平信号，第二时钟信号端Clk2发出低电平信号，复位信号端Reset发出低电平信号，第一晶体管M1接收输入信号端Input发出的高电平信号，第一晶体管M1的源极和漏极导通，第一时钟信号端Clk1发出高电平信号为第二电容C2进行充电，图3中的上拉控制点PU为控制电路P2与上拉电路P4的交点，上拉控制点PU处为高电平信号，第三晶体管M3的源极和漏极导通，第四晶体管M4的源极和漏极导通，使得第六晶体管M6的漏极和第七晶体管M7的漏极均为低电平信号；图3中的下拉控制点PD为控制电路P2与下拉电路P3的交点，下拉控制点PD为低电平信号，第八晶体管M8的栅极和第九晶体管M9的栅极均为低电平信号，第八晶体管M8的源极和漏极截止，第九晶体管M9的源极和漏极截止；第十晶体管M10的源极和漏极导通，第二时钟信号端Clk2发出低电平信号，第十晶体管M10的漏极为低电平信号；第十六晶体管M16的栅极接收第一时钟信号端Clk1的高电平信号，第十六晶体管M16的源极和漏极导通，第十六晶体管M16的漏极为低电平信号，因此移位寄存器的输出端Output为低电平信号。

在B-C阶段，第一时钟信号端Clk1发出低电平信号，输入信号端Input发出低电平信号，第二时钟信号端Clk2发出高电平信号，复位信号端Reset发出低电平信号，由于第二电容C2的自举作用，上拉控制点PU为高电平信号，第三晶体管M3的源极和漏极导通，第四晶体管M4的源极和漏极导通，第十晶体管M10的源极和漏极导通，第十晶体管M10的漏极为高电平信号，移位寄存器单元的输出端Output为高电平信号；第十一晶体管M11的栅极、第十三晶体管M13的栅极和第十四晶体管M14的栅极为高电平信号，第十一晶体管M11的源极和漏极导通，第十三晶体管M11的源极和漏极导通，第十四晶体管M11的源极和漏极导通；第十六晶体管M16的栅极为低电平信号，第十六晶体管M16的源极和漏极截止；第十二晶体管M12和第十三晶体管M13形成串联结构，第十二晶体管M12的漏极电压被第十三晶体管M13分压而变低，第十五晶体管M15的栅极为低电平信号，第十五晶体管M15的源极和漏极截止，使得移位寄存器单元的输出端Output仍为高电平信号。

在C-D阶段，第一时钟信号端Clk1发出高电平信号，第二时钟信号端Clk2发出低电平信号，输入信号端Input发出低电平信号，复位信号端Reset发出高电平信号，第二晶体管M2的栅极为高电平信号，第二晶体管M2的源极和漏极导通，为第二电容C2进行放电，使得上拉控制点PU为低电平信号，第十晶体管M10的栅极为低电平信号，第十晶体管M10的源极和漏极截止；第六晶体管M6的栅极为高电平信号，第六晶体管M6的源极和漏极导通，第七晶体管M7的栅极为高电平信号，第七晶体管M7的源极和漏极导通，下拉控制点PD为高电平信号，第九晶体管M9的栅极为高电平信号，第九晶体管M9的源极和漏极导通，使得移位寄存器单元的输出端Output为低电平信号；第十六晶体管M16的栅极接收第一时钟信号端Clk1的高电平信号，第十六晶体管M16的源极和漏极导通，第十六晶体管M16的漏极为低电平信号，因此移位寄存器的输出端Output为低电平信号。

在D-E阶段，第一时钟信号端Clk1为低电平信号，第二时钟信号端Clk2为高电平信号，输入信号端Input发出低电平信号，复位信号端Reset发出低电平信号，由于下拉控制点PD还保持着C-D阶段的高电平信号的状态，所以第八晶体管M8的栅极和第九晶体管M9的栅极为高电平信号，第八晶体管M8的源极和漏极导通，为第二电容C2进行放电，第九晶体管M9的源极和漏极导通，使得移位寄存器单元的输出端Output为低电平；第十三晶体管M13的栅极和第十四晶体管M14的栅极为低电平信号，第十三晶体管M13的源极和漏极截止，第十四晶体管M14的源极和漏极截止；第十一晶体管M11的栅极为高电平信号，第十一晶体管M11的源极和漏极导通，第十二晶体管M12的栅极为高电平，第十二晶体管M12的源极和漏极导通，第十五晶体管M15的栅极为高电平信号，第十五晶体管M15的源极和漏极导通，移位寄存器单元的输出端Output为低电平信号。

在E-F阶段，第一时钟信号端Clk1发出高电平信号，第二时钟信号端CLK2发出低电平信号，输入信号端Input发出低电平信号，复位信号端Reset发出低电平信号，第六晶体管M6的栅极为高电平信号，第六晶体管M6的源极和漏极导通，第七晶体管M7的栅极为高电平信号，第七晶体管M7的源极和漏极导通，上拉控制点PU为高电平信号；第九晶体管M9的栅极为高电平信号，第九晶体管M9的源极和漏极导通，移位寄存器单元的输出端Output为低电平信号；第十六晶体管M16的栅极接收第一时钟信号端Clk1的高电平信号，第十六晶体管M16的源极和漏极导通，第十六晶体管M16的漏极为低电平信号，因此移位寄存器的输出端Output为低电平信号。

实施例三

请参阅图5，本发明实施例还提供了一种移位寄存器，该移位寄存器包括多级上述实施例中的移位寄存器单元，且除第一级移位寄存器单元外，其余每个移位寄存器单元的输入信号端连接与其相邻的上一级移位寄存器单元的本级输出端；除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级输出端连接与其相邻的上一级移位寄存器单元的复位信号端。比如：如图5所示，第n-1行像素单元对应的第n-1级移位寄存器单元的输出端Output(n-1)与第n行像素单元对应的第n级移位寄存器单元的输入信号端Input n连接；第n行像素单元对应的第n级移位寄存器单元的输出端Output n与第n-1行像素单元对应的第n-1级移位寄存器单元的复位信号端Reset(n-1)连接。

需要说明的是，所述移位寄存器中的移位寄存器单元与上述实施例中的移位寄存器单元具有的优势相同，此处不再赘述。

实施例四

本发明实施例还提供一种显示装置，所述显示装置包括上述实施例中的移位寄存器，所述显示装置中的移位寄存器与上述实施例中的移位寄存器具有的优势相同，此处不再赘述。具体的，显示装置可以为液晶显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括输入复位模块、控制模块、下拉模块、上拉模块和保持模块；

其中，所述输入复位模块，其输入端连接第一时钟信号端、输入信号端、复位信号端以及低电平端，其输出端连接所述控制模块、所述下拉模块和所述上拉模块，所述输入复位模块用于接收所述第一时钟信号端、所述输入信号端和所述复位信号端的输入信号；

所述控制模块，其输入端连接所述输入复位模块、所述上拉模块、低电平端和第二时钟信号端，其输出端连接所述下拉模块，所述控制模块用于根据所述输入复位模块接收的所述第一时钟信号端、所述输入信号端、所述复位信号端和所述低电平端的输入信号，控制所述下拉模块开启；

所述下拉模块，其输入端连接所述控制模块、低电平端和所述第一时钟信号端，其输出端连接所述移位寄存器单元的输出端、所述上拉模块和所述输入复位模块，所述下拉模块用于将所述移位寄存器单元的输出端的输出信号下拉为低电平；

所述上拉模块，其输入端连接所述第二时钟信号端、所述控制模块和所述输入复位模块，其输出端连接所述移位寄存器单元的输出端和所述下拉模块，所述上拉模块用于根据所述第二时钟信号端的输入信号，以及所述输入复位模块接收的第一时钟信号端、输入信号端、复位信号端以及低电平端的输入信号，将所述移位寄存器单元的输出端的输出信号上拉为高电平；

所述保持模块，其输入端连接第一时钟信号端、第二时钟信号端、低电平端和所述移位寄存器单元的输出端，其输出端连接所述移位寄存器单元的输出端，所述保持模块用于保持所述移位寄存器单元对同一行像素单元的输出一致。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入复位模块包括第一晶体管、第二晶体管和第一电容；

其中，所述第一晶体管，其栅极连接所述输入信号端，其源极连接所述第一时钟信号端、所述第一电容的第一端和所述下拉模块，其漏极连接所述第一电容的第二端、所述第二晶体管的源极、所述控制模块、所述上拉模块和所述下拉模块；

所述第二晶体管，其栅极连接所述复位信号端，其源极连接所述第一电容的第二端、所述控制模块、所述上拉模块和所述下拉模块，其漏极连接低电平端、所述控制模块和所述下拉模块；

所述第一电容，其第一端连接所述下拉模块，其第二端连接所述控制模块、所述下拉模块和所述上拉模块。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述控制模块包括第三晶体管、第四晶体管和第五晶体管；

其中，所述第三晶体管，其栅极连接所述第四晶体管的栅极、所述输入复位模块、所述下拉模块和所述上拉模块，其源极连接所述下拉模块，其漏极连接所述第四晶体管的源极、所述第五晶体管的源极、低电平端、所述输入复位模块和所述下拉模块；

所述第四晶体管，其栅极连接所述上拉模块、所述输入复位模块和所述下拉模块，其源极连接低电平端、所述输入复位模块、所述第五晶体管的源极和所述下拉模块，其漏极连接所述第五晶体管的漏极和所述下拉模块；

所述第五晶体管，其栅极连接所述第二时钟信号端和所述上拉模块，其源极连接所述低电平端、所述下拉模块和所述输入复位模块，其漏极连接所述下拉模块。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括第六晶体管、第七晶体管、第八晶体管和第九晶体管；

其中，所述第六晶体管，其栅极连接所述第一时钟信号端、所述第六晶体管的源极、所述第七晶体管的源极和所述输入复位模块，其源极连接所述第一时钟信号端、所述第七晶体管的源极和所述输入复位模块，其漏极连接所述第七晶体管的栅极和所述控制模块；

所述第七晶体管，其栅极连接所述控制模块，其源极连接所述输入复位模块，其漏极连接所述第八晶体管的栅极、所述第九晶体管的栅极和所述控制模块；

所述第八晶体管，其栅极连接所述第九晶体管的栅极和所述控制模块，其源极连接所述输入复位模块、所述上拉模块和所述控制模块，其漏极连接所述第九晶体管的漏极、所述低电平端、所述输入复位模块和所述控制模块；

所述第九晶体管，其栅极连接所述控制模块，其源极连接上拉模块和所述移位寄存器单元的输出端，其漏极连接所述低电平端、所述输入复位模块和所述控制模块。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括第十晶体管和第二电容；

其中，所述第十晶体管，其栅极连接所述第二电容的第一端、所述控制模块、所述输入复位模块和所述下拉模块，其源极连接第二时钟信号端和所述控制模块，其漏极连接所述第二电容的第二端、所述移位寄存器单元的输出端和所述下拉模块；

所述第二电容，其第一端连接所述输入复位模块、所述控制模块和所述下拉模块，其第二端连接所述下拉模块、所述上拉模块和所述移位寄存器单元的输出端。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述保持模块包括第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管；

其中，所述第十一晶体管，其栅极连接所述第二时钟信号端、所述第十一晶体管的源极和所述第十二晶体管的源极，其源极连接所述第二时钟信号端和所述第十二晶体管的源极，其漏极连接所述第十二晶体管的栅极和所述第十四晶体管的源极；

所述第十二晶体管，其栅极连接所述第十四晶体管的源极，其源极连接所述第二时钟信号端，其漏极连接所述第十三晶体管的源极、所述第十四晶体管的漏极和所述第十五晶体管的栅极；

所述第十三晶体管，其栅极连接所述移位寄存器单元的输出端和所述第十四晶体管的栅极，其源极连接所述第十五晶体管的栅极和所述第十四晶体管的漏极，其漏极连接所述第十五晶体管的漏极、所述第十六晶体管的源极和所述低电平端；

所述第十四晶体管，其栅极连接所述移位寄存器单元的输出端，其漏极连接所述第十五晶体管的栅极；

所述第十五晶体管，其源极连接所述移位寄存器单元的输出端和所述第十六晶体管的漏极，其漏极连接所述低电平端和所述第十六晶体管的源极；

所述第十六晶体管，其栅极连接所述第一时钟信号端，其源极连接所述低电平端，其漏极连接所述移位寄存器单元的输出端。

7.根据权利要求2-5中任意一项所述的移位寄存器单元，其特征在于，所述第一晶体管的源极连接所述第六晶体管的栅极、所述第六晶体管的源极和所述第七晶体管的源极，所述第一晶体管的漏极连接所述第十晶体管的栅极、所述第二电容的第一端、所述第三晶体管的栅极、所述第四晶体管的栅极和第八晶体管的源极；

所述第二晶体管的源极连接所述第十晶体管的栅极、所述第二电容的第一端、所述第三晶体管的栅极、所述第四晶体管的栅极和第八晶体管的源极，所述第二晶体管的漏极连接所述第三晶体管的漏极、所述第四晶体管的源极、所述第五晶体管的源极、所述第八晶体管的漏极和所述第九晶体管的漏极；

所述第三晶体管的栅极连接所述第十晶体管的栅极、所述第八晶体管的源极和所述第二电容的第一端，所述第三晶体管的源极连接所述第七晶体管的漏极、所述第八晶体管的栅极和所述第九晶体管的栅极，所述第三晶体管的漏极连接所述第八晶体管的漏极和所述第九晶体管的漏极；

所述第四晶体管的栅极连接所述第十晶体管的栅极、所述第八晶体管的源极和所述第二电容的第一端，所述第四晶体管的源极连接所述第八晶体管的漏极和所述第九晶体管的漏极，所述第四晶体管的漏极连接所述第七晶体管的栅极和所述第六晶体管的漏极；

所述第五晶体管的栅极连接所述第十晶体管的源极，所述第五晶体管的源极连接所述第八晶体管的漏极和所述第九晶体管的漏极，所述第五晶体管的漏极连接所述第六晶体管的漏极和所述第七晶体管的栅极；

所述第六晶体管的栅极连接所述第一电容的第一端；

所述第七晶体管的源极连接所述第一电容的第一端；

所述第八晶体管的源极连接所述第二电容的第一端和所述第十晶体管的栅极；

所述第九晶体管的源极连接所述第十晶体管的漏极和所述第二电容的第二端。

8.根据权利要求2-6中任意一项所述的移位寄存器单元，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管、所述第十二晶体管、所述第十三晶体管、所述第十四晶体管、所述第十五晶体管、所述第十六晶体管均为N型晶体管或P型晶体管。

9.一种移位寄存器，其特征在于，包括多级上述权利要求1-8中任意一项所述的移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的输入信号端连接与其相邻的上一级移位寄存器单元的本级输出端；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级输出端连接与其相邻的上一级移位寄存器单元的复位信号端。

10.一种显示装置，其特征在于，包括上述权利要求要求9所述的移位寄存器。