CN102654984B

CN102654984B - 移位寄存器单元以及栅极驱动电路

Info

Publication number: CN102654984B
Application number: CN201110324771.2A
Authority: CN
Inventors: 青海刚; 祁小敬; 李天马
Original assignee: BOE Technology Group Co Ltd; Chengdu BOE Optoelectronics Technology Co Ltd
Current assignee: BOE Technology Group Co Ltd; Chengdu BOE Optoelectronics Technology Co Ltd
Priority date: 2011-10-21
Filing date: 2011-10-21
Publication date: 2014-03-26
Anticipated expiration: 2031-10-21
Also published as: CN102654984A

Abstract

本发明公开一种移位寄存器单元以及栅极驱动电路，为解决现有栅极驱动电路的可靠性和稳定性不足的问题而设计。本发明移位寄存器单元中包括预充电单元、第一上拉单元、第二上拉单元、第三上拉单元、下拉单元、第一双下拉单元、第二双下拉单元和复位单元。本发明移位寄存器单元通过双下拉单元的设置使下拉电子开关从直流电压变成交流电压，改善下拉电子开关阈值电压漂移的问题，而且还减少了栅极驱动电路中输出和上拉节点的悬空，减小了电路的输出噪声，解决了栅极驱动电路的可靠性和稳定性问题。

Description

移位寄存器单元以及栅极驱动电路

技术领域

本发明涉及一种移位寄存器单元以及栅极驱动电路，尤其涉及一种液晶显示技术领域内的移位寄存器单元以及栅极驱动电路。

背景技术

在液晶显示器中，实现一帧画面显示的基本原理是通过源极驱动将每一行像素所需的数据信号依次从上往下输出，栅极驱动依次从上到下对每一行像素栅极输入一定宽度的方波进行选通。图1和图2分别为面板集成栅极驱动电路GOA模块工作原理图及其输出波形图，图3为现有移位寄存器单元电路原理图。

基本的栅极驱动电路的制造方法是首先制成栅极驱动集成电路(栅极驱动IC)和源极驱动集成电路(源极驱动IC)，然后通过IC贴附工艺COG(COG：chip on glass)将IC绑定在玻璃面板上。当分辨率较高时，栅极驱动输出较多，玻璃两侧有限的空间内栅极驱动线排列越来越密，当分辨率进一步增加时，考虑到中小尺寸面板窄边框的要求，栅极驱动线将很难排列。即使能够容纳如此多的栅极驱动线，也会增加IC使用颗数，增加COG工艺步骤，降低产品的良率且增加了成本。目前应对这一问题的解决办法是通过面板集成栅极驱动电路(GOA：Gate driver On Array)的设计，在不增加任何工艺和成本的情况下将栅极驱动集成电路通过阵列工艺制作在玻璃面板上。栅极驱动电路的集成不但可以节省成本，减少了小尺寸液晶显示器集成电路“绑定工艺”的步骤，同时还增加了面板的可靠性。

但是，现有栅极驱动电路存在着下拉薄膜晶体管阈值电压在直流偏压下漂移和时钟跳变带来噪声等电路的可靠性问题，这些电路可靠性问题会影响液晶显示器的显示效果，而这一问题主要源于组成栅极驱动电路的移位寄存器单元。

发明内容

为了克服上述的缺陷，本发明提供一种输出信号更为可靠和稳定的移位寄存器单元。

为达到上述目的，本发明移位寄存器单元包括，

输入端，包括：起始信号输入端，第一时钟信号输入端，第二时钟信号输入端，有效信号输入端，无效信号输入端和复位信号输入端；

预充电电路，响应第一时钟信号和起始信号的有效信号，输出有效信号；所输出的有效信号持续至下一个第一时钟信号有效信号周期的开始；

第一电路，响应所述预充电电路的有效信号，第一时钟信号的无效信号和第二时钟信号的有效信号，该第一电路输出有效信号；在所述预充电电路的有效信号截止后，该第一电路输出无效信号；响应第一时钟信号的有效信号该第一电路输出无效信号；

第二电路，响应所述预充电电路的有效信号，该第二电路输出无效信号；所述预充电电路的有效信号截止后，响应第一时钟信号的有效信号该第二电路输出无效信号；所述预充电电路的有效信号截止后，响应第一时钟信号的无效信号和第二时钟信号的有效信号，该第二电路输出有效信号；

第三电路，连接所述第一电路和所述第二电路的输出端，响应第一电路输出的有效信号、第二时钟有效信号、第一时钟无效信号和第二电路输出的无效信号，该第三电路输出有效信号；响应第一时钟有效信号或第一电路输出的无效信号该第三电路输出无效信号；

输出端，连接所述第三电路的输出端，输出信号；

复位电路，连接所述输出端，响应复位信号的有效信号使所述输出端输出复位。

特别是，所述第一电路包括：

第一上拉子电路：响应于所述预充电电路输出的有效信号和第二时钟信号的有效信号，输出有效信号；以及，

下拉子电路：响应于第一时钟信号的有效信号，将所述第一上拉单元输出的信号拉低至无效信号。

特别是，所述第二电路包括：

第三上拉子电路：响应于第二时钟信号的有效信号，输出有效信号；响应于第二时钟信号的无效信号，输出无效信号；以及，

第一双下拉子电路：连接于所述预充电电路的输出端，响应于所述预充电电路输出的有效信号，将所述第二上拉子电路输出的信号拉低至无效信号；预充电电路输出的信号截止后，响应于第一时钟信号的有效信号，将所述第二上拉子电路输出的信号拉低至无效信号。

特别是，所述第三电路包括：

第二上拉子电路：连接于所述第一电路的输出端，响应于所述第一电路输出的有效信号，输出有效信号；响应于所述第一电路输出的无效信号，输出无效信号；以及，

第二双下拉子电路：连接于所述第二电路的输出端，响应于所述第二电路输出的有效信号或第一时钟信号的有效信号，将所述第二上拉子电路输出的信号拉低至无效信号。

进一步，所述第一上拉子电路，包括：第二电子开关和第三电子开关；

第二电子开关，其控制端接所述预充电电路的输出端，两个受控端分别接所述第二时钟信号输入端和所述第三电子开关的控制端；

第三电子开关，其两个受控端分别接所述有效信号输入端和所述第一电路输出端。

进一步，所述下拉子电路包括第四电子开关，其控制端接第一时钟信号输入端，两个受控端分别接所述无效信号输入端和所述第一电路输出端。

进一步，所述第三上拉子电路包括第五电子开关，其控制端接第二时钟信号输入端，其中一个受控端接有效信号输入端或接第二时钟信号，另一个受控端接第三电路输出端。

进一步，所述第一双下拉子电路，包括：第六电子开关和第七电子开关；其中，

第六电子开关，其控制端接预充电电路输出端，两个受控端分别接第二电路输出端和无效信号输入端；

第七电子开关，其控制端接第一时钟信号输入端，两个受控端分别接第二电路输出端和无效信号输入端。

进一步，所述第二上拉子电路包括第八电子开关，其控制端接第一电路输出端，其中一受控制端接第二时钟信号输入端或有效信号输出端，另一受控制端接所述第三电路的输出端。

进一步，所述第二双下拉电路：包括第九电子开关和第十电子开关；其中，

第九电子开关，其控制端接第二电路输出端，两个受控端分别接无效信号输入端和第三电路输出端；

第十电子开关，其控制端接第一时钟信号输入端，两个受控端分别接无效信号输入端和第三电路输出端。

特别是，所述复位单元包括第十一电子开关，其控制端接复位信号输入端，两个受控端分别接无效信号输入端和该移位寄存器单元的输出端。

一种栅极驱动电路，其特征在于：包括两个以上由权利要求1至权利要求11中任一权利要求所述的移位寄存器单元；每级移位寄存器单元以上一级的输出作为本级移位寄存器单元的起始信号，下级的输出作为复位信号；第一级的移位寄存器单元外接起始信号，最末一级移位寄存器单元的复位信号为自身的输出信号。

本发明移位寄存器单元通过双下拉单元的设置使电位下拉电子开关的栅极电压从直流电压变成交流电压，减小了用作电子开关的薄膜晶体管的栅极偏压比例，改善下拉电子开关阈值电压漂移的问题，而且还减少了移位寄存器单元中电子开关输出和各节点的悬空，减小了电路的噪声。本发明移位寄存器单元通过双下拉单元的设置有效地解决了栅极驱动电路的可靠性和稳定性问题，提高了应用本发明栅极驱动电路的液晶显示器的显示效果。

附图说明

图1为面板集成栅极驱动电路GOA模块工作原理图。

图2为图1所示模块输出波形图。

图3为现有移位寄存器单元电路原理图。

图4为本发明中移位寄存器单元结构示意图。

图5为本发明中移位寄存器单元第一实施例结构示意图。

图6为本发明中移位寄存器单元第二实施例结构示意图。

图7为对应图4和图5所示移位寄存器单元的时序波形图。

具体实施方式

下面结合说明书附图和实施例对本发明做详细描述。

本发明所述移位寄存器单元为面板集成栅极驱动电路的组成单元，响应起始信号STV有效信号、第一时钟信号CLK有效信号、第二时钟信号CLKB有效信号、有效信号VDD、无效信号VSS和复位信号RESET有效信号该移位寄存器单元在预定时间段内输出一个有效信号。有效信号为令该移位寄存器单元中各电路或单元电路产生响应的信号，无效信号为令该移位寄存器单元中各电路或单元电路不产生响应的信号。该移位寄存器单元输出的有效信号为令接该移位寄存器单元的电路或元件产生响应的信号，无效信号为令接该移位寄存器单元的各电路或元件不产生响应的信号。

如图4和图6所示，本发明移位寄存器单元的具体结构包括，

输入端：包括起始信号输入端STV，第一时钟信号CLK输入端，第二时钟信号CLKB输入端，高电平VDD输入端，低电平VSS输入端和复位信号RESET输入端。

预充电电路Pre-charging：在第一时钟信号有效信号周期内，起始信号将预充电电路中的节点A拉至有效信号；在下一个第一时钟信号的有效信号周期内节点A被拉至无效信号。节点A是预充电电路中指定的一点，对于包含电子开关和电容的预充电电路结构，节点A位于电容的一端，电容的另一端接低电平。

第一电路，响应节点A的有效信号，第一时钟信号CLK的无效信号和第二时钟信号CLKB的有效信号，该第一电路输出有效信号；在节点A的有效信号截止后，该第一电路输出无效信号；响应第一时钟信号CLK的有效信号该第一电路输出无效信号。该第一电路包括：第一上拉单元PU1和下拉单元PD。第一上拉单元PU1在节点A有效信号周期内，响应第二时钟信号CLKB输出高电平，该第一上拉单元PU1的输出端设有节点Q。下拉单元PD，在第一时钟信号CLK有效信号周期内向节点Q输出低电平。

第二电路，响应节点A的有效信号，该第二电路输出无效信号；节点A的有效信号截止后，响应第一时钟信号CLK的有效信号该第二电路输出无效信号；节点A的有效信号截止后，响应第一时钟信号CLK的无效信号和第二时钟信号CLKB的有效信号，该第二电路输出有效信号。该第二电路包括：第一双下拉单元Dual PD1和第三上拉单元PU3。第一双下拉单元Dual PD1在节点A有效信号信号周期内或第一时钟信号CLK有效信号周期内输出低电平，该第一双下拉单元Dual PD1输出端设有节点QB。第三上拉单元PU3，在第二时钟信号CLKB的有效信号周期内向节点QB输出高电平。

第三电路，连接所述第一电路和所述第二电路的输出端，响应第一电路输出的有效信号、第二时钟CLKB有效信号、第一时钟CLK无效信号和第二电路输出的无效信号，该第三电路输出有效信号；响应第一时钟CLK有效信号或第一电路输出的无效信号该第三电路输出无效信号。该第三电路包括第二上拉单元PU2和第二双下拉单元Dual PD2。第二上拉单元PU2在节点Q有效信号周期内，响应第二时钟信号CLKB向该移位寄存器单元的输出端输出高电平。第二双下拉单元Dual PD2，在第一时钟信号CLK有效信号周期内或节点QB有效信号周期内向该移位寄存器单元的输出端输出低电平。

输出端，连接所述第三电路的输出端，输出信号；

复位电路，连接所述输出端，响应复位信号的有效信号使所述输出端输出无效信号。

各单元电路的具体优选实现方式如下。

优选实施例一：如图4所示使用N型薄膜晶体管作为电子开关，实现该移位寄存器单元中各个单元的功能，因为薄膜晶体管具有良好的性能和高集成度。本实施例中有效信号为高电平，无效信号为低电平。第一时钟信号CLK和第二时钟信号CLKB时序相反。第一电路包括第一上拉单元PU1和下拉单元PD；第二电路包括第一双下拉单元Dual PD1和第三上拉单元PU3；第三电路包括第二上拉单元PU2和第二双下拉单元Dual PD2。

预充电单元Pre-charging：包括电容C1和第一薄膜晶体管T1；第一薄膜晶体管T1的栅极接第一时钟信号CLK，漏极和源极分别接起始信号STV和节点A，节点A连接电容C1的一端，电容C1的另一端接低电平VSS。

第一上拉单元PU1：包括第二薄膜晶体管T2和第三薄膜晶体管T3。第二薄膜晶体管T2的栅极接节点A，漏极接第二时钟信号CLKB，源极接第三薄膜晶体管T3的栅极。第三薄膜晶体管T3的漏极接高电平VDD，源极接节点Q。

第二上拉单元PU2：包括第八薄膜晶体管T8，其栅极接节点Q，漏极接第二时钟信号CLKB，源极接该移位寄存器单元的输出端OUT。

第三上拉单元PU3：包括第五薄膜晶体管T5，其栅极接第二时钟信号CLKB，漏极接高电平VDD，源极接节点QB。

下拉单元PD：包括第四薄膜晶体管T4，其栅极接第一时钟信号CLK，源极接低电平VSS，漏极接节点Q。

第一双下拉单元Dual PD1：包括第六薄膜晶体管T6和第七薄膜晶体管T7。第六薄膜晶体管T6的栅极接节点A，漏极接节点QB，源极接低电平VSS。第七薄膜晶体管T7的栅极接第一时钟信号CLK，漏极接节点QB，源极接低电平VSS。

第二双下拉单元Dual PD2：包括第九薄膜晶体管T9和第十薄膜晶体管T10。第九薄膜晶体管T9的栅极接节点QB，漏极接该移位寄存器单元的输出端OUT，源极接低电平VSS。第十薄膜晶体管T10的栅极接第一时钟信号，漏极接该移位寄存器单元的输出端OUT，源极接低电平VSS。

复位单元RESET：包括第十一薄膜晶体管T11，其栅极接复位信号RESET，漏极接该移位寄存器单元的输出端OUT，源极接低电平VSS。

优选实施例二：如图5所示，使用N型薄膜晶体管实现该移位寄存器单元中各个单元的功能，本实施例中有效信号为高电平，无效信号为低电平。第一时钟信号CLK和第二时钟信号CLKB时序相反。第一电路包括第一上拉单元PU1和下拉单元PD；第二电路包括第一双下拉单元Dual PD1和第三上拉单元PU3；第三电路包括第二上拉单元PU2和第二双下拉单元Dual PD2。本实施例与优选实施例一的区别在于：

第二上拉单元PU2：包括第八薄膜晶体管M8，其栅极接节点Q，漏极接高电平VDD，源极接该移位寄存器单元的输出端OUT。

第三上拉单元PU3：包括第五薄膜晶体管M5，其栅极接第二时钟信号CLKB，漏极接第二时钟信号CLKB，源极接节点QB。

如图4～图6所示，实施例一和实施例二中预充电单元Pre-charging的作用是在第一时钟信号CLK为高电平的半个时钟周期内，开启第一薄膜晶体管T1，利用起始信号STV对电容C1进行充电。所以，当起始信号STV和第一时钟信号CLK都为高电平时节点A保持高电平。第一上拉单元PU1中的第二薄膜晶体管T2开启，但是因为此时第二时钟信号CLKB为低电平，所以节点B仍然为低电平。下拉单元PD此时响应第一时钟信号CLK而开启，节点Q为低电平。第一双下拉单元Dual PD1中的第六薄膜晶体管T6响应节点A的高电平使节点QB处于低电平。第二双下拉单元Dual PD2的第十薄膜晶体管T10响应第一时钟信号CLK使该移位寄存器单元输出低电平。

当第一时钟信号CLK进入低电平周期时，起始信号STV也进入低电平周期，第二时钟信号CLKB进入高电平周期。此时第一薄膜晶体管T1关闭，节点A保持高电平；第二薄膜晶体管T2保持开启状态，在第二时钟信号CLKB的作用下节点B为高电平；第三薄膜晶体管T3开启，此时受控于第一时钟信号CLK的第四薄膜晶体管T4关闭，因此节点Q为高电平；第八薄膜晶体管T8开启；第六薄膜晶体管T6响应节点A的高电平使节点QB处于低电平，第九薄膜晶体管T9关闭，且第十薄膜晶体管T10响应第一时钟信号CLK而关闭；因此该移位寄存器单元输出端通过第八薄膜晶体管T8响应第二时钟信号CLKB输出高电平。

当第一时钟信号CLK再次进入高电平周期时，起始信号STV和第二时钟信号CLKB都进入低电平周期。此时第一薄膜晶体管T1开启，节点A通过起始信号STV端口放电，放电过程时间很短，可以近似认为第一薄膜晶体管T1开启的瞬间节点A即拉至低电平。第十薄膜晶体管T10响应第一时钟信号CLK使该移位寄存器单元输出低电平。

此后的阶段中，如果没有起始信号STV的再一次进入高电平周期，该移位寄存器单元输出端将响应第一时钟信号CLK或第二时钟信号CLKB保持低电平输出。在此阶段中第四薄膜晶体管T4响应第一时钟信号CLK保持节点Q的低电平，和第二双下拉单元Dual PD2一起确保该移位寄存器单元输出低电平。第七薄膜晶体管T7响应第一时钟信号CLK保持节点QB的低电平。

一种栅极驱动电路包括两个以上由权利要求1至权利要求13中任一权利要求所述的移位寄存器单元；每级移位寄存器单元以上级的输出作为起始信号，下级的输出作为复位信号；第一级的移位寄存器单元外接起始信号，最末一级移位寄存器单元的复位信号为自身的输出信号。使用本发明移位寄存器单元的栅极驱动电路提高了可靠性和稳定性，应用该栅极驱动电路的液晶显示器的显示效果更好。

以上，仅为本发明的较佳实施例，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求所界定的保护范围为准。

Claims

1.一种移位寄存器单元，其特征在于，包括，

预充电电路，响应于第一时钟信号和起始信号的有效信号，输出有效信号；

第一电路，响应于所述预充电电路输出的有效信号，第一时钟信号的无效信号和第二时钟信号的有效信号，输出有效信号；所述预充电电路输出的有效信号截止后，输出无效信号；

第二电路，响应于所述预充电电路输出的有效信号，输出无效信号；所述预充电电路输出的有效信号截止后，响应于第一时钟信号的有效信号和第二时钟的无效信号，输出无效信号，响应于第一时钟信号的无效信号和第二时钟信号的有效信号，输出有效信号；

第三电路，连接于所述第一电路和所述第二电路的输出端，响应于第一电路输出的有效信号、第二电路输出的无效信号和第一时钟无效信号，输出有效信号；响应于第一时钟有效信号或第一电路输出的无效信号，输出无效信号；

输出端，连接于所述第三电路的输出端，输出信号；以及，

复位电路，连接于所述移位寄存器单元的输出端，响应于复位信号的有效信号使所述移位寄存器单元的输出端复位。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一电路包括：

第一上拉单元：响应于所述预充电电路输出的有效信号和第二时钟信号的有效信号，输出有效信号；以及，

下拉单元：响应于第一时钟信号的有效信号，将第一上拉单元输出的信号拉低至无效信号。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二电路包括：

第三上拉单元：响应于第二时钟信号的有效信号，输出有效信号；响应于第二时钟信号的无效信号，输出无效信号；以及，

第一双下拉单元：连接于所述预充电电路的输出端，响应于所述预充电电路输出的有效信号，将第二上拉单元输出的信号拉低至无效信号；预充电电路输出的信号截止后，响应于第一时钟信号的有效信号，将所述第二上拉单元输出的信号拉低至无效信号；

所述第三电路包括：

第二上拉单元：连接于所述第一电路的输出端，响应于所述第一电路输出的有效信号，输出有效信号；响应于所述第一电路输出的无效信号，输出无效信号；以及，

第二双下拉单元：连接于所述第二电路的输出端，响应于所述第二电路输出的有效信号或第一时钟信号的有效信号，将所述第二上拉单元输出的信号拉低至无效信号。

4.根据权利要求2所述的移位寄存器单元，其特征在于：所述第一上拉单元，包括：第二电子开关和第三电子开关；

第三电子开关，其两个受控端分别接所述有效信号输入端和所述第一电路输出端；

所述预充电电路，包括：第一电子开关和第一电容；

所述第一电容，其第一端接无效信号输入端；

所述第一电子开关，其控制端接第一时钟信号输入端，两个受控端分别接所述起始信号和所述第一电容的第二端。

5.根据权利要求2所述的移位寄存器单元，其特征在于：所述下拉单元包括第四电子开关，其控制端接第一时钟信号输入端，两个受控端分别接所述无效信号输入端和所述第一电路输出端。

6.根据权利要求3所述的移位寄存器单元，其特征在于：所述第三上拉单元包括第五电子开关，其控制端接第二时钟信号输入端，其中一个受控端接有效信号输入端或接第二时钟信号，另一个受控端接第三电路输出端。

7.根据权利要求3所述的移位寄存器单元，其特征在于：所述第一双下拉单元，包括：第六电子开关和第七电子开关；其中，

8.根据权利要求3所述的移位寄存器单元，其特征在于：所述第二上拉单元包括第八电子开关，其控制端接第一电路输出端，其中一受控制端接第二时钟信号输入端或有效信号输入端，另一受控制端接所述第三电路的输出端。

9.根据权利要求3所述的移位寄存器单元，其特征在于：所述第二双下拉单元：包括第九电子开关和第十电子开关；其中，

10.根据权利要求1所述的移位寄存器单元，其特征在于：所述复位电路包括第十一电子开关，其控制端接复位信号输入端，两个受控端分别接无效信号输入端和该移位寄存器单元的输出端。

11.一种栅极驱动电路，其特征在于：包括两个以上由权利要求1至权利要求10中任一权利要求所述的移位寄存器单元；每级移位寄存器单元以上一级的输出作为本级移位寄存器单元的起始信号，下级的输出作为复位信号；第一级的移位寄存器单元外接起始信号，最末一级移位寄存器单元的复位信号为自身的输出信号。