CN104700769B - 移位寄存器单元、栅极驱动装置以及显示装置 - Google Patents

移位寄存器单元、栅极驱动装置以及显示装置 Download PDF

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Abstract

本公开内容提供了一种移位寄存器单元，包括上拉模块、输入模块、复位模块、第一下拉模块、第二下拉模块、第一控制模块、第二控制模块、第一状态清除模块和第二状态清除模块。该移位寄存器单元采用第一时钟信号和第二时钟信号来进行交替互相下拉，从而维持输出信号的稳定。而且电路结构当中的所有TFT的占空比均小于50%，从而极大地提升了TFT的寿命。本公开内容还提供了使用该移位寄存器单元的栅极驱动装置以及显示装置。

Description

移位寄存器单元、栅极驱动装置以及显示装置
技术领域
本公开涉及显示技术的领域，更具体地涉及一种移位寄存器单元、以及使用该移位寄存器单元的栅极驱动装置以及显示装置。
背景技术
作为与现有的液晶显示装置的驱动电路相关的技术，本领域已经开发出GOA（Gate-driver on Array）技术。GOA电路通常包括多个级联的移位寄存器单元，每一个移位寄存器单元分别与相邻行的移位寄存器单元相连接，每一个移位寄存器单元均对应一行栅线，每一个移位寄存器单元在输出栅极驱动信号的同时会将输出信号提供给下一个移位寄存器单元，以保证下一个移位寄存器单元在下一个时钟周期内实现栅极驱动信号的输出。
在现有技术中，通常采用薄膜晶体二极管（TFT）来使移位寄存器单元的输出信号的电位下拉为低电平。然而，下拉TFT的占空比通常情况下都会大于99%, 从而使得下拉TFT急剧老化，整体电路出现问题，影响产品寿命。
发明内容
本公开的目标是提供一种移位寄存器单元、以及使用该移位寄存器单元的栅极驱动装置以及显示装置来部分或全部解决上述的缺点。
根据本公开的一个方面，提供了一种移位寄存器单元，其包括上拉模块、输入模块、复位模块、第一下拉模块、第二下拉模块、第一控制模块、第二控制模块、第一状态清除模块和第二状态清除模块。上拉模块连接第一时钟信号端口、上拉控制节点(PU)以及信号输出端，用于根据上拉控制节点的电位和所述第一时钟信号端口输入的第一时钟信号将信号输出端输出的信号上拉为高电平，所述上拉控制节点为上拉模块与输入模块的连接点；输入模块连接信号输入端以及上拉控制节点，用于根据信号输入端输入的信号控制上拉控制节点的电位；复位模块连接复位信号端、第一时钟信号端口、上拉控制节点以及信号输出端，用于根据复位信号端输入的信号和第一时钟信号将上拉控制节点的电位和信号输出端输出的信号下拉为低电平；第一下拉模块连接第一时钟信号端口、输入第二时钟信号的第二时钟信号端口、第一控制节点、上拉控制节点以及信号输出端，用于在第一时钟信号电位为高且第二时钟信号电位为低时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第一控制节点为第一下拉模块与第一控制模块的连接点；第二下拉模块连接第一时钟信号端口、第二时钟信号端口、第二控制节点、上拉控制节点以及信号输出端，用于在第一时钟信号电位为低且第二时钟信号电位为高时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第二控制节点为第二下拉模块与第二控制模块的连接点；第一控制模块连接信号输出端和第一控制节点，用于在信号输出端输出信号时停用第一下拉模块；第二控制模块连接信号输入端和第二控制节点，用于在信号输入端输入信号时停用第二下拉模块；第一状态清除模块连接第二时钟信号端口和第一控制节点，用于在第二时钟信号电位为高时清除第一下拉模块的状态；第二状态清除模块连接第一时钟信号端口和第二控制节点，用于在第一时钟信号电位为高时清除第二下拉模块的状态。
上述移位寄存器单元采用第一时钟信号和第二时钟信号来进行交替互相下拉，从而维持输出信号的稳定。而且电路结构当中的所有TFT的占空比均小于50%，从而极大地提升了TFT的寿命。
根据本公开的另一个方面，提供了一种栅极驱动装置，包括多个所述的移位寄存器单元，其中所述多个移位寄存器单元相互级联，除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的信号输出端都连接与其相邻的下一个移位寄存器单元的输入端以及连接与其相邻的上一个移位寄存器单元的复位信号端；其中所述第一个移位寄存器单元的信号输入端输入帧起始信号，信号输出端与第二个移位寄存器单元的信号输入端连接，所述最后一个移位寄存器单元的信号输出端连接与其相邻的上一个移位寄存器单元的复位信号端。
在实施例中，相邻两级移位寄存器单元的第一时钟信号端口输入的时钟信号互为反相，第二时钟信号端口输入的时钟信号互为反相。
根据本发明的又一个方面，提供了一种显示装置，其包括如上所述的栅极驱动装置。
本发明内容被提供来以简化形式引入在下面在具体实施方式中被进一步描述的构思的选择。本发明内容不旨在识别所要求保护的主题的关键特征或必要特征，它也不旨在用来帮助确定所要求保护的主题的范围。
附图说明
现将参考示出本发明的实施例的附图更详细地描述本发明的上述和其它方面。
图1图示了根据本公开的一个实施例的移位寄存器单元的示意图；
图2图示了根据本公开的一个实施例的移位寄存器单元的一个示意性结构图；
图3图示了根据本公开的一个实施例的移位寄存器单元的信号时序图；以及
图4图示了根据本公开的一个实施例的栅极驱动装置的示意性结构图。
具体实施方式
下面的实施例作为例子被提供使得本公开内容将是彻底的且完整的，并且将完全地将本发明的范围传达给本领域的技术人员。本公开内容在代表性实施例的上下文中被阐述，代表性实施例在任何方面不旨在为限制性的。
本发明的所有实施例中采用的晶体管可以是薄膜晶体管或场效应管或者其它具有相同特性的器件。在本发明的实施中，每个晶体管的源极和漏极可以互换地使用，因此为了描述方便，将其中的一个称为第一极，另一个称为第二极。
图1图示了根据本公开的一个实施例的移位寄存器单元的示意图。如图1所示，所述移位寄存器单元100包括上拉模块101、输入模块102、复位模块103、第一下拉模块104、第二下拉模块105、第一控制模块106、第二控制模块107、第一状态清除模块108和第二状态清除模块109。所述上拉模块连接第一时钟信号端口CLK1、上拉控制节点PU以及信号输出端OUTPUT_N（以级联结构中的第N个移位寄存器单元为例），用于根据上拉控制节点的电位和所述第一时钟信号端口输入的第一时钟信号将信号输出端输出的信号上拉为高电平，所述上拉控制节点为上拉模块与输入模块的连接点。所述输入模块连接信号输入端INPUT_N（其通常连接上一个移位寄存器单元的信号输出端口OUTPUT_N-1）以及上拉控制节点，用于根据信号输入端输入的信号控制上拉控制节点的电位。所述复位模块连接复位信号端RST_N（其通常连接下一个移位寄存器单元的信号输出端口OUTPUT_N+1）、第一时钟信号端口、上拉控制节点以及信号输出端，用于根据复位信号端输入的信号和第一时钟信号端口输入的第一时钟信号时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平。第一下拉模块连接第一时钟信号端口、输入第二时钟信号的第二时钟信号端口CLK2、第一控制节点CN1、上拉控制节点以及信号输出端，用于在第一时钟信号电位为高且第二时钟信号电位为低时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第一控制节点为第一下拉模块与第一控制模块的连接点。第二下拉模块连接第一时钟信号端口、第二时钟信号端口、第二控制节点CN2、上拉控制节点以及信号输出端，用于在第一时钟信号电位为低且第二时钟信号电位为高时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第二控制节点为第二下拉模块与第二控制模块的连接点。第一控制模块连接信号输出端和第一控制节点，用于在信号输出端输出信号时停用第一下拉模块。第二控制模块连接信号输入端和第二控制节点，用于在信号输入端输入信号时停用第二下拉模块。第一状态清除模块连接第二时钟信号端口和第一控制节点，用于在第二时钟信号电位为高时清除第一下拉模块的状态。第二状态清除模块连接第一时钟信号端口和第二控制节点，用于在第一时钟信号电位为高时清除第二下拉模块的状态。
图2图示了根据本公开的一个实施例的移位寄存器单元的一个示意性结构图。如图2所示，上拉模块包括：第一晶体管M1，其栅极连接到上拉控制节点PU，第一极连接到第一时钟信号端口CLK1，第二极连接到信号输出端OUTPUT_N；第一电容C1，其一端连接到上拉控制节点PU，另一端连接到信号输出端OUTPUT_N。
输入模块包括第二晶体管M2，其栅极和第一极连接到信号输入端INPUT_N，第二极连接到上拉控制节点PU。
复位模块包括：第三晶体管M3，其栅极连接到复位信号端RST_N，第一极连接到第一时钟信号端口，第二极连接到上拉控制节点；第四晶体管M4，其栅极连接到复位信号端，第一极连接到信号输出端口，第二极连接到第一时钟信号端口。
第一下拉模块包括：第五晶体管M5，其栅极和第一极连接到第一时钟信号端口，第二极连接到第一控制节点；第六晶体管M6，其栅极连接到第一控制节点CN1，第一极连接到上拉控制节点，第二极连接到第二时钟信号端口CLK2；第七晶体管M7，其栅极连接到第一控制节点，第一极连接到信号输出端，第二极连接到第二时钟信号端口。
第二下拉模块包括：第八晶体管M8，其栅极和第一极连接到第二时钟信号端口，第二极连接到第二控制节点CN2；第九晶体管M9，其栅极连接到第二控制节点，第一极连接到上拉控制节点，第二极连接到第一时钟信号端口；第十晶体管M10，其栅极连接到第二控制节点，第一极连接到第一时钟信号端口，第二极连接到信号输出端。
第一控制模块包括第十一晶体管M11，其栅极连接到信号输出端，第一极连接到第二时钟信号端口，第二极连接到第一控制节点。
第二控制模块包括第十二晶体管M12，其栅极连接到信号输入端，第一极连接到第二控制节点，第二极连接到第一时钟信号端口。
第一状态清除模块包括第十三晶体管M13，其栅极连接到第二时钟信号端口，第一极连接到第一控制节点，第二极连接到第一时钟信号端口。
第二状态清除模块包括第十四晶体管M14，其栅极连接到第一时钟信号端口，第一极连接到第二时钟信号端口，第二极连接到第二控制节点。
图2所示电路结构均以P型晶体管为例进行说明，但是本领域普通技术人员基于本文对P型晶体管实现方式的描述和教导，在不需要付出创造性劳动的前提下也能够容易想到采用N型晶体管的实现方式，所有这些实现方式都涵盖在本发明的保护范围内。因此，应当指出，上面所描述的各模块的结构仅仅是示例性的而不是限制性的，任何可以实施上面所述描述的模块的功能的结构都被设想。
图3图示了根据本公开的一个实施例的移位寄存器单元的信号时序图。为了使对本公开内容的描述更加透彻，现结合图2的示例性结构图进行描述。
如图3所示，第一时钟信号端口CLK1输入的第一时钟信号和第二时钟信号端口CLK2输入的第二时钟信号互为反相，并且优选地第一时钟信号和第二时钟信号为占空比小于50%的信号。在a阶段，CLK1端为低电平，CLK2端出现高电平，并且信号输入端INPUT_N有信号输入（即，端口出现高电平），复位信号端RST_N无信号输入(端口为低电平)。应当指出，信号输入端INPUT_N通常与上一个移位寄存器单元的信号输出端（OUTPUT_N-1）连接。此时，第二晶体管M2导通，对第一电容C1进行充电，因此PU点的电位被控制成为高电平。此时，由于信号输入端有信号输入，导致第二控制模块启动（即，M12导通）以便停用第二下拉模块（CN2点为低电平，从而导致M9、M10截止），同时由于CLK1端为低电平，第一下拉模块也不起作用（M5截止）。
在b阶段，CLK1端出现高电平，CLK2端为低电平，信号输入端无信号输入，复位信号端也无信号输入。此时，由于a阶段第一电容C1已充电并且PU点的电位为高电平，导致上拉模块的第一晶体管M1导通，从而使得信号输出端OUTPUT_N输出的信号被上拉为高电平。信号输出端可以连接像素区的栅极，以便为其提供栅极驱动信号。需要指出，由于电容的耦合作用，PU点的电位将继续升高。此时，由于信号输出端有信号输出（OUTPUT_N端为出现高电平），导致第一控制模块启动（M11导通）以便停用第一下拉模块（CN1点为低电平，从而导致M6和M7截止），同时由于CLK2端为低电平，第二下拉模块也不起作用（M8截止）。
在c阶段，CLK1端为低电平，CLK2端出现高电平，并且信号输入端无信号输入，而复位信号端RST_N有信号输入，这是因为相邻的下一个移位寄存器单元的信号输出端（OUTPUT_N+1）有信号输出。此时，复位模块中的M3和M4导通，进而将PU点和OUTPUT_N点的电位迅速下拉为低电平。同时，由于CLK2端出现高电平，第二下拉模块被启用（M8、M9和M10导通），确保将PU点和OUTPUT_N电的电位下拉为低电平。
在d阶段，CLK1端出现高电平，CLK2端为低电平，信号输入端和复位信号端均无信号输入，信号输出端无电平输出。这时，第一下拉模块被启用（M5、M6和M7导通），保持PU点和OUTPUT_N电的电位为低电平。同时，第二状态清除模块工作（M14导通）来清除第二下拉模块的上一状态，以避免其悬浮而导致电路的不稳定。
同理，在e阶段，第二下拉模块被启用，保持PU点和OUTPUT_N电的电位为低电平。同时，第一状态清除模块工作（M13导通）来清除第一下拉模块的上一状态，以避免其悬浮而导致电路的不稳定。
在之后的各个阶段中，CLK1和CLK2交替出现高电平，导致第一下拉模块和第二下拉模块交替工作来将PU点和OUTPUT_N电的电位下拉为低电平，直到在信号输入端有新的信号到来，则重复上述a-e阶段。
图4图示了根据本公开的一个实施例的栅极驱动装置的示意性结构图。如图4所示，栅极驱动装置400包括多个移位寄存器单元100_1, … ，100_N，它们中的每一个都可以与图1中的移位寄存单元具有相同的结构。所述多个移位寄存器单元相互级联，除第一个移位寄存器单元100_1和最后一个移位寄存器单元100_N外，其余每个移位寄存器单元的信号输出端都连接与其相邻的下一个移位寄存器单元的输入端以及连接与其相邻的上一个移位寄存器单元的复位信号端。所述第一个移位寄存器单元的信号输入端输入帧起始信号STV，信号输出端与第二个移位寄存器单元的信号输入端连接。所述最后一个移位寄存器单元的信号输出端连接与其相邻的上一个移位寄存器单元的复位新号端。在图4中所示的第一电压源CLK和第二电压源CLKB互为反相，因此相邻两级移位寄存器单元的第一时钟信号端口输入的时钟信号互为反相，第二时钟信号端口输入的时钟信号互为反相。
同样，一种显示装置被公开，其包括如上面所述的栅极驱动装置。
鉴于所公开的发明的原理可以被应用于的许多可能的实施例，应认识到，所图示的实施例仅是本发明的优选例子，并且不应该被视为限制本发明的范围。相反地，本发明的范围由以下权利要求来定义。我们因此要求落入这些权利要求和它们的等同物的范围内的全部作为我们的发明。

Claims (13)

1.一种移位寄存器单元，包括上拉模块、输入模块、复位模块、第一下拉模块、第二下拉模块、第一控制模块、第二控制模块、第一状态清除模块和第二状态清除模块；
上拉模块连接第一时钟信号端口、上拉控制节点(PU)以及信号输出端，用于根据上拉控制节点的电位和所述第一时钟信号端口输入的第一时钟信号将信号输出端输出的信号上拉为高电平，所述上拉控制节点为上拉模块与输入模块的连接点；
输入模块连接信号输入端以及上拉控制节点，用于根据信号输入端输入的信号控制上拉控制节点的电位；
复位模块连接复位信号端、第一时钟信号端口、上拉控制节点以及信号输出端，用于根据复位信号端输入的信号和第一时钟信号将上拉控制节点的电位和信号输出端输出的信号下拉为低电平；
第一下拉模块连接第一时钟信号端口、输入第二时钟信号的第二时钟信号端口、第一控制节点、上拉控制节点以及信号输出端，用于在第一时钟信号电位为高且第二时钟信号电位为低时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第一控制节点为第一下拉模块与第一控制模块的连接点；
第二下拉模块连接第一时钟信号端口、第二时钟信号端口、第二控制节点、上拉控制节点以及信号输出端，用于在第一时钟信号电位为低且第二时钟信号电位为高时将上拉控制节点的电位和信号输出端输出的信号下拉为低电平，第二控制节点为第二下拉模块与第二控制模块的连接点；
第一控制模块连接信号输出端和第一控制节点，用于在信号输出端输出信号时停用第一下拉模块；
第二控制模块连接信号输入端和第二控制节点，用于在信号输入端输入信号时停用第二下拉模块；
第一状态清除模块连接第二时钟信号端口和第一控制节点，用于在第二时钟信号电位为高时清除第一下拉模块的状态；
第二状态清除模块连接第一时钟信号端口和第二控制节点，用于在第一时钟信号电位为高时清除第二下拉模块的状态。
2.根据权利要求1的移位寄存器单元，所述上拉模块包括：
第一晶体管，其栅极连接到上拉控制节点，第一极连接到第一时钟信号端口，第二极连接到信号输出端；
第一电容，其一端连接到上拉控制节点，另一端连接到信号输出端。
3.根据权利要求1的移位寄存器单元，所述输入模块包括：
第二晶体管，其栅极和第一极连接到信号输入端，第二极连接到上拉控制节点。
4.根据权利要求1的移位寄存器单元，所述复位模块包括：
第三晶体管，其栅极连接到复位信号端，第一极连接到第一时钟信号端口，第二极连接到上拉控制节点；
第四晶体管，其栅极连接到复位信号端，第一极连接到信号输出端口节点，第二极连接到第一时钟信号端口。
5.根据权利要求1的移位寄存器单元，所述第一下拉模块包括：
第五晶体管，其栅极和第一极连接到第一时钟信号端口，第二极连接到第一控制节点；
第六晶体管，其栅极连接到第一控制节点，第一极连接到上拉控制节点，第二极连接到第二时钟信号端口；
第七晶体管，其栅极连接到第一控制节点，第一极连接到信号输出端，第二极连接到第二时钟信号端口。
6.根据权利要求1的移位寄存器单元，所述第二下拉模块包括：
第八晶体管，其栅极和第一极连接到第二时钟信号端口，第二极连接到第二控制节点；
第九晶体管，其栅极连接到第二控制节点，第一极连接到上拉控制节点，第二极连接到第一时钟信号端口；
第十晶体管，其栅极连接到第二控制节点，第一极连接到第一时钟信号端口，第二极连接到信号输出端。
7.根据权利要求1的移位寄存器单元，所述第一控制模块包括：
第十一晶体管，其栅极连接到信号输出端，第一极连接到第二时钟信号端口，第二极连接到第一控制节点。
8.根据权利要求1的移位寄存器单元，所述第二控制模块包括：
第十二晶体管，其栅极连接到信号输入端，第一极连接到第二控制节点，第二极连接到第一时钟信号端口。
9.根据权利要求1的移位寄存器单元，所述第一状态清除模块包括：
第十三晶体管，其栅极连接到第二时钟信号端口，第一极连接到第一控制节点，第二极连接到第一时钟信号端口。
10.根据权利要求1的移位寄存器单元，所述第二状态清除模块包括：
第十四晶体管，其栅极连接到第一时钟信号端口，第一极连接到第二时钟信号端口，第二极连接到第二控制节点。
11.一种栅极驱动装置，包括多个根据权利要求1-10中任意一项所述的移位寄存器单元，
其中所述多个移位寄存器单元相互级联，除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的信号输出端都连接与其相邻的下一个移位寄存器单元的输入端以及连接与其相邻的上一个移位寄存器单元的复位信号端；
其中所述第一个移位寄存器单元的信号输入端输入帧起始信号，信号输出端与第二个移位寄存器单元的信号输入端连接，所述最后一个移位寄存器单元的信号输出端连接与其相邻的上一个移位寄存器单元的复位信号端。
12.根据权利要求11所述的栅极驱动装置，其中相邻两级移位寄存器单元的第一时钟信号端口输入的时钟信号互为反相，第二时钟信号端口输入的时钟信号互为反相。
13.一种显示装置，其包括如权利要求11-12中任意一项所述的栅极驱动装置。
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