CN102160177B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明的半导体装置的制造方法，将形成有多个半导体芯片的半导体基板进行层叠，半导体芯片在主面一侧具有半导体集成电路，将构成不同层的半导体基板的半导体芯片之间进行连接以传递信号，然后对半导体芯片部分进行切片，其特征在于，包含：第一工序，准备第一半导体基板和第二半导体基板；第二工序，对第二半导体基板进行薄型化；第三工序，将进行了薄型化的第二半导体基板的主面的相反面通过绝缘层黏接在第一半导体基板的主面；第四工序，在进行了薄型化的第二半导体基板上形成过孔，过孔从第二半导体基板的主面贯通到主面的相反面；第五工序，通过过孔形成连接部，以在第一半导体基板的半导体芯片和第二半导体基板的半导体芯片之间传递信号。

Description

半导体装置的制造方法
技术领域
本发明涉及一种半导体装置的制造方法，尤其涉及将形成有多个半导体芯片的半导体基板层叠，连接构成不同层的半导体基板的半导体芯片以传递信号，然后对半导体芯片部分进行切片的半导体装置的制造方法。
背景技术
近年，半导体应用产品应用于数码相机或便携式电话等各种移动设备中，其小型化、薄型化、轻量化急剧发展。伴随于此，要求搭载在半导体应用产品中的半导体装置也小型化、高密度化。为了满足这种要求，提出了一种晶片上晶片(wafer–on-wafer,下面称为WOW)构造的半导体装置的制造方法，其中，晶片上晶片构造为将形成有多个半导体芯片的半导体基板(晶片)，以半导体基板(晶片)的原来的状态层叠多个并进行接合的构造。
下面，参照附图简单地说明以往所提出的WOW构造的半导体装置的制造方法(专利文献1:日本专利公开2008-153499号公报)。图1A～图1G为例示以往的WOW构造的半导体装置的制造工序的图。
首先，在图1A中示出的工序中，准备半导体基板110。半导体基板110具有基板主体120、半导体集成电路130、填充有金属的过孔140。基板主体120上形成有半导体集成电路130，基板主体120和半导体集成电路130中形成有填充了金属的过孔140。在准备半导体基板110时，可以在基板主体120上先形成过孔140后形成半导体集成电路130，也可以在基板主体120上形成半导体集成电路130后形成过孔140。需要说明的是，由于基板主体120将会通过后述的工序进行薄型化，因此过孔140无需贯通基板主体120。
接着，在图1B中示出的工序中，在半导体基板110的半导体集成电路130一侧接合支撑体300。作为支撑体300可以使用玻璃基板等。接着，在图1C示出的工序中，对基板主体120进行薄型化。薄型化通过研磨基板主体120的没有形成半导体集成电路130的一面来进行。薄型化后的半导体基板110和基板主体120称为半导体基板110a和基板主体120a。支撑体300具有对薄型化而刚性下降的半导体基板110a进行支撑的功能。接着，在薄型化一侧的面上露出的过孔140上形成凸块(bump)(未图示)。需要说明的是，凸块(未图示)可以通过电极片(未图示)来形成。
接着，在图1D示出的工序中，准备半导体基板210。半导体基板210具有基板主体220、半导体集成电路230、填充了金属的过孔240。基板主体220上形成有半导体集成电路230，基板主体220和半导体集成电路230中形成有填充了金属的过孔240。从半导体集成电路230一侧的面露出的过孔240中形成有凸块(未图示)。需要说明的是，凸块(未图示)有时通过电极片(未图示)来形成。并且，将半导体基板210接合于半导体基板110a，以使半导体基板210的半导体集成电路230与半导体基板110a的基板主体120a对置。需要说明的是，过孔240预先形成在对应于过孔140的位置，过孔240与过孔140通过凸块进行电连接。
接着，在图1E示出的工序中，通过与图1C相同的工序，对基板主体220进行薄型化。经过薄型化后的半导体基板210和基板主体220称为半导体基板210a和基板主体220a。接着，在薄型化一侧的面上露出的过孔240上形成凸块(未图示)。需要说明的是，凸块(未图示)可以通过电极片(未图示)来形成。
接着，在图1F示出的工序中，重复进行与图1D至图1E相同的工序，在半导体基板210a的基板主体220a的下部层叠半导体基板310a和半导体基板410a。接着，在图1G示出的工序中，除去图1F中示出的支撑体300。据此，完成半导体装置100。如此，制造出薄型化的半导体基板110a、210a、310a和410a以半导体基板(晶片)原来的状态进行了接合的WOW构造的半导体装置100。
图2A～图2C为示出以往的WOW构造的半导体装置的其他制造工序的图。在图2A～图2C中，与图1A～图1G相同的部分赋予相同的符号，并省略其说明。首先，在图2A示出的工序中，准备半导体基板510和610。半导体基板510具有基板主体520和半导体集成电路530。基板主体520上形成有半导体集成电路530。半导体基板610具有基板主体620和半导体集成电路630。基板主体620上形成有半导体集成电路630。并且，将半导体基板610与半导体基板510接合，以使半导体基板610的半导体集成电路630与半导体基板510的半导体集成电路530对置。
接着，在图2B示出的工序中，对基板主体620进行薄型化。薄型化通过研磨基板主体620的没有形成半导体集成电路630的一面来进行。薄型化后的半导体基板610和基板主体620称为半导体基板610a和基板主体620a。接着，在图2C示出的工序中，贯通基板主体620a，形成连接半导体集成电路530和半导体集成电路630的填充了金属的过孔640。如此，制造出半导体基板510和薄型化的半导体基板610a以半导体基板(晶片)原来的状态进行了接合的WOW构造的半导体装置500。
但是，在图1A～图1G示出的半导体装置的制造方法中，在接合两个半导体基板时，需要设置在两者的半导体基板上露出的过孔上形成凸块的工序，因此存在生产率低、半导体装置的制造成本上升的问题。
并且，在图2A～图2C中示出的半导体装置的制造方法中，将两个半导体基板接合成形成有半导体集成电路的面对置的形态，因此只简单地重复相同的工序是不能层叠三个以上半导体基板的。即，如果要层叠三个以上半导体基板，需要特别的工序，因此产生生产率低、半导体装置的制造成本上升的问题。
并且，图1A～图1G和图2A～图2C中示出的任何半导体装置的制造方法，当形成较深的过孔时，过孔的孔加工和金属填充时间变长，并且所需的材料增加，因此存在半导体装置的制造成本上升的问题。
并且，图1A～图1G和图2A～图2C中示出的任何半导体装置的制造方法，当用干蚀刻等形成过孔时，由于过孔的大小和密度使深度不同，过孔前端部分的直径变化。其结果，对半导体基板进行薄型化使其成为预定的厚度时，所露出的过孔直径并不相同，因此进行电连接时电阻值发生偏差，可靠性降低。
发明内容
本发明是鉴于上述问题而提出的，其目的在于提供一种可靠性和生产率高、可以减少制造成本的半导体装置的制造方法。
为了达到上述目的，本发明的半导体装置的制造方法，将形成有多个半导体芯片的半导体基板进行层叠，其中，所述多个半导体芯片具有半导体集成电路，所述半导体集成电路被设置在所述半导体基板的主面一侧，将构成不同层的所述半导体基板的所述半导体芯片之间进行连接以传递信号，然后对所述半导体芯片部分进行切片，所述半导体装置的制造方法的特征在于，包含:第一工序，准备第一半导体基板和第二半导体基板；第二工序，对所述第二半导体基板进行薄型化；第三工序，将进行了薄型化的所述第二半导体基板的主面的相反面通过绝缘层黏接在所述第一半导体基板的主面；第四工序，在进行了薄型化的所述第二半导体基板的具有半导体集成电路的主面上形成过孔，所述过孔从所述第二半导体基板的所述主面贯通到与所述主面相反侧的不具有所述半导体集成电路的面；第五工序，通过所述过孔形成连接部，以在所述第一半导体基板的所述半导体芯片和所述第二半导体基板的所述半导体芯片之间传递信号。
根据本发明，可以提供可靠性和生产率高、可减少制造成本的半导体装置的制造方法。
附图说明
图1A为例示以往的WOW构造的半导体装置的制造工序的图(之一)。
图1B为例示以往的WOW构造的半导体装置的制造工序的图(之二)。
图1C为例示以往的WOW构造的半导体装置的制造工序的图(之三)。
图1D为例示以往的WOW构造的半导体装置的制造工序的图(之四)。
图1E为例示以往的WOW构造的半导体装置的制造工序的图(之五)。
图1F为例示以往的WOW构造的半导体装置的制造工序的图(之六)。
图1G为例示以往的WOW构造的半导体装置的制造工序的图(之七)。
图2A为例示以往的WOW构造的半导体装置的其他制造工序的图(之一)。
图2B为例示以往的WOW构造的半导体装置的其他制造工序的图(之二)。
图2C为例示以往的WOW构造的半导体装置的其他制造工序的图(之三)。
图3为例示本发明第一实施方式的半导体装置的截面图。
图4A为例示本发明第一实施方式的半导体装置的制造工序的图(之一)。
图4B为例示本发明第一实施方式的半导体装置的制造工序的图(之二)。
图4C为例示本发明第一实施方式的半导体装置的制造工序的图(之三)。
图4D为例示本发明第一实施方式的半导体装置的制造工序的图(之四)。
图4E为例示本发明第一实施方式的半导体装置的制造工序的图(之五)。
图4F为例示本发明第一实施方式的半导体装置的制造工序的图(之六)。
图4G为例示本发明第一实施方式的半导体装置的制造工序的图(之七)。
图4H为例示本发明第一实施方式的半导体装置的制造工序的图(之八)。
图4I为例示本发明第一实施方式的半导体装置的制造工序的图(之九)。
图4J为例示本发明第一实施方式的半导体装置的制造工序的图(之十)。
图4K为例示本发明第一实施方式的半导体装置的制造工序的图(之十一)。
图4L为例示本发明第一实施方式的半导体装置的制造工序的图(之十二)。
图4M为例示本发明第一实施方式的半导体装置的制造工序的图(之十三)。
图4N为例示本发明第一实施方式的半导体装置的制造工序的图(之十四)。
图4O为例示本发明第一实施方式的半导体装置的制造工序的图(之十五)。
图4P为例示本发明第一实施方式的半导体装置的制造工序的图(之十六)。
图4Q为例示本发明第一实施方式的半导体装置的制造工序的图(之十七)。
图4R为例示本发明第一实施方式的半导体装置的制造工序的图(之十八)。
图4S为例示本发明第一实施方式的半导体装置的制造工序的图(之十九)。
图4T为例示本发明第一实施方式的半导体装置的制造工序的图(之二十)。
图5A为例示本发明第一实施方式的变形例的半导体装置的制造工序的图(之一)。
图5B为例示本发明第一实施方式的变形例的半导体装置的制造工序的图(之二)。
图5C为例示本发明第一实施方式的变形例的半导体装置的制造工序的图(之三)。
图5D为例示本发明第一实施方式的变形例的半导体装置的制造工序的图(之四)。
图6为例示本发明第二实施方式的半导体装置的截面图。
图7A为例示本发明第二实施方式的半导体装置的制造工序的图(之一)。
图7B为例示本发明第二实施方式的半导体装置的制造工序的图(之二)。
图7C为例示本发明第二实施方式的半导体装置的制造工序的图(之三)。
图7D为例示本发明第二实施方式的半导体装置的制造工序的图(之四)。
图7E为例示本发明第二实施方式的半导体装置的制造工序的图(之五)。
图7F为例示本发明第二实施方式的半导体装置的制造工序的图(之六)。
图8为例示本发明第三实施方式的半导体装置的截面图。
图9A为例示本发明第三实施方式的半导体装置的制造工序的图(之一)。
图9B为例示本发明第三实施方式的半导体装置的制造工序的图(之二)。
图9C为例示本发明第三实施方式的半导体装置的制造工序的图(之三)。
图9D为例示本发明第三实施方式的半导体装置的制造工序的图(之四)。
图9E为例示本发明第三实施方式的半导体装置的制造工序的图(之五)。
图9F为例示本发明第三实施方式的半导体装置的制造工序的图(之六)。
图10为例示本发明第四实施方式的半导体装置的截面图。
图11A为例示本发明第四实施方式的半导体装置的制造工序的图(之一)。
图11B为例示本发明第四实施方式的半导体装置的制造工序的图(之二)。
图11C为例示本发明第四实施方式的半导体装置的制造工序的图(之三)。
图11D为例示本发明第四实施方式的半导体装置的制造工序的图(之四)。
图11E为例示本发明第四实施方式的半导体装置的制造工序的图(之五)。
图11F为例示本发明第四实施方式的半导体装置的制造工序的图(之六)。
图11G为例示本发明第四实施方式的半导体装置的制造工序的图(之七)。
图11H为例示本发明第四实施方式的半导体装置的制造工序的图(之八)。
图12为例示本发明第五实施方式的半导体装置的截面图。
图13为包含了WOW中周知的半导体装置的工序的半导体装置整体的制造工序的流程图的例子。
主要符号说明:
10、10A、10B、10C为半导体装置，11、11c、21c、31c、41c、51c、61c、71c为半导体基板，11a、11b、16a、21a、21b为面，11x为外缘部，12、22为基板主体，13、23为半导体集成电路，14、24、28为绝缘层，15、15a、15b、25、25a、25b、35、35a、35b、45、45a、45b、55、55a、55b、65、65a、65b、75、75a、75b为电极片，16、26、36、46、56、66、76、86为树脂层，21x为凹部，21y、21z、31y、31z、41y、41z、51y、51z、61y、61z、71y、71z为过孔，27、37为抗蚀膜，29、38、38a、39、39a、38b、48、48a、58、58a、68、68a、78、78a、88、88a为金属层，27x、27y、27z、37x、37y、76x为开口部，81为构造层，81c为硅基板，81d为绝缘膜，81x为沟,91为外部连接端子，96为黏接层，97为支撑体，A为半导体芯片形成区域，B为划线区域，C为切断位置，D1、D2为深度，H1为高度，T1～T3为厚度，为直径。
本发明的最佳实施方式
下面，参照附图说明用于实施本发明的形态。
(第一实施方式)
(本发明第一实施方式的半导体装置的结构)
首先，说明本发明第一实施方式的半导体装置的结构。图3为例示本发明第一实施方式的半导体装置的截面图。参照图3，本发明第一实施方式的半导体装置10具有半导体基板11c、半导体基板21c、半导体基板31c、半导体基板41c、半导体基板51c、半导体基板61c、半导体基板71c被层叠的构造。半导体装置10为例如CMOS·LSI、存储装置、传感器装置、MEMS(Micro-Electro-Mechanical Systems，微机电***)等。
构成半导体装置10的半导体基板11c～71c为例如硅晶片等。当半导体基板11c～71c为硅晶片时，半导体装置10为多个半导体基板(晶片)以半导体基板(晶片)原来的状态进行了接合的所谓WOW构造的半导体装置。
半导体基板11c～71c具有形成半导体芯片的多个区域A(下面，称为“半导体芯片形成区域A”)和分离多个半导体芯片形成区域A的划线区域B。划线区域B中的C表示利用切割刀片等切割半导体装置10的位置(下面，称为“切割位置C”)。半导体装置10在切割位置C被切割刀片等切割，通过被切片成为最终产品。
半导体基板11c～71c的各半导体芯片形成区域A包含基板主体12～72(未图示)、半导体集成电路13～73(未图示)、电极片15～75。基板主体12～72(未图示)例如由硅等构成。半导体集成电路13～73(未图示)为在硅等上形成扩散层(未图示)、绝缘层(未图示)、过孔(未图示)和布线层(未图示)等的部分，设在基板主体12～72(未图示)的一侧面。下面，在半导体基板11c～71c中，有时将设有半导体集成电路13～73(未图示)的一侧的面称为主面。
电极片15～75通过绝缘层(未图示)设在半导体集成电路13～73(未图示)上。电极片15～75与设在半导体集成电路13～73(未图示)的布线层(未图示)电连接。作为电极片15～75，可以使用在Ti层上层叠Au层的层叠体等。作为电极片15～75，还可以使用在Ni层上层叠Au层的层叠体，Ni层上依次层叠Pd层和Au层的层叠体，用Co、Ta、Ti、TiN等高熔点金属构成的层来代替Ni，在所述层上层叠Cu层或Al层的层叠体，或者大马士革构造的配线等。
半导体基板11c和半导体基板21c通过树脂层16接合，半导体基板11c的电极片15和半导体基板21c的电极片25通过填充在过孔21y中的金属层38来电连接。半导体基板21c和半导体基板31c通过树脂层26接合，半导体基板21c的电极片25和半导体基板31c的电极片35通过填充在过孔31y中的金属层48电连接。需要说明的是，过孔是为了连接半导体基板之间(并不限定为相邻的半导体基板之间)而设置的连接孔，通过在内部形成金属层或光波导等，将半导体基板之间连接为可传递信号。在此，有时将形成在过孔内部的金属层或光波导等称为连接部。
半导体基板31c和半导体基板41c通过树脂层36接合，半导体基板31c的电极片35和半导体基板41c的电极片45通过填充在过孔41y中的金属层58电连接。半导体基板41c和半导体基板51c通过树脂层46接合，半导体基板41c的电极片45和半导体基板51c的电极片55通过填充在过孔51y中的金属层68电连接。
半导体基板51c和半导体基板61c通过树脂层56接合，半导体基板51c的电极片55和半导体基板61c的电极片65通过填充在过孔61y中的金属层78电连接。半导体基板61c和半导体基板71c通过树脂层66接合，半导体基板61c的电极片65和半导体基板71c的电极片75通过填充在过孔71y中的金属层88电连接。
半导体基板71c中形成具有开口部76x的阻焊层76，开口部76x内形成有外部连接端子91。外部连接端子91为为了将半导体装置10和设在半导体装置10外部的布线基板等进行电连接而设置的端子，外部连接端子91与电极片75电连接。作为外部连接端子91，可以使用焊球、Au凸块、导电胶等。当使用焊球作为外部连接端子91时，作为外部连接端子91的材料，可以使用包含Pb的合金、Sn和Cu的合金、Sn和Ag的合金、Sn和Ag以及Cu的合金等。
[本发明第一实施方式的半导体装置的制造工序]
接着，对本发明第一实施方式的半导体装置的制造工序进行说明。图4A～图4T为例示本发明第一实施方式的半导体装置的制造工序的图。在图4A～图4T中，与图3中示出的半导体装置10相同的构成部分赋予相同的符号，有时省略其说明。
首先，准备图4A及图4B中示出的半导体基板11。图4A为平面图，图4B为截面图。参照图4A和图4B，半导体基板11具有基板主体12、半导体集成电路13、电极片15。但是，在图4A中，省略了电极片15。并且，在图4B中，11a表示半导体基板11的一侧的面(形成有电极片15的一侧的面，主面)，11b表示半导体基板11的另一侧的面(与主面相反一侧的面)。
基板主体12例如由硅等构成。半导体集成电路13为例如在硅等上形成扩散层(未图示)、绝缘层(未图示)、过孔(未图示)、和布线层(未图示)等的部分。电极片15通过绝缘层(未图示)设在半导体集成电路13上。电极片15与设在半导体集成电路13的布线层(未图示)电连接。作为电极片15，可以使用在Ti层上层叠Au层的层叠体等。作为电极片15，还可以使用在Ni层上层叠Au层的层叠体，Ni层上依次层叠Pd层和Au层的层叠体，用Co、Ta、Ti、TiN等高熔点金属构成的层来代替Ni，在所述层上层叠Cu层或Al层的层叠体，或者大马士革构造的配线等。
半导体基板11具有多个半导体芯片形成区域A和分离多个半导体芯片形成区域A的划线区域B。划线区域B中的C表示切割刀片等切割半导体装置11的位置(下面，称为“切割位置C”)。
半导体基板11的直径为例如6英寸(大约150mm)、8英寸(大约200mm)、12英寸(大约300mm)等。半导体基板11的厚度T1为例如0.625mm英寸时)、0.725mm(英寸时)、0.775mm(英寸时)等。在本实施方式中，使用8英寸(大约200mm)的硅晶片作为半导体基板11的情况为例进行说明。
接着，在图4C示出的工序中，除去图4A和图4B中示出的半导体基板11的外缘部11x。将除去了外缘部11x之后的半导体基板11设为半导体基板11c。在外缘部11x的除去工序中，使用砂轮机等对半导体基板11的外缘部11x进行研磨，以使除去外缘部11x之后的半导体基板11c在俯视时为圆形。此时，可以并用干拭擦或湿蚀刻。
这里，干拭擦是使用含有二氧化硅的纤维被压固成的研磨布，消去(擦)表面的加工方法。湿蚀刻是一边用旋转器旋转半导体基板11，一边供应氟硝酸等进行蚀刻的加工方法。当把除去外缘部11x后的半导体基板11c形成为俯视时为圆形时，可以将半导体基板11c的俯视时为圆形的部分的直径加工为193.0±0.1mm。此时，直径为8英寸(约200mm)的半导体基板11被小径化，成为直径为193.0±0.1mm的半导体基板11c。
接着，在图4D示出的工序中，在半导体基板11c的面11a上形成树脂层16。作为树脂层16的材料，可以使用主要组成为苯并环丁烯(BCB)的树脂。并且，作为树脂层16的材料，还可以使用环氧树脂、丙烯酸树脂、聚酰亚胺树脂等。树脂层16的厚度T2可以为5μm左右。树脂层16可以通过如旋转涂布法，在半导体基板11c的面11a上涂布主要组成为苯并环丁烯(BCB)的树脂来形成。此后，例如在140℃对树脂层160进行预先烘烤处理而使其半硬化。半硬化的树脂层16具有黏接性。需要说明的是，树脂层16可以用气相沉积法来代替旋转涂布法，也可以通过粘贴薄膜状的树脂的方法来形成。
在图4D示出的工序中，将半导体基板11c的面11b设为基准面，树脂层16的面16a最好相对于基准面平行。如果树脂层16的面16a相对于基准面不平行，例如在后述的图4I的工序中过孔21y会倾斜地形成，会在倾斜形成的过孔21y中形成金属层38等，因此可能会产生相邻的半导体基板之间的连接可靠性降低等问题。需要说明是，这里所说的平行是指，相对于基准面的树脂层16的面16a的高度H1偏差为1μm以下的情况。因此，在形成树脂层16后，最好设置确认高度H1偏差的工序。当高度H1偏差超过1μm时，最好设置对树脂层16的面16a进行加工而使高度H1偏差为1μm以下的工序。对树脂层16的面16a，例如可以通过CMP等进行加工(研磨)。
需要说明的是，当已经层叠了n张半导体基板并在最上层(第n层)的半导体基板上形成树脂层时，以最下层的半导体基板的背面(没有形成器件的一侧的面)作为基准面，树脂层的上面最好相对于基准面平行。这里所说的平行是指，相对于基准面的树脂层的上面的高度偏差为(1×n)μm以下的情况。即，如上所述，当在一张半导体基板上形成树脂层时，相对于基准面的树脂层的上面的高度偏差最好为1×1＝1μm以下，例如在层叠了10张的半导体基板上形成树脂层时，相对于基准面(最下层的半导体基板的背面)的树脂层的上面的高度偏差最好为1×10＝10μm以下。
接着，在图4E示出的工序中，准备与图4A和图4B中示出的半导体基板11相同形态的半导体基板21。在图4E中，21a表示半导体基板21的一侧的面(形成有电极片25的一侧的面，主面)，21b表示半导体基板21的另一侧的面(与主面相反一侧的面)。半导体基板21具有基板主体22、半导体集成电路23、电极片25。关于半导体基板21的详细内容，由于与半导体基板11相同，因此省略其说明。
在所准备的半导体基板21的面21b一侧形成凹部21x。形成了凹部21x后的半导体基板21标为21c。凹部21x通过只留下半导体基板21的外缘部(多个半导体芯片形成区域A以外的部分)，对中心部附近(包含多个半导体芯片形成区域A的部分)进行薄型化而形成。凹部21x可以通过使用磨床等，对半导体基板21的面21b进行研磨而形成。此时，可以并用干拭擦和湿蚀刻等。
凹部21x可以形成为在俯视时为圆形，也可以形成为其他形状。当将凹部21x形成为在俯视时为圆形时，凹部21x的在俯视时为圆形的部分的直径可以为195.2±0.1mm。半导体基板21c的薄型化的部分的厚度T3可以作成1μm～100μm左右，但从强度的观点考虑，最好作成10μm～50μm左右。通过将半导体基板21c的薄型化的部分的厚度T3作成10μm～50μm左右，可以降低因机械振动等引起的破坏或减少对半导体芯片的应力。需要说明的是，凹部21x的侧面无需相对于底面垂直。
必须将半导体基板21c的薄型化的部分的厚度T3设为1μm以上的理由如下。为了防止在半导体基板21c的背面(没有形成器件的一侧的面)发生的缺陷或污染扩散到器件，半导体基板21c的薄型化后的部分的厚度T3，至少应该在半导体集成电路23中的晶体管等器件的元件分离(element isolation)深度(未图示)的5倍以上。这里，半导体集成电路23中的晶体管等器件的元件分离深度(未图示)为200～500nm左右。因此，导体基板21c的薄型化后的部分的厚度T3应该在上述元件分离深度的最小值200nm的5倍的1μm以上。
如此，在半导体基板21的面21b上，通过只留下半导体基板21的外缘部(多个半导体芯片形成区域A以外的部分)，对中心部附近(包含多个半导体芯片形成区域A的部分)进行薄型化来形成凹部21x，形成了凹部21x后的半导体基板21c可以维持足够的强度。因此，在本发明第一实施方式的半导体装置的制造方法中，无需使用背景技术部分进行了说明的具有支撑半导体基板21c的功能的支撑体，可以像薄型化前的半导体基板21那样操作薄型化后的半导体基板21c。其结果，无需进行在半导体基板上接合和除去支撑体的、与一般的半导体装置中的晶片工艺不同的工艺，可以提高生产率。
接着，在图4F示出的工序中，在半导体基板21c的凹部21x接合半导体基板11c。最初，将半导体基板11c配置为使形成在半导体基板11c的面11a的树脂层16接触半导体基板21c的凹部21x的底面。半导体基板11c和半导体基板21c的划线区域B中预先形成有用于以良好的精度对准位置的对准标记。半导体基板11c的配置工作可以以对准标记作为基准，以公知的方法进行。对准精度可以为2μm以下。
需要说明的是，半导体基板21c的凹部21x的侧面和半导体基板11c的侧面之间形成一定的间隙。当半导体基板21c的凹部21x和半导体基板11c均为在俯视时为圆形时，形成俯视时为圆环形的间隙。接着，将图4F示出的构造体在250℃进行了加热的状态下，将半导体基板11c从面11b的方向进行挤压，将形成在半导体基板11c的面11a的树脂层16压接于半导体基板21c的凹部21x的底面。由此，对树脂层16进行硬化，半导体基板11c被接合在半导体基板21c的凹部21x。在该加热中，虽然也可以使用300℃的温度，但最好为200℃以下。如果使用如300℃的高温，因为热膨胀的差异产生应力，随着层叠数的增加，会导致剥落或半导体基板产生裂痕。
接着，在图4G示出的工序中，形成感光性抗蚀膜27，以覆盖半导体基板21c的面21a。抗蚀膜27例如通过将液态抗蚀剂涂布在半导体基板21c的面21a来形成。抗蚀膜27的厚度可以为10μm。
接着，在图4H示出的工序中，通过预定的掩膜对图4G中示出的抗蚀膜27进行露光，接着对进行了露光处理的抗蚀膜27进行显影，在抗蚀膜27上形成开口部27x。需要说明的是，为了便于说明，在图4H～图4S中只放大示出了图4G中示出的构造体的一部分(电极片15和电极片25附近)。图4H中的14和24为在图4A～图4G中进行了省略的形成在半导体集成电路13和半导体集成电路23上的绝缘层。绝缘层14和24例如由Si3N4或SiO2等构成。绝缘层14和24的厚度可以为使半导体集成电路13和半导体集成电路23达到电绝缘的0.1μm～2.0μm。
接着，在图4I示出的工序中，在半导体基板21c上形成过孔21y。过孔21y通过贯通对应于开口部27x的部分的半导体基板21c(基板主体22、半导体集成电路23、绝缘层24、电极片25)和树脂层16，以露出半导体基板11c的电极片15。过孔21y可以通过干蚀刻等形成。过孔21y在俯视时为圆形，其直径可以在1μm～30μm。但是，过孔21y的直径最好为使长径比(＝深度D1/直径)在0.5以上5以下的值。通过使过孔21y的直径为使长径比(＝深度D1/直径)在0.5以上5以下的值，可以达到形成过孔21y时的蚀刻加工速度(吞吐量)提高或向过孔21y中填入金属层38变得容易等。
接着，在图4J示出的工序中，除去图4I示出的抗蚀膜27。接着，在图4K示出的工序中，形成绝缘层28，以覆盖绝缘层24的上面、电极片25的上面和侧面、过孔21y的壁面、露在过孔21y的底部的电极片15的上面。绝缘层28可以通过等离子CVD法等形成。作为绝缘层的材料，可以使用Si3N4或SiO2等。绝缘层28的厚度可以为0.1μm～2.0μm。
接着，在图4L示出的工序中，除去过孔21y的壁面以外部分的绝缘层28。绝缘层28的除去工艺可以通过RIE(Reactive lon Etching)进行。此工艺为不使用光掩膜而只除去绝缘层28的预定部分的工艺，被称为自对准工艺。通过自对准工艺，可以将过孔21y和电极片25正确地进行定位。并且，通过进行在一部分不设置电极片的设计，可以在无电极片的地方进行蚀刻，还可以蚀刻至设在下层的不同半导体基板的电极片，从而可以形成深度不同的过孔。
接着，在图4M示出的工序中，形成金属层29，以覆盖绝缘层24的上面、电极片25的上面和侧面、绝缘层28的上面、露在过孔21y的底部的电极片15的上面。金属层29可以通过无电解电镀法等形成。金属层29还可以使用喷溅法、CVD法等形成。作为金属层29可以使用在Ti层上层叠Cu层的层叠体等。作为金属层29还可以使用在Ta层上层叠Cu层的层叠体等。并且，所填入的材料只要是满足设计基准的导体即可，代替Cu可以使用W或Al、或者掺杂的多晶硅、或者碳纳米管等炭素材料或导电性聚合物的任意一种。并且，当绝缘层的绝缘性足够时，可以选择不使用拜耳金属层的嵌入布线的组合。
接着，在图4N示出的工序中，形成感光性抗蚀膜37，以覆盖过孔21y的内部以外的金属层29的上面。抗蚀膜37可以通过将干膜光阻剂粘贴在金属层29的上面来形成。抗蚀膜37的厚度可以为10μm。接着，在图40示出的工序中，通过预定的掩膜对图4N示出的抗蚀膜37进行露光，接着对进行了露光处理的抗蚀膜37进行显影，从而在抗蚀膜37上形成开口部37x。开口部37x例如在俯视时为圆形，其直径可以为1μm～30μm。
接着，在图4P示出的工序中，在图4O示出的过孔21y的内部和开口部37x的一部分形成金属层38。金属层38通过将金属层29作为供电层的电解电镀法，将电镀膜析出沉积而形成，以填充图4O中示出的过孔21y的内部和开口部37x的一部分。作为构成金属层38的电镀膜，可以使用Cu电镀膜。接着，在图4Q示出的工序中，将图4P中示出的抗蚀膜37除去。
接着，在图4R示出的工序中，除去没有被金属层38覆盖的部分的金属层29。金属层29可以通过湿蚀刻等除去。接着，在图4S示出的工序中，形成金属层39，以覆盖电极片25和金属层38。金属层39可以通过在绝缘层24上形成在电极片25和金属层38的部分开口的抗蚀膜，通过以电极片25和金属层38为供电层的电解电镀法析出沉积电镀膜而填充开口部，然后除去抗蚀膜来形成。作为金属层39可以使用在Ti层上层叠Au层的层叠体等。作为金属层39还可以使用在Ni层上依次层叠Pd层、Au层的层叠体、用Co、Ta、Ti、TiN等高熔点金属构成的层来代替Ni，在所述层上层叠Cu层或Al层的层叠体，或者大马士革构造的配线等。
接着，在图4T示出的工序中，除去半导体装置21c的外缘部。将除去了外缘部之后的半导体基板21c设为半导体基板21d。在外缘部的除去工序中，使用砂轮机等对半导体基板21c的外缘部进行研磨，以使除去外缘部之后的半导体基板21d在俯视时为圆形。此时，可以并用干拭擦或湿蚀刻。当把除去外缘部之后的半导体基板21d形成为在俯视时为圆形时，可以使半导体基板21d在俯视时为圆形的部分的直径与半导体基板11c在俯视时为圆形的部分的直径相同，加工成193.0±0.1mm。
接着，在半导体基板21d的面21a上形成树脂层26后，准备与图4A和图4B中示出的半导体基板11相同形态的半导体基板31。并且，重复图4E～图4T中示出的工序。此外，对于半导体基板41～71也重复相同的工序。最后，用公知的方法形成外部连接端子91。当形成外部连接端子91时，作为金属层39形成Ni层。并且，形成阻焊层76，该阻焊层76具有将Ni层露出的开口部76x，在露在开口部76x中的Ni层上形成外部连接端子91。
外部连接端子91是用于电连接半导体装置10和设置在半导体装置10外部的布线基板等的端子。作为外部连接端子91，可以使用焊球、Au凸块、导电胶等。当使用焊球作为外部连接端子91时，作为外部连接端子91的材料，可以使用包含Pb的合金、Sn和Cu的合金、Sn和Ag的合金、Sn和Ag以及Cu的合金等。
如此，可以制造出图3中示出的半导体装置10。半导体装置10在切断位置C被切割刀片等切割，通过被切片成为最终产品。
根据本发明的第一实施方式，准备没有进行薄型化而只除去外缘部(小径化)的第一半导体基板。并且，准备第二半导体基板，该第二半导体基板只留下外缘部，形成凹部而对中心部附近进行薄型化。并且，在第一半导体基板上接合第二半导体基板的凹部，形成贯通薄型化的第二半导体基板的过孔，通过填充在过孔中的金属层来电连接第一半导体基板和第二半导体基板的半导体芯片的电极片之间。并且，除去第二半导体基板的外缘部。此外，准备第三半导体基板，该第三半导体基板像第二半导体基板那样，只留下外缘部，形成凹部以对中心部附近进行薄型化。并且，在第二半导体基板上接合第三半导体基板的凹部，形成贯通薄型化的第三半导体基板的过孔，通过填充在过孔中的金属层来电连接第二半导体基板和第三半导体基板的半导体芯片的电极片之间。并且，除去第三半导体基板的外缘部。
通过重复这种工序，层叠多个半导体基板，可以将构成不同层的半导体基板的半导体芯片之间连接为可传递信号。此时，无需进行以往的、在半导体基板上接合和除去支撑体的、与一般的半导体装置中的晶片工艺不同的工艺，因此可以提供生产率高、成本降低的半导体装置的制造方法。需要说明的是，当所准备的第一半导体基板的直径小于第二半导体基板的凹部的底面的直径时，无需除去第一半导体基板的外缘部，即可应用本发明的上下布线方式。
并且，根据本发明的第一实施方式，在连接半导体基板之间时，无需在过孔上形成凸块，因此可以提供生产率高、成本降低的半导体装置的制造方法。
并且，根据本发明的第一实施方式，由于使形成有半导体集成电路的面和没有形成半导体集成电路的面对置而接合半导体基板之间，因此简单地重复同样的工序，即可层叠三个以上的半导体基板，可以提供生产率高、成本降低的半导体装置的制造方法。
并且，根据本发明的第一实施方式，过孔仅形成于半导体基板的进行了薄型化的部分，无需形成较深的过孔，因此避免发生过孔的孔加工或金属填充时间变长，并且所需的材料增加的问题，可以防止半导体装置的制造成本上升。
并且，根据本发明的第一实施方式，由于在半导体基板变得非常薄后形成过孔，因此即使过孔的大小或密度不同，也可以减轻过孔前端部分的直径变化的程度，可以减少电连接时的电阻值的偏差，提高可靠性。
(第一实施方式的变形例)
在第一实施方式中示出了通过在半导体基板21的面21b上只留下半导体基板21的外缘部(多个半导体芯片形成区域A以外的部分)，对中心部附近(包含多个半导体芯片形成区域A的部分)进行薄型化而形成凹部21x，从而使形成了凹部21x后的半导体基板21c维持足够的强度的例子。但是，也可以不形成凹部21x，可以对半导体基板21的整个面21b进行薄型化。此时，可以进行如下的制造工序。
图5A～图5D为例示本发明第一实施方式的变形例的半导体装置的制造工序的图。在图5A～图5D中，与图3中示出的半导体装置10相同的构成部分赋予相同的符号，省略其说明。
首先，准备图4A和图4B中示出的半导体基板11。接着，在图5A示出的工序中，不进行除去半导体基板11的外缘部11x的工序，在半导体基板11的面11a上形成树脂层16。此时，与图4D中示出的工序相同，以半导体基板11c的面11b作为基准面，最好使相对于基准面的树脂层16的面16a的高度H1偏差为1μm以下。因此，在形成树脂层16后，最好设置确认高度H1的偏差的工序。当高度H1的偏差超过1μm时，设置对树脂层16的面16a进行加工的工序，以将高度H1偏差加工为1μm以下。树脂层16的面16a可以通过CMP等进行加工。
需要说明的是，当已经层叠了n张半导体基板并在最上层(第n层)的半导体基板上形成树脂层时，以最下层的半导体基板的背面(没有形成器件的一侧的面)作为基准面，树脂层的上面最好相对于基准面平行。这里所说的平行是指，相对于基准面的树脂层的上面的高度偏差为(1×n)μm以下的情况。即，如上所述，当在一张半导体基板上形成树脂层时，相对于基准面的树脂层的上面的高度偏差最好为1×1＝1μm以下，例如在层叠了10张的半导体基板上形成树脂层时，相对于基准面(最下层的半导体基板的背面)的树脂层的上面的高度偏差最好为1×10＝10μm以下。
接着，在图5B示出的工序中，准备与图4A和图4B中示出的半导体基板11相同形态的半导体基板21。并且，在半导体基板21的面21a上形成黏接层96，接合支撑体97(暂时黏接)。作为支撑体97最好使用在对齐时使光透过的基板，例如可以使用石英玻璃基板等。作为黏接层96可以使用在后述的图5D示出的工序中，通过加热的温度来软化的黏接剂(在200℃左右或者在低于该温度时软化的黏接剂)。黏接层96可以通过旋转涂布法，在半导体基板21的面21a上形成。黏接层96还可以代替旋转涂布法而使用粘贴薄膜状的黏接剂的方法，在半导体基板21的面21a上形成。
接着，在图5C示出的工序中，对半导体基板21的面21b的整体进行薄型化。将进行了薄型化后的半导体基板21称为半导体基板21c。薄型化可以通过使用磨床等，对半导体基板21的面21b进行研磨而实现。此时，可以还可以并用干拭擦和湿蚀刻等。半导体基板21c的薄型化的部分的厚度T3可以作成1μm～100μm左右，但从强度的观点考虑，最好作成10μm～50μm左右。通过将半导体基板21c的薄型化的部分的厚度T3作成10μm～50μm左右，可以降低因机械振动等引起的破坏或对半导体芯片的应力。支撑体97具有支撑薄型化的刚性下降的半导体基板21c的功能。必须将半导体基板21c的薄型化的部分的厚度T3设为1μm以上的理由如上所述。
接着，在图5D示出的工序中，在半导体基板11上配置具有支撑体97的半导体基板21c，以使形成在半导体基板11的面11a上的树脂层16的面16a接触半导体基板21c的面21b。半导体基板11和半导体基板21c的划线区域B中预先形成有用于以良好的精度对准位置的对准标记。在半导体基板11上配置具有支撑体97的半导体基板21c的工序中，可以将对准标记作为基准，以公知的方法进行。对准精度可以为2μm以下。接着，在250℃进行加热的状态下，从支撑体97的方向挤压图5D中示出的构造体，使半导体基板21c的面21b压接于形成在半导体基板11的面11a的树脂层16的面16a上。由此，对树脂层16进行硬化，半导体基板11被接合在半导体基板21c的面21b的一侧。在该加热中，虽然也可以使用300℃的温度，但最好为200℃以下。如果使用如300℃的高温，因为热膨胀的差异而产生应力，随着层叠数的增加，会导致剥落或半导体基板产生裂痕。需要说明的是，由于黏接层96在图5D示出的工序中，以加热温度软化的黏接剂(可以在200℃左右或者其以下温度被软化的黏接剂)，因此支撑体97在接合半导体基板11和21c之后，容易进行除去。
接着，通过与第一实施方式的图4G相同的工序，形成感光性抗蚀膜27，以覆盖半导体基板21c的面21a。抗蚀膜27例如通过将液态抗蚀剂涂布在半导体基板21c的面21a来形成。抗蚀膜27的厚度可以为10μm。之后，实施与第一实施方式的图4H～图4T相同的工序。
接着，在半导体基板21c的面21a上形成树脂层26后，准备与图4A和图4B中示出的半导体基板11相同形态的半导体基板31。并且，重复上述工序和图4H～图4T中示出的工序。此外，对于半导体基板41～71也重复相同的工序。最后，用公知的方法形成外部连接端子91。当形成外部连接端子91时，作为金属层39形成Ni层。并且，形成阻焊层76，该阻焊层76具有将Ni层露出的开口部76x，在露在开口部76x中的Ni层上形成外部连接端子91，从而制造相当于图3的半导体装置10的半导体装置。但是，在所制造的半导体装置中，被层叠的各半导体基板的外缘部没有被除去。所制造的半导体装置，在切断位置C由切割刀片等切割，被切片而成为最终产品的形态。
根据本发明的第一实施方式的变形例，准备没有被薄型化的第一半导体基板。并且，准备进行了薄型化的第二半导体基板。并且，在第一半导体基板上接合第二半导体基板，形成贯通薄型化的第二半导体基板的过孔，通过填充在过孔中的金属层来电连接第一半导体基板和第二半导体基板的半导体芯片的电极片之间。此外，准备进行了薄型化的第三半导体基板。并且，在第二半导体基板上接合第三半导体基板，形成贯通薄型化的第三半导体基板的过孔，通过填充在过孔中的金属层来电连接第二半导体基板和第三半导体基板的半导体芯片的电极片之间。
通过重复这种工序，层叠多个半导体基板，可以将构成不同层的半导体基板的半导体芯片之间连接为可传递信号。其结果，在接合半导体基板之间时，无需在过孔中形成凸块，因此可以提供生产率高、成本降低的半导体装置的制造方法。
并且，根据本发明的第一实施方式的变形例，由于使形成有半导体集成电路的面和没有形成半导体集成电路的面对置地接合了半导体基板之间，因此简单地重复同样的工序，即可层叠三个以上的半导体基板，可以提供生产率高、成本降低的半导体装置的制造方法。
并且，根据本发明的第一实施方式的变形例，过孔仅形成于半导体基板的进行了薄型化的部分，无需形成较深的过孔，因此避免发生过孔的孔加工或金属填充时间变长，或者所需的材料增加的问题，可以防止半导体装置的制造成本上升。
并且，根据本发明的第一实施方式的变形例，由于过孔只形成在半导体基板的薄型化的部分，无需形成较深的过孔，因此避免发生过孔的孔加工或金属填充时间变长，并且所需的材料增加的问题，可以防止半导体装置的制造成本上升。
并且，根据本发明的第一实施方式的变形例，由于在半导体基板变得非常薄后形成过孔，因此即使过孔的大小或密度不同，也可以减轻过孔前端部分的直径改变的程度，可以减少电连接时的电阻值的偏差，提高可靠性。
(第二实施方式)
(本发明第二实施方式的半导体装置的结构)
首先，对本发明的第二实施方式的半导体装置的结构进行说明。图6为例示本发明第二实施方式的半导体装置的截面图。在该图中，与图3相同的构成部分使用相同的符号，省略其说明。本发明第二实施方式的半导体装置10A，除了用于连接相邻半导体基板的金属片之间的过孔和金属层由一个变为四个以外，其他与本发明的第一实施方式的半导体装置10相同。
在图6中，21z～71z表示过孔，38a～88a表示填充过孔21z～71z的金属层。过孔和金属层，相对于各半导体基板的一个金属片各设置四个。
如此，通过相对于一个金属片设置多个过孔和金属层，从而可以提高金属片之间的连接可靠性。并且，如果在正下方的半导体基板上不设置金属片，可以相对于一个以上下层的半导体基板设置过孔和金属层。根据该方式，可以将相同的电信号或者不同的电信号接通到所期望的半导体基板上。并且，由于过孔径变小，因此可以缩短设置过孔和金属层的工序所需的时间。在此，相对于一个金属片所设置的过孔和金属层的数量也可以为2个、3个或5个以上。
(本发明第二实施方式的半导体装置的制造工序)
接着，对本发明第二实施方式的半导体装置的制造工序进行说明。图7A～图7F为例示本发明第二实施方式的半导体装置的制造工序的图。在图7A～图7F中，与图6中示出的半导体装置10A相同的构成部分赋予相同的符号，并省略其说明。并且，与本发明的第一实施方式的半导体装置的制造工序类似的部分，省略其说明。
首先，进行与图4A～图4G相同的工序。接着，在图7A和图7B示出的工序中，通过预定的掩膜，对图4G中示出的抗蚀膜27进行露光，接着对进行了露光处理的抗蚀膜27进行显影，从而在抗蚀膜27上形成开口部27y。图7A为截面图，图7B为俯视图。为了便于说明，在图7A～图7F中只放大示出图4G中示出的构造体的一部分(电极片15和电极片25附近)。
接着，在图7C示出的工序中，在半导体基板21c上形成过孔21z。过孔21z通过贯通对应于开口部27y的部分的半导体基板21c(基板主体22、半导体集成电路23、绝缘层24、电极片25)和树脂层16，以露出半导体基板11c的电极片15。过孔21z可以通过干蚀刻等形成。过孔21z在俯视时为圆形，其直径可以在1μm～10μm。但是，过孔21z的直径最好为使长径比(＝深度D2/直径)在0.5以上5以下的值。通过使过孔21z的直径为使长径比(＝深度D2/直径)在0.5以上5以下的值，可以达到形成过孔21z时的蚀刻加工速度(吞吐量)提高或向过孔21z中填入金属层38a时变得容易等。
接着，在图7D示出的工序中，除去图7C示出的抗蚀膜27。接着，进行与图4K～4Q相同的工序，如图7E所示，在过孔21z中填充金属层38a。接着，通过湿蚀刻等除去没有被金属层38a覆盖的部分的金属层29，然后如图7F所示，形成金属层39，以覆盖电极片25和金属层38a。金属层39可以通过在绝缘层24上形成在电极片25和金属层38a的部分开口的抗蚀膜，通过以电极片25和金属层38a为供电层的电解电镀法析出沉积电镀膜而填充开口部，然后除去抗蚀膜来形成。
之后，通过重复与第一实施方式相同的工序来制造图6中示出的半导体装置10A。半导体装置10A在切断位置C由切割刀片等被切断，通过切片而成为最终产品的形态。
根据本发明第二实施方式，可以实现与本发明第一实施方式相同的效果。此外，由于过孔径变小，因此可以缩短设置过孔和金属层的工序所需的时间，而且通过相对于一个金属片设置多个过孔和金属层，从而可以提高金属片之间的连接可靠性。
(第三实施方式)
(本发明第三实施方式的半导体装置的结构)
首先，对本发明的第三实施方式的半导体装置的结构进行说明。图8为例示本发明第三实施方式的半导体装置的截面图。在该图中，与图6相同的构成部分使用相同的符号，省略其说明。本发明第三实施方式的半导体装置10B，除了将本发明第二实施方式的半导体装置10A中的、相对于四个过孔和金属层设置一个金属片变更为相对于一个过孔和金属层设置一个金属片，其他与本发明第二实施方式的半导体装置10A相同。
在图8中，15a、15b～75a、75b表示金属片。金属片相对于一个过孔和金属层分别设置一个。
如此，通过相对于一个金属片设置一个过孔和金属层，从而在相邻的金属片分配同一个信号时，如第二实施方式那样，可以提高金属片之间的连接可靠性。并且，当在相邻的金属片分配不同的信号时，可以提高布线设计的自由度。
(本发明第三实施方式的半导体装置的制造工序)
接着，对本发明的第三实施方式的半导体装置的制造工序进行说明。图9A～图9F为例示本发明第三实施方式的半导体装置的制造工序的图。在图9A～图9F中，与图8中示出的半导体装置10B相同的构成部分赋予相同的符号，并省略其说明。并且，关于与本发明的第一实施方式或第二实施方式的半导体装置的制造工序类似的部分，省略其说明。
首先，进行与图4A～图4G相同的工序。接着，在图9A和图9B示出的工序中，通过预定的掩膜，对图4G中示出的抗蚀膜27进行露光，接着对进行了露光处理的抗蚀膜27进行显影，从而在抗蚀膜27上形成开口部27y。图9A为截面图，图9B为俯视图。为了便于说明，在图9A～图9F中只放大示出图4G中示出的构造体的一部分(电极片15和电极片25附近)。
接着，在图9C示出的工序中，在半导体基板21c上形成过孔21z。过孔21z通过贯通对应于开口部27y的部分的半导体基板21c(基板主体22、半导体集成电路23、绝缘层24、电极片25)和树脂层16，以露出半导体基板11c的电极片15a和15b。过孔21z可以通过干蚀刻等形成。过孔21z在俯视时为圆形，其直径可以在1μm～10μm。但是，过孔21z的直径最好为使长径比(＝深度D2/直径)在0.5以上5以下的值。通过使过孔21z的直径为使长径比(＝深度D2/直径)在0.5以上5以下的值，可以达到形成过孔21z时的蚀刻加工速度(吞吐量)提高或向过孔21z中填入金属层38b时变得容易等。
接着，在图9D示出的工序中，除去图9C示出的抗蚀膜27。接着，进行与图4K～4Q相同的工序，如图9E所示，在过孔21z中填充金属层38b。接着，通过湿蚀刻等除去没有被金属层38b覆盖的部分的金属层29，然后如图9F所示，形成金属层39a，以覆盖电极片25和金属层38b。金属层39a可以通过在绝缘层24上形成在电极片25和金属层38b的部分开口的抗蚀膜，通过以电极片25和金属层38b为供电层的电解电镀法析出沉积电镀膜而填充开口部，然后除去抗蚀膜来形成。
之后，通过重复与第一实施方式相同的工序来制造图6中示出的半导体装置10B。半导体装置10B在切断位置C由切割刀片等被切断，通过切片而成为最终产品的形态。
根据本发明第三实施方式，可以实现与本发明第一实施方式相同的效果。此外，在相邻的金属片分配同一个信号时，如第二实施方式那样，可以提高金属片之间的连接可靠性。并且，当在相邻的金属片分配不同的信号时，可以提高布线设计的自由度。
(第四实施方式)
(本发明第四实施方式的半导体装置的结构)
首先，对本发明的第四实施方式的半导体装置的结构进行说明。图10为例示本发明第四实施方式的半导体装置的截面图。在该图中，与图8相同的构成部分使用相同的符号，省略其说明。本发明的第四实施方式的半导体装置10C与本发明的第三实施方式的半导体装置10B相比，本发明的第三实施方式的半导体装置10B中对应于所有半导体基板的所有过孔的位置上设置了金属片，但本发明的第四实施方式的半导体装置10C省略了一部分金属片，将设有金属片的半导体基板之间用过孔和金属层直接连接，其他与本发明的第三实施方式的半导体装置10B相同。
如此，通过将金属片只设置在一部分半导体基板上，可以用过孔和金属层直接连接互不相邻的半导体基板之间，从而可以提高布线设计的自由度。
(本发明的第四实施方式的半导体装置的制造工序)
接着，对本发明的第四实施方式的半导体装置的制造工序进行说明。图11A～图11H为例示本发明第四实施方式的半导体装置的制造工序的图。在图11A～图11H中，与图10中示出的半导体装置10C相同的构成部分赋予相同的符号，并省略其说明。并且，关于与本发明的第一实施方式至第三实施方式的半导体装置的制造工序类似的部分，省略其说明。
首先，进行与图4A～图4G相同的工序。接着，在图11A和图11B示出的工序中，通过预定的掩膜，对图4G中示出的抗蚀膜27进行露光，接着对进行了露光处理的抗蚀膜27进行显影，从而在抗蚀膜27上形成开口部27z。图11A为截面图，图11B为俯视图。为了便于说明，在图11A～图11H中只放大示出图4G中示出的构造体的一部分(电极片15和电极片25附近)。
接着，在图11C示出的工序中，在半导体基板21c上形成过孔21z。过孔21z通过贯通对应于开口部27z的部分的半导体基板21c(基板主体22、半导体集成电路23、绝缘层24、电极片25)和树脂层16，以露出半导体基板11c的电极片15a和15b。过孔21z可以通过干蚀刻等形成。过孔21z在俯视时为圆形，其直径可以在1μm～10μm。但是，过孔21z的直径最好为使长径比(＝深度D2/直径)在0.5以上5以下的值。通过使过孔21z的直径为使长径比(＝深度D2/直径)在0.5以上5以下的值，可以达到形成过孔21z时的蚀刻加工速度(吞吐量)提高或向过孔21z中填入金属层38b时变得容易等。
接着，在图11D示出的工序中，除去图11C示出的抗蚀膜27。接着，进行与图4K～4L相同的工序，然后如图11E所示，形成金属层29，以覆盖绝缘层24的上面、电极片25的上面和侧面、绝缘层28的上面、露在过孔21z底部的电极片15a和15b的上面。金属层29可以通过无电解电镀法等形成。金属层29还可以通过喷溅法、CVD法等形成。作为金属层29可以使用在Ti层上层叠Cu层的层叠体等。作为金属层29还可以使用在Ta层上层叠Cu层的层叠体等。并且，所填入的材料只要是满足设计基准的导体即可，代替Cu可以使用W或Al、或者掺杂的多晶硅、或者碳纳米管等炭素材料或导电性聚合物的任意一种。并且，当绝缘层的绝缘性足够时，可以选择不使用拜耳金属层的嵌入布线的组合。
接着，在图11F示出的工序中，形成感光性的抗蚀膜37，以覆盖过孔21z的内部以外的金属层29的上面。抗蚀膜37可以通过将干膜光阻剂粘贴在金属层29的上面来形成。抗蚀膜27的厚度例如可以为10μm。此后，通过预定的掩膜将抗蚀膜37露光，接着将进行了露光处理的抗蚀膜37进行显影，从而在抗蚀膜37上形成开口部37y。开口部37y只形成在与形成有电极片25的部分对应的过孔21z上。
接着，进行与图4P～图4R相同的工序，如图11G所示，除去没有被金属层38b覆盖的部分的金属层29。接着，在图11H示出的工序中，形成金属层39a，以覆盖电极片25和金属层38b。金属层39a可以通过在绝缘层24上形成在电极片25和金属层38b的部分开口的抗蚀膜，通过以电极片25和金属层38b为供电层的电解电镀法析出沉积电镀膜而填充开口部，然后除去抗蚀膜来形成。
之后，通过重复与第一实施方式相同的工序来制造图10中示出的半导体装置10C。需要说明的是，没有填充金属层的过孔在层叠具有电极片的半导体基板后，按照与第一实施方式相同的方法来填充。半导体装置10C在切断位置C通过切割刀片等进行切割，通过切片成为最终产品。
需要说明的是，将金属片设置在哪个半导体基板的哪个位置，在哪个位置不进行设置，可以任意地决定，并不限定于图10中示出的状态。
根据本发明的第四实施方式，可以起到与本发明的第一实施方式相同的效果。此外，由于通过将对应于所有半导体基板的所有过孔的位置而设置的金属片省略一部分，可以通过过孔和金属层直接连接没有相邻的半导体基板之间，从而可以提高布线设计的自由度。
(第五实施方式)
在第一～第四实施方式中例示了半导体装置的制造方法，该半导体装置的制造方法将具有半导体芯片的多个半导体基板层叠，将构成不同层的半导体基板的半导体芯片之间进行连接为可传递信号。但是，所层叠的基板不一定所有半导体基板都具有半导体芯片，可以在一部分中包含不具有半导体芯片的构造层。因此，在第五实施方式中例示包含不具有半导体芯片的构造层的半导体装置的制造方法。这里，所谓构造层为包含硅基板、金属层、绝缘层等的不具有半导体芯片的所有层。
(本发明的第五实施方式的半导体装置的结构)
首先，对本发明的第五实施方式的半导体装置的结构进行说明。图12为例示本发明的第五实施方式的半导体装置的截面图。在该图中，与图3相同的构成部分赋予相同的符号，省略其说明。本发明的第五实施方式的半导体装置10D，除了在图3中示出的本发明的第一实施方式的半导体装置10的树脂层66和半导体基板17c之间设置构造层81和树脂层86之外，具有与半导体装置10相同的构成。
在图12中示出的半导体装置10D中，构造层81通过树脂层66层叠在半导体基板61c上，半导体基板71c通过树脂层86层叠在构造层81上。构造层81上设有将半导体基板61c和半导体基板71c电连接的过孔(未图示)和金属层(未图示)等。作为树脂层86可以使用与树脂层16等相同的材料。
构造层81具有不具有半导体芯片的硅基板81c、绝缘膜81d、沟81x。沟81x设置在硅基板81c的半导体基板71c一侧，包含沟81x的硅基板81c的表面形成有由Si3N4或SiO2等构成的绝缘模81d。硅基板81c通过绝缘膜81d，与相邻的半导体基板71c绝缘。沟81x中填充有水或乙醇等的冷却介质，沟81x起到冷媒通道的作用。沟81x的形状或形成位置可以任意设定。
如此，在半导体装置中层叠的基板并不限定于具有半导体芯片的半导体基板，还可以在一部分半导体基板上包含不具有半导体芯片的构造层。在半导体装置中，通过在层叠的构造层上包含具有冷媒通道的硅基板，从而使其具有可以散发半导体基板上产生的热量的冷却功能。具有冷却功能的构造层，尤其设置在与包含CPU等的发热大的器件的半导体基板相邻的位置时较为有效。需要说明的是，半导体装置可以包含多层不具有半导体芯片的构造层。
(本发明第五实施方式的半导体装置的制造工序)
接着，对本发明第五实施方式的半导体装置的制造工序进行说明。
首先，准备构造层81。具体来讲，将硅基板81c加工为预定的外径，在一侧的面上形成沟81x。沟81x可以通过DRIE(Deep Reactive lon Etching)等形成。并且，在包含沟81x的硅基板81c的表面形成绝缘膜81d。绝缘膜81d可以通过等离子CVD法等形成。通过以上的工序，完成构造层81。
接着，以图4A～图4T相同的工序，按照从半导体基板11c至半导体基板61c、树脂层66、构造层81、树脂层86和半导体基板71c的顺序进行层叠，形成过孔和金属层等，从而完成半导体装置10D。
上面，例示了包含含有无半导体芯片的硅基板的构造层的半导体装置的制造方法，构造层除了无半导体芯片的硅基板之外，还可以包含Cu等的金属层或环氧树脂等的绝缘层，还可以为具有MEMS的构造。作为MEMS的一个例子，可以列举压力传感器或加速度传感器等。
根据本发明的第五实施方式，可以带来与本发明的第一实施方式相同的效果。此外，通过在半导体装置设置不具有半导体芯片的构造层，可以实现将半导体基板上产生的热量进行释放的冷却功能等。
(第六实施方式)
在第一～第四实施方式中例示了半导体装置的制造方法(WOW)，该半导体装置的制造方法将具有半导体芯片的多个半导体基板层叠，将构成不同层的半导体基板的半导体芯片之间进行连接为可传递信号。并且，在第五实施方式中例示了包含不具有的半导体芯片的构造层的半导体装置的制造方法。在第六实施方式中例示在WOW中还包含周知的半导体装置的工序(所谓前工序和后工序)的半导体装置整体的制造工序。
图13为在WOW中还包含周知的半导体装置的工序的半导体装置整体的制造工序的流程图的一个例子。参照图13，首先在“氧化”的工序(S11)中，在半导体基板的表面形成氧化膜。接着，在“扩散”工序(S12)中，在半导体基板上导入掺杂物(杂质)，形成半导体区域。接着，在“FEOL(Front End Of Line)”工序(S13)中，按照所需的次数重复光刻(S13a)、蚀刻(S13b)、成膜(S13c)和CMP(S13d)，从而形成晶体管等的器件。
具体来讲，在光刻(S13a)工序中，在半导体基板上涂布光阻剂(感光性物质)，使用露光装置印制描绘在光阻膜上的元件、电路的图案。在蚀刻(S13b)工序中，对不需要的氧化膜或金属膜等进行物理或化学的蚀刻加工，从而进行清除。在成膜(S13c)工序中，通过喷溅或CVD等方法，成膜构成晶体管等器件的氧化膜或金属膜等。在CMP(S13d)工序中，对半导体基板的表面进行研磨。
接着，在“BEOL(Back End Of Line)”的工序(S14)中，按照所需的次数重复光刻(S14a)、蚀刻(S14b)、成膜(S14c)和CMP(S14d)，从而用Cu等布线形成在半导体基板上的晶体管等的器件，完成电路。关于光刻(S14a)、蚀刻(S14b)、成膜(S14c)和CMP(S14d)，如上所述。由此，完成具有半导体芯片的半导体基板。
接着，在“WOW(晶片上晶片)”的工序(S15)中，按照所需的次数重复薄型化(S15a)、层叠(S15b)、光刻(S15c)、过孔蚀刻(15d)、成膜(S15e)和平坦化(S15f)，从而层叠具有半导体芯片的多个半导体基板，将构成不同层的半导体基板的半导体芯片之间连接为可传递信号。
具体来讲，在薄型化(S15a)的工序中，如图4E和图5C所示，对半导体基板进行薄型化。在层叠(S15b)工序中，将如图4F和图5D中示出的那样进行了薄型化的半导体基板和没有进行薄型化的半导体基板层叠。在光刻(S15c)、过孔蚀刻(S15d)、成膜(S15e)和平坦化(S15f)工序中，如图4H至图4S等中示出的那样，将构成不同层的半导体基板的半导体芯片之间进行连接，以可传递信号。
接着，在“电气检查”工序(S16)中，对所层叠的半导体基板进行电气检查。接着，在“研磨”工序(S17)中，对层叠的半导体基板进行研磨，调整厚度。接着，在“切割”工序(S18)中，切断层叠的半导体基板，制作多个进行了层叠的半导体芯片。接着，在“焊接”工序(S19)中，将层叠了的半导体芯片黏接在引线框上，将半导体芯片的电极片和引线框用接合线电连接。接着，在“成型”工序(S20)中，用树脂密封黏接在引线框上的层叠的半导体芯片。接着，在“最终检查”工序(S21)中，对于在S20的工序中成为最终产品的形态的层叠了的半导体芯片进行上市检查(电特性检查和外观检查等)。由此，全部工序将结束。
在图13中，S11至S14为对切片化(切割)前的半导体基板进行的周知的工序。S15的本发明的WOW工序也是接着S14的、对切片化(切割)前的半导体基板进行的工序。即，在维持切片化(切割)前的半导体基板的状态的情况下，可以进行三维化(将具有半导体芯片的多个半导体基板进行层叠)，可以将构成不同层的半导体基板的半导体芯片之间连接为可传递信号。这与在“BEOL(Back End Of Line)”的工序之后将半导体芯片进行切片化(切割)，以切片化的半导体芯片的状态进行三维化的以往的工序相比，在WOW中，在“BEOL(Back End Of Line)”的工序之后可以无断裂地进入到对切片化(切割)前的半导体基板进行三维化的工序中。其结果，不仅可以使半导体装置的制造工序简单化，可以抑制对于批量生产设备的投资。
并且，在WOW中，对于层叠半导体基板的张数在理论上无界限。即，根据所层叠的半导体基板的张数，可以得到集成度。例如，当制造出用WOW层叠了10张半导体基板10的半导体装置时，相当于一个半导体芯片有32GB的存储器件成为320GB，得到约1000个三维芯片。在逻辑器件中，将CPU核部和高速缓冲部做在不同的半导体基板上，用WOW进行层叠，可以进行16核、32核、64核…的多核化。如果能实现32核的多数核，可以富余地使用CPU核本身，可以有效地组成良好的三维逻辑器件。
此外，在WOW中，半导体基板的厚度成为布线距离，即使加上器件层的厚度，通过20μm左右即可连接器件之间。如果考虑到一般电路的长配线为数百微米至数十毫米左右，可以足够使配线缩短。因此，如果作为信号线时，可以实现单位过孔的总线宽、带宽较大的高速信息传送。
上面，对本发明的最佳实施方式进行了说明，但本发明并不限定于上述实施方式，在不脱离本发明范围的情况下，可以在上述实施方式中加上各种变形和置换。
例如，在各实施方式中，使用俯视时为圆形的半导体基板(硅晶片)进行了说明，但半导体基板并不限定于俯视时为圆形，例如可以使用俯视时为长方形等面板状的形态。
并且，形成半导体集成电路的基板的材料并不限定于硅，例如可以使用锗或蓝宝石等。
并且，在各实施方式中示出了将构成层叠了的半导体基板的半导体芯片之间用形成在过孔内的金属层进行电信号的连接的例子，但构成层叠了的半导体基板的半导体芯片之间的连接并不限定于电信号，还可以通过光信号连接。此时，过孔中可以代替金属层而形成光导波。
并且，在各实施方式中示出了在半导体基板上形成电极片之后形成过孔的例子，但也可以在形成过孔之后形成电极片。并且，还可以设置将填充了过孔的金属层的上面用CMP(Chemical Mechanical Polishing)等削去的工序(研磨工序)。
并且，在各实施方式中例示了形成凹部而仅留下半导体基板的外缘部，对中心部附近进行薄型化的例子，凹部是为了使薄型化的半导体基板维持足够的强度而形成的。因此，如果半导体基板能够维持足够的强度，并不限定于特定的形状。例如，可以形成为只留下格子状的部分，对其他部分进行薄型化的形状(形成多个凹部)。
并且，在各实施方式中进行了说明的电极片和过孔的连接形态，可以在一个半导体装置内混合存在。
并且，对于第二实施方式至第五实施方式，可以加上与第一实施方式的变形例相同的变形。
本国际申请基于2008年9月18日申请的日本专利申请2008-240015号主张优先权，并在本国际申请中引用日本专利申请2008-240015号的全部内容。

Claims (16)

1.一种半导体装置的制造方法，将形成有多个半导体芯片的半导体基板进行层叠，其中，所述多个半导体芯片具有半导体集成电路，所述半导体集成电路被设置在所述半导体基板的主面一侧，将构成不同层的所述半导体基板的所述半导体芯片之间进行连接以传递信号，然后对所述半导体芯片部分进行切片，所述半导体装置的制造方法的特征在于，包含:
第一工序，准备第一半导体基板和第二半导体基板；
第二工序，对所述第二半导体基板进行薄型化；
第三工序，将进行了薄型化的所述第二半导体基板的主面的相反面通过绝缘层黏接在所述第一半导体基板的主面；
第四工序，在进行了薄型化的所述第二半导体基板的具有半导体集成电路的主面上形成过孔，所述过孔从所述第二半导体基板的所述主面贯通到与所述主面相反侧的不具有所述半导体集成电路的面；
第五工序，通过所述过孔形成连接部，以在所述第一半导体基板的所述半导体芯片和所述第二半导体基板的所述半导体芯片之间传递信号。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，还包含第六工序，在该工序中准备另一个半导体基板，对所述另一个半导体基板重复进行与所述第二工序至所述第五工序相同的工序，在所述第二半导体基板上层叠所述另一个半导体基板。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所述第二工序中，仅对所述第二半导体基板的预定区域进行薄型化。
4.根据权利要求3所述的半导体装置的制造方法，其特征在于，所述预定区域为外缘部以外的区域。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于，在所述第三工序之前具有将所述第一半导体基板的外缘部除去的工序。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于，在所述第三工序之后具有将所述第二半导体基板的外缘部除去的工序。
7.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述半导体基板在俯视时为圆形形状。
8.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述连接部通过电信号连接所述半导体芯片之间。
9.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述连接部通过光信号连接所述半导体芯片之间。
10.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所层叠的所述半导体基板的一部分中包含与所述半导体基板绝缘的、不具有半导体芯片的构造层。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述构造层为基板、金属层或绝缘层。
12.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述构造层具有冷却所述半导体基板的功能。
13.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述构造层具有MEMS。
14.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所述第二工序中进行了薄型化的部分的所述半导体基板的厚度为所述半导体基板所具有的器件的元件分离深度的5倍以上。
15.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所述第二工序中进行了薄型化的部分的所述半导体基板的厚度为1μm以上。
16.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所述第四工序中形成的过孔的长径比为0.5以上且5以下。
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