TWI470739B - Semiconductor device manufacturing method - Google Patents

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TWI470739B
TWI470739B TW98131345A TW98131345A TWI470739B TW I470739 B TWI470739 B TW I470739B TW 98131345 A TW98131345 A TW 98131345A TW 98131345 A TW98131345 A TW 98131345A TW I470739 B TWI470739 B TW I470739B
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Takayuki Ohba
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Univ Tokyo
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Description

半導體裝置的製造方法 技術領域
本發明係有關於一種半導體裝置的製造方法，特別係有關於一種積層形成有半導體晶片的多數半導體基板，令不同層的構成半導體基板之半導體晶片群連接成可傳達訊號，然後將半導體晶片部分予以單片化的半導體裝置的製造方法。
 背景技術
近幾年來，半導體應用製品作為數位相機或行動電話等各種可攜式機械用途等，已迅速朝小型化、薄型化、輕量化邁進。伴隨於此，半導體應用製品所搭載的半導體裝置亦被要求小型化、高密度化，為了回應該要求，已有人提出例如，一種將形成有多數半導體晶片的多數半導體基板(晶圓)在維持半導體基板(晶圓)的狀態下積層接合的晶圓堆疊(wafer-on-wafer)(以下稱為WOW)構造的半導體裝置的製造方法。
以下，一面參照圖式一面就以往提出的WOW構造的半導體裝置的製造方法進行簡單說明。第1A圖~第1G圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖。
首先，在第1A圖所示之步驟中，準備半導體基板110。半導體基板110具有：基板本體120、半導體積體電路130、及填充有金屬的通孔140。於基板本體120上形成有半導體積體電路130，且於基板本體120及半導體積體電路130形成有填充有金屬的通孔140。在準備半導體基板110時，可先在基板本體120形成通孔140之後才形成半導體積體電路130，亦可先在基板本體120形成半導體積體電路130之後才形成通孔140。另外，基板本體120會在後述步驟中進行薄型化，故通孔140即使未貫穿基板本體120亦可。
接著，在第1B圖所示之步驟中，將支撐體300接合於半導體基板110之半導體積體電路130側。支撐體300可使用例如玻璃基板等。接著，在第1C圖所示之步驟中，將基板本體120薄型化。薄型化係藉由例如，研磨基板本體120之未形成有半導體積體電路130的面來進行。薄型化後之半導體基板110及基板本體120稱為半導體基板110a及基板本體120a。支撐體300具有將業經薄型化而令剛性降低之半導體基板110a予以支撐的機能。接著，於自業經薄型化之側的面露出的通孔140形成凸塊(bump)(未圖示)。另外，凸塊(未圖示)亦可隔著電極墊(未圖示)而形成。
接著，在第1D圖所示之步驟中，準備半導體基板210。半導體基板210具有：基板本體220、半導體積體電路230、及填充有金屬的通孔240。於基板本體220上形成有半導體積體電路230，且於基板本體220及半導體積體電路230形成有填充有金屬的通孔240。於自半導體積體電路230側的面露出的通孔240形成有凸塊(未圖示)。另外，凸塊(未圖示)有時亦會隔著電極墊(未圖示)而形成。而且，以令半導體基板210之半導體積體電路230與半導體基板110a之基板本體120a相對之方式將半導體基板210接合於半導體基板110a。另外，通孔240已事先形成在與通孔140對應之位置，且通孔240與通孔140係隔著凸塊電性連接。
接著，在第1E圖所示之步驟中，藉由與第1C圖同樣的步驟，將基板本體220薄型化。薄型化後之半導體基板210及基板本體220稱為半導體基板210a及基板本體220a。接著，於自業經薄型化之側的面露出的通孔240形成凸塊(未圖示)。另外，凸塊(未圖示)亦可隔著電極墊(未圖示)而形成。
接著，在第1F圖所示之步驟中，重複與第1D圖至第1E圖同樣的步驟，將半導體基板310a及半導體基板410a積層於半導體基板210a之基板本體220a之下部。接著，在第1G圖所示之步驟中，去除第1F圖所示之支撐體300。藉此便完成半導體裝置100。如此一來，便製造出在維持半導體基板(晶圓)之狀態下，接合有業經薄型化之半導體基板110a、210a、310a及410a的WOW構造的半導體裝置100。
第2A圖~第2C圖係將以往的WOW構造的半導體裝置之其他製造步驟舉例說明的圖。第2A圖~第2C圖中，對於與第1A圖~第1G圖相同的部分會附上相同符號，並省略其說明。首先，在第2A圖所示之步驟中，準備半導體基板510及610。半導體基板510具有：基板本體520、半導體積體電路530。於基板本體520上形成有半導體積體電路530。半導體基板610具有：基板本體620、半導體積體電路630。於基板本體620上形成有半導體積體電路630。而且，以令半導體基板610之半導體積體電路630與半導體基板510之半導體積體電路530相對之方式將半導體基板610接合於半導體基板510。
接著，在第2B圖所示之步驟中，將基板本體620薄型化。薄型化係藉由例如，研磨基板本體620之未形成有半導體積體電路630的面來進行。薄型化後之半導體基板610及基板本體620稱為半導體基板610a及基板本體620a。接著，在第2C圖所示之步驟中，形成填充有金屬的通孔640，該通孔640係貫穿基板本體620a且連接半導體積體電路530及半導體積體電路630者。如此一來，便製造出在維持半導體基板(晶圓)之狀態下，接合有半導體基板510及業經薄型化之半導體基板610a的WOW構造的半導體裝置500。
先行技術文獻 專利文獻
專利文獻1：特開2008-153499號公報
然而，第1A圖~第1G圖所示之半導體裝置之製作方法中，在半導體基板群連接時，必須要有在自雙方之半導體基板露出之通孔形成凸塊的步驟，故有著生產性低且半導體裝置之製造成本提高的問題。
又，第2A圖~第2C圖所示之半導體裝置之製作方法中，為了將半導體基板群接合成令形成有半導體積體電路的面相對，若僅單純重複同樣步驟，則無法積層3個以上的半導體基板。即，為了積層3個以上的半導體基板，必須要有特別的步驟，故有著生產性低且半導體裝置之製造成本提高的問題。
又，即使是第1A圖~第1G圖及第2A圖~第2C圖所示之任一種半導體裝置之製造方法的情況，在形成較深通孔時，通孔的孔加工時間或金屬填充時間會變長，又，所需材料亦會增加，故有著半導體裝置之製造成本提高的問題。
又，即使是第1A圖~第1G圖及第2A圖~第2C圖所示之任一種半導體裝置之製造方法的情況，在以乾式蝕刻等形成通孔時，深度會因通孔的尺寸或密度而有所不同，令通孔前端部分之直徑改變。其結果，在將半導體基板進行薄型化至期望厚度時所露出的通孔直徑會變得不一致，故有著電性連接時的阻力值不均而令信賴性降低的問題。
本發明係有鑒於前述事項而作成者，其目的在於提供一種得以提高信賴性及生產性，且降低製造成本的半導體裝置的製造方法。
為達成前述目的，本發明之半導體裝置的製造方法係積層在主面側具有半導體積體電路且形成有半導體晶片的多數半導體基板，令不同層的構成前述半導體基板之前述半導體晶片群連接成可傳達訊號，然後將前述半導體晶片部分予以單片化的方法，其特徵在於包含有：第1步驟，準備第1半導體基板及第2半導體基板；第2步驟，將前述第2半導體基板薄型化；第3步驟，將業經薄型化之前述第2半導體基板的與主面呈相反側的面隔著絕緣層固定在前述第1半導體基板的主面；第4步驟，在業經薄型化之前述第2半導體基板形成通孔，該通孔從前述第2半導體基板的主面貫穿至與主面呈相反側的面；及第5步驟，形成連接部，該連接部可隔著前述通孔在前述第1半導體基板的前述半導體晶片與前述第2半導體基板的前述半導體晶片之間傳達訊號。
根據本發明，可提供一種得以提高信賴性及生產性，且降低製造成本的半導體裝置的製造方法。
圖式簡單說明
第1A圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其1)。
第1B圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其2)。
第1C圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其3)。
第1D圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其4)。
第1E圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其5)。
第1F圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其6)。
第1G圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其7)。
第2A圖係將以往的WOW構造的半導體裝置之其他製造步驟舉例說明的圖(其1)。
第2B圖係將以往的WOW構造的半導體裝置之其他製造步驟舉例說明的圖(其2)。
第2C圖係將以往的WOW構造的半導體裝置之其他製造步驟舉例說明的圖(其3)。
第3圖係將本發明第1實施形態之半導體裝置舉例說明的截面圖。
第4A圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其1)。
第4B圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其2)。
第4C圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其3)。
第4D圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其4)。
第4E圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其5)。
第4F圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其6)。
第4G圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其7)。
第4H圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其8)。
第4I圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其9)。
第4J圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其10)。
第4K圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其11)。
第4L圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其12)。
第4M圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其13)。
第4N圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其14)。
第4O圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其15)。
第4P圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其16)。
第4Q圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其17)。
第4R圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其18)。
第4S圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其19)。
第4T圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其20)。
第5A圖係將本發明第1實施形態之變形例之半導體裝置之製造步驟舉例說明的圖(其1)。
第5B圖係將本發明第1實施形態之變形例之半導體裝置之製造步驟舉例說明的圖(其2)。
第5C圖係將本發明第1實施形態之變形例之半導體裝置之製造步驟舉例說明的圖(其3)。
第5D圖係將本發明第1實施形態之變形例之半導體裝置之製造步驟舉例說明的圖(其4)。
第6圖係將本發明第2實施形態之半導體裝置舉例說明的截面圖。
第7A圖係將本發明第2實施形態之半導體裝置之製造步驟舉例說明的圖(其1)。
第7B圖係將本發明第2實施形態之半導體裝置之製造步驟舉例說明的圖(其2)。
第7C圖係將本發明第2實施形態之半導體裝置之製造步驟舉例說明的圖(其3)。
第7D圖係將本發明第2實施形態之半導體裝置之製造步驟舉例說明的圖(其4)。
第7E圖係將本發明第2實施形態之半導體裝置之製造步驟舉例說明的圖(其5)。
第7F圖係將本發明第2實施形態之半導體裝置之製造步驟舉例說明的圖(其6)。
第8圖係將本發明第3實施形態之半導體裝置舉例說明的截面圖。
第9A圖係將本發明第3實施形態之半導體裝置之製造步驟舉例說明的圖(其1)。
第9B圖係將本發明第3實施形態之半導體裝置之製造步驟舉例說明的圖(其2)。
第9C圖係將本發明第3實施形態之半導體裝置之製造步驟舉例說明的圖(其3)。
第9D圖係將本發明第3實施形態之半導體裝置之製造步驟舉例說明的圖(其4)。
第9E圖係將本發明第3實施形態之半導體裝置之製造步驟舉例說明的圖(其5)。
第9F圖係將本發明第3實施形態之半導體裝置之製造步驟舉例說明的圖(其6)。
第10圖係將本發明第4實施形態之半導體裝置舉例說明的截面圖。
第11A圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其1)。
第11B圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其2)。
第11C圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其3)。
第11D圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其4)。
第11E圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其5)。
第11F圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其6)。
第11G圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其7)。
第11H圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其8)。
第12圖係將本發明第5實施形態之半導體裝置舉例說明的截面圖。
第13圖係WOW內亦包含半導體裝置周知步驟的半導體裝置全體之製造步驟的流程圖範例。
 實施發明之最佳形態
以下，參照圖式來說明用以實施本發明的形態。
(第1實施形態) [本發明第1實施形態之半導體裝置的構造]
首先，就本發明第1實施形態之半導體裝置的構造進行說明。第3圖係將本發明第1實施形態之半導體裝置舉例說明的截面圖。參照第3圖，本發明第1實施形態之半導體裝置10係具有積層有半導體基板11c、半導體基板21c、半導體基板31c、半導體基板41c、半導體基板51c、半導體基板61c、半導體基板71c的構造者。半導體裝置10係例如：CMOS‧LSI、記憶裝置、檢測裝置、MEMS等。
構成半導體裝置10的半導體基板11c~71c係例如矽晶圓等。半導體基板11c~71c係矽晶圓時，半導體裝置10係在維持半導體基板(晶圓)之狀態下，接合有多數半導體基板(晶圓)的所謂WOW構造的半導體裝置。
半導體基板11c~71c具有：形成有半導體晶片之多數區域A(以下，稱為「半導體晶片形成區域A」)、及將多數半導體晶片形成區域A隔離的切劃區域B。位於切劃區域B的C係表示切割刀(dicing blade)等切斷半導體裝置10的位置(以下，稱為「切斷位置C」)。半導體裝置10係藉由切割刀等在切斷位置C進行切斷而單片化，藉此成為最終製品的形態。
半導體基板11c~71c的各半導體晶片形成區域A具有：基板本體12~72(未圖示)、半導體積體電路13~73(未圖示)、及電極墊15~75。基板本體12~72(未圖示)係由例如矽等所構成。半導體積體電路13~73(未圖示)係例如在矽等形成有擴散層(未圖示)、絕緣層(未圖示)、通孔(未圖示)、及配線層(未圖示)等者，且設於基板本體12~72(未圖示)之一面側。之後會有將半導體基板11c~71c中，設有半導體積體電路13~73(未圖示)之側的面稱為主面的情形。
電極墊15~75係隔著絕緣層(未圖示)設置於半導體積體電路13~73(未圖示)上。電極墊15~75係與設置於半導體積體電路13~73(未圖示)的配線層(未圖示)電性連接。電極墊15~75可使用例如在Ti層上積層有Au層的積層體等。電極墊15~75亦可使用例如：在Ni層上積層有Au層的積層體；在Ni層上依序積層有Pd層及Au層的積層體；取代Ni改使用由Co、Ta、Ti、TiN等高熔點金屬所構成之層，且在同層上積層有Cu層或Al層的積層體；或鑲嵌(damascene)構造狀之配線等。
半導體基板11c與半導體基板21c係隔著樹脂層16而接合，且半導體基板11c之電極墊15與半導體基板21c之電極墊25係隔著填充於通孔21y內的金屬層38電性連接。半導體基板21c與半導體基板31c係隔著樹脂層26而接合，且半導體基板21c之電極墊25與半導體基板31c之電極墊35係隔著填充於通孔31y內的金屬層48電性連接。另外，通孔係為了連接半導體基板間(不限於鄰接之半導體基板間)而設置的連接孔，藉由在內部形成金屬層或光波導(optical waveguide)等，令半導體基板間連接成可傳達訊號。會有將通孔內部所形成的金屬層或光波導等稱為連接部的情形。
半導體基板31c與半導體基板41c係隔著樹脂層36而接合，且半導體基板31c之電極墊35與半導體基板41c之電極墊45係隔著填充於通孔41y內的金屬層58電性連接。半導體基板41c與半導體基板51c係隔著樹脂層46而接合，且半導體基板41c之電極墊45與半導體基板51c之電極墊55係隔著填充於通孔51y內的金屬層68電性連接。
半導體基板51c與半導體基板61c係隔著樹脂層56而接合，且半導體基板51c之電極墊55與半導體基板61c之電極墊65係隔著填充於通孔61y內的金屬層78電性連接。半導體基板61c與半導體基板71c係隔著樹脂層66而接合，且半導體基板61c之電極墊65與半導體基板71c之電極墊75係隔著填充於通孔71y內的金屬層88電性連接。
在半導體基板71c形成有具有開口部76x的防銲層76，且在開口部76x內形成有外部連接端子91。外部連接端子91係為了電性連接半導體裝置10與設在半導體裝置10之外部的配線基板等而設置的端子，且與電極墊75電性連接。外部連接端子91可使用銲球(solder ball)、Au凸塊、導電性塗料等。當使用銲球作為外部連接端子91時，外部連接端子91的材料可使用例如：含Pb合金、Sn與Cu之合金、Sn與Ag之合金、Sn與Ag與Cu之合金等。
[本發明第1實施形態之半導體裝置之製造步驟]
接著，就本發明第1實施形態之半導體裝置之製造步驟進行說明。第4A圖~第4T圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖。第4A圖~第4T圖中，對於與第3圖所示之半導體裝置10相同的構造部分會附上相同符號，並省略其說明。
首先，準備第4A圖及第4B圖所示之半導體基板11。第4A圖係平面圖，第4B圖係截面圖。參照第4A圖及第4B圖，半導體基板11具有：基板本體12、半導體積體電路13、及電極墊15。惟，第4A圖中，省略電極墊15。又，第4B圖中，11a係表示半導體基板11之一面(形成有電極墊15之側的面；主面)，11b係表示半導體基板11之另一面(與主面呈相反側的面)。
基板本體12係由例如矽等所構成。半導體積體電路13係例如在矽等形成有擴散層(未圖示)、絕緣層(未圖示)、通孔(未圖示)、及配線層(未圖示)等者。電極墊15係隔著絕緣層(未圖示)設置於半導體積體電路13上。電極墊15係與設置於半導體積體電路13的配線層(未圖示)電性連接。電極墊15可使用例如在Ti層上積層有Au層的積層體等。電極墊15亦可使用例如：在Ni層上積層有Au層的積層體；在Ni層上依序積層有Pd層及Au層的積層體；取代Ni改使用由Co、Ta、Ti、TiN等高熔點金屬所構成之層，且在同層上積層有Cu層或Al層的積層體；或鑲嵌構造狀之配線等。
半導體基板11具有：多數半導體晶片形成區域A、及將多數半導體晶片形成區域A隔離的切劃區域B。位於切劃區域B的C係表示切割刀(dicing blade)等切斷半導體裝置10的位置(以下，稱為「切斷位置C」)。
半導體基板11的直徑Φ1為例如：6英吋(約150mm)、8英吋(約200mm)、12英吋(約300mm)等。半導體基板11的厚度T1為例如：0.625mm(Φ1=6英吋時)、0.725mm(Φ1=8英吋時)、0.775mm(Φ1=12英吋時)等。本實施形態中，係以使用8英吋(約200mm)的矽晶圓作為半導體基板11的情況為例來進行以下說明。
接著，在第4C圖所示之步驟中，去除第4A圖及第4B圖所示之半導體基板11之外緣部11x。將去除外緣部11x後的半導體基板11作為半導體基板11c。外緣部11x之去除係使用研磨機等研磨半導體基板11之外緣部11x，以令去除外緣部11x後的半導體基板11在平面視野呈例如圓形。此時，亦可併用乾式磨光或濕式蝕刻等。
在此，乾式磨光係指例如，一種使用包覆含矽石纖維而形成的研磨布將表面切削(研磨)的加工方法。濕式蝕刻係指例如，一種藉由旋轉器使半導體基板11旋轉，並且同時供應氟硝酸等來進行蝕刻的加工方法。令去除外緣部11x後的半導體基板11c在平面視野呈例如圓形時，半導體基板11c在平面視野呈圓形之部分的直徑Φ2可為例如193.0±0.1mm。此時，直徑Φ1為8英吋(約200mm)的半導體基板11會被小徑化，而成為直徑Φ2為193.0±0.1mm的半導體基板11c。
接著，在第4D圖所示之步驟中，於半導體基板11c之面11a形成樹脂層16。樹脂層16之材料可使用例如主要成分為苯并環丁烯(benzocyclobuten)(BCB)的樹脂。又，樹脂層16之材料亦可使用環氧系樹脂、丙烯酸系樹脂、聚醯亞胺系樹脂等。樹脂層16的厚度T2可為例如5μm左右。樹脂層16可藉由例如旋塗法在半導體基板11c之面11a塗佈例如主要成分為苯并環丁烯(BCB)的樹脂，藉此而形成。然後，以例如140℃進行預焙(pre-bake)使樹脂層16半硬化。半硬化之樹脂層16具有接著性。另外，樹脂層16亦可使用氣相沉積法取代旋塗法來形成，且亦可使用貼附薄膜狀樹脂的方法來形成。
第4D圖所示之步驟中，係以半導體基板11c之面11b為基準面，且樹脂層16之面16a宜相對於基準面呈平行。樹脂層16之面16a相對於基準面若未呈平行，則在例如後述第4I圖之步驟中，通孔21y將會斜向形成，且由於金屬層38等將形成在斜向形成之通孔21y內，故會產生鄰接之半導體基板群的連接信賴性降低等問題。另外，此種情況下的平行係指，樹脂層16之面16a對基準面的高度H1的不均整為1μm以下。因此，宜在形成樹脂層16後，設置確認高度H1的不均整的步驟。高度H1的不均整超過1μm時，宜設置將樹脂層16之面16a加工成令高度H1的不均整呈1μm以下的步驟。樹脂層16之面16a可藉由例如CMP等來加工(研磨)。
另外，已積層有n片半導體基板，且在其最上層(第n層)之半導體基板上形成樹脂層時，係以最下層之半導體基板之背面(未形成有裝置之側的面)為基準面，且樹脂層之上面宜相對於基準面呈平行。此種情況下的平行係指，樹脂層之上面對基準面的高度的不均整為(1×n)μm以下。即，如前述，在1片半導體基板上形成樹脂層時，樹脂層之上面對基準面的高度的不均整宜為1×1=1μm以下，又，例如在積層10片的半導體基板上形成樹脂層時，樹脂層之上面對基準面(最下層之半導體基板之背面)的高度的不均整宜為1×10=10μm以下。
接著，在第4E圖所示之步驟中，準備與第4A圖及第4B圖所示之半導體基板11同樣形態的半導體基板21。第4E圖中，21a係表示半導體基板21之一面(形成有電極墊25之側的面；主面)，21b係表示半導體基板21之另一面(與主面呈相反側的面)。半導體21具有：基板本體22、半導體積體電路23、及電極墊25。關於半導體基板21的詳細內容，由於與半導體基板11相同，故省略其說明。
然後，在備妥之半導體基板21之面21b側形成凹部21x。將形成凹部21x後的半導體基板21作為半導體基板21c。凹部21x係形成為例如，僅殘留半導體基板21之外緣部(排除多數半導體晶片形成區域A的部分)，並將中心部附近(含多數半導體晶片形成區域A的部分)薄型化。凹部21x可藉由使用研磨機等研磨半導體基板21之面21b來形成。此時，亦可併用乾式磨光或濕式蝕刻等。
凹部21x可在平面視野呈例如圓形，亦可呈其他形狀。令凹部21x在平面視野呈例如圓形時，凹部21x在平面視野呈圓形之部分的直徑Φ3可為例如195.2±0.1mm。半導體基板21c的薄型化部分的厚度T3可為例如1μm~100μm左右，但就強度的觀點來看，宜為10μm~50μm左右。藉由令半導體基板21c的薄型化部分的厚度T3為10μm~50μm左右，可減少機械性振動等所造成之破壞或減少針對半導體晶片的應力。另外，凹部21x之側面不一定非得相對於底面垂直形成。
半導體基板21c的薄型化部分的厚度T3必須為1μm以上的理由如下。為了不令產生在半導體基板21c之背面(未形成有裝置之側的面)的瑕疵或污染擴散至裝置，認為半導體基板21c的薄型化部分的厚度T3最少必須為半導體積體電路23中的電晶體等裝置的元件隔離深度(未圖示)的5倍以上。在此，半導體積體電路23中的電晶體等裝置的元件隔離深度(未圖示)為200~500nm左右。因此，半導體基板21c的薄型化部分的厚度T3必須為1μm(前述元件隔離深度最低值200nm的5倍)以上。
依前述，以僅殘留半導體基板21之外緣部(排除多數半導體晶片形成區域A的部分)，並將中心部附近(含多數半導體晶片形成區域A的部分)薄型化之方式在半導體基板21之面21b形成凹部21x’藉此可令形成凹部21x後的半導體基板21維持充分剛性。因此，本發明第1實施形態之半導體裝置的製造方法中，無須使用如背景技術中所說明的具有支撐半導體基板21c之機能的支撐體，即可與薄型化前的半導體基板21同樣地對業經薄型化之半導體基板21c進行處理。其結果，將變得不需要有異於通常的半導體裝置中的晶圓製程的步驟，即，在半導體基板將支撐體予以接合及去除的步驟，而可提高生產性。
接著，在第4F圖所示之步驟中，將半導體基板11c接合於半導體基板21c之凹部21x。首先，將半導體基板11c配置成令半導體基板11c之面11a上所形成之樹脂層16接觸半導體基板21c之凹部21x。半導體基板11c及半導體基板21c可事先形成例如，用以在切劃區域B高精度地進行對位的校準標誌。半導體基板11c之配置可以校準標誌為基準，藉由周知方法來進行。校準精度可為例如2μm以下。
另外，半導體基板21c之凹部21x之側面與半導體基板11c之側面之間可形成一定的間隙。半導體基板21c之凹部21x及半導體基板11c在平面視野均呈例如圓形時，可形成在平面視野呈圓環狀的間隙。接著，在以例如250℃將第4F圖所示之構造體加熱過的狀態下，從面11b之方向押壓半導體基板11c，使半導體基板11c之面11a上所形成之樹脂層16壓附在半導體基板21c之凹部21x之底面。藉此，樹脂層16會硬化，而令半導體基板11c接合於半導體基板21c之凹部21x。該加熱亦可使用300℃來進行，但最好是在200℃以下。若使用如300℃之高溫，則會因熱膨脹之不同而產生應力，隨著積層數增加，將成為剝落或半導體基板破裂的原因所在。
接著，在第4G圖所示之步驟中，形成感光性光阻膜27以覆蓋半導體基板21c之面21a。光阻膜27係藉由例如將液狀光阻塗佈於半導體基板21c之面21a來形成。光阻膜27之厚度可為例如10μm。
接著，在第4H圖所示之步驟中，隔著預定光罩對第4G圖所示之光阻膜27進行曝光，接著對業經曝光處理之光阻膜27進行顯影，藉此在光阻膜27形成開口部27x。另外，為了方便說明，在第4H圖~第4S圖中，僅放大表示第4G圖所示之構造體之一部分(電極墊15及電極墊25附近)。第4H圖中的14及24係在第4A圖~第4G圖被省略的設在半導體積體電路13及半導體積體電路23上的絕緣層。絕緣層14及24係由例如Si3 N4 或SiO2 等所構成。絕緣層14及24的厚度可為足以與半導體積體電路13及半導體積體電路23達到電性絕緣的厚度，例如0.1μm~2.0μm。
接著，在第4I圖所示之步驟中，於半導體基板21c形成通孔21y。通孔21y係形成為貫穿對應開口部27x之部分的半導體基板21c(基板本體22、半導體積體電路23、絕緣層24、電極墊25)及樹脂層16，且令半導體基板11c之電極墊15露出。通孔21y可藉由例如乾式蝕刻等來形成。通孔21y在平面視野呈例如圓形，其直徑Φ4可為例如1μm~30μm。惟，通孔21y的直徑Φ4宜為令縱橫比(=深度D1/直徑Φ4)呈0.5以上5以下的值。藉由將通孔21y的直徑Φ4設為令縱橫比(=深度D1/直徑Φ4)呈0.5以上5以下的值，便可實現形成通孔21y時的蝕刻加工速度(產量)之提昇，或，金屬層38對通孔21y的易埋入性之提昇等。
接著，在第4J圖所示之步驟中，去除第4I圖所示之光阻膜27。接著，在第4K圖所示之步驟中，形成絕緣層28以覆蓋絕緣層24之上面、電極墊25之上面及側面、通孔21y之壁面、於通孔21y之底部露出的電極墊15之上面。絕緣層28可藉由例如電漿CVD法等來形成。絕緣層28的材料可使用例如Si3 N4 或SiO2 等。絕緣層28的厚度可為例如0.1μm~2.0μm。
接著，在第4L圖所示之步驟中，將除了通孔21y之壁面以外之部分的絕緣層28去除。絕緣層28之去除可藉由例如RIE(活性離子蝕刻)來進行。該步驟係在不使用光罩的情況下，僅去除絕緣層28之預定部分的步驟，稱為自動校準製程。藉由自動校準製程，便可正確地將通孔21y與電極墊25定位。又，藉由採用部分性未設置電極墊之設計，可在例如沒有電極墊的情況下進行蝕刻，更可蝕刻至設在下層的不同半導體基板之電極墊，而形成不同深度的通孔。
接著，在第4M圖所示之步驟中，形成金屬層29以覆蓋絕緣層24之上面、電極墊25之上面及側面、絕緣層28之上面、於通孔21y之底部露出的電極墊15之上面。金屬層29可藉由例如無電鍍法等來形成。金屬層29亦可使用例如濺鍍法、CVD法等來形成。金屬層29可使用例如在Ti層上積層有Cu層的積層體等。金屬層29亦可使用例如在Ta層上積層有Cu層的積層體等。又，埋入材料可為符合設計基準的導體，亦可取代Cu改使用W或Al、或是聚矽摻雜物(doped polysilicon)、或是奈米碳管等碳材料或導電性聚合物之任一者。又，絕緣層具有充分絕緣性時，可選擇未使用貫孔(via)金屬層的埋入配線之組合。
接著，在第4N圖所示之步驟中，形成感光性光阻膜37以覆蓋除了通孔21y之內部以外的金屬層29之上面。光阻膜37可藉由例如將乾膜光阻(dry film resist)貼附於金屬層29之上面來形成。光阻膜37的厚度可為例如10μm。接著，在第4O圖所示之步驟中，隔著預定光罩對第4N圖所示之光阻膜37進行曝光，接著對業經曝光處理之光阻膜37進行顯影，藉此在光阻膜37形成開口部37x。開口部37x在平面視野呈例如圓形，其直徑Φ5可為例如1μm~30μm。
接著，在第4P圖所示之步驟中，於第4O圖所示之通孔21y之內部及開口部37x之一部分形成金屬層38。例如，藉由以金屬層29為供電層的電鍍法，使電鍍膜析出成長以填充第4O圖所示之通孔21y之內部及開口部37x之一部分，藉此便可形成金屬層38。構成金屬膜38的電鍍膜可使用例如鍍Cu膜。接著，在第4Q圖所示之步驟中，去除第4P圖所示之光阻膜37。
接著，在第4R圖所示之步驟中，去除未受到金屬層38覆蓋之部分的金屬層29。金屬層29可藉由例如濕式蝕刻等來去除。接著，在第4S圖所示之步驟中，形成金屬層39以覆蓋電極墊25及金屬層38。例如，在絕緣層24上形成將電極墊25及金屬層38開口的光阻膜，然後藉由以電極墊25及金屬層38為供電層的電鍍法，使電鍍膜析出成長以填充開口部後，將光阻膜去除，藉此便可形成金屬層39。金屬層39可使用例如在Ti層上積層有Au層的積層體等。金屬層39亦可使用例如：在Ni層上依序積層有Pd層、Au層的積層體；取代Ni改使用由Co、Ta、Ti、TiN等高熔點金屬所構成之層，且在同層上積層有Cu層或Al層的積層體；或鑲嵌構造狀之配線等。
接著，在第4T圖所示之步驟中，去除半導體裝置21c之外緣部。將去除外緣部後的半導體基板21c作為半導體基板21d。外緣部之去除係使用研磨機等研磨半導體基板21c之外緣部，以令去除外緣部後的半導體基板21d在平面視野呈例如圓形。此時，亦可併用乾式磨光或濕式蝕刻等。令去除外緣部後的半導體基板21d在平面視野呈例如圓形時，半導體基板21d在平面視野呈圓形之部分的直徑Φ6可與半導體基板11c在平面視野呈圓形之部分的直徑Φ2同樣為例如193.0±0.1mm。
接著，在半導體基板21d之面21a形成樹脂層26後，準備與第4A圖及第4B圖所示之半導體基板11同樣形態的半導體基板31。然後，重複第4E圖~第4T圖所示之步驟。接著對半導體基板41~71亦重複同樣步驟。最後以周知方法形成外部連接端子91。形成外部連接端子91時，係形成例如Ni層作為金屬層39。並且，形成具有供Ni層露出之開口部76x的防銲層76，然後在開口部76x內所露出的Ni層上形成外部連接端子91。
外部連接端子91係為了電性連接半導體裝置10與設在半導體裝置10之外部的配線基板等而設置的端子。外部連接端子91可使用銲球、Au凸塊、導電性塗料等。當使用銲球作為外部連接端子91時，外部連接端子91的材料可使用例如：含Pb合金、Sn與Cu之合金、Sn與Ag之合金、Sn與Ag與Cu之合金等。
如此一來，便製造出第3圖所示之半導體裝置10。半導體裝置10係藉由切割刀等在切斷位置C進行切斷而單片化，藉此成為最終製品的形態。
根據本發明第1實施形態，準備在未經薄型化的情況下僅將外緣部去除(小徑化)的第1半導體基板。又，準備形成有凹部的第2半導體基板，該凹部係形成為僅殘留外緣部且將中心部附近薄型化者。然後，將第2半導體基板之凹部接合於第1半導體基板，形成貫穿業經薄型化之第2半導體基板的通孔，並隔著填充於通孔內的金屬層電性連接第1及第2半導體基板之半導體晶片的電極墊群。然後，去除第2半導體基板之外緣部。接著，準備與第2半導體基板同樣形成有凹部的第3半導體基板，該凹部亦為僅殘留外緣部且將中心部附近薄型化者。然後，將第3半導體基板之凹部接合於第2半導體基板，形成貫穿業經薄型化之第3半導體基板的通孔，並隔著填充於通孔內的金屬層電性連接第2及第3半導體基板之半導體晶片的電極墊群。然後，去除第3半導體基板之外緣部。
藉由重複此種步驟，可積層多數半導體基板，且令不同層的構成半導體基板之半導體晶片群連接成可傳達訊號。此時，將變得不需要如以往般具有異於通常的半導體裝置中的晶圓製程的步驟，即，在半導體基板將支撐體予以接合及去除的步驟，因此可提供得以提高生產性且減少製造成本的半導體裝置的製造方法。另外，備妥之第1半導體基板的徑長小於第2半導體基板之凹部底面的徑長時，不須去除第1半導體基板之外緣部，即可適用本發明之上下配線方式。
又，根據本發明第1實施形態，在半導體基板群連接時，不需要有在通孔形成凸塊的步驟，因此可提供得以提高生產性且減少製造成本的半導體裝置的製造方法。
又，根據本發明第1實施形態，由於係使半導體基板群接合成令形成有半導體積體電路之面與未形成有半導體積體電路之面相對，故只要單純重複同樣步驟即可積層3個以上的半導體基板，因此可提供得以提高生產性且減少製造成本的半導體裝置的製造方法。
又，根據本發明第1實施形態，通孔僅形成在半導體基板的薄型化部分，不需要形成較深通孔，故不會有通孔的孔加工時間或金屬填充時間變長，又，所需材料增加的情況，因此可防止半導體裝置之製造成本提高。
又，根據本發明第1實施形態，由於是在將半導體基板極度薄型化之後才形成通孔，故即使通孔的尺寸或密度不同，亦可減輕通孔前端部分之直徑改變的程度，因此可減少電性連接時的阻力值不均而提高信賴性。
(第1實施形態之變形例)
第1實施形態中，係舉例為以僅殘留半導體基板21之外緣部(排除多數半導體晶片形成區域A的部分)，並將中心部附近(含多數半導體晶片形成區域A的部分)薄型化之方式在半導體基板21之面21b形成凹部21x，藉此可令形成凹部21x後的半導體基板21維持充分剛性。然而，亦可在未形成凹部21x的情況下將半導體基板21之面21b側全體薄型化。此時，可採取製造步驟如下。
第5A圖~第5D圖係將本發明第1實施形態之變形例之半導體裝置之製造步驟舉例說明的圖。第5A圖~第5D圖中，對於與第3圖所示之半導體裝置10相同的部分會附上相同符號，並省略其說明。
首先，準備第4A圖及第4B圖所示之半導體基板11。接著，在第5A圖所示之步驟中，在不將半導體基板11之外緣部11x去除的情況下，於半導體基板11之面11a形成樹脂層16。此時，與第4D圖所示之步驟相同，係以半導體基板11c之面11b為基準面，且樹脂層16之面16a對基準面的高度H1的不均整宜為1μm以下。因此，宜在形成樹脂層16後，設置確認高度H1的不均整的步驟。高度H1的不均整超過1μm時，宜設置將樹脂層16之面16a加工成令高度H1的不均整呈1μm以下的步驟。樹脂層16之面16a可藉由例如CMP等來加工。
另外，已積層有n片半導體基板，且在其最上層(第n層)之半導體基板上形成樹脂層時，係以最下層之半導體基板之背面(未形成有裝置之側的面)為基準面，且樹脂層之上面宜相對於基準面呈平行。此種情況下的平行係指，樹脂層之上面對基準面的高度的不均整為(1×n)μm以下。即，如前述，在1片半導體基板上形成樹脂層時，樹脂層之上面對基準面的高度的不均整宜為1×1=1μm以下，又，例如在積層10片的半導體基板上形成樹脂層時，樹脂層之上面對基準面(最下層之半導體基板之背面)的高度的不均整宜為1×10=10μm以下。
接著，在第5B圖所示之步驟中，準備與第4A圖及第4B圖所示之半導體基板11同樣形態的半導體基板21。然後，在半導體基板21之面21a形成接著層96並接合(暫時接著)支撐體97。支撐體97宜使用在進行校準時可透光的基板，可使用例如石英玻璃之基板等。接著層96可使用在後述第5D圖所示之步驟中的加熱溫度下會軟化的接著劑(在200℃左右或200℃以下便會軟化的接著劑)。接著層96可藉由例如旋塗法形成在半導體基板21之面21a上。亦可取代旋塗法改用貼附薄膜狀接著劑的方法令接著層96形成在半導體基板21之面21a上。
接著，在第5C圖所示之步驟中，將半導體基板21之面21b側全體薄型化。將薄型化後之半導體基板21作為半導體基板21c。薄型化可藉由例如使用研磨機等研磨半導體基板21之面21b來實現。此時，亦可併用乾式磨光或濕式蝕刻等。半導體基板21c的薄型化部分的厚度T3可為例如1μm~100μm左右，但就強度的觀點來看，宜為10μm~50μm左右。藉由令半導體基板21c的薄型化部分的厚度T3為10μm~50μm左右，可減少機械性振動等所造成之破壞或減少針對半導體晶片的應力。支撐體97具有將業經薄型化而令剛性降低之半導體基板21c予以支撐的機能。半導體基板21c的薄型化部分的厚度T3必須為1μm以上的理由如前面所述。
接著，在第5D圖所示之步驟中，在半導體基板11上配置具有支撐體97的半導體基板21c，以令半導體基板11之面11a上所形成之樹脂層16之面16a接觸半導體基板21c之面21b。半導體基板11及半導體基板21c可事先形成例如，用以在切劃區域B高精度地進行對位的校準標誌。具有支撐體97的半導體基板21c對半導體基板11之配置可以校準標誌為基準，藉由周知方法來進行。校準精度可為例如2μm以下。接著，在以例如250℃加熱過的狀態下，從支撐體97之方向押壓第5D圖所示之構造體，使半導體基板11之面11a上所形成之樹脂層16之面16a壓附在半導體基板21c之面21b。藉此，樹脂層16會硬化，而令半導體基板11接合於半導體基板21c之面21b側。該加熱亦可使用300℃來進行，但最好是在200℃以下。若使用如300℃之高溫，則會因熱膨脹之不同而產生應力，隨著積層數增加，將成為剝落或半導體基板破裂的原因所在。另外，由於接著層96係使用在第5D圖所示之步驟中的加熱溫度下會軟化的接著劑(在200℃左右或200℃以下便會軟化的接著劑)，因此在接合半導體基板11與21c之後，可輕易去除支撐體97。
接著，藉由與第1實施形態之第4G圖同樣的步驟，形成感光性光阻膜27以覆蓋半導體基板21c之面21a。光阻膜27係藉由例如將液狀光阻塗佈於半導體基板21c之面21a來形成。光阻膜27之厚度可為例如10μm。然後，實施與第1實施形態之第4H圖~第4T圖同樣的步驟。
接著，在半導體基板21c之面21a形成樹脂層26後，準備與第4A圖及第4B圖所示之半導體基板11同樣形態的半導體基板31。然後，重複前述步驟及第4E圖~第4T圖所示之步驟。接著對半導體基板41~71亦重複同樣步驟。最後以周知方法形成外部連接端子91。形成外部連接端子91時，係形成例如Ni層作為金屬層39。並且，形成具有供Ni層露出之開口部76x的防銲層76，然後在開口部76x內所露出的Ni層上形成外部連接端子91，藉此製造出相當於第3圖所示之半導體裝置10的半導體裝置。惟，製成的半導體裝置中，業經積層之各半導體基板之外緣部未被去除。製成的半導體裝置係藉由切割刀等在切斷位置C進行切斷而單片化，藉此成為最終製品的形態。
根據本發明第1實施形態之變形例，準備未經薄型化之第1半導體基板。又，準備業經薄型化之第2半導體基板。然後，將第2半導體基板接合於第1半導體基板，形成貫穿業經薄型化之第2半導體基板的通孔，並隔著填充於通孔內的金屬層電性連接第1及第2半導體基板之半導體晶片的電極墊群。接著，準備業經薄型化之第3半導體基板。然後，將第3半導體基板接合於第2半導體基板，形成貫穿業經薄型化之第3半導體基板的通孔，並隔著填充於通孔內的金屬層電性連接第2及第3半導體基板之半導體晶片的電極墊群。
藉由重複此種步驟，可積層多數半導體基板，且令不同層的構成半導體基板之半導體晶片群連接成可傳達訊號。其結果，在半導體基板群連接時，將變得不需要有在通孔形成凸塊的步驟，因此可提供得以提高生產性且減少製造成本的半導體裝置的製造方法。
又，根據本發明第1實施形態之變形例，由於係使半導體基板群接合成令形成有半導體積體電路之面與未形成有半導體積體電路之面相對，故只要單純重複同樣步驟即可積層3個以上的半導體基板，因此可提供得以提高生產性且減少製造成本的半導體裝置的製造方法。
又，根據本發明第1實施形態之變形例，通孔僅形成在半導體基板的薄型化部分，不需要形成較深通孔，故不會有通孔的孔加工時間或金屬填充時間變長，又，所需材料增加的情況，因此可防止半導體裝置之製造成本提高。
又，根據本發明第1實施形態之變形例，由於是在將半導體基板極度薄型化之後才形成通孔，故即使通孔的尺寸或密度不同，亦可減輕通孔前端部分之直徑改變的程度，因此可減少電性連接時的阻力值不均而提高信賴性。
(第2實施形態) [本發明第2實施形態之半導體裝置的構造]
首先，就本發明第2實施形態之半導體裝置的構造進行說明。第6圖係將本發明第2實施形態之半導體裝置舉例說明的截面圖。同一圖中，對於與第3圖相同的構造部分會附上相同符號，並省略其說明。本發明第2實施形態之半導體裝置10A中，將鄰接之半導體基板之金屬墊群連接的通孔及金屬層係從1個變更為4個，除此之外，均與本發明第1實施形態之半導體裝置10呈相同構造。
第6圖中，21z~71z係表示通孔，38a~88a係表示填充通孔21z~71z的金屬層。相對於各半導體基板的1個金屬墊各設有4個通孔及金屬層。
如前述，相對於1個金屬墊設置多數個通孔及金屬層，藉此可提高金屬墊群的連接信賴性。又，若未在正下方的半導體基板設計金屬墊，便可對1個以上的下層之半導體基板設置通孔及金屬層。該方式可將相同或相異之電訊號連接至期望之半導體基板。又，由於通孔徑變小，故可縮短設置通孔及金屬層之步驟的所需時間。另外，相對於1個金屬墊所能設置的通孔或金屬層之數量亦可為2個、3個或5個以上。
[本發明第2實施形態之半導體裝置之製造步驟]
接著，就本發明第2實施形態之半導體裝置之製造步驟進行說明。第7A圖~第7F圖係將本發明第2實施形態之半導體裝置之製造步驟舉例說明的圖。第7A圖~第7F圖中，對於與第6圖所示之半導體裝置10A相同的構造部分會附上相同符號，並省略其說明。又，關於與本發明第1實施形態之半導體裝置之製造步驟類似的部分會省略說明。
首先，進行與第4A圖~第4G圖同樣的步驟。接著，在第7A圖及第7B圖所示之步驟中，隔著預定光罩對第4G圖所示之光阻膜27進行曝光，接著對業經曝光處理之光阻膜27進行顯影，藉此在光阻膜27形成開口部27y。第7A圖係截面圖，第7B圖係平面圖。另外，為了方便說明，在第7A圖~第7F圖中，僅放大表示第4G圖所示之構造體之一部分(電極墊15及電極墊25附近)。
接著，在第7C圖所示之步驟中，於半導體基板21c形成通孔21z。通孔21z係形成為貫穿對應開口部27y之部分的半導體基板21c(基板本體22、半導體積體電路23、絕緣層24、電極墊25)及樹脂層16，且令半導體基板11c之電極墊15露出。通孔21z可藉由例如乾式蝕刻等來形成。通孔21z在平面視野呈例如圓形，其直徑Φ7可為例如1μm~10μm。惟，通孔21z的直徑Φ7宜為令縱橫比(=深度D2/直徑Φ7)呈0.5以上5以下的值。藉由將通孔21z的直徑Φ7設為令縱橫比(=深度D2/直徑Φ7)呈0.5以上5以下的值，便可實現形成通孔21z時的蝕刻加工速度(產量)之提昇，或，金屬層38a對通孔21z的易埋入性之提昇等。
接著，在第7D圖所示之步驟中，去除第7C圖所示之光阻膜27。接著，進行與第4K圖~第4Q圖同樣的步驟，如第7E圖所示般，將金屬層38a填充於通孔21z。接著，藉由例如濕式蝕刻等去除未受到金屬層38a覆蓋之部分的金屬層29後，如第7F圖所示般，形成金屬層39以覆蓋電極墊25及金屬層38a。例如，在絕緣層24上形成將電極墊25及金屬層38a開口的光阻膜，然後藉由以電極墊25及金屬層38a為供電層的電鍍法，使電鍍膜析出成長以填充開口部後，將光阻膜去除，藉此便可形成金屬層39。
之後，藉由重複與第1實施形態同樣的步驟，便製造出第6圖所示之半導體裝置10A。半導體裝置10A係藉由切割刀等在切斷位置C進行切斷而單片化，藉此成為最終製品的形態。
根據本發明第2實施形態，可達到與本發明第1實施形態同樣的效果。此外，由於通孔徑變小，故可縮短設置通孔及金屬層之步驟的所需時間，並且可藉由相對於1個金屬墊設置多數個通孔及金屬層，來提高金屬墊群的連接信賴性。
(第3實施形態) [本發明第3實施形態之半導體裝置的構造]
首先，就本發明第3實施形態之半導體裝置的構造進行說明。第8圖係將本發明第3實施形態之半導體裝置舉例說明的截面圖。同一圖中，對於與第6圖相同的構造部分會附上相同符號，並省略其說明。本發明第3實施形態之半導體裝置10B中，係令本發明第2實施形態之半導體裝置10A中的「相對於4個通孔及金屬層設置1個金屬墊」變更為「相對於1個通孔及金屬層設置1個金屬墊」，除此之外，均與本發明第2實施形態之半導體裝置10A呈相同構造。
第8圖中，15a及15b~75a及75b係表示金屬墊。相對於1個通孔及金屬層設有1個金屬墊。
如前述，藉由相對於1個金屬墊設置1個通孔及金屬層，在將相同訊號分配至鄰接之金屬墊時，可與第2實施形態同樣地提高金屬墊群的連接信賴性。又，在將不同訊號分配至鄰接之金屬墊時，可提高配線設計的自由度。
[本發明第3實施形態之半導體裝置之製造步驟]
接著，就本發明第3實施形態之半導體裝置之製造步驟進行說明。第9A圖~第9F圖係將本發明第3實施形態之半導體裝置之製造步驟舉例說明的圖。第9A圖~第9F圖中，對於與第8圖所示之半導體裝置10B相同的構造部分會附上相同符號，並省略其說明。又，關於與本發明第1實施形態或第2實施形態之半導體裝置之製造步驟類似的部分會省略說明。
首先，進行與第4A圖~第4G圖同樣的步驟。接著，在第9A圖及第9B圖所示之步驟中，隔著預定光罩對第4G圖所示之光阻膜27進行曝光，接著對業經曝光處理之光阻膜27進行顯影，藉此在光阻膜27形成開口部27y。第9A圖係截面圖，第9B圖係平面圖。另外，為了方便說明，在第9A圖~第9F圖中，僅放大表示第4G圖所示之構造體之一部分(電極墊15及電極墊25附近)。
接著，在第9C圖所示之步驟中，於半導體基板21c形成通孔21z。通孔21z係形成為貫穿對應開口部27y之部分的半導體基板21c(基板本體22、半導體積體電路23、絕緣層24、電極墊25)及樹脂層16，且令半導體基板11c之電極墊15a及15b露出。通孔21z可藉由例如乾式蝕刻等來形成。通孔21z在平面視野呈例如圓形，其直徑Φ7可為例如1μm~10μm。惟，通孔21z的直徑Φ7宜為令縱橫比(=深度D2/直徑Φ7)呈0.5以上5以下的值。藉由將通孔21z的直徑Φ7設為令縱橫比(=深度D2/直徑Φ7)呈0.5以上5以下的值，便可實現形成通孔21z時的蝕刻加工速度(產量)之提昇，或，金屬層38b對通孔21z的易埋入性之提昇等。
接著，在第9D圖所示之步驟中，去除第9C圖所示之光阻膜27。接著，進行與第4K圖~第4Q圖同樣的步驟，如第9E圖所示般，將金屬層38b填充於通孔21z。接著，藉由例如濕式蝕刻等去除未受到金屬層38b覆蓋之部分的金屬層29後，如第9F圖所示般，形成金屬層39a以覆蓋電極墊25及金屬層38b。例如，在絕緣層24上形成將電極墊25及金屬層38b開口的光阻膜，然後藉由以電極墊25及金屬層38b為供電層的電鍍法，使電鍍膜析出成長以填充開口部後，將光阻膜去除，藉此便可形成金屬層39a。
之後，藉由重複與第1實施形態同樣的步驟，便製造出第8圖所示之半導體裝置10B。半導體裝置10B係藉由切割刀等在切斷位置C進行切斷而單片化，藉此成為最終製品的形態。
根據本發明第3實施形態，可達到與本發明第1實施形態同樣的效果。此外，在將相同訊號分配至鄰接之金屬墊時，可與第2實施形態同樣地提高金屬墊群的連接信賴性。又，在將不同訊號分配至鄰接之金屬墊時，可提高配線設計的自由度。
(第4實施形態) [本發明第4實施形態之半導體裝置的構造]
首先，就本發明第4實施形態之半導體裝置的構造進行說明。第10圖係將本發明第4實施形態之半導體裝置舉例說明的截面圖。同一圖中，對於與第8圖相同的構造部分會附上相同符號，並省略其說明。本發明第4實施形態之半導體裝置10C中，係令本發明第3實施形態之半導體裝置10B中的設在對應所有半導體基板之所有通孔之位置的金屬墊少設置一部分，並以通孔及金屬層直接連接設有金屬墊之半導體基板群，除此之外，均與本發明第3實施形態之半導體裝置10B呈相同構造。
如前述，將金屬墊僅設在一部分的半導體基板，藉此可以通孔及金屬層直接連接未鄰接之半導體基板群，故可提高配線設計的自由度。
[本發明第4實施形態之半導體裝置之製造步驟]
接著，就本發明第4實施形態之半導體裝置之製造步驟進行說明。第11A圖~第11H圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖。第11A圖~第11H圖中，對於與第10圖所示之半導體裝置10C相同的構造部分會附上相同符號，並省略其說明。又，關於與本發明第1實施形態至第3實施形態之半導體裝置之製造步驟類似的部分會省略說明。
首先，進行與第4A圖~第4G圖同樣的步驟。接著，在第11A圖及第11B圖所示之步驟中，隔著預定光罩對第4G圖所示之光阻膜27進行曝光，接著對業經曝光處理之光阻膜27進行顯影，藉此在光阻膜27形成開口部27z。第11A圖係截面圖，第11B圖係平面圖。另外，為了方便說明，在第11A圖~第11H圖中，僅放大表示第4G圖所示之構造體之一部分(電極墊15及電極墊25附近)。
接著，在第11C圖所示之步驟中，於半導體基板21c形成通孔21z。通孔21z係形成為貫穿對應開口部27z之部分的半導體基板21c(基板本體22、半導體積體電路23、絕緣層24、電極墊25)及樹脂層16，且令半導體基板11c之電極墊15a及15b露出。通孔21z可藉由例如乾式蝕刻等來形成。通孔21z在平面視野呈例如圓形，其直徑Φ7可為例如1μm~10μm。惟，通孔21z的直徑Φ7宜為令縱橫比(=深度D2/直徑Φ7)呈0.5以上5以下的值。藉由將通孔21z的直徑Φ7設為令縱橫比(=深度D2/直徑Φ7)呈0.5以上5以下的值，便可實現形成通孔21z時的蝕刻加工速度(產量)之提昇，或，金屬層38b對通孔21z的易埋入性之提昇等。
接著，在第11D圖所示之步驟中，去除第11C圖所示之光阻膜27。接著，進行與第4K圖~第4L圖同樣的步驟後，如第11E圖所示般，形成金屬層29以覆蓋絕緣層24之上面、電極墊25之上面及側面、絕緣層28之上面、於通孔21z之底部露出的電極墊15a及15b之上面。金屬層29可藉由例如無電鍍法等來形成。金屬層29亦可使用例如濺鍍法、CVD法等來形成。金屬層29可使用例如在Ti層上積層有Cu層的積層體等。金屬層29亦可使用例如在Ta層上積層有Cu層的積層體等。又，埋入材料可為符合設計基準的導體，亦可取代Cu改使用W或Al、或是聚矽摻雜物、或是奈米碳管等碳材料或導電性聚合物之任一者。又，絕緣層具有充分絕緣性時，可選擇未使用貫孔金屬層的埋入配線之組合。
接著，在第11F圖所示之步驟中，形成感光性光阻膜37以覆蓋除了通孔21z之內部以外的金屬層29之上面。光阻膜37可藉由例如將乾膜光阻貼附於金屬層29之上面來形成。光阻膜27的厚度可為例如10μm。接著，隔著預定光罩對光阻膜37進行曝光，接著對業經曝光處理之光阻膜37進行顯影，藉此在光阻膜37形成開口部37y。開口部37y僅形成在對應形成有電極墊25之部分的通孔21z上。
接著，進行與第4P~第4R圖同樣的步驟，如第11G圖所示般，去除未受到金屬層38b覆蓋之部分的金屬層29。接著，在第11H圖所示之步驟中，形成金屬層39a以覆蓋電極墊25及金屬層38b。例如，在絕緣層24上形成將電極墊25及金屬層38b開口的光阻膜，然後藉由以電極墊25及金屬層38b為供電層的電鍍法，使電鍍膜析出成長以填充開口部後，將光阻膜去除，藉此便可形成金屬層39a。
之後，藉由重複與第1實施形態同樣的步驟，便製造出第10圖所示之半導體裝置10C。另外，未填充有金屬層的通孔係在積層具有電極墊之半導體基板後，藉由與第1實施形態同樣的方法進行填充。半導體裝置10C係藉由切割刀等在切斷位置C進行切斷而單片化，藉此成為最終製品的形態。
另外，要將金屬墊設在哪片半導體基板的哪個位置或是不設在哪個位置一事，可隨意決定，不受限於第10圖所舉例之態樣。
根據本發明第4實施形態，可達到與本發明第1實施形態同樣的效果。此外，令設在對應所有半導體基板之所有通孔之位置的金屬墊少設置一部分，藉此可以通孔及金屬層直接連接未鄰接之半導體基板群，故可提高配線設計的自由度。
(第5實施形態)
第1~第4實施形態係舉例說明一種積層具有半導體晶片的多數半導體基板，令不同層的構成半導體基板之半導體晶片群連接成可傳達訊號的半導體裝置之製造方法。然而，積層之基板即使不全都是具有半導體晶片的半導體基板亦可，可包含一部分不具有半導體晶片之構造層。因此，第5實施形態係舉例說明一種包含不具有半導體晶片之構造層的半導體裝置之製造方法。在此，構造層係指包含矽基板、金屬層、絕緣層等不具有半導體晶片的所有的層。
[本發明第5實施形態之半導體裝置的構造]
首先，就本發明第5實施形態之半導體裝置的構造進行說明。第12圖係將本發明第5實施形態之半導體裝置舉例說明的截面圖。同一圖中，對於與第3圖相同的構造部分會附上相同符號，並省略其說明。本發明第5實施形態之半導體裝置10D中，係在第3圖所示之本發明第1實施形態之半導體裝置10的樹脂層66與半導體基板71c之間設有構造層81及樹脂層86，除此之外，均與半導體裝置10呈相同構造。
第12圖所示之半導體裝置10D中，構造層81係隔著樹脂層66積層於半導體基板61c上，半導體基板71c係隔著樹脂層86積層於構造體81上。構造體81設有用以電性連接半導體基板61c與71c的通孔(未圖示)或金屬層(未圖示)等。樹脂層86可使用與樹脂層16等相同的材料。
構造層81具有：不具有半導體晶片的矽基板81c、絕緣膜81d、槽81x。槽81x係設在矽基板81c之半導體基板71c側，且含有槽81x的矽基板81c之表面形成有由例如Si3 N4 或SiO2 等所構成之絕緣膜81d。矽基板81c係藉由絕緣膜81d與鄰接之半導體基板71c絕緣。槽81x內填充有例如水或乙醇等冷卻介質，令槽81x可發揮作為冷媒流路之機能。槽81x的形狀或形成位置可隨意。
如前述，在半導體裝置中積層的基板不受限於具有半導體晶片的半導體基板，可包含一部分不具有半導體晶片之構造層。在半導體裝置中積層的構造層含有例如具有冷媒流路之矽基板，藉此可具有將半導體基板產生之熱予以放熱的冷卻機能。具有冷卻機能的構造層若鄰接設置在尤其是含CPU等高發熱裝置之半導體基板則可發揮效果。另外，半導體裝置中，不具有半導體晶片之構造層可含有多數層。
[本發明第5實施形態之半導體裝置之製造步驟]
接著，就本發明第5實施形態之半導體裝置之製造步驟進行說明。
首先，準備構造層81。具體而言，將矽基板81c加工成預定外徑後，在其中一面形成槽81x。槽81x可藉由例如DRIE(深活性離子蝕刻)等來形成。然後，在含有槽81x的矽基板81c之表面形成絕緣膜81d。絕緣膜81d可藉由例如電漿CVD法等來形成。藉由以上步驟，便完成構造層81。
接著，藉由與第4A圖~第4T圖同樣的步驟，從半導體基板11c依序積層半導體基板61c、樹脂層66、構造層81、樹脂層86及半導體基板71c，並形成通孔或金屬層等，藉此完成半導體裝置10D。
以上，舉例說明一種含有構造層的半導體裝置之製造方法，且該構造層含有不具有半導體晶片之矽基板，但構造層除了不具有半導體晶片之矽基板以外，亦可含有Cu等金屬層或環氧樹脂等絕緣層，且亦可為具有MEMS的構造。MEMS之一例可舉：壓力感測器或加速度感測器等。
根據本發明第5實施形態，可達到與本發明第1實施形態同樣的效果。此外，在半導體裝置設置不具有半導體晶片之構造層，藉此可實現將半導體基板產生之熱予以放熱的冷卻機能等。
(第6實施形態)
第1~第4實施形態係舉例說明一種積層具有半導體晶片的多數半導體基板，令不同層的構成半導體基板之前述半導體晶片群連接成可傳達訊號的半導體裝置之製造方法(WOW)。又，第5實施形態係舉例說明一種含不具有半導體晶片之構造層的半導體裝置之製造方法。第6實施形態係就WOW內亦包含半導體裝置周知步驟(所謂前端製程或後端製程)的半導體裝置全體之製造步驟加以舉例說明。
第13圖係WOW內亦包含半導體裝置周知步驟的半導體裝置全體之製造步驟的流程圖範例。參照第13圖，首先，在『氧化』之步驟(S11)中，於半導體基板之表面形成氧化膜。接著，在『擴散』之步驟(S12)中，於半導體基板導入摻雜物(雜質)來形成半導體區域。接著，在『FEOL(前端製程)』之步驟(S13)中，將光刻(S13a)、蝕刻(S13b)、成膜(S13c)及CMP(S13d)重複所需次數，藉此形成電晶體等裝置。
具體而言，在光刻(S13a)之步驟中，於半導體基板塗佈光阻(感光性物質)，並使用曝光裝置印上光罩所描繪的元件、電路之圖案。在蝕刻(S13b)之步驟中，藉由物理性或化學性蝕刻加工去除不必要的氧化膜或金屬膜等。在成膜(S13c)之步驟中，藉由濺鍍法或CVD等方法令構成電晶體等裝置的氧化膜或金屬膜等成膜。在CMP(S13d)之步驟中，研磨半導體基板之表面。
接著，在『BEOL(後端製程)』之步驟(S14)中，將光刻(S14a)、蝕刻(S14b)、成膜(S14c)及CMP(S14d)重複所需次數，藉此以Cu等對半導體基板上所形成之電晶體等裝置進行配線而完成電路。關於光刻(S14a)、蝕刻(S14b)、成膜(S14c)及CMP(S14d)，如前面所述。藉此，便完成具有半導體晶片的半導體基板。
接著，在『WOW(晶圓堆疊)』之步驟(S15)中，將薄型化(S15a)、積層(S15b)、光刻(S15c)、通孔蝕刻(S15d)、成膜(S15e)及平坦化(S15f)重複所需次數，藉此積層具有半導體晶片的多數半導體基板，令不同層的構成半導體基板之半導體晶片群連接成可傳達訊號。
具體而言，在薄型化(S15a)之步驟中，如第4E圖或第5C圖所示般，將半導體基板薄型化。在積層(S15b)之步驟中，如第4F圖或第5D圖所示般，積層業經薄型化之半導體基板與未經薄型化之半導體基板。在光刻(S15c)、通孔蝕刻(S15d)、成膜(S15e)及平坦化(S15f)之步驟中，如第4H圖至第4S圖等所示般，令不同層的構成半導體基板之半導體晶片群連接成可傳達訊號。
接著，在『電性檢查』之步驟中(S16)中，對積層之半導體基板進行電性檢查。接著，在『研磨』之步驟中(S17)中，將積層之半導體基板研磨以調整厚度。接著，在『切割』之步驟中(S18)中，將積層之半導體基板切斷，製作多數積層之半導體晶片。接著，在『接合』之步驟中(S19)中，將積層之半導體晶片固定在導架，並以接合線電性連接半導體晶片之電極墊與導架。接著，在『成型』之步驟中(S20)中，將固定在導架上的積層之半導體晶片以樹脂密封。接著，在『最終檢查』之步驟中(S21)中，對在S20之步驟中成為最終製品形態的積層之半導體晶片進行出貨檢查(電特性檢查或外觀檢查等)。以上，完成所有步驟。
第13圖中，S11至S14為處理單片化(切割)前之半導體基板的周知步驟。緊接於S14之後的S15係本發明之WOW的步驟，其亦為處理單片化(切割)前之半導體基板的步驟。即，在保持單片化(切割)前之半導體基板的狀態下進行三維化(積層具有半導體晶片的多數半導體基板)，便可令不同層的構成半導體基板之半導體晶片群連接成可傳達訊號。若與習知步驟，即，在『BEOL(後端製程)』之步驟後將半導體晶片單片化(切割)，並在單片化半導體晶片的狀態下進行三維化的步驟相比，WOW在『BEOL(後端製程)』之步驟後，可在不進行切斷的情況下，移到將單片化(切割)前之半導體基板三維化的步驟。其結果，半導體裝置之製造步驟可簡略化，並且可抑制對量產設備的投資。
又，WOW中，對於半導體基板積層片數在理論上是無限制的。即，可得到依據半導體基板積層片數的積體度。例如，若製作以WOW積層10片半導體基板的半導體裝置，則每一半導體晶片為例如32GB之半導體裝置會成為320GB，可得到約1000個三維晶片。在邏輯裝置中，係將CPU核心部與快取部製作在不同的半導體基板內，若以WOW進行積層，則可達成如16核心、32核心、64核心...等多核心化。若可實現如32核心之多核心，則CPU核心本身可長久使用，且得以組成在實效上無不良的三維邏輯裝置。
此外，WOW中，半導體基板之厚度會成為配線距離，即使加上裝置層之厚度，亦只要20μm左右便可連接裝置群。考量到一般電路的配線長度為數百μm至數十mm左右，可將配線縮短至非常短。因此，若作為訊號線使用，則每一單位通孔的匯流排頻寬(bus bandwidth)很大，可達到高速資訊傳送。
以上，已就本發明之理想實施形態進行詳細說明，但本發明不受限於前述實施形態，在不脫離本發明之範圍的情況下，可對前述實施形態加入各種變化或替換。
例如，各實施形態中，係以使用在平面視野呈圓形的半導體基板(矽晶圓)的情況為例來進行說明，但半導體基板不限定為在平面視野呈圓形者，亦可使用在平面視野呈例如長方形等之面板狀者。
又，形成有半導體積體電路的基板之材料不限定為矽，亦可使用例如鍺或藍寶石等。
又，各實施形態中，係舉例為藉由電訊號隔著形成於通孔內的金屬層連接業經積層之構成半導體基板的半導體晶片群，但業經積層之構成半導體基板的半導體晶片群之連接不限定為電訊號，亦可藉由例如光訊號來連接。此時，可在通孔內形成光波導來取代金屬層。
又，各實施形態中，係舉例為在半導體基板形成電極墊之後才形成通孔，但亦可在形成通孔之後才形成電極墊。又亦可設置以CMP(化學機械研磨法)等研磨填充通孔之金屬層之上面的步驟(鑲嵌步驟)。
又，各實施形態中，係舉例為以僅殘留半導體基板之外緣部，並將中心部附近薄型化之方式形成凹部，但凹部係為了令業經薄型化之半導體基板維持充分剛性而形成者。因此，只要可令半導體基板維持充分剛性，則不限定為特定形狀。可作成例如，僅殘留格子狀部分，並將其他部分薄型化的形狀(形成多數凹部)。
又，各實施形態中說明的電極墊與通孔之連接形態，亦可混雜在一個半導體裝置內。
又，對於第2實施形態至第5實施形態，亦可施加與第1實施形態之變形例同樣的變形。
本國際專利申請案係根據2008年9月18日申請的日本專利申請案2008-240015號主張優先權者，並將日本專利申請案2008-240015號的所有內容沿用於本國際專利申請案。
10．．．半導體裝置
10A．．．半導體裝置
10B．．．半導體裝置
10C．．．半導體裝置
10D．．．半導體裝置
100．．．半導體裝置
500．．．半導體裝置
11．．．半導體基板
21．．．半導體基板
11c．．．半導體基板
21c．．．半導體基板
31c．．．半導體基板
41c．．．半導體基板
51c．．．半導體基板
61c．．．半導體基板
71c．．．半導體基板
110．．．半導體基板
210．．．半導體基板
510．．．半導體基板
610．．．半導體基板
110a．．．半導體基板
210a．．．半導體基板
310a．．．半導體基板
410a．．．半導體基板
610a．．．半導體基板
12．．．基板本體
22．．．基板本體
120．．．基板本體
220．．．基板本體
520．．．基板本體
620．．．基板本體
120a．．．基板本體
220a．．．基板本體
620a．．．基板本體
13．．．半導體積體電路
23．．．半導體積體電路
130．．．半導體積體電路
230．．．半導體積體電路
530．．．半導體積體電路
630．．．半導體積體電路
140．．．通孔
240．．．通孔
640．．．通孔
21y．．．通孔
31y．．．通孔
41y．．．通孔
51y．．．通孔
61y．．．通孔
71y．．．通孔
21z．．．通孔
31z．．．通孔
41z．．．通孔
51z．．．通孔
61z．．．通孔
71z．．．通孔
11a．．．面
11b．．．面
21a．．．面
21b．．．面
16a．．．面
27x．．．開口部
27y．．．開口部
27z．．．開口部
37x．．．開口部
37y．．．開口部
76x．．．開口部
15．．．電極墊
25．．．電極墊
35．．．電極墊
45．．．電極墊
55．．．電極墊
65．．．電極墊
75．．．電極墊
15a．．．金屬墊
15b．．．金屬墊
25a．．．金屬墊
25b．．．金屬墊
35a．．．金屬墊
35b．．．金屬墊
45a．．．金屬墊
45b．．．金屬墊
55a．．．金屬墊
55b．．．金屬墊
65a．．．金屬墊
65b．．．金屬墊
75a．．．金屬墊
75b．．．金屬墊
29．．．金屬層
38．．．金屬層
39．．．金屬層
48．．．金屬層
58．．．金屬層
68．．．金屬層
78．．．金屬層
88．．．金屬層
38a．．．金屬層
38b．．．金屬層
39a．．．金屬層
48a．．．金屬層
58a．．．金屬層
68a．．．金屬層
78a．．．金屬層
88a．．．金屬層
16．．．樹脂層
26．．．樹脂層
36．．．樹脂層
46．．．樹脂層
56．．．樹脂層
66．．．樹脂層
86．．．樹脂層
14．．．絕緣層
24．．．絕緣層
28．．．絕緣層
27．．．光阻膜
37．．．光阻膜
97．．．支撐體
300．．．支撐體
11x．．．外緣部
21x．．．凹部
76．．．防銲層
81．．．構造層
81c．．．矽基板
81d．．．絕緣膜
81x．．．槽
91．．．外部連接端子
96．．．接著層
Φ1．．．直徑
Φ2．．．直徑
Φ3．．．直徑
Φ4．．．直徑
Φ5．．．直徑
Φ6．．．直徑
Φ7．．．直徑
T1．．．厚度
T2．．．厚度
T3．．．厚度
D1．．．深度
D2．．．深度
H1．．．高度
A．．．半導體晶片形成區域
B．．．切劃區域
C．．．切斷位置
S11．．．步驟
S12．．．步驟
S13．．．步驟
S13a．．．步驟
S13b．．．步驟
S13c．．．步驟
S13d．．．步驟
S14．．．步驟
S14a．．．步驟
S14b．．．步驟
S14c．．．步驟
S14d．．．步驟
S15．．．步驟
S15a．．．步驟
S15b．．．步驟
S15c．．．步驟
S15d．．．步驟
S15e．．．步驟
S15f．．．步驟
S16．．．步驟
S17．．．步驟
S18．．．步驟
S19．．．步驟
S20．．．步驟
S21．．．步驟
第1A圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其1)。
第1B圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其2)。
第1C圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其3)。
第1D圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其4)。
第1E圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其5)。
第1F圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其6)。
第1G圖係將以往的WOW構造的半導體裝置之製造步驟舉例說明的圖(其7)。
第2A圖係將以往的WOW構造的半導體裝置之其他製造步驟舉例說明的圖(其1)。
第2B圖係將以往的WOW構造的半導體裝置之其他製造步驟舉例說明的圖(其2)。
第2C圖係將以往的WOW構造的半導體裝置之其他製造步驟舉例說明的圖(其3)。
第3圖係將本發明第1實施形態之半導體裝置舉例說明的截面圖。
第4A圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其1)。
第4B圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其2)。
第4C圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其3)。
第4D圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其4)。
第4E圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其5)。
第4F圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其6)。
第4G圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其7)。
第4H圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其8)。
第4I圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其9)。
第4J圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其10)。
第4K圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其11)。
第4L圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其12)。
第4M圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其13)。
第4N圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其14)。
第4O圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其15)。
第4P圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其16)。
第4Q圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其17)。
第4R圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其18)。
第4S圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其19)。
第4T圖係將本發明第1實施形態之半導體裝置之製造步驟舉例說明的圖(其20)。
第5A圖係將本發明第1實施形態之變形例之半導體裝置之製造步驟舉例說明的圖(其1)。
第5B圖係將本發明第1實施形態之變形例之半導體裝置之製造步驟舉例說明的圖(其2)。
第5C圖係將本發明第1實施形態之變形例之半導體裝置之製造步驟舉例說明的圖(其3)。
第5D圖係將本發明第1實施形態之變形例之半導體裝置之製造步驟舉例說明的圖(其4)。
第6圖係將本發明第2實施形態之半導體裝置舉例說明的截面圖。
第7A圖係將本發明第2實施形態之半導體裝置之製造步驟舉例說明的圖(其1)。
第7B圖係將本發明第2實施形態之半導體裝置之製造步驟舉例說明的圖(其2)。
第7C圖係將本發明第2實施形態之半導體裝置之製造步驟舉例說明的圖(其3)。
第7D圖係將本發明第2實施形態之半導體裝置之製造步驟舉例說明的圖(其4)。
第7E圖係將本發明第2實施形態之半導體裝置之製造步驟舉例說明的圖(其5)。
第7F圖係將本發明第2實施形態之半導體裝置之製造步驟舉例說明的圖(其6)。
第8圖係將本發明第3實施形態之半導體裝置舉例說明的截面圖。
第9A圖係將本發明第3實施形態之半導體裝置之製造步驟舉例說明的圖(其1)。
第9B圖係將本發明第3實施形態之半導體裝置之製造步驟舉例說明的圖(其2)。
第9C圖係將本發明第3實施形態之半導體裝置之製造步驟舉例說明的圖(其3)。
第9D圖係將本發明第3實施形態之半導體裝置之製造步驟舉例說明的圖(其4)。
第9E圖係將本發明第3實施形態之半導體裝置之製造步驟舉例說明的圖(其5)。
第9F圖係將本發明第3實施形態之半導體裝置之製造步驟舉例說明的圖(其6)。
第10圖係將本發明第4實施形態之半導體裝置舉例說明的截面圖。
第11A圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其1)。
第11B圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其2)。
第11C圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其3)。
第11D圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其4)。
第11E圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其5)。
第11F圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其6)。
第11G圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其7)。
第11H圖係將本發明第4實施形態之半導體裝置之製造步驟舉例說明的圖(其8)。
第12圖係將本發明第5實施形態之半導體裝置舉例說明的截面圖。
第13圖係WOW內亦包含半導體裝置周知步驟的半導體裝置全體之製造步驟的流程圖範例。
11a．．．面
11b．．．面
11c．．．半導體基板
12．．．基板本體
13．．．半導體積體電路
15．．．電極墊
16．．．樹脂層
21a．．．面
21b．．．面
21c．．．半導體基板
21x．．．凹部
22．．．基板本體
23．．．半導體積體電路
25．．．電極墊
A．．．半導體晶片形成區域
B．．．切劃區域
C．．．切斷位置

Claims (15)

  1. 一種半導體裝置的製造方法，係積層在主面側具有半導體積體電路且形成有半導體晶片的多數半導體基板，令不同層的構成前述半導體基板之前述半導體晶片群連接成可傳達訊號，然後將前述半導體晶片部分予以單片化的方法，其特徵在於包含有：第1步驟，準備第1半導體基板及第2半導體基板；第2步驟，將前述第2半導體基板薄型化；第3步驟，將業經薄型化之前述第2半導體基板的與主面呈相反側的面隔著絕緣層固定在前述第1半導體基板的主面；第4步驟，在業經薄型化之前述第2半導體基板形成通孔，該通孔從前述第2半導體基板的主面貫穿至與主面呈相反側的面；及第5步驟，形成連接部，該連接部可隔著前述通孔在前述第1半導體基板的前述半導體晶片與前述第2半導體基板的前述半導體晶片之間傳達訊號，其中前述第2步驟中，僅將前述第2半導體基板的預定區域薄型化。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其更包含有：第6步驟，準備其他半導體基板，在前述其他半導體基板重複與前述第2步驟至前述第5步驟同樣的步驟，而在前述第2半導體基板上積層其他半導體基板。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中前述預定區域係除了外緣部以外的區域。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其係在前述第3步驟之前，具有將前述第1半導體基板之外緣部去除的步驟。
  5. 如申請專利範圍第4項之半導體裝置的製造方法，其係在前述第3步驟之後，具有將前述第2半導體基板之外緣部去除的步驟。
  6. 如申請專利範圍第1項之半導體裝置的製造方法，其中前述半導體基板在平面視野呈略圓形的形狀。
  7. 如申請專利範圍第1項之半導體裝置的製造方法，其中前述連接部係藉由電訊號來連接前述半導體晶片群。
  8. 如申請專利範圍第1項之半導體裝置的製造方法，其中前述連接部係藉由光訊號來連接前述半導體晶片群。
  9. 如申請專利範圍第1項之半導體裝置的製造方法，其中於業經積層之前述半導體基板之一部份含有一構造層，該構造層與前述半導體基板絕緣且不具有半導體晶片。
  10. 如申請專利範圍第9項之半導體裝置的製造方法，其中前述構造層係基板、金屬層或絕緣層。
  11. 如申請專利範圍第9項之半導體裝置的製造方法，其中前述構造層具有冷卻前述半導體基板的機能。
  12. 如申請專利範圍第9項之半導體裝置的製造方法，其中前述構造層具有MEMS。
  13. 如申請專利範圍第1項之半導體裝置的製造方法，其中前述半導體基板在前述第2步驟中業經薄型化之部分的厚度係前述半導體基板所具有之裝置的元件隔離深度的5倍以上。
  14. 如申請專利範圍第1項之半導體裝置的製造方法，其中前述半導體基板在前述第2步驟中業經薄型化之部分的厚度係1μm以上。
  15. 如申請專利範圍第1項之半導體裝置的製造方法，其中在前述第4步驟中所形成之通孔的縱橫比係0.5以上5以下。
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