JP2008153499A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ウェハオンウェハ実装工程を精度良く行えて、製品不良率を低くすることができる半導体装置の製造方法を提供する。
【解決手段】アライメントマスク３０を用いて、第１半導体ウェハ１の複数の半導体チップ領域５に対して一括露光を行って、第１半導体ウェハ１の複数の半導体チップ領域５のそれぞれに第１アライメントマーク２を形成する。アライメントマスク３０を用いて、第１半導体ウェハ１と積み重ねるべき第２半導体ウェハの半導体チップ領域に対して一括露光を行って、第２半導体ウェハの複数の半導体チップ領域のそれぞれに第２アライメントマークを形成する。これにより、第１アライメントマーク２同士の間隔と第２アライメントマーク同士の間隔とを同一にすることができる。
【選択図】図２Ｂ

Description

本発明は、半導体パッケージの製造方法に係わり、特にウェハオンウェハ構造の半導体装置の製造方法に関する。

近年、電子機器の高性能化、小型化に伴って、複数の半導体チップを収容するＭＣＰ（マルチチップパッケージ）とすることにより、半導体装置の高機能化と小型化とが図られている。

上記ＭＣＰには、平面的に並べられた複数の半導体チップを収容する平面型ＭＣＰと、厚み方向に積み重ねた複数の半導体チップを収容するスタックドＭＣＰとがある。平面型ＭＣＰは、広い実装面積を必要とするので、電子機器の小型化への寄与が小さい。このため、複数の半導体チップを積み重ねたスタックドＭＣＰの開発が盛んに行われている。

そして、上記スタックドＭＣＰを効率的に作製するため、半導体回路が形成された半導体ウェハと、その半導体回路とは異なる半導体回路が形成された半導体ウェハとを、ウェハ状態まま接合するＷＯＷ（ウェハオンウェハ）実装が提案されている。

上記半導体ウェハには、周知のように、素子や配線（回路）を形成するために、拡大マスク（レチクル）を用いて、異なる複数のパターンが転写される。この場合、一般に、半導体ウェハの全体を熱酸化して、半導体ウェハの表面に酸化膜を形成した後、転写するパターン間に位置ずれが生じないように、パターン形成用のアライメントマークを半導体ウェハに形成する。

また、上記パターン形成用アライメントマークを基準にして、半導体ウェハの所定位置、すなわち半導体チップを形成する各領域の所定位置に、貫通孔を形成した後、一方の半導体ウェハに形成した貫通孔と、他方の半導体ウェハに形成した貫通穴との位置を合わせてから、半導体ウェハの分割を行う方法が提案されている。

図４Ａ〜図４Ｄに、従来の半導体装置の製造方法を説明するための模式図を示す。より詳しくは、図４Ａは上記従来の半導体装置の製造方法の酸化膜形成工程の模式図である。また、図４Ｂは上記従来の半導体装置の製造方法のアライメントマーク形成工程の模式図である。また、図４Ｃは上記従来の半導体装置の製造方法の回路形成工程の模式図である。そして、図４Ｄは、図４ＣのIVＤ−IVＤ線から見た断面の模式図である。

上記従来の半導体装置の製造方法では、図４Ａに示すように、半導体ウェハ１０１を熱酸化して、半導体ウェハ１０１の表面にシリコン酸化膜１１１を形成する。

次に、図示しないステッパを用いて、複数の半導体チップ領域１０５のそれぞれに１個のアライメントマーク１０２を形成する。このとき、上記アライメントマーク１０２は、半導体ウェハ１０１を搭載するステージを駆動させて１個づつ形成する。

次に、図４Ｃに示すように、上記アライメントマーク１０２を基準として、各半導体チップ領域１０５内に、図示しない半導体素子と、電極１０３と、貫通電極１０４（図４Ｄ参照）とを形成する。このとき、上記各半導体チップ領域１０５内の同じアライメントマーク１０２を基準として半導体素子等を順次形成するので、半導体チップ領域１０５内では高精度な相対位置を持つ回路・電極を形成することができる。

次に、上記半導体ウェハ１０１に対して行った処理と同じ処理を、図４Ｄに示す半導体ウェハ１２０に対して行う。すなわち、上記半導体ウェハ１２０の複数の半導体チップ領域１１５のそれぞれに１個のアライメントマーク１１２を形成した後、アライメントマーク１１２を基準として、各半導体チップ領域１１５内に、図示しない半導体素子と、電極１１３と、貫通電極１１４とを形成する。

次に、上記半導体ウェハ１０１の貫通電極１０４と半導体ウェハ１２０の貫通電極１１４との位置が合うように、半導体ウェハ１２０上に半導体ウェハ１０１を積み重ねた後、ダイシングライン１０６に沿って半導体ウェハ１０１，１２０を分割する。これにより、２つの半導体チップが積み重なった実装体が複数形成される。

以上のように、各半導体チップ領域１０５内にアライメントマーク１０２を１個づつ形成すると、アライメントマーク１０２同士の間隔はステッパの機械送り精度の影響によりばらついてしまう。すなわち、数μｍのアライメントマーク１０２の相対位置誤差を生じさせてしまう。この誤差は半導体ウェハ１０１を半導体チップに分割して他の基板に実装する例えばＣＯＣ（チップオンチップ）実装であればなんら問題は発生しない。

しかし、上記従来の半導体装置の製造方法のようにＷＯＷ実装工程を行う場合、アライメントマーク１０２同士の間隔とアライメントマーク１１２同士の間隔とが異なる箇所が生じるため、半導体ウェハ１０１のある貫通電極１０４と半導体ウェハ１２０のある貫通電極１１４との位置を精度よく合わせても、半導体ウェハ１０１の他の貫通電極１０４と半導体ウェハ１２０の他の貫通電極１１４との間において位置ずれ１２１が発生してしまう。

したがって、上記従来の半導体装置の製造方法では、ウェハオンウェハ実装工程を精度良く行うことができないので、製品不良率が高くなってしまうという問題がある。
特開２００１−１２７２４０号公報

そこで、本発明の課題は、ウェハオンウェハ実装工程を精度良く行えて、製品不良率を低くすることができる半導体装置の製造方法を提供することにある。

上記課題を解決するため、本発明の半導体装置の製造方法は、
アライメントマスクを用いて、第１半導体ウェハの複数の領域に対して一括露光を行って、上記第１半導体ウェハの複数の領域のそれぞれに第１アライメントマークを形成する第１アライメントマーク形成工程と、
上記アライメントマスクを用いて、第２半導体ウェハの複数の領域に対して一括露光を行って、上記第２半導体ウェハの複数の領域のそれぞれに第２アライメントマークを形成する第２アライメントマーク形成工程と、
上記第１アライメントマークを基準として、上記第１半導体ウェハの複数の領域のそれぞれに、素子、配線、電極および貫通穴を形成する第１回路形成工程と、
上記第２アライメントマークを基準として、上記２半導体ウェハの複数の領域のそれぞれに、素子、配線、電極および貫通穴を形成する第２回路形成工程と、
上記第１回路形成工程を経た上記第１半導体ウェハと、上記第２回路形成工程を経た上記第２半導体ウェハとを積み重ねるウェハオンウェハ実装工程と、
上記ウェハオンウェハ実装工程を経た上記第１，第２半導体ウェハを複数に分割するウェハ分割工程と
を備えることを特徴としている。

上記構成の半導体装置の製造方法によれば、上記アライメントマスクを用いて、第１半導体ウェハの複数の領域に対して一括露光を行って、第１半導体ウェハの複数の領域のそれぞれに第１アライメントマークを形成する。そして、上記第１アライメントマークの形成で用いたアライメントマスクを用いて、第２半導体ウェハの複数の領域に対して一括露光を行って、第２半導体ウェハの複数の領域のそれぞれに第２アライメントマークを形成する。これにより、上記第１アライメントマーク同士の間隔と第２アライメントマーク同士の間隔とを同一にすることができる。

したがって、上記第１，第２アライメントマークを基準として、素子、配線、電極および貫通穴を形成するので、ウェハオンウェハ実装工程を行う際、第１半導体ウェハの貫通穴と第２半導体ウェハの貫通穴との位置ずれを防ぐことができる。

したがって、上記ウェハオンウェハ実装工程を精度良く行えるので、製品不良率を低くすることができる。

また、上記製品不良率を低くすることができるので、製造効率を向上させることができる。

一実施形態の半導体装置の製造方法では、
上記第１アライメントマーク形成工程の一括露光では、上記第１アライメントマークを形成するための光を上記第１半導体ウェハの略全体に照射し、
上記第２アライメントマーク形成工程の一括露光では、上記第２アライメントマークを形成するための光を上記第２半導体ウェハの略全体に照射する。

上記実施形態の半導体装置の製造方法によれば、上記第１アライメントマーク形成工程の一括露光では、第１アライメントマークを形成するための光を第１半導体ウェハの略全体に照射するので、第１アライメントマークを広範囲に形成することができる。

また、上記第２アライメントマーク形成工程の一括露光では、第２アライメントマークを形成するための光を第２半導体ウェハの略全体に照射するので、第２アライメントマークを広範囲に形成することができる。

本発明の半導体装置の製造方法によれば、アライメントマスクを用いて、第１半導体ウェハの複数の領域に対して一括露光を行って、第１半導体ウェハの複数の領域のそれぞれに第１アライメントマークを形成すると共に、そのアライメントマスクを用いて、第２半導体ウェハの複数の領域に対して一括露光を行って、第２半導体ウェハの複数の領域のそれぞれに第２アライメントマークを形成するので、第１アライメントマーク同士の間隔と第２アライメントマーク同士の間隔とを同一にすることができる。

したがって、上記第１，第２アライメントマークを基準として、素子、配線、電極および貫通穴を形成するので、ウェハオンウェハ実装工程を行う際、第１半導体ウェハの貫通穴と第２半導体ウェハの貫通穴との位置ずれを防ぐことができる。

したがって、上記ウェハオンウェハ実装工程を精度良く行えるので、製品不良率を低くすることができる。

また、上記製品不良率を低くすることができるので、製造効率を向上させることができる。

図１Ａ〜図１Ｄに、本発明の一実施の形態の半導体装置の製造方法を説明するための模式図を示す。より詳しくは、図１Ａは上記半導体装置の製造方法の酸化膜形成工程の模式図である。また、図１Ｂは上記半導体装置の製造方法のアライメントマーク形成工程の模式図である。また、図１Ｃは上記半導体装置の製造方法の回路形成工程の模式図である。そして、図１Ｄは、図１ＣのＩＤ−ＩＤ線から見た断面の模式図である。なお、図１Ｂ，図１Ｃでは、図示を簡単にするため、半導体チップ領域５が９個、各半導体チップ領域５に第１アライメントマーク２が１個、各半導体チップ領域５に電極３が４個形成しているが、この各個数を超えてもよいし、その各個数の未満であってもよい。また、図１Ｄにおいてはシリコン酸化膜１１の図示を省略している。

上記半導体装置の製造方法では、まず、図１Ａに示したように、第１半導体ウェハ１を熱酸化して、第１半導体ウェハ１の表面にシリコン酸化膜１１を形成する。

次に、上記第１半導体ウェハ１の所定の位置、例えば図１Ｂに示したように、第１半導体ウェハ１の各半導体チップ形成領域５の図中左下隅に、回路パターンを転写するためのパターン形成用第１アライメントマーク２を形成する。

上記第１アライメントマーク２の形成は、まず、シリコン酸化膜１１上にレジスト（図示せず）を塗布して、アライメントマスクを用いて複数の半導体チップ領域５の全てを一括露光した後、現像、エッチング、レジスト剥離を行う。これにより、上記アライメントパターン２がシリコン酸化膜１１上に形成される。

次に、上記第１アライメントマーク２を基準として、半導体回路を構成するトランジスタや抵抗等の素子（図示せず）と、この素子に接続すべき配線（図示せず）とを順次形成すると共に、第１半導体ウェハ１に貫通孔を形成して電極３および貫通電極４（図１Ｄ参照）を形成する。

上記貫通孔の形成は、エッチングで行ってもよいし、レーザ加工で行ってもよい。また、上記貫通孔の形成はウェハオンウェハ実装の前に行うこととしているが、ウェハオンウェハ実装を行った後に貫通孔を形成してもよい。

次に、上記第１半導体ウェハ１と同様にして、図１Ｄに示す第２半導体ウェハ２０を形成する。

上記第２半導体ウェハ２０に対する第２アライメントマーク１２の形成は、第１アライメントマーク２の形成に用いたアライメントマスクを用いて行う。すなわち、上記第２半導体ウェハ２０の表面に形成したシリコン酸化膜（図示せず）上にレジスト（図示せず）を塗布して、上記アライメントマスクを用いて複数の半導体チップ領域１５の全てを一括露光した後、現像、エッチング、レジスト剥離を行う。これにより、上記第２アライメントパターン１２が上記シリコン酸化膜上に形成される。

また、上記各半導体チップ領域１５には、第２アライメントマーク１２を基準として、半導体回路を構成するトランジスタや抵抗等の素子（図示せず）と、この素子に接続すべき配線（図示せず）とが順次形成されていると共に、第２半導体ウェハ２０に貫通孔を形成して電極１３および貫通電極１４を形成する。この素子、配線および電極１３は、第１半導体ウェハ１の素子、配線および電極３と同じであってもよいし、異なるものであってもよい。

次に、上記貫通電極４等が形成された第１半導体ウェハ１と、貫通電極１４等が形成された第２半導体ウェハ２０とを積み重ねてウェハオンウェハ実装を行う。このとき、上記第１，第２アライメントマーク２，１２は同一のアライメントマスクを用いた一括露光で形成しているので、第１，第２半導体ウェハ１，１１内でのチップ形成領域５，１５が位置ずれすることがあっても、各半導体チップ形成領域５，１５の相対位置の位置ずれは発生しない。

したがって、図１Ｄに示すような、上記第１半導体ウェハ１０１の貫通電極４と第２半導体ウェハ２０の貫通電極１４との間において位置ずれが生じないウェハオンウェハ実装が可能となる。

上記実施の形態では、説明を簡単にするため、半導体ウェハ２枚を積み重ねてウェハオンウェハの実装構造体としているが、積み重ねる半導体ウェハは２枚である必要はなく、３枚以上であってもよい。

また、上記ウェハオンウェハ実装を行った後に、図１Ｄに示すように予め定められたダイシングライン６に沿ってダイシングソー等の切削手段で単個に切削、分割することにより、スタックドＭＣＰ構造の実装体を得る。

以下、上記実施の形態の半導体装置の製造方法をより詳しく説明する。

上記半導体装置の製造方法では、図２Ａに示すように、８インチシリコンウェハである第１半導体ウェハ１上に、熱酸化により下地層として膜厚５００ｎｍのシリコン酸化膜１１を形成する。

次に、大日本スクリーン製塗布・現像装置を用いて、シリコン酸化膜１１上にネガタイプレジスト（東京応化製ＯＭＲ−８５、３５ＣＰＳ）を回転塗布する。この回転塗布において、第１半導体ウェハ１の回転速度は３０００ｒｐｍ、第１半導体ウェハ１の回転時間は３０ｓｅｃである。

次に、上記第１半導体ウェハ１をホットプレートで１１５℃，２分プリベークした後、ズース・マイクロテック製露光装置ＬｉｔｈｏＰａｃｋ３００を用いて、図２Ｂに示すように、第１半導体ウェハ１に、アライメントパターン３１が形成されたアライメントマスク３０を介して２秒間光を照射する。すなわち、上記第１半導体ウェハ１に一括露光を行う。このとき、上記光は第１半導体ウェハ１の略全体に照射される。

次に、専用現像液、リンス液を用いて、各１分浸漬法により現像、リンスした後、スピンドルにより第１半導体ウェハ１を乾燥させる。

次に、クリーンオーブンを用いて、第１半導体ウェハ１を１４０℃，３０分ポストベークする。

次に、ＨＦ／ＮＨ_４から成るＳｉＯ_２エッチング液を用いて、シリコン酸化膜１１のエッチングを行って、ネガレジストを専用剥離液で剥離して、シリコン酸化膜１１上に複数の第１アライメントマーク２を形成する。

次に、上記第１アライメントマーク２を基準として、図２Ｃに示すように、複数の半導体チップ領域５のそれぞれに、半導体回路（図示せず）を周知の方法で形成する。このときに行う露光は、例えば、ニコン製ＡｒＦ液浸スキャナー（ＮＳＲ−Ｓ６１０Ｃ）を用いてステップ＆リピート方式で各半導体チップ領域５に順次行う。

次に、上記各半導体チップ領域５に貫通穴を形成した後、電極３および貫通電極４（図３Ａ参照）を形成する。

次に、図３Ａに示すように、８インチシリコンウェハである第２半導体ウェハ２０に複数の第２アライメントマーク１２を形成する。

上記第２アライメントマーク１２の形成は、アライメントマスク３０を用いて、第１アライメントマーク２の形成と同様に形成する。

次に、上記第２アライメントマーク１２を基準にして、第２半導体ウェハ２０の複数の半導体チップ領域１５のそれぞれに、半導体回路（図示せず）、電極１３および貫通電極１４を形成する。この半導体回路はステップ＆リピート方式により形成する。また、上記半導体回路は、第１半導体ウェハ１の半導体ウェハとは異なるものである。

次に、上記第１半導体ウェハ１と第２半導体ウェハ２０とをＦＣ（フリップチップ）ボンダにより位置合わせて熱圧着接合する。

次に、上記第２半導体ウェハ２０の裏面を基準部材（図示せず）に接着剤または粘着テープ等の固定手段で貼り付ける。

次に、上記第２半導体ウェハ２０において予め定められたダイシングライン６に沿って、ダイシングソー等の切削手段で第１，第２半導体ウェハ１，２０を複数に分割した後、溶解液等により上記基準部材より剥離して、２つの半導体チップが積み重ねられた実装体５０を複数得る。

このように、上記アライメントマスク３０を用いて、第１半導体ウェハ１に複数の第１アライメントマーク２を一括露光で形成すると共に、そのアライメントマスク３０を用いて、第２半導体ウェハ２０に複数の第２アライメントマーク１２を一括露光で形成するので、第１アライメントマーク２同士の間隔と第２アライメントマーク１２同士の間隔とを同一にすることができる。

したがって、上記第１，第２アライメントマーク２，１２を基準として、半導体回路、電極３，１３および貫通電極４，１４を形成するので、ウェハオンウェハ実装を行う際、貫通電極４と貫通電極１４との間に位置ずれが生じるのを防ぐことができる。

したがって、上記ウェハオンウェハ実装工程を精度良く行えるので、製品不良率を低くすることができる。

また、上記製品不良率を低くすることができるので、製造効率を向上させることができる。

なお、図３Ａ，図３Ｂにおいてはシリコン酸化膜１１の図示を省略している。

図１Ａは本発明の一実施の形態の半導体装置の製造方法の酸化膜形成工程の模式図である。 図１Ｂは上記実施の形態の半導体装置の製造方法のアライメントマーク形成工程の模式図である。 図１Ｃは上記実施の形態の半導体装置の製造方法の回路形成工程の模式図である。 図１Ｄは図１ＣのＩＤ−ＩＤ線から見た模式断面図である。 図２Ａは上記半導体装置の製造方法の酸化膜形成工程の模式図である。 図２Ｂは上記実施の形態の半導体装置の製造方法のアライメントマーク形成工程の模式図である。 図２Ｃは上記実施の形態の半導体装置の製造方法の回路形成工程の模式図である。 図３Ａは上記実施の形態の半導体装置の製造方法のウェハオンウェハ実装工程の模式図である。 図３Ｂは上記実施の形態の半導体装置の製造方法のウェハ分割工程の模式図である。 図４Ａは従来の半導体装置の製造方法の酸化膜形成工程の模式図である。 図４Ｂは上記従来の半導体装置の製造方法のアライメントマーク形成工程の模式図である。 図４Ｃは上記従来の半導体装置の製造方法の回路形成工程の模式図である。 図４Ｄは図４ＣのIVＤ−IVＤ線から見た模式断面図である。

符号の説明

１ 第１半導体ウェハ
２ 第１アライメントマーク
３，１３ 電極
４，１４ 貫通電極
５，１５ 半導体チップ領域
６ ダイシングライン
１１ 酸化膜
１２ 第２アライメントマーク
２０ 第２半導体ウェハ
３０ アライメントマスク

Claims (2)

1. アライメントマスクを用いて、第１半導体ウェハの複数の領域に対して一括露光を行って、上記第１半導体ウェハの複数の領域のそれぞれに第１アライメントマークを形成する第１アライメントマーク形成工程と、
   上記アライメントマスクを用いて、第２半導体ウェハの複数の領域に対して一括露光を行って、上記第２半導体ウェハの複数の領域のそれぞれに第２アライメントマークを形成する第２アライメントマーク形成工程と、
   上記第１アライメントマークを基準として、上記第１半導体ウェハの複数の領域のそれぞれに、素子、配線、電極および貫通穴を形成する第１回路形成工程と、
   上記第２アライメントマークを基準として、上記２半導体ウェハの複数の領域のそれぞれに、素子、配線、電極および貫通穴を形成する第２回路形成工程と、
   上記第１回路形成工程を経た上記第１半導体ウェハと、上記第２回路形成工程を経た上記第２半導体ウェハとを積み重ねるウェハオンウェハ実装工程と、
   上記ウェハオンウェハ実装工程を経た上記第１，第２半導体ウェハを複数に分割するウェハ分割工程と
   を備えることを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   上記第１アライメントマーク形成工程の一括露光では、上記第１アライメントマークを形成するための光を上記第１半導体ウェハの略全体に照射し、
   上記第２アライメントマーク形成工程の一括露光では、上記第２アライメントマークを形成するための光を上記第２半導体ウェハの略全体に照射することを特徴とする半導体装置の製造方法。

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