CN101853851B - 电容元件及其制造方法、固态成像器件以及成像装置 - Google Patents

电容元件及其制造方法、固态成像器件以及成像装置 Download PDF

Info

Publication number
CN101853851B
CN101853851B CN201010145132.5A CN201010145132A CN101853851B CN 101853851 B CN101853851 B CN 101853851B CN 201010145132 A CN201010145132 A CN 201010145132A CN 101853851 B CN101853851 B CN 101853851B
Authority
CN
China
Prior art keywords
electrode
capacity cell
active region
semiconductor substrate
element separation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201010145132.5A
Other languages
English (en)
Other versions
CN101853851A (zh
Inventor
蛯子芳树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN101853851A publication Critical patent/CN101853851A/zh
Application granted granted Critical
Publication of CN101853851B publication Critical patent/CN101853851B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本发明提供一种电容元件及其制造方法、固态成像器件和成像装置。该电容元件包括：有源区域，由形成在半导体基板中的元件隔离区域分开；第一电极，由扩散层形成在有源区域中；绝缘层，形成在第一电极上；以及第二电极，通过绝缘层形成在第一电极的平坦表面上，其中在平面布局中，第二电极形成在有源区域及第一电极的范围内。

Description

电容元件及其制造方法、固态成像器件以及成像装置
技术领域
本发明涉及一种电容元件及其制造方法、固态成像器件以及成像装置。
背景技术
MOS电容器在平带(flat band)附近具有电容值的转折点(在n型和p型的情况下分别为反转和累积)，且其电容值随栅极电压而改变。
作为具有在平带附近的转折点的电容器，或者具体地不具有电压跟随特性的电容器，已知包括栅极电极、硅氧化物(SiO2)膜和具有高浓度杂质的硅层的结构的电容元件。在这样的电容元件中，硅基板经历高浓度离子注入以简并硅的费米能级，且所得到的类金属部分用作沟道层。在离子注入之后，热氧化膜形成在硅基板的表面上，且经由热氧化膜形成栅极电极，从而形成电容元件。
例如，JP-A-61-048957公开了这样的技术，在该技术中，在半导体基板表面上形成热氧化膜之后，形成穿通热氧化膜的开口，且薄氧化物膜在开口中形成于半导体基板上。然后，对整个薄氧化物膜实施高浓度离子注入以在半导体基板中形成高浓度区域，并且金属电极形成在薄氧化物膜上以形成MOS电容器。
通常，LOCOS结构或者STI(浅沟槽隔离)结构的元件隔离区域形成在硅基板的形成有电容元件的区域中。以下的描述基于LOCOS结构的元件隔离区域。
为了防止离子注入期间的污染、碰撞(knocking)以及损坏，由例如10nm到30nm厚的热氧化膜实现的预氧化物膜在形成元件隔离区域之后形成在硅基板表面上。
然后，为了在高浓度区域中生成沟道，杂质以高的浓度被离子注入到整个预氧化膜。这里，如同在沟道区域中，例如元件隔离区域(硅氧化物膜)中也被以高浓度离子注入杂质。
然后，如图20A中所示，由硅氧化物膜形成的元件隔离区域112利用LOCOS法(局部氧化法)形成在硅基板111上，且预氧化物膜151形成在硅基板111上。然后，硅基板111经历经由预氧化物膜151的高浓度离子注入以形成由扩散层形成的第一电极121。这里，元件隔离区域112的未覆盖抗蚀剂掩模141的硅氧化物膜被离子注入损坏(未示出)。尽管未示出，但硅基板111在元件隔离区域112的边缘的下方经历低浓度离子注入。
在离子注入之后，预氧化物膜151在所实施的预清洗中利用氢氟酸基化学物质被去除以形成电容器氧化物膜，且硅基板111的表面利用SC清洗(APM清洗)被净化。
结果，如图20B所示，预氧化物膜151(见图20A)被去除，且暴露硅基板111。
然而，在实践中，如图21A所示，元件隔离区域112的在离子注入期间被损坏的硅氧化物膜在去除预氧化物膜151的过程中过刻蚀多于未损坏部分(见图20A)。这是因为元件隔离区域112的在离子注入期间被损坏的硅氧化物膜具有大于未损坏部分的刻蚀速率。
在元件隔离区域112的边缘处经历高浓度离子注入的部分被离子注入损坏，从而，元件隔离区域112的硅氧化物膜被过刻蚀而硅基板111被暴露。硅氧化物膜的过刻蚀在LOCOS结构的鸟喙部分处特别显著。当离子注入杂质的量(剂量)是1×1014/cm2以上时过刻蚀特别显著。
结果，未经历高浓度离子注入的硅基板部分111A被暴露。
之后，如图21B所示，电容器氧化物膜122利用例如热氧化法形成在硅基板111的表面上。这里，因为杂质浓度在第一电极121部分中较高，所以其中的电容器氧化物膜122变得厚于未经历高浓度离子注入的硅基板部分111A中的厚度。也就是，已知的增强氧化发生。因为通过元件隔离区域112的过刻蚀暴露的硅基板部分111A由元件隔离区域112屏蔽且未经历高浓度离子注入，所以其中的电容器氧化物膜122变得薄于经历高浓度离子注入的部分(第一电极121)中的厚度。
然后，如图22所示，第二电极123形成在电容器氧化物膜122上以形成包括第一电极121、电容器氧化物膜122和第二电极123的电容元件120。因为电容器氧化物膜122具有厚度变化，所以元件隔离区域112边缘处的薄部分也利用电容器氧化物膜122而用作电容元件120中的电容器，该电容器存在寄生电容的问题。此外，该部分用作并联电容器，且引起电容元件的总体电压跟随特性的劣化。此外，耐压性在电容器氧化物膜122的薄部分中是低的。结果，电容元件120的可靠性差。
发明内容
需要克服利用氧化法难以形成均一厚度的电容元件的电容氧化物膜的困难。
本发明能够形成具有均一厚度的电容绝缘膜而改善电容元件的总体电压跟随特性和耐压性，从而改善其可靠性。
根据本发明实施例的电容元件包括：
有源区域，由形成在半导体基板中的元件隔离区域分开；
在有源区域中由扩散层形成的第一电极；
电容绝缘膜，形成在第一电极上；以及
第二电极，经由电容绝缘膜形成在第一电极的平坦表面上，其中在平面布局中，第二电极形成在有源区域内且在第一电极内。
在本发明实施例的电容元件中，第二电极形成在第一电极的平坦表面上，从而第二电极下方的电容绝缘膜也形成在第一电极的平坦表面上。因此，电容绝缘膜以均一的厚度形成。
根据本发明实施例的电容元件的制造方法包括步骤：
在半导体基板中形成分开有源区域的元件隔离区域；
离子注入杂质到有源区域中，从而形成由扩散层形成的第一电极；
在第一电极上形成电容绝缘膜；以及
经由电容绝缘膜在第一电极的平坦表面上方形成第二电极，其中在平面布局中，第二电极形成在有源区域内且在第一电极内。
在根据本发明实施例的电容元件的制造方法(第一制造方法)中，第二电极形成在第一电极的平坦表面上，从而第二电极下方的电容绝缘膜也形成在第一电极的平坦表面上。因此，电容元件的电容绝缘膜以均一的厚度形成在第一电极的平坦表面上。
根据本发明实施例的电容元件的制造方法包括步骤：
离子注入杂质到半导体基板的将成为有源区域的区域中，从而形成由扩散层形成的第一电极；
在半导体基板中形成分开有源区域的元件隔离沟槽；
在元件隔离沟槽中嵌入绝缘膜以形成元件隔离区域；
在第一电极上形成电容绝缘膜；以及
在电容器绝缘膜上形成第二电极，
元件隔离沟槽通过部分去除第一电极的***部分以及半导体基板的围绕第一电极的***部分的部分而形成。
在根据本发明实施例的电容元件的制造方法(第二制造方法)中，由扩散层形成的第一电极通过在形成STI结构的元件隔离区域之前对半导体基板的将要成为有源区域的区域进行高浓度离子注入而形成。之后，其中形成元件隔离区域的元件隔离沟槽通过去除第一电极的***部分以及半导体基板的围绕第一电极的***部分的部分而形成。因此，作为高浓度离子注入区域的第一电极遍及有源区域形成，且形成在第一电极上的电容绝缘膜具有均一的厚度。从而，第二电极形成在以均一厚度形成的电容绝缘膜上。
根据本发明实施例的固态成像器件包括：
像素部分，包括光电转换器，该光电转换器通过入射光的光电转换而产生信号电荷；
列处理器，包括多个列AD电路，该多个列AD电路的每个包括比较从像素部分输出的信号电荷与用于AD转换的参考电压的比较器；以及
电容元件，提供在像素部分的输出侧与比较器之间，该电容元件滤除DC成分，其中电容元件包括：有源区域，由形成在半导体基板中的元件隔离区域分开；在有源区域中由扩散层形成的第一电极；电容绝缘膜，形成在第一电极上；以及第二电极，经由电容绝缘膜形成在第一电极的平坦表面上，其中在平面布局中，第二电极形成在有源区域内且在第一电极内。
根据本发明实施例的成像装置包括：
聚光光学部分，聚集入射光；
传感部分，包括固态成像器件，该固态成像器件接收由聚光光学部分聚集的光且使该光经历光电转换；以及
信号处理器，处理在固态成像器件中经历光电转换的信号，
固态成像器件包括：
像素部分，包括光电转换器，该光电转换器通过入射光的光电转换而产生信号电荷；
列处理器，包括多个列AD电路，该多个列AD电路的每个包括比较从像素部分输出的信号电荷与用于AD转换的参考电压的比较器；以及
电容元件，提供在像素部分的输出侧与比较器之间，该电容元件滤除DC成分，其中电容元件包括：有源区域，由形成在半导体基板中的元件隔离区域分开；在有源区域中由扩散层形成的第一电极；电容绝缘膜，形成在第一电极上；以及第二电极，经由电容绝缘膜形成在第一电极的平坦表面上，其中在平面布局中，第二电极形成在有源区域内且在第一电极内。
根据本发明实施例的电容元件包括以均一厚度形成的电容绝缘膜，且因此没有寄生电容，且使得电容元件的总体电压跟随特性成为所期望的。此外，因为电容绝缘膜不具有薄的部分，所以膜的任何部分的耐压性也不会变差。这改善了电容元件的耐压性，从而改善了可靠性。
在根据本发明实施例的电容元件的第一制造方法中，电容绝缘膜以均一的厚度形成，因此没有寄生电容，且使得电容元件的总体电压跟随特性成为所期望的。此外，因为电容器绝缘膜不具有薄的部分，所以膜的任何部分的耐压性也不会变差。这改善了电容元件的耐压性，从而改善了可靠性。
在根据本发明实施例的电容元件的第二制造方法中，电容器绝缘膜以均一的厚度形成，因此没有寄生电容，且使得电容元件的总体电压跟随特性成为所期望的。此外，因为电容器绝缘膜不具有薄的部分，所以膜的任何部分的耐压性也不会变差。这改善了电容元件的耐压性，从而改善了可靠性。
根据本发明实施例的固态成像器件采用根据本发明实施例的电容元件。电容元件的总体电压跟随特性因此而成为所期望的，且可以实现稳定的信号处理。
根据本发明实施例的成像装置采用根据本发明实施例的固态成像器件。因为该固态成像器件能够稳定地进行信号处理，所以可以获得高质量的图像。
附图说明
图1A是表示根据本发明第一实施例的电容元件的结构的第一示例的平面布局图；图1B是沿图1A的线A-A’剖取的截面图。
图2是表示第一电极的杂质浓度与电容值偏差之间的关系的图。
图3A是表示根据本发明第一实施例的电容元件的结构的第二示例的平面布局图；图3B是沿图3A的线B-B’剖取的截面图。
图4A是表示电容元件的第二示例的变型的平面布局图；图4B是沿图4A的线C-C’剖取的截面图。
图5A是表示根据本发明第二实施例的电容元件的制造方法的第一示例的平面布局图；图5B是制造步骤的截面图。
图6A是表示制造方法的第一示例的平面布局图；图6B是表示制造步骤的截面图。
图7A是表示制造方法的第一示例的平面布局图；图7B是表示制造步骤的截面图。
图8A是表示制造方法的第一示例的平面布局图；图8B是表示制造步骤的截面图。
图9A是表示制造方法的第一示例的平面布局图；图9B是表示制造步骤的截面图。
图10是表示制造方法的第一示例的平面布局图。
图11A是表示根据本发明实施例的电容元件的制造方法的第二示例的平面布局图；图11B是制造步骤的截面图。
图12A是表示根据制造方法的第二示例的平面布局图；图12B是表示制造步骤的截面图。
图13A是表示制造方法的第二示例的平面布局图；图13B是表示制造步骤的截面图。
图14A是表示制造方法的第二示例的平面布局图；图14B是表示制造步骤的截面图。
图15A是表示制造方法的第二示例的平面布局图；图15B是表示制造步骤的截面图。
图16是表示制造方法的第二示例的平面布局图。
图17是表示电容元件的应用示例的框图。
图18是表示电容元件的应用示例的电路图。
图19是表示根据本发明第四实施例的成像装置的示例的框图。
图20A和20B是表示现有技术的电容元件的制造步骤的截面图。
图21A和21B是表示现有技术的电容元件的制造步骤的截面图。
图22是表示现有技术的电容元件的制造步骤的截面图。
具体实施方式
下面描述用于实现本发明的实施例(下文，“实施例”)。
<1.第一实施例>
[电容元件的结构的第一示例]
下面将参考图1A的平面布局图以及沿图1A的线A-A’剖取的图1B的截面图描述根据本发明第一实施例的电容元件的结构的第一示例。
如图1A和1B所示，半导体基板11包括由元件隔离区域12分开的有源区域13。半导体基板11例如使用硅基板。元件隔离区域12例如是LOCOS结构的元件隔离区域。
有源区域13包括由扩散层形成的第一电极21。第一电极21的扩散层例如具有1×1018个原子/cm3以上的杂质浓度。
例如，当通过将高浓度离子注入到硅(Si)基板来简并硅(Si)的费米能级而制成类金属的硅(Si)基板来产生第一电极21时，第一电极21的扩散层适于具有例如1×1018个原子/cm3以上的杂质浓度。此外，如图2所示，对于约5％的电容值偏差，杂质浓度例如是2×1019个原子/cm3以上。对于约1％以下的电容值偏差，杂质浓度优选地例如是8×1019个原子/cm3以上。由图2中的纵轴表示的电容值偏差是根据以下公式计算的百分数。
电容值偏差＝[(电容元件在5V的施加电压下的电容)-(电容元件在-5V的施加电压下的电容)]/(电容元件在5V的施加电压下的电容)
横轴表示第一电极121的杂质浓度。
用于形成扩散层的杂质包括诸如磷、砷和锑的n型杂质以及诸如硼和铟的p型杂质。
在平面布局中，第一电极21可以遍及有源区域13形成，或者可以以距元件隔离区域12的预定距离形成在有源区域13中(例如，正如在图中由双点划线表示的状态)。
电容器绝缘膜22形成在第一电极21上。电容器绝缘膜22是例如由半导体基板11的热氧化形成的硅氧化物膜。
经由电容器绝缘膜22，第二电极23形成在第一电极21的平坦表面上，具体地，形成在第一电极21具有均一浓度的区域上。
以这种方式，电容元件20(20A)被形成为包括第一电极21、电容器绝缘膜22和第二电极23。
在电容元件20A中，在元件隔离区域12形成在半导体基板11中之后，第一电极21例如由离子注入而形成。在离子注入之前，预氧化物膜形成在半导体基板11的表面上。在离子注入之后预氧化物膜被去除。这里，元件隔离区域12的***部分同时被去除，且半导体基板11的表面被暴露。因此，电容器绝缘膜22的厚度在有源区域13中的平坦表面上是均一的，然而在去除元件隔离区域12之后形成在半导体基板11的暴露表面上的部分却是薄的。
第二电极23形成在第一电极21的平坦表面上，从而，电容器绝缘膜22在第二电极23下方的部分也形成在第一电极21的平坦表面上。也就是，在第一电极21和第二电极23之间的电容器绝缘膜22形成在第一电极21的平坦表面上，因此具有均一的厚度。
以这样的方式，因为由第一电极21、电容器绝缘膜22和第二电极23形成的电容元件20A包括均一厚度的电容器绝缘膜22，所以将不存在寄生电容，且电容元件20A的总体电压跟随特性成为所期望的。此外，因为电容器绝缘膜22不具有薄的部分，所以膜的任何部分的耐压性也不会变差，电容元件20A的耐压性被改善。
换言之，电容元件20A的总体电压跟随特性成为所期望的，且电容元件的耐压性被改善，因而改善了可靠性。
需要注意的是，在电容元件20A中，因为第二电极23形成在有源区域13内，所以为引出第二电极23所提供的接触部分33通过连接到第二电极23而形成在第二电极23上。图中示出的状态包括多个接触部分33。
例如可以通过在第二电极23与元件隔离区域12之间的第一电极21上形成接触部分31来引出第一电极21。如图中所示，接触部分31可以沿第二电极23的两侧形成在第一电极21上，或者仅沿第二电极23的一侧形成在第一电极21上。也可以沿第一电极21或者第二电极23的三侧或者四侧在第一电极21上形成接触部分31。
[电容元件的结构的第二示例]
下面将参考图3A的平面布局图以及沿图3A的线B-B’剖取的图3B的截面图描述根据本发明第一实施例的电容元件的结构的第二示例。
如图3A和3B所示，半导体基板11包括由元件隔离区域12分开的有源区域13。半导体基板11例如使用硅基板。元件隔离区域12例如是STI(浅沟槽隔离)结构的元件隔离区域。
有源区域13包括由扩散层形成的第一电极21。第一电极21的扩散层例如具有1×1018个原子/cm3以上的杂质浓度。用于形成扩散层的杂质包括诸如磷、砷和锑的n型杂质以及诸如硼和铟的p型杂质。如图所示，第一电极21可以突出进入元件隔离区域12下方的部分。
例如，当通过将高浓度离子注入到硅(Si)基板来简并硅(Si)的费米能级而制成类金属的硅(Si)基板来产生第一电极21时，第一电极21的扩散层适于具有例如1×1018个原子/cm3以上的杂质浓度。此外，对于约5％的电容值偏差，杂质浓度例如是1×1019个原子/cm3以上。对于约1％以下的电容值偏差，杂质浓度优选地例如是1×1020个原子/cm3以上。
在平面布局中，第一电极21可以遍及有源区域13形成，或者可以以距元件隔离区域12的预定距离形成在有源区域13中(例如，正如图3A中由双点划线表示的状态)。
电容器绝缘膜22形成在第一电极21上。电容器绝缘膜22是例如由半导体基板11的热氧化形成的硅氧化物膜。
经由电容器绝缘膜22，第二电极23形成在第一电极21的平坦表面上，具体地，形成在第一电极21具有均一浓度的区域上。
以这样的方式，电容元件20(20B)被形成为包括第一电极21、电容器绝缘膜22和第二电极23。
在电容元件20B中，在元件隔离区域12形成在半导体基板11中之后，第一电极21例如由离子注入而形成。在离子注入之前，预氧化物膜形成在半导体基板11的表面上。在离子注入之后预氧化物膜被去除。这里，元件隔离区域12的***部分同时被去除，且半导体基板11的表面被暴露。因此，电容器绝缘膜22的厚度在有源区域13中的平坦表面上是均一的，然而在去除元件隔离区域12之后形成在半导体基板11的暴露表面上的部分却是薄的。
第二电极23形成在第一电极21的平坦表面上，从而，电容器绝缘膜22在第二电极23下方的部分也形成在第一电极21的平坦表面上。也就是，电容器绝缘膜22在第一电极21的平坦表面上的部分中具有均一的厚度。
备选地，在电容元件20B中，在元件隔离区域12形成在半导体基板11中之前，第一电极21例如由离子注入而形成。在离子注入之前，预氧化物膜形成在半导体基板11的表面上。在离子注入之后预氧化物膜被去除。用于形成元件隔离区域12的元件隔离沟槽通过部分去除第一电极21的***部分以及半导体基板11的围绕第一电极21的***部分的部分而形成。因此，形成在有源区域13的表面上的电容器绝缘膜22仅形成在有源区域13的平坦表面上，因此而具有均一的厚度。
以这样的方式，因为由第一电极21、电容器绝缘膜22和第二电极23形成的电容元件20B包括均一厚度的电容器绝缘膜22，所以不存在寄生电容，且电容元件20B的总体电压跟随特性成为所期望的。此外，因为电容器绝缘膜22不具有薄的部分，所以膜的任何部分的耐压性也不会变差，电容元件20B的耐压性被改善。
换言之，电容元件20B的总体电压跟随特性成为所期望的，且电容元件的耐压性被改善，因而改善了可靠性。
需要注意的是，在电容元件20B中，因为在平面布局中第二电极23形成在有源区域13内，所以为引出第二电极23所提供的接触部分33通过连接到第二电极23而形成在第二电极23上。图中示出的状态包括多个接触部分33。
第一电极21可以例如通过在第二电极23与元件隔离区域12之间的第一电极21上形成接触部分31而被引出。如图所示，接触部分31可以沿第二电极23的两侧形成在第一电极21上，或者仅沿第二电极23的一侧形成在第一电极21上。也可以沿第一电极21或者第二电极23的三侧或者四侧在第一电极21上形成接触部分31。
[电容元件的第二示例的变型]
下面将参考图4A的平面布局图以及沿图4A的线C-C’剖取的图4B的截面图描述电容元件的第二示例的变型。
如图4A和4B所示，除第二电极23的位置之外，电容元件20C具有与电容元件20B相同的结构。
半导体基板11包括由元件隔离区域12分开的有源区域13。半导体基板11例如使用硅基板。元件隔离区域12是STI结构的元件隔离区域。
有源区域13包括由扩散层形成的第一电极21。
在平面布局中，第一电极21遍及有源区域13形成。
电容器绝缘膜22形成在第一电极21上。电容器绝缘膜22例如是通过半导体基板11的热氧化形成的硅氧化物膜。
经由电容器绝缘膜22，第二电极23形成在第一电极21的平坦表面上，具体地，形成在第一电极21具有均一浓度的区域上，且与元件隔离区域12部分交叠。第二电极23包括电极焊垫部分24，电极焊垫部分24是第二电极23的延续且形成在元件隔离区域12上。
以这种方式，电容元件20(20C)被形成为包括第一电极21、电容器绝缘膜22和第二电极23。
以这样的方式，因为由第一电极21、电容器绝缘膜22和第二电极23形成的电容元件20C包括均一厚度的电容器绝缘膜22，所以不存在寄生电容，且电容元件20C的总体电压跟随特性成为所期望的。此外，因为电容器绝缘膜22不具有薄的部分，所以膜的任何部分的耐压性也不会变差，电容元件20C的耐压性被改善。
换言之，电容元件20C的总体电压跟随特性成为所期望的，且电容元件的耐压性被改善，因而改善了可靠性。
需要注意的是，在电容元件20C中，第二电极23在平面布局中从有源区域13延伸到元件隔离区域12，且与第二电极23连续的电极焊垫部分24形成在元件隔离区域12上。因此，为引出第二电极23所提供的接触部分33形成在电极焊垫部分24上。图中示出的状态包括多个接触部分33。
例如可以通过在第二电极23与元件隔离区域12之间的第一电极21上形成接触部分31而引出第一电极21。如图所示，接触部分31可以沿第二电极23的两侧形成在第一电极21上，或者仅沿第二电极23的一侧形成在第一电极21上。
<2.第二实施例>
[电容元件的制造方法的第一示例]
下面参考图5A到10示出的制造步骤的平面布局图和截面图描述根据本发明第二实施例的电容元件制造方法的第一示例。该制造方法是电容元件20A的示范性制造方法。图5A到10的截面图示出沿相应平面布局图的线A-A’剖取的截面。
如图5A和5B所示，分开有源区域13的元件隔离区域12例如利用常规LOCOS法(局部氧化法)形成在半导体基板11上。半导体基板11例如使用硅基板。
然后，如图6A和6B所示，预氧化物膜51形成在半导体基板11的表面上。例如通过利用热氧化法氧化半导体基板11的表面而形成预氧化物膜51。
然后，抗蚀剂膜41利用抗蚀剂涂覆技术形成在半导体基板11上，且抗蚀剂膜41通过利用光刻技术被图案化以在形成第一电极的区域中形成开口部分42。在图中示出的示例中，第一电极21遍及有源区域13形成；然而，开口部分42例如可以形成在有源区域13的内侧，如图6A中的双点划线所表示。
利用采用抗蚀剂膜41作为离子注入掩模的离子注入法，杂质被离子注入到半导体基板11的有源区域13以形成由扩散层形成的第一电极21。在离子注入中，例如，采用诸如磷、砷和锑的n型杂质或者诸如硼和铟的p型杂质，且剂量被例如设定为1×1014个原子/cm3以上。根据用于离子注入的杂质适当地选择注入能。
尽管未示出，但在半导体基板11在元件隔离区域12边缘下方的部分中实施了低浓度离子注入。
然后，去除抗蚀剂膜41。
图中示出的状态刚好在去除抗蚀剂膜41之前。
然后，如图7A和7B所示，预氧化物膜51(见图6A、6B及其他)被去除以暴露有源区域13中半导体基板11的表面。例如通过湿法刻蚀实施预氧化物膜51的去除。例如，利用氢氟酸基化学物质实施湿法刻蚀。这里，刻蚀也去除元件隔离区域12的一部分。特别地，元件隔离区域12的未被抗蚀剂膜41覆盖的部分(见图6A、6B及其他)被离子注入损坏，因此，过刻蚀多于未损坏的部分。在LOCOS结构的鸟喙部分中硅氧化物膜的过刻蚀特别显著。
之后，利用SC清洗(APM清洗)洗净半导体基板11的表面。
然后，如图8A和8B所示，电容器绝缘膜22例如利用热氧化形成在第一电极21上。因而，电容器绝缘膜22由硅氧化物膜形成。其厚度取决于电容元件的电容，且根据电容而适当地被选择，例如，其范围在约2nm到约50nm。
然后，如图9A和9B所示，第二电极23经由电容器绝缘膜22形成在第一电极21的平坦表面上。
在平面布局中，第二电极23形成在有源区域13内且与元件隔离区域12隔开预定距离，且第二电极23形成在第一电极21内。
例如，通过首先在整个表面上方形成电极形成导电膜，然后利用采用抗蚀剂膜作为刻蚀掩模(未示出)的常规干法刻蚀技术图案化该电极形成导电膜来形成第二电极23。例如，通常用于半导体器件的电极材料，诸如，金属膜和导电多晶硅膜可以用于导电膜。
以这样的方式，电容元件20(20A)被形成为包括第一电极21、电容器绝缘膜22和第二电极23。
之后，尽管未示出，但MIS晶体管形成在半导体基板11上，且形成层间绝缘膜。
然后，如图10所示，接触部分31和接触部分33穿通层间绝缘膜(未示出)形成以提供分别到电容元件20(20A)的第一电极21和第二电极23的互连。
用于引出第一电极21的接触部分31例如形成在第二电极23与元件隔离区域12之间的第一电极21上。如图所示，接触部分31可以沿第二电极23的两侧形成在第一电极21上，或者仅沿第二电极23的一侧形成在第一电极21上。也可以沿第一电极21或者第二电极23的三侧或者四侧在第一电极21上形成接触部分31。
因为第二电极23形成在有源区域13内，所以用于引出第二电极23的接触部分33通过连接到第二电极23而形成在第二电极23上。图中示出的状态包括多个接触部分33。
在电容元件20A的制造方法中，在元件隔离区域12形成在半导体基板11中之后，第一电极21例如利用离子注入而形成。在离子注入之前，预氧化物膜形成在半导体基板11的表面上。在离子注入之后预氧化物膜被去除。这里，元件隔离区域12的***部分同时被去除，且半导体基板11的表面被暴露。因此，电容器绝缘膜22的厚度在有源区域13中的平坦表面上是均一的，然而在去除元件隔离区域12之后形成在半导体基板11的暴露表面上的部分却是薄的。
第二电极23形成在第一电极21的平坦表面上，从而，电容器绝缘膜22在第二电极23下方的部分也形成在第一电极21的平坦表面上。也就是，在第一电极21和第二电极23之间的电容器绝缘膜22形成在第一电极21的平坦表面上，因此具有均一的厚度。
因为由第一电极21、电容器绝缘膜22和第二电极23形成的电容元件20A包括均一厚度的电容器绝缘膜22，所以不存在寄生电容，且电容元件20A的总体电压跟随特性成为所期望的。此外，因为电容器绝缘膜22不具有薄的部分，所以膜的任何部分的耐压性也不会变差，电容元件20A的耐压性被改善。
换言之，电容元件20A的总体电压跟随特性成为所期望的，且电容元件的耐压性被改善，因而改善了可靠性。
[电容元件的制造方法的第二示例]
下面参考图11到16示出的制造步骤的平面布局图和截面图描述根据本发明第二实施例的电容元件制造方法的第二示例。该制造方法是电容元件20B的示范性制造方法。图11到16的截面图示出沿相应平面布局图的线B-B’剖取的截面。
如图11A和11B所示，焊垫氧化物膜52形成在半导体基板11的表面上，并且杂质被离子注入到半导体基板11的将是有源区域的区域中，以便形成由扩散层形成的第一电极21。
第一电极21如下形成。例如，抗蚀剂膜43通过利用抗蚀剂涂覆技术形成在焊垫氧化物膜52上，且抗蚀剂膜43通过利用光刻技术被图案化以在形成第一电极的区域中形成开口部分44。在平面图中，开口部分44大于实际上形成的第一电极21。
然后，通过采用抗蚀剂膜43作为离子注入掩模的离子注入法，杂质通过焊垫氧化物膜52被离子注入到半导体基板11中以形成由扩散层形成的第一电极21。形成有第一电极21的区域实质上成为有源区域13。
在离子注入中，例如，采用诸如磷、砷和锑的n型杂质或者诸如硼和铟的p型杂质，且剂量例如被设定为1×1014个原子/cm3以上。根据用于离子注入的杂质适当地选择注入能。
然后，去除抗蚀剂膜43。
图中示出的状态刚好在去除抗蚀剂膜43之前。
然后，如图12A和12B所示，硅氮化物膜53形成在焊垫氧化物膜52上。
之后，抗蚀剂膜(未示出)例如通过利用抗蚀剂涂覆技术形成在硅氮化物膜53上，且抗蚀剂膜(未示出)利用光刻技术被图案化以形成在将要形成元件隔离区域的区域上的开口部分(未示出)。
然后，通过利用抗蚀剂膜作为刻蚀掩模的干法刻蚀，用于形成元件隔离沟槽的开口部分54穿过硅氮化物膜53和焊垫氧化物膜52形成。用作刻蚀掩模的抗蚀剂膜之后被去除。
然后，通过利用硅氮化物膜53作为刻蚀掩模的干法刻蚀，用于分开有源区域13的元件隔离沟槽14形成在半导体基板11中。这里，元件隔离沟槽14通过部分去除第一电极21的***部分以及半导体基板11的围绕第一电极21的***部分的部分而形成。
然后，如图13A和13B所示，热氧化膜(未示出)例如利用热氧化法形成在元件隔离沟槽14的侧壁和底部上，且绝缘膜被嵌入元件隔离沟槽14中。绝缘膜采用硅氧化物膜。例如，高密度等离子体(HDP)CVD法用于形成硅氧化物膜。
之后，硅氮化物膜53上的过量绝缘膜通过化学机械抛光(CMP)法被去除。嵌入在元件隔离沟槽14中的绝缘膜形成STI结构的元件隔离区域12。
然后，硅氮化物膜53和焊垫氧化物膜52通过例如湿法刻蚀被去除。硅氮化物膜53的湿法刻蚀例如采用热磷酸，焊垫氧化物膜52的湿法刻蚀例如采用氢氟酸基化学物质。
图中示出的状态在去除硅氮化物膜53和焊垫氧化物膜52之前。
接着，尽管未示出，但预氧化物膜形成在半导体基板11的表面上，且实施离子注入来调节形成在其他区域中的晶体管部分的阈值电压Vth。然后，例如通过湿法刻蚀去除预氧化物膜。然后，半导体基板11的表面利用SC清洗(APM清洗)被净化。应该注意的是，因为预氧化物膜通过利用例如热氧化法氧化半导体基板11的表面而形成，所以预氧化物膜例如可以通过利用氢氟酸基化学物质被去除。
然后，如图14A和14B所示，电容器绝缘膜22例如通过热氧化形成在第一电极21上。从而，电容器绝缘膜22由硅氧化物膜形成。其厚度根据电容元件的电容而改变，且根据电容而适当地在约2nm到约50nm的范围内选择。
然后，如图15A和15B所示，第二电极23经由电容器绝缘膜22形成在第一电极21的平坦表面上。
在平面布局中，第二电极23形成在有源区域13内且与元件隔离区域12隔开预定距离，并且形成在第一电极21内。
例如，通过首先在整个表面上方形成电极形成导电膜，然后利用采用抗蚀剂膜作为刻蚀掩模(未示出)的常规干法刻蚀技术图案化该电极形成导电膜来形成第二电极23。例如，一般用于半导体器件的电极材料，诸如，金属膜和导电多晶硅膜可以用于导电膜。
在平面图中，图中示出的第二电极23形成在第一电极21的内侧；然而，第二电极23可以遍及其中形成第一电极21的有源区域13形成，或者可以位于元件隔离区域12上方。
以这样的方式，电容元件20(20B)被形成为包括第一电极21、电容器绝缘膜22和第二电极23。
之后，MIS晶体管形成在半导体基板11上，且形成层间绝缘膜，尽管未示出。
然后，如图16所示，接触部分31和接触部分33穿通层间绝缘膜(未示出)形成以提供分别到电容元件20(20B)的第一电极21和第二电极23的互连。
用于引出第一电极21的接触部分31例如形成在第二电极23与元件隔离区域12之间的第一电极21上。如图所示，接触部分31可以沿第二电极23的两侧形成在第一电极21上，或者仅沿第二电极23的一侧形成在第一电极21上。也可以沿第一电极21或者第二电极23的三侧或者四侧在第一电极21上形成接触部分31。
因为第二电极23形成在有源区域13内，所以用于引出第二电极23的接触部分33通过连接到第二电极23而形成在第二电极23上。图中示出的状态包括多个接触部分33。
在电容元件20B的制造方法中，在形成STI结构的元件隔离区域12之前，由扩散层形成的第一电极21通过在半导体基板11的将成为有源区域13实施高浓度离子注入而形成。之后，形成元件隔离区域12的元件隔离沟槽14通过去除第一电极21的***部分以及半导体基板11的围绕第一电极21的***部分的部分而形成。因而，作为高浓度离子注入区域的第一电极21遍及有源区域13形成，且形成在第一电极21上的电容器绝缘膜22具有均一的厚度。从而，第二电极23形成在具有均一厚度的电容器绝缘膜22上。
因为电容器绝缘膜22具有均一的厚度，所以不存在寄生电容，且电容元件20B的总体电压跟随特性成为所期望的。此外，因为电容器绝缘膜22不具有薄的部分，所以膜的任何部分的耐压性也不会变差，电容元件20B的耐压性被改善。
结果，可以改善电容元件20B的可靠性。
在根据第二制造方法形成电容元件20C的过程中，在平面布局中，第一电极21遍及有源区域13形成，且均一厚度的电容绝缘膜22形成在有源区域13上。以这样的方式，第二电极23也可以形成在元件隔离区域12上，且延续第二电极23的电极焊垫部分可以形成在元件隔离区域12上。当第一电极21形成在有源区域13的内侧而不是遍及有源区域13形成时，第一电极21和元件隔离区域12将被半导体基板11未掺杂杂质的部分分隔。当电容绝缘膜22以该状态形成时，电容绝缘膜22在第一电极21和半导体基板11上将具有不同的厚度。具体地，电容绝缘膜22在第一电极21上是厚的，而在半导体基板11上是薄的。这样，常规技术中的问题仍未解决。为此，第一电极21遍及有源区域13形成。
在前述实施例及变型中，利用氧化形成的硅氧化物膜用于电容绝缘膜22；然而，例如也可以使用硅氮化物膜。这样，硅氮化物膜可以通过对半导体基板(硅基板)11的表面进行氮化而形成。
此外，硅氧化物膜和硅氮化物膜的层叠膜可以用于电容绝缘膜22。这样，可以通过首先对半导体基板(硅基板)11的表面进行氧化形成硅氧化物膜，然后对硅氧化物膜的表面进行氮化而生产硅氧化物膜和硅氮化物膜的层叠结构。
此外，硅氮氧化物膜可以用于电容绝缘膜22。这样，可以通过首先对半导体基板(硅基板)11的表面进行氧化形成硅氧化物膜，然后对硅氧化物膜进行氮化而形成硅氮氧化物膜。
<3.第三实施例>
[采用电容元件的固态成像器件]
下面参考图17的框图和图18的电路图描述根据本发明实施例的采用电容元件20的固态成像器件的示例。
如图17所示，固态成像器件1包括：像素部分210，在该像素部分210中多个单位像素(未示出)沿行和列方向排列；驱动控制器207，设置在像素部分210外部；列处理器226；参考信号发生器227，向列处理器226提供用于AD转换的参考电压；以及输出部分228。
驱动控制器207具有顺次读出像素部分210的信号的控制电路功能。例如，驱动控制器207包括控制列寻址或者列扫描的水平扫描电路212、控制行寻址以及行扫描的垂直扫描电路214、以及其功能包括产生内部时钟的通信/定时控制器220。固态成像器件1还包括时钟转换器223，其产生时钟频率快于输入时钟频率的脉冲。
驱动控制器207的元件与像素部分210利用制造半导体集成电路中采用的技术形成在诸如单晶硅中的半导体区域中，且一起构成固态成像器件。
单位像素包括作为光接收元件(光电转换器)的光敏二极管以及像素内放大器(未示出)，该像素内放大器包括用于放大的半导体元件(例如，MOS晶体管)。
像素内放大器具有例如浮置扩散放大器的结构。作为示例，可以采用传输晶体管、复位晶体管、放大晶体管以及选择晶体管的四晶体管结构。
传输晶体管读出光敏二极管中产生的信号电荷。
复位晶体管，在信号电荷从光敏二极管传输到浮置扩散部分之前，响应提供给栅极电极的复位脉冲将浮置扩散部分的电势复位为复位电压。
利用放大晶体管，通过复位晶体管复位的浮置扩散部分的电势输出为复位电平，而在利用传输晶体管传输信号电荷之后，浮置扩散部分的电势输出为信号电平。
选择晶体管使单位像素进入选择状态，且引起放大晶体管输出信号。
单位像素经由行控制线215连接到垂直扫描电路214而用于行选择，且经由垂直信号线219连接到包括用于每个垂直列的列AD电路225的列处理器226。
水平扫描电路212和垂直扫描电路214被构造为包括解码器，且适于响应于从通信/定时控制器220提供的控制信号CN1和CN2而开始移位(shift)操作(扫描)。因此，控制信号CN1包括用于驱动单位像素的各种脉冲信号(例如，诸如复位脉冲RST、传输脉冲TRF以及DRN控制脉冲DRN)。
通信/定时控制器220接收主时钟CLK0作为基本脉冲，该基本脉冲对应于用于将要被处理的模拟像素信号从像素部分210传送到列处理器226侧的各种驱动脉冲。
此外，通信/定时控制器220基于输入的主时钟CLK0和在时钟转换器223中产生的高速时钟产生内部时钟。
通信/定时控制器220提供每个部分的操作所必须的预定定时的时钟和脉冲信号。此外，除了接收主时钟CLK0之外，通信/定时控制器220接收指示操作模式等的数据DATA，且输出包含固态成像器件1的信息的数据。
此外，通信/定时控制器220将与输入的主时钟CLK0具有相同频率的时钟CLK1以及通过将CLK1对半分而生成的低速时钟CLK2提供给器件中的每个部分，例如，诸如水平扫描电路212、垂直扫描电路214和列处理器226。
垂直扫描电路214选择像素部分210的行，且提供这些行所必须的脉冲。例如，垂直扫描电路214包括：垂直解码器214a，指定垂直方向上的读出行；以及垂直驱动电路214b，通过提供脉冲到用于由垂直解码器214a指定的读出地址的单位像素(行方向)的行控制线215进行驱动而提供。
水平扫描电路212用于从列处理器226读出计数值。与低速时钟CLK2同步，水平扫描电路212在来自时钟转换器223的高速时钟的控制下顺次选择列处理器226的列AD电路225，且引导信号到水平信号线218。例如，水平扫描电路212包括：水平解码器212a，指定水平方向上的读出行；以及水平驱动电路212b，根据由水平解码器212a指定的读出地址将列处理器226的信号引导到水平信号线218。应该注意的是，例如提供由列AD电路225处理的比特数n(其中n是正整数)的水平信号线218。例如，当比特数n是10(n＝10)时，十个水平信号线218相应于这些比特而被提供。
时钟转换器223产生时钟频率快于输入时钟频率的脉冲。例如，时钟转换器223从通信/定时控制器220接收低速时钟CLK2，且基于所接收的时钟产生频率为CLK2的至少两倍的时钟。在以下，CLK2的至少两倍的频率被称为“高速时钟CLK3”。从通信/定时控制器220接收的低速时钟CLK2以及时钟转换器223中产生的高速时钟CLK3被提供给通信/定时控制器220，且提供输出部分228作为数据输出部分的示例。
基于高速时钟CLK3，通信/定时控制器220产生用于AD转换的参考信号(参考电压)RAMP生成参考时钟(与CK0相同)以及计数时钟CK0(与CLK3频率相同)。这里，高速时钟CLK3优选具有低速时钟CLK2的至少两倍(优选整数倍)的频率。
在固态成像器件1中，单位像素的输出像素信号以垂直列为单位经由垂直信号线219提供给列处理器226的列AD电路225。
列处理器226的每个列AD电路225顺次接收单个列中的像素的信号，且处理这些信号。例如，每个列AD电路225包括ADC(模拟数字转换器)电路，该ADC电路例如基于高速时钟CLK3将模拟信号转换成例如10比特的数字信号。
列AD电路225一旦在比较器(电压比较器)252处接收斜坡形状(ramp-shaped)的参考信号RAMP便开始用时钟信号计数。对于AD转换，经由垂直信号线219的输入模拟像素信号与参考信号RAMP相比较，且进行计数直到获得脉冲信号。
在列AD电路225中被转换的数字像素数据经由水平选择开关(未示出)发送到水平信号线218且输出到输出部分228，其中该水平选择开关由来自水平扫描电路212的水平选择信号驱动。应该注意的是，比特数不限于10，而可以小于10(例如，8比特)或者大于10(例如，14比特)。
以这样的方式，对应于包括沿行方向和列方向的光接收元件阵列的像素部分210，像素部分210顺次输出以行为单位的每个垂直列的像素信号，从而像素部分210的像素信号的整体集合表示单个图像，或者所谓的帧图像。
参考信号发生器227包括DAC(DA转换器；数模转换器)227a。参考信号发生器227由从来自通信/定时控制器220的控制数据CN4表示的初始值且与计数时钟CK0同步地产生阶梯状锯齿波(斜坡波形)。这样产生的锯齿波作为用于AD转换的参考电压(ADC参考信号)提供给列处理器226的每个列AD电路225。
控制数据CN4包含用于向随时间改变的数字数据提供相同的变化率的信息，使得每个比较过程的斜坡电压具有相同的斜率(变化率)。具体地，优选由计数时钟CK0指定的每单位时间将计数值改变1。
列AD电路225包括比较器252和计数器254，且具有n比特AD转换功能。比较器252比较DAC 227a中产生的参考信号RAMP和从以行控制线215为单位的单位像素经由垂直信号线219获得的模拟像素信号。计数器254对比较器252完成比较过程的时间进行计数，且保持结果。
从通信/定时控制器220，计数器254接收指示向下计数操作模式或者向上计数操作模式的控制信号CN5。因此，通信/定时控制器220包括控制部分(未示出)，该控制部分根据比较器252是否相对于像素信号的复位成分ΔV或者信号成分Vsig实施比较处理来切换计数器254的计数处理模式。
参考信号发生器227中产生的阶梯状参考信号RAMP共同输入到比较器252的输入端RAMP之一。其他输入端分别连接到相应垂直列的垂直信号线219，且来自像素部分210的像素信号电压单独输入到其他输入端。比较器252的输出信号提供给计数器254。
来自通信/定时控制器220的计数时钟CK0共同输入到计数器254的时钟端。
计数器254基于计数时钟CK0以及由比较器252提供的比较器输出实施计数操作。利用公共向上/向下计数器(U/D CNT)，计数器254可操作为实施在向下计数操作和向上计数操作之间切换(具体地，交替地)的计数处理而与计数模式无关。
此外，计数器254从水平扫描电路212经由控制线212c接收控制脉冲。计数器254具有保持计数结果的锁存功能，且保持计数器输出值直到由经由控制线212c的控制脉冲指示。
每个列AD电路225的输出连接到水平信号线218。水平信号线218设置为数量与列AD电路225的n比特的宽度相对应，且经由感应电路(未示出)连接到输出部分228，该感应电路以与输出线(未示出)相对应的数量n被提供。
在上述结构的固态成像器件1中，列AD电路225在像素信号读出周期中实施计数操作，且在预定定时处输出计数结果。具体地，比较器252首先比较来自参考信号发生器227的斜坡波形电压与经由垂直信号线219输入的像素信号电压。电压匹配时，比较器252的比较器输出反转(在此示例中，从H电平到L电平的转换)。
此时，计数器254以向下计数模式或者向上计数模式且与由参考信号发生器227产生的斜坡波形电压同步地开始计数。当得到比较器输出的反转的信息时，计数器254停止计数操作，且锁存(保持和存储)电流计数值作为像素数据从而完成AD转换。
然后，基于通过从水平扫描电路212经由控制线212c且在预定定时处输入的水平选择信号CH(i)的移位操作，计数器254顺次将存储且保持的像素数据输出到外部。
如图18所示，本发明实施例的电容元件20用于滤除DC成分，且用在像素部分210的像素内放大器261与比较器252之间。具体地，电容元件20串联连接在垂直信号线219与比较器252之间。
比较器252比较DAC 227a(见图17)中产生的参考信号RAMP与经由垂直信号线219获得的来自以行控制线215(见图17)为单位的单位像素的模拟像素信号。
这里，垂直信号线219的电势A随像素部分210的光敏二极管PD的电势的改变而变化。然而，因为具有优良的电压跟随特性的本发明实施例的电容元件20连接到垂直信号线219，所以该改变由电容元件20的电容的量抵消。该抵消是电压依赖型的。因为比较器252比较RAMP电势和电势A，所以在比较器252中电压跟随特性被抑制。
应该注意的是，在像素部分20中，光敏二极管PD中获得的信号电荷由传输晶体管TRG读出。在将信号电荷从光敏二极管PD传输到浮置扩散部分FD之前，复位晶体管RST响应于供应给栅极电极的复位脉冲将浮置扩散部分FD的电势复位到复位电压。通过放大晶体管AMP，由复位晶体管RST复位的浮置扩散部分FD的电势输出为复位电平，通过传输晶体管TRG传输信号电荷之后浮置扩散部分FD的电势输出为信号电平。选择晶体管SEL使单位像素进入选择状态，且引起放大晶体管AMP输出信号。
<4.第四实施例>
[成像装置的结构示例]
下面参考图19的框图描述根据本发明第四实施例的成像装置的结构示例。该成像装置使用本发明实施例的固态成像器件。
如图19所示，成像装置300在传感部分301中包括固态成像器件310。用于聚焦图像的聚光光学部分302提供在传感部分301的聚光侧。传感部分301连接到用于驱动传感部分301的驱动电路，且连接到信号处理器303，该信号处理器303包括诸如信号处理电路的元件，通过该元件固态成像器件310中的经历光电转换的信号被处理成图像。信号处理器303中被处理的图像信号可以存储在图像存储部分(未示出)中。在成像装置300中，前述实施例中所描述的固态成像器件1可以用作固态成像器件310。
本发明实施例的成像装置300采用本发明实施例的固态成像器件1。因为固态成像器件1能够稳定地进行信号处理，所以成像装置300可以有利地生成高质量图像。
成像装置300可以在一个芯片中实现，或者实现为封装传感部分和信号处理器或者光学***的成像模块。正如这里所用的术语，成像装置300意指具有例如照相机或者成像功能的便携式装置。此外，术语“成像”不仅表示利用照相机的普通的图像捕捉，而且在更广泛的意义上也表示包括指纹检测的各种图像捕捉过程。
本申请包括与于2009年3月31提交到日本专利局的日本特开第JP2009-086669号中所公开的相关的主题，将其全部内容引用参考于此。
本领域的技术人员应该理解的是，各种修改、组合、部分组合和改变可以依设计需要和其他因素而进行，只要它们在权利要求或者其等同特征的范围内。

Claims (9)

1.一种电容元件，包括：
有源区域，由形成在半导体基板中的元件隔离区域分开；
在所述有源区域中由扩散层形成的第一电极；
绝缘层，形成在所述第一电极上；以及
第二电极，经由所述绝缘层形成在所述第一电极的平坦表面上，其中在平面布局中，所述第二电极形成在所述有源区域内且在所述第一电极内。
2.根据权利要求1所述的电容元件，其中所述元件隔离区域是LOCOS结构。
3.根据权利要求1所述的电容元件，其中所述元件隔离区域是STI结构。
4.根据权利要求1所述的电容元件，其中所述第一电极的所述扩散层具有1×1018个原子/cm3以上的杂质浓度。
5.根据权利要求1所述的电容元件，其中接触部分通过连接到所述第二电极而形成在所述第二电极上。
6.一种制造电容元件的方法，该方法包括步骤：
在半导体基板中形成分开有源区域的元件隔离区域；
离子注入杂质到所述有源区域中，从而形成由扩散层形成的第一电极；
在所述第一电极上形成绝缘层；以及
在所述第一电极的平坦表面上且在所述绝缘层上方形成第二电极，其中在平面布局中，所述第二电极形成在所述有源区域内且在所述第一电极内。
7.一种制造电容元件的方法，该方法包括步骤：
离子注入杂质到半导体基板的将成为有源区域的区域中，从而形成由扩散层形成的第一电极；
在所述半导体基板中形成分开所述有源区域的元件隔离沟槽；
在所述元件隔离沟槽中嵌入绝缘膜以形成元件隔离区域；
在所述第一电极上形成绝缘层；以及
在所述绝缘层上形成第二电极，
所述元件隔离沟槽通过部分去除所述第一电极的***部分以及所述半导体基板的围绕所述第一电极的所述***部分的部分而形成，
其中在平面布局中，所述第二电极形成在所述有源区域内且在所述第一电极内。
8.一种固态成像器件，包括：
像素部分，包括光电转换器，该光电转换器通过入射光的光电转换而产生信号电荷；
列处理器，包括多个列AD电路，该多个列AD电路的每个包括比较从所述像素部分输出的信号电荷与用于AD转换的参考电压的比较器；以及
电容元件，提供在所述像素部分的输出侧与所述比较器之间，所述电容元件滤除DC成分，其中所述电容元件包括：有源区域，由形成在半导体基板中的元件隔离区域分开；在所述有源区域中由扩散层形成的第一电极；绝缘层，形成在所述第一电极上；以及第二电极，经由所述绝缘层形成在所述第一电极的平坦表面上，其中在平面布局中，所述第二电极形成在所述有源区域内且在所述第一电极内。
9.一种成像装置，包括：
聚光光学部分，聚集入射光；
传感部分，包括固态成像器件，该固态成像器件接收由所述聚光光学部分聚集的光且使所述光经历光电转换；以及
信号处理器，处理在所述固态成像器件中经历光电转换的信号，
所述固态成像器件包括：
像素部分，包括光电转换器，该光电转换器通过入射光的光电转换而产生信号电荷；
列处理器，包括多个列AD电路，该多个列AD电路的每个包括比较从所述像素部分输出的信号电荷与用于AD转换的参考电压的比较器；以及
电容元件，提供在所述像素部分的输出侧与所述比较器之间，所述电容元件滤除DC成分，其中所述电容元件包括：有源区域，由形成在半导体基板中的元件隔离区域分开；在所述有源区域中由扩散层形成的第一电极；绝缘层，形成在所述第一电极上；以及第二电极，经由所述绝缘层形成在所述第一电极的平坦表面上，其中在平面布局中，所述第二电极形成在所述有源区域内且在所述第一电极内。
CN201010145132.5A 2009-03-31 2010-03-24 电容元件及其制造方法、固态成像器件以及成像装置 Active CN101853851B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP086669/09 2009-03-31
JP2009086669A JP2010239001A (ja) 2009-03-31 2009-03-31 容量素子とその製造方法および固体撮像装置と撮像装置

Publications (2)

Publication Number Publication Date
CN101853851A CN101853851A (zh) 2010-10-06
CN101853851B true CN101853851B (zh) 2013-01-23

Family

ID=42805225

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010145132.5A Active CN101853851B (zh) 2009-03-31 2010-03-24 电容元件及其制造方法、固态成像器件以及成像装置

Country Status (3)

Country Link
US (2) US8531564B2 (zh)
JP (1) JP2010239001A (zh)
CN (1) CN101853851B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5909919B2 (ja) * 2011-08-17 2016-04-27 セイコーエプソン株式会社 電気光学装置及び電子機器
JP5548173B2 (ja) * 2011-08-31 2014-07-16 株式会社東芝 半導体基板及びその製造方法
TWI631854B (zh) * 2013-08-05 2018-08-01 日商新力股份有限公司 Conversion device, imaging device, electronic device, conversion method
US9819890B2 (en) * 2015-08-17 2017-11-14 Omnivision Technologies, Inc. Readout circuitry to mitigate column fixed pattern noise of an image sensor
CN105428383A (zh) * 2015-12-21 2016-03-23 豪威科技(上海)有限公司 一种cmos图像传感器及其制造方法
JP6648823B2 (ja) * 2016-05-20 2020-02-14 株式会社ニコン 撮像素子および撮像装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1638132A (zh) * 2003-12-30 2005-07-13 得州仪器公司 Eeprom和闪速eeprom
CN1680992A (zh) * 2004-04-06 2005-10-12 Lg.菲利浦Lcd株式会社 具有驱动电路的液晶显示器件及其制造方法
CN1734769A (zh) * 2004-08-02 2006-02-15 富士通株式会社 半导体器件及其制造方法
US7247901B2 (en) * 2004-04-19 2007-07-24 Taiwan Semiconductor Manufacturing Company Method for forming 1 TRAM cell and structure formed thereby

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6148957A (ja) 1984-08-16 1986-03-10 Nec Corp Ｍｏｓキヤパシタの製造方法
JPH118352A (ja) * 1997-06-14 1999-01-12 Toshiba Microelectron Corp 半導体集積回路装置及びその製造方法
US6538282B1 (en) * 2000-03-14 2003-03-25 Oki Electric Industry Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US6958508B2 (en) * 2000-10-17 2005-10-25 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory having ferroelectric capacitor insulative film
JP3547419B2 (ja) * 2001-03-13 2004-07-28 株式会社東芝 半導体装置及びその製造方法
KR100428788B1 (ko) * 2001-12-03 2004-04-28 삼성전자주식회사 반도체 장치의 커패시터 구조체 및 그 형성 방법
JP2003218224A (ja) * 2002-01-25 2003-07-31 Sony Corp 半導体装置及びその製造方法
JP3700708B2 (ja) * 2003-03-26 2005-09-28 ソニー株式会社 半導体装置の製造方法
KR20050009520A (ko) * 2003-07-16 2005-01-25 매그나칩 반도체 유한회사 모스 커패시터 제조를 위한 이온주입 방법
JP4311181B2 (ja) * 2003-12-05 2009-08-12 ソニー株式会社 半導体装置の制御方法および信号処理方法並びに半導体装置および電子機器
JP2005260163A (ja) * 2004-03-15 2005-09-22 Fujitsu Ltd 容量素子及びその製造方法並びに半導体装置及びその製造方法
JP5118341B2 (ja) * 2006-12-22 2013-01-16 株式会社東芝 半導体記憶装置及びその製造方法
JP5173496B2 (ja) * 2008-03-06 2013-04-03 キヤノン株式会社 撮像装置及び撮像システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1638132A (zh) * 2003-12-30 2005-07-13 得州仪器公司 Eeprom和闪速eeprom
CN1680992A (zh) * 2004-04-06 2005-10-12 Lg.菲利浦Lcd株式会社 具有驱动电路的液晶显示器件及其制造方法
US7247901B2 (en) * 2004-04-19 2007-07-24 Taiwan Semiconductor Manufacturing Company Method for forming 1 TRAM cell and structure formed thereby
CN1734769A (zh) * 2004-08-02 2006-02-15 富士通株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
US8531564B2 (en) 2013-09-10
CN101853851A (zh) 2010-10-06
US20100253822A1 (en) 2010-10-07
US20130323901A1 (en) 2013-12-05
US8853053B2 (en) 2014-10-07
JP2010239001A (ja) 2010-10-21

Similar Documents

Publication Publication Date Title
CN101853851B (zh) 电容元件及其制造方法、固态成像器件以及成像装置
CN101556964B (zh) 固体摄像器件、固体摄像器件制造方法以及电子装置
JP4224036B2 (ja) フォトダイオード領域を埋め込んだイメージセンサ及びその製造方法
CN100499148C (zh) 互补金属氧化物半导体图像感测器以及其制造方法
US8003506B2 (en) Single poly CMOS imager
CN1832188B (zh) 固态成像装置
US7274054B2 (en) Dual capacitor structure for imagers and method of formation
JPH04304673A (ja) 側壁電荷結合撮像素子及びその製造方法
CN101826538B (zh) 固态摄像元件、制作该元件的方法及使用该元件的电子设备
CN100431160C (zh) 固态成像装置及其制造方法
CN102800684A (zh) 固态图像拾取器件及其制造方法、图像拾取***
KR20080058664A (ko) 부동 베이스 판독 개념을 갖는 ｃｍｏｓ 이미지 센서
CN101211940A (zh) Cmos图像传感器及其制造方法
US8368161B2 (en) Solid-state image capturing device, method of manufacturing solid-state image capturing device, and image capturing apparatus
JP5737373B2 (ja) 容量素子および固体撮像装置と撮像装置
JP5122089B2 (ja) イメージセンサのピクセル縮小のためのコンタクト構造及びその製造方法
CN100499149C (zh) Cmos图像传感器及其制造方法
KR20020014315A (ko) 이웃하는 화소간의 크로스 토크 및 활성영역 감소를방지할 수 있는 이미지 센서 제조 방법
JP3603438B2 (ja) 増幅型固体撮像素子及びその製造方法
JP2008130795A (ja) 半導体装置
KR20050079436A (ko) 화소간 신호왜곡을 개선한 이미지 센서 및 그 제조방법
CN101577286A (zh) 复合式转移栅极及其制造方法
KR20020014535A (ko) 이웃하는 화소간의 크로스 토크를 효과적으로 방지할 수있는 이미지 센서 제조 방법
JPH11233756A (ja) 電荷転送素子及びその製造方法
KR20040095931A (ko) 씨모스 이미지센서 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant