JP2010239001A - 容量素子とその製造方法および固体撮像装置と撮像装置 - Google Patents
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Abstract
【解決手段】半導体基板11に形成された素子分離領域12により区画されたアクティブ領域13と、前記アクティブ領域13に形成された拡散層からなる第1電極21と、前記第1電極21上に形成された容量絶縁膜22と、前記第1電極21の平坦面上に前記容量絶縁膜22を介して形成された第2電極23を有し、前記第2電極23は、平面レイアウト上、前記アクティブ領域13内でかつ前記第1電極21内に形成されている。
【選択図】図1
Description
前述のようにフラットバンド近辺での変局点、つまり電圧追従性がないような容量として、ゲート電極/酸化シリコン(SiO2)膜/高濃度に不純物を有するシリコン層という構成の容量素子がある。この容量素子では、シリコン基板に高濃度イオン注入を行い、シリコンのフェルミレベルを縮退させて金属様にして、チャネル層として使用している。そして上記イオン注入を行った後、上記シリコン基板表面に熱酸化膜を形成し、その熱酸化膜を介してゲート電極を形成して上記容量素子を形成している。
また、半導体基板表面に熱酸化膜を形成した後、その熱酸化膜に開口を形成し、その開口内の半導体基板に薄い酸化膜を形成する。そしてその薄い酸化膜越しに高濃度イオン注入を行い、半導体基板に高濃度領域を形成し、上記薄い酸化膜上に金属電極を形成して、MOS容量を形成する技術が開示されている(例えば、特許文献1参照。)。
次に、上記高濃度領域のチャネルを作製するために、上記プレ酸化膜越しに不純物を高濃度にイオン注入する。このとき、例えば、素子分離領域(酸化シリコン膜)にはチャネル領域と同様に、高濃度に不純物がイオン注入される。
そして、図20(1)に示すように、LOCOS法(局所酸化法)によって、シリコン基板111に酸化シリコン膜からなる素子分離領域112を形成し、さらにシリコン基板111にプレ酸化膜151を形成する。そして上記プレ酸化膜151を通して上記シリコン基板111に高濃度のイオン注入が行われ、拡散層からなる第1電極121が形成される。この場合、レジストマスク141に被覆されていない上記素子分離領域112の酸化シリコン膜には、イオン注入によるダメージ(図示せず)が形成される。なお、図示はしていないが、素子分離領域112端下部のシリコン基板111にも上記イオン注入が低濃度になされる。
上記イオン注入後に、容量酸化膜を形成するための前洗浄により上記プレ酸化膜151をフッ酸系の薬液で除去した後、上記シリコン基板111の表面を清浄にするためSC洗浄(アンモニア過水洗浄)を行う。
その結果、図20(2)に示すように、プレ酸化膜151(前記図20(1)参照)が除去されてシリコン基板111が露出される。
上記素子分離領域112の端部で高濃度に不純物のイオン注入が行われた部分は、イオン注入によるダメージを受けているので、素子分離領域112の酸化シリコン膜が過剰エッチングされ、シリコン基板111が露出される。特にLOCOS構造のバーズピーク部分での酸化シリコン膜の過剰エッチングが著しい。上記過剰エッチングは、イオン注入による不純物の注入量(ドーズ量)が1×1014/cm2以上で顕著に起こる現象である。
この結果、高濃度にイオン注入されていないシリコン基板部分111Aが露出される。
そして、図22(5)に示すように、上記容量酸化膜122上に第2電極123を形成して、上記第1電極121、上記容量酸化膜122、上記第2電極123で容量素子120を構成する。上記容量酸化膜122は膜厚にばらつきを生じているので、この容量酸化膜122を用いて上記容量素子120を形成した場合、上記素子分離領域112端部の容量酸化膜122の薄膜化部分も容量として働き、この容量がいわゆる寄生容量として問題となる。またこの部分は並列容量として働き、容量素子全体の電圧追従性の悪化の原因となり、また容量酸化膜122が薄膜化した部分は耐圧も弱くなっている。この結果、容量素子120の信頼性を低くしている。
という利点がある。
[容量素子の構成の第1例]
本発明の第1実施の形態に係る容量素子の構成の第1例を、図1(1)の平面レイアウト図および図1(2)の(1)図におけるA−A’線断面図によって説明する。
上記アクティブ領域13には拡散層からなる第1電極21が形成されている。この第1電極21の拡散層の不純物濃度は、例えば1×1018atoms/cm3以上となっている。
例えば、シリコン(Si)基板中へ高濃度にイオン注入を行い、シリコン(Si)のフェルミレベルを縮退させて金属様して、第1電極21として使用する場合には、上記第1電極21の拡散層の不純物濃度は、例えば1×1018atoms/cm3以上とする。また、図2に示すように、容量誤差を5%程度とするならば、例えば2×1019atoms/cm3以上とする。さらに、容量誤差を1%程度以下とするならば、例えば8×1019atoms/cm3以上とすることが好ましい。図2における縦軸の容量誤差は、〔(5Vを印加したときの容量素子の容量)−(−5Vを印加したときの容量素子の容量)〕/(5Vを印加したときの容量素子の容量)を%表示したものである。また横軸は第1電極21の不純物濃度である。
上記拡散層を形成する不純物には、N型のリン、ヒ素、アンチモン、P型のホウ素、インジウム等が用いられている。
上記第1電極21は、平面レイアウト上、上記アクティブ領域13の全域にわたって形成されていてもよく、または上記素子分離領域12から所定の間隔をおいた状態(例えば、図面で2点鎖線で示す状態)で上記アクティブ領域13に形成されていてもよい。
さらに、上記第1電極21表面の平坦面上、すなわち上記第1電極21の均一な濃度の領域上には、上記容量絶縁膜22を介して第2電極23が形成されている。
このように、第1電極21と容量絶縁膜22と第2電極23からなる容量素子20(20A)が形成されている。
上記第2電極23は、上記第1電極21の平坦面上に形成されているので、当然、上記第2電極23の下面に形成された上記容量絶縁膜22の部分も上記第1電極21の平坦面上に形成されていることになる。したがって、上記第1電極21と上記第2電極23との間に形成されている上記容量絶縁膜22は、上記第1電極21の平坦面上に形成されているので均一な膜厚になっている。
さらに、上記第1電極21の取り出しは、例えば、上記第2電極23と上記素子分離領域12との間の上記第1電極21上にコンタクト部31を形成することで行える。このコンタクト部31は、図示したように、上記第2電極23の2方向側の上記第1電極21上に形成してもよく、また、上記第2電極23の一方側のみの上記第1電極21上に形成してもよい。当然、上記第1電極21の3方向側もしくは4方向側の上記第1電極21上に形成してもよい。
次に、本発明の第1実施の形態に係る容量素子の構成の第2例を、図3(1)の平面レイアウト図および図3(2)の(1)図におけるB−B’線断面図によって説明する。
上記アクティブ領域13には拡散層からなる第1電極21が形成されている。この第1電極21の拡散層の不純物濃度は、例えば1×1018atoms/cm3以上となっている。上記拡散層を形成する不純物には、N型のリン、ヒ素、アンチモン、P型のホウ素、インジウム等が用いられている。この第1電極21は、図示したように、素子分離領域12の下部側にはみ出して形成されていてもよい。
例えば、シリコン(Si)基板中へ高濃度にイオン注入を行い、シリコン(Si)のフェルミレベルを縮退させて金属様して、第1電極21として使用する場合には、上記第1電極21の拡散層の不純物濃度は、例えば1×1018atoms/cm3以上とする。また、容量誤差を5%程度とするならば、例えば1×1019atoms/cm3以上とする。さらに、容量誤差を1%程度以下とするならば、例えば1×1020atoms/cm3以上とすることが好ましい。
上記第1電極21は、平面レイアウト上、上記アクティブ領域13の全域にわたって形成されていてもよく、または上記素子分離領域12から所定の間隔をおいた状態(例えば図3(1)の2点鎖線で示す状態)で上記アクティブ領域13に形成されていてもよい。
さらに、上記第1電極21表面の平坦面上に、すなわち上記第1電極21の均一な濃度の領域上には、上記容量絶縁膜22を介して第2電極23が形成されている。
このように、第1電極21と容量絶縁膜22と第2電極23からなる容量素子20(20B)が形成されている。
上記第2電極23は、上記第1電極21の平坦面上に形成されているので、当然、上記第2電極23の下面に形成された上記容量絶縁膜22の部分も上記第1電極21の平坦面上に形成されていることになる。したがって、上記第1電極21の平坦面上に形成されている部分の容量絶縁膜22の膜厚は均一な膜厚になっている。
さらに、上記第1電極21の取り出しは、例えば、上記第2電極23と上記素子分離領域12との間の上記第1電極21上にコンタクト部31を形成することで行える。このコンタクト部31は、図示したように、上記第2電極23の2方向側の上記第1電極21上に形成してもよく、また、上記第2電極23の一方側のみの上記第1電極21上に形成してもよい。当然、上記第1電極21の3方向側もしくは4方向側の上記第1電極21上に形成してもよい。
次に、上記容量素子の第2例の変形例を、図4(1)の平面レイアウト図および図4(2)の(1)図におけるC−C’線断面図によって説明する。
半導体基板11には、素子分離領域12により区画されたアクティブ領域13が形成されている。上記半導体基板11には、例えば、シリコン基板が用いられている。また、上記素子分離領域12は、STI構造の素子分離領域からなる。
上記アクティブ領域13には拡散層からなる第1電極21が形成されている。
上記第1電極21は、平面レイアウト上、上記アクティブ領域13の全域にわたって形成されている。
さらに、上記第1電極21表面の平坦面上、すなわち上記第1電極21の均一な濃度の領域上には、上記素子分離領域12に一部が重なるように、上記容量絶縁膜22を介して第2電極23が形成されている。そして、この第2電極23には、上記素子分離領域12上に電極パッド部24が連続して形成されている。
このように、第1電極21と容量絶縁膜22と第2電極23からなる容量素子20Cが形成されている。
さらに、上記第1電極21の取り出しは、例えば、上記第2電極23と上記素子分離領域12との間の上記第1電極21上にコンタクト部31を形成することで行える。このコンタクト部31は、図示したように、上記第2電極23の2方向側の上記第1電極21上に形成してもよく、また、上記第2電極23の一方側のみの上記第1電極21上に形成してもよい。
[容量素子の製造方法の第1例]
次に、本発明の第2実施の形態に係る容量素子の製造方法の第1例を、図5〜図10の平面レイアウト図および製造工程断面図によって説明する。この製造方法は、前記容量素子20Aを製造する方法の一例である。図5〜図10の各断面図は、それぞれの図面の平面レイアウト図におけるA−A’線断面の位置の断面図である。
次に、レジスト塗布技術によって、上記半導体基板11上にレジスト膜41を形成し、リソグラフィー技術によって、上記レジスト膜41をパターニングして、第1電極が形成される領域上に開口部42を形成する。図面に示した場合では、アクティブ領域13の全域に第1電極21を形成する場合であるが、例えば、図面(2−1)の2点鎖線で示すように、アクティブ領域13の内側に開口部42が形成されるようにしてもよい。
上記レジスト膜41をイオン注入マスクに用いたイオン注入法によって、上記半導体基板11の上記アクティブ領域13に不純物をイオン注入して拡散層からなる第1電極21を形成する。上記イオン注入では、例えば、N型のリン、ヒ素、アンチモン、P型のホウ素、インジウム等のいずれかが用いられ、そのドーズ量は例えば1×1014atoms/cm2以上に設定される。また、注入エネルギーは、イオン注入される不純物によって、適宜決定される。
なお、図示はしていないが、素子分離領域12端下部のシリコン基板11にも上記イオン注入が低濃度になされる。
その後、上記レジスト膜41を除去する。
図面は、上記レジスト膜41を除去する直前の状態を示した。
その後、半導体基板11表面を清浄にするためSC洗浄(アンモニア過水洗浄)を行う。
上記第2電極23は、平面レイアウト上、上記素子分離領域12から所定距離をおいた上記アクティブ領域13内でかつ上記第1電極21内に形成される。
例えば、全面に電極形成用の導電膜を形成した後、レジスト膜をエッチングマスク(図示せず)に用いた通常のドライエッチング技術によってパターニングされることで形成される。上記導電膜には、例えば、金属膜、導電性ポリシリコン膜等の通常の半導体装置の電極材料を用いることができる。
このようにして、第1電極21と容量絶縁膜22と第2電極23からなる容量素子20(20A)が形成される。
上記第1電極21の取り出しを行うコンタクト部31は、例えば、上記第2電極23と上記素子分離領域12との間の上記第1電極21上に形成される。このコンタクト部31は、図示したように、上記第2電極23の2方向側の上記第1電極21上に形成してもよく、また、上記第2電極23の一方側のみの上記第1電極21上に形成してもよい。当然、上記第1電極21の3方向側もしくは4方向側の上記第1電極21上に形成してもよい。
また、上記第2電極23の取り出しを行うコンタクト部33は、上記第2電極23が上記アクティブ領域13内に形成されることから、上記第2電極23上に上記第2電極23に接続されるように形成されている。図面では、複数のコンタクト部33が形成された状態を示した。
上記第2電極23は、上記第1電極21の平坦面上に形成されるので、当然、上記第2電極23の下面に形成された上記容量絶縁膜22の部分も上記第1電極21の平坦面上に形成されていることになる。したがって、上記第1電極21と上記第2電極23との間に形成されている上記容量絶縁膜22は、上記第1電極21の平坦面上に形成されているので均一な膜厚に形成されている。
次に、本発明の第2実施の形態に係る容量素子の製造方法の第1例を、図11〜図16の平面レイアウト図および製造工程断面図によって説明する。この製造方法は、前記容量素子20Bを製造する方法の一例である。図11〜図16の各断面図は、それぞれの図面の平面レイアウト図におけるB−B’線断面の位置の断面図である。
この第1電極21は、以下のようにして形成される。例えば、レジスト塗布技術によって、上記パッド酸化膜52上にレジスト膜43を形成し、リソグラフィー技術によって、上記レジスト膜43をパターニングして、第1電極が形成される領域上に開口部44を形成する。上記開口部44は、実際に形成される第1電極21よりも平面レイアウト上、大きく形成しておく。
次いで、上記レジスト膜43をイオン注入マスクに用いたイオン注入法によって、上記パッド酸化膜52を通して上記半導体基板11に不純物をイオン注入して拡散層からなる第1電極21を形成する。この第1電極21が形成される領域が実質的にアクティブ領域13となる。
上記イオン注入では、例えば、N型のリン、ヒ素、アンチモン、P型のホウ素、インジウム等のいずれかが用いられ、そのドーズ量は例えば1×1014atoms/cm2以上に設定される。また、注入エネルギーは、イオン注入される不純物によって、適宜決定される。
その後、上記レジスト膜43を除去する。
図面は、上記レジスト膜43を除去する直前の状態を示した。
その後、例えば、レジスト塗布技術によって、上記窒化シリコン膜53上にレジスト膜(図示せず)を形成し、リソグラフィー技術によって、上記レジスト膜(図示せず)をパターニングして、素子分離溝が形成される領域上に開口部(図示せず)を形成する。
次いで、このレジスト膜をエッチングマスクに用いたドライエッチングによって、上記窒化シリコン膜53と上記パッド酸化膜52に素子分離溝を形成するための開口部54を形成する。その後、エッチングマスクに用いた上記レジスト膜を除去する。
そして、上記窒化シリコン膜53をエッチングマスクに用いたドライエッチングによって、上記半導体基板11にアクティブ領域13を区画する素子分離溝14を形成する。このとき、上記素子分離溝14の一部は、上記第1電極21の周部およびその周囲の上記半導体基板11を除去して形成される。
その後、化学的機械研磨(CMP)法によって、上記窒化シリコン膜53上の余剰な上記絶縁膜を除去して、上記素子分離溝14内に埋め込まれた上記絶縁膜でSTI構造の素子分離領域12を形成する。
その後、上記窒化シリコン膜53、上記パッド酸化膜52を、例えばウエットエッチングによって除去する。上記窒化シリコン膜53のウエットエッチングには例えば熱リン酸を用い、上記パッド酸化膜52のウエットエッチングには例えばフッ酸系の薬液を用いる。
なお、図面は、上記窒化シリコン膜53、上記パッド酸化膜52を除去する前の状態を示した。
上記第2電極23は、平面レイアウト上、上記素子分離領域12から所定距離をおいた上記アクティブ領域13内でかつ上記第1電極21内に形成される。
例えば、全面に電極形成用の導電膜を形成した後、レジスト膜をエッチングマスク(図示せず)に用いた通常のドライエッチング技術によってパターニングされることで形成される。上記導電膜には、例えば、金属膜、導電性ポリシリコン膜等の通常の半導体装置の電極材料を用いることができる。
上記第1電極21の取り出しを行うコンタクト部31は、例えば、上記第2電極23と上記素子分離領域12との間の上記第1電極21上に形成される。このコンタクト部31は、図示したように、上記第2電極23の2方向側の上記第1電極21上に形成してもよく、また、上記第2電極23の一方側のみの上記第1電極21上に形成してもよい。当然、上記第1電極21の3方向側もしくは4方向側の上記第1電極21上に形成してもよい。
また、上記第2電極23の取り出しを行うコンタクト部33は、上記第2電極23が上記アクティブ領域13内に形成されることから、上記第2電極23上に上記第2電極23に接続されるように形成されている。図面では、複数のコンタクト部33が形成された状態を示した。
このように容量絶縁膜22が均一な膜厚に形成されるので、寄生容量を生じることがなくなり、容量素子20B全体の電圧追従性が良好なものとなる。また、容量絶縁膜22が薄くなる部分を生じないことから耐圧が劣化した部分を生じないので、容量素子20Bの耐圧を向上させることができる。
よって、容量素子20Bの信頼性を高めることができる。
また、上記容量絶縁膜22に酸化シリコン膜と窒化シリコン膜の積層膜を用いることもできる。この場合、半導体基板11(シリコン基板)表面を酸化して酸化シリコン膜を形成した後、その酸化シリコン膜の表面を窒化することで、酸化シリコン膜と窒化シリコン膜の積層構造とすることができる。
さらに、上記容量絶縁膜22に酸窒化シリコン膜を用いることができる。この場合、半導体基板11(シリコン基板)表面を酸化して酸化シリコン膜を形成した後、その酸化シリコン膜を窒化することで、酸窒化シリコン膜とすることができる。
[容量素子を適用した固体撮像装置]
本発明の容量素子20を適用した固体撮像装置の一例を、図17のブロック図および図18の回路図によって説明する。
上記画素内アンプは、例えばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタの4トランジスタ構成のものがある。
上記転送トランジスタは、フォトダイオードで生成された信号電荷を読み出す。
上記リセットトランジスタは、フォトダイオードからフローティングディフュージョン部への信号電荷の転送に先立って、ゲート電極にリセットパルスが与えられることによってフローティングディフュージョン部の電位をリセット電圧にリセットする。
上記増幅トランジスタは、リセットトランジスタによってリセットされた後のフローティングディフュージョン部の電位をリセットレベルとして出力し、さらに転送トランジスタによって信号電荷が転送された後のフローティングディフュージョン部の電位を信号レベルとして出力する。
上記選択トランジスタは、単位画素を選択状態として増幅トランジスタから信号を出力させる。
そして通信・タイミング制御部220は、入力されるマスタークロックCLK0および上記クロック変換部223で生成された高速クロックに基づいて内部クロックを生成する。
さらには、入力されるマスタークロックCLK0と同じ周波数のクロックCLK1や、それを2分周したクロックやより分周した低速クロックCLK2をデバイス内の各部に供給するものである。例えば水平走査回路212、垂直走査回路214、カラム処理部226などに供給する。
上記カウンタ254は、参照信号生成部227から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始している。そしてコンパレータ出力の反転した情報がカウンタ254に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ(保持・記憶)することでAD変換を完了する。
この後、カウンタ254は、所定のタイミングで水平走査回路212から制御線212cを介して入力される水平選択信号CH(i)によるシフト動作に基づいて、記憶・保持した画素データを順次外部に出力する。
上記比較器252は、上記DAC227a(前記図17参照)で生成される参照信号RAMPと、行制御線215(前記図17参照)ごとに単位画素から垂直信号線219を経由し得られるアナログの画素信号とを比較する。
このとき、垂直信号線219の電位Aは、画素部210のフォトダイオードPDのポテンシャル変化によって電位Aも変化する。そこで、垂直信号線219に電圧追従性に優れた本発明の容量素子20を接続することで、容量素子20の容量分のオフセットが入る。しかもこのオフセットは電圧に依存している。したがって、上記比較器252では、RAMP電位と上記電位Aを比較するので電圧追従性は抑えられることになる。
なお、上記画素部210では、フォトダイオードPDで得られた信号電荷が転送トランジスタTRGによって読み出される。そしてリセットトランジスタRSTは、フォトダイオードPDからフローティングディフュージョン部FDへの信号電荷の転送に先立って、ゲート電極にリセットパルスが与えてフローティングディフュージョン部FDの電位をリセット電圧にリセットする。また増幅トランジスタAMPは、リセットトランジスタRSTによってリセットされた後のフローティングディフュージョン部FDの電位をリセットレベルとして出力する。さらに転送トランジスタTRGによって信号電荷が転送された後のフローティングディフュージョン部FDの電位を信号レベルとして出力する。また選択トランジスタSELは、単位画素を選択状態として増幅トランジスタAMPから信号を出力させる。
[撮像装置の構成の一例]
次に、本発明の第4実施の形態に係る撮像装置の構成の一例を、図19のブロック図によって説明する。この撮像装置は、本発明の固体撮像装置を用いたものである。
Claims (11)
- 半導体基板に形成された素子分離領域により区画されたアクティブ領域と、
前記アクティブ領域に形成された拡散層からなる第1電極と、
前記第1電極上に形成された容量絶縁膜と、
前記第1電極の平坦面上に前記容量絶縁膜を介して形成された第2電極を有し、
前記第2電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第1電極内に形成されている
容量素子。 - 前記素子分離領域はLOCOS構造をなす
請求項1記載の容量素子。 - 前記素子分離領域はSTI構造をなす
請求項1記載の容量素子。 - 前記第2電極23がSTI構造をなす素子分離領域12上に前記容量絶縁膜22を介して延長形成されている
請求項3記載の容量素子。 - 前記第1電極の拡散層の不純物濃度は1×1018atoms/cm3以上である
請求項1記載の容量素子。 - 前記第2電極上に前記第2電極に接続されるコンタクト部が形成されている
請求項1記載の容量素子。 - 半導体基板にアクティブ領域を区画する素子分離領域を形成する工程と、
前記アクティブ領域に不純物をイオン注入して拡散層からなる第1電極を形成する工程と、
前記第1電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上でかつ前記第1電極の平坦面上に第2電極を形成する工程を有し、
前記第2電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第1電極内に形成される
容量素子の製造方法。 - 半導体基板のアクティブ領域となる領域に不純物をイオン注入して拡散層からなる第1電極を形成する工程と、
半導体基板にアクティブ領域を区画する素子分離溝を形成する工程と、
前記素子分離溝の内部に絶縁膜を埋め込んで素子分離領域を形成する工程と、
前記第1電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に第2電極を形成する工程を有し、
前記素子分離溝の一部は、前記第1電極の周部およびその周囲の前記半導体基板を除去して形成される
容量素子の製造方法。 - 前記第2電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第1電極内に形成される
請求項8記載の容量素子の製造方法。 - 入射光を光電変換して信号電荷を得る光電変換部を有する画素部と、
前記画素部から出力された信号電荷とAD変換用の参照電圧とを比較する比較器を有するカラムAD回路を複数有するカラム処理部と、
前記画素部からの出力側と前記比較器との間にDC成分をカットする容量素子を備え、
前記容量素子は、
半導体基板に形成された素子分離領域により区画されたアクティブ領域と、
前記アクティブ領域に形成された拡散層からなる第1電極と、
前記第1電極上に形成された容量絶縁膜と、
前記第1電極の平坦面上に前記容量絶縁膜を介して形成された第2電極を有し、
前記第2電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第1電極内に形成されている
固体撮像装置。 - 入射光を集光する集光光学部と、
前記集光光学部で集光した光を受光して光電変換する固体撮像装置を有する撮像部と、
前記固体撮像装置で光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
入射光を光電変換して信号電荷を得る光電変換部を有する画素部と、
前記画素部から出力された信号電荷とAD変換用の参照電圧とを比較する比較器を有するカラムAD回路を複数有するカラム処理部と、
前記画素部からの出力側と前記比較器との間にDC成分をカットする容量素子を備え、
前記容量素子は、
半導体基板に形成された素子分離領域により区画されたアクティブ領域と、
前記アクティブ領域に形成された拡散層からなる第1電極と、
前記第1電極上に形成された容量絶縁膜と、
前記第1電極の平坦面上に前記容量絶縁膜を介して形成された第2電極を有し、
前記第2電極は、平面レイアウト上、前記アクティブ領域内でかつ前記第1電極内に形成されている
撮像装置。
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