JP4311181B2 - 半導体装置の制御方法および信号処理方法並びに半導体装置および電子機器 - Google Patents
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Description
<デジタルスチルカメラの構成>
以下、図面を参照して本発明の実施の形態について詳細に説明する。
<第1および第2実施形態>
図2および図3は、CMOS型の固体撮像素子10を主要部とする固体撮像装置2と周辺部の第1実施形態と第2実施形態を示した概略図である。なお、この図2および図3に示す例では、撮像部110とプリアンプ部61を主要部として固体撮像素子10が構成され、A/D変換部64などはその外部に設けられているものとして示している。
次に、このような構成の固体撮像装置2の動作原理を説明する。先ず、垂直信号線158(−1,−2,…,−n)からは、主に信号電圧Vsig が出力され、画素信号増幅部230に入力されて、所定の増幅率で増幅されて、出力信号Vout として出力される。画素信号検出部210は、画素信号増幅部230の出力側で、出力信号Vout を所定の参照電圧と比較する。もしくは、画素信号増幅部230の入力側で、信号電圧Vsig を所定の参照電圧と比較して分類信号Vsepaを出力する。
図4は、図3に示した第2実施形態の構成に対応する固体撮像装置2の1水平期間の動作タイミングを示すタイミングチャートである。また、図5は、図3に示した第2実施形態の構成に対応する画素信号検出部210の構成例を示した図である。
図6は、図5に示した比較器220,222の構成例を示した図である。この比較器220,222は、差動増幅器を構成要素として備えている。すなわち、図示のように、比較器220,222は、差動増幅動作を行なう1対のトランジスタQ220,Q222のソース端子を定電流源を構成するトランジスタQ226に共通接続するとともに、各トランジスタQ220,Q222のドレイン端子にカスケード接続で1対のトランジスタQ227,Q228を設けて構成されている。トランジスタQ227,Q228のドレイン端子には電源電圧(本例では2.5V)が印加されている。
図7は、図2(A)に示した第1実施形態の構成に対応する固体撮像装置2の1水平期間の動作タイミングを示すタイミングチャートである。また、図8は、図2(A)に示した第1実施形態の構成に対応する画素信号検出部210の構成例を示した図である。
図9および図10は、CMOS型の固体撮像素子10を主要部とする固体撮像装置2と周辺部の第3実施形態と第4実施形態を示した概略図である。第3実施形態は第1実施形態と対応するものであり、第4実施形態は第2実施形態と対応するものである。なお、この図9および図10に示す例は、撮像部110とプリアンプ部61を主要部として固体撮像装置2が構成され、信号拡張部310も、固体撮像装置2(固体撮像素子10)の同一チップ上に形成されているものとして示している。
図11は、第1および第3実施形態の構成における画素信号増幅部230周辺の一構成例(以下第1の構成例という)と動作を説明する図である。第1の構成例においては、スイッチ242,246を有し、スイッチドキャパシタ方式のノイズキャンセルアンプ(以下カラムアンプともいう)で構成されている。
図15は、図14に示した画素信号増幅部230におけるゲイン設定方法の第1例を説明する図である。この第1例では、画素信号増幅部230のゲインを、1(2^0),2(2^1),4(2^2),8(2^4)(“^”は2のべき乗を示す)というように、2のべき乗の大きさで制御する。こうすることで、信号拡張部310における信号処理時に、ビットシフトでデジタルダイナミックレンジを制御することができ、回路構成が簡易になる。
図16は、図14に示した画素信号増幅部230におけるゲイン設定方法の第2例を説明する図である。この第2例でも、画素信号増幅部230のゲインを2のべき乗の大きさで制御する。
図17は、カラム領域部(プリアンプ部61)の画素信号増幅部230の次段に設けられるカラム回路63周辺の回路構成の第1例を示したブロック図である。この第1例は、画素信号検出部210が、画素信号増幅部230の出力側で信号電圧Vout を所定の参照電圧と比較する第1および第3実施形態の構成に対応したものである。
図21は、信号拡張部310の構成例を示した図である。信号拡張部310は、入力されたNビットの信号V(j)に対してノイズ抑制処理を行なうノイズ抑制処理部311と、画素信号増幅部230に設定されたゲイン値を補正するとともに画素信号検出部210から取得したMビットの分類信号Vsepaを参照して、ノイズ抑制処理部311によるノイズ抑制処理後の信号のダイナミックレンジを拡大するゲイン補正処理部315とを備えている。
図22は、CMOS型の固体撮像素子10を主要部とする固体撮像装置2と周辺部の第5実施形態を示した概略図である。この図22は、カラムADC回路280を備えた第3および第4実施形態に対する変形例で示しているが、カラムADC回路280に代えてカラム回路63を備えた第1および第2実施形態に対しても同様に変形可能である。なお、この図22に示す例は、撮像部110とプリアンプ部61を主要部として固体撮像装置2が構成され、プリアンプ部61の後段に配される信号処理部330も、固体撮像装置2(固体撮像素子10)の同一チップ上に形成されているものとして示している。
図23は、第5実施形態の構成における信号処理部330の構成例を示した図である。図23(A)に示す第1例の信号処理部330は、チップ外部で画素信号の大きさを検知して、その検知結果を参照してゲイン設定を制御する構成のものである。すなわち第1例の信号処理部330は、入力された画素信号V(i)(詳しくはVout2またはVout3)に基づいて、1ラインもしくは1画面の信号量の大きさを検出し、所定の閾値と比較する画素信号レベル検出部333と、画素信号レベル検出部333の検知結果に基づいて画素信号Vsig の大きさを分類する分類信号Vsepaを生成する分類信号生成部334とを備える。画素信号レベル検出部333は、入力された画素信号V(i)を1ライン分もしくは1画面(1フレーム)分保持するメモリ335を有している。
図24〜図26は、図11〜図14に示したスイッチドキャパシタ方式のノイズキャンセルアンプ(カラムアンプ:画素信号増幅部230)におけるノイズ解析を説明する図である。ここで、図24は、画素ソースフォロワの熱雑音計算の等価回路におけるノイズ解析を示し、図25は、カラムアンプから発生し得る雑音計算の等価回路におけるノイズ解析を示す。また、図26は、実験結果を示す。
1.画素ソースフォロワをノイズ源とし、カラムアンプでサンプリングされるノイズ(リセットサンプル時)
2.カラムアンプ内のソース接地増幅器をノイズ源とし、カラムアンプでサンプリングされるノイズ(リセットサンプル時)
3.画素ソースフォロワをノイズ源とし、カラム回路63やカラムADC回路280で、直接サンプリングされるノイズ(信号サンプル時)
4.カラムアンプ内のソース接地増幅器をノイズ源とし、カラム回路63やカラムADC回路280で直接サンプリングされるノイズ(信号サンプル時)
5.カラムアンプの帰還容量をリセットするスイッチがノイズ源となり、発生し得るノイズ
1)カラム方式でありながら、各画素の信号を最適なゲインに増幅して読み出すことができる。画素ごとに独立にゲイン設定することもできる。
2)小信号出力時の画素のS/N比を大幅に改善でき、高感度の固体撮像装置を得ることができる。
4)12(14)ビットのAD変換と、カラム内部で、2のべき乗に従って、通常時に対して(1倍)3段階のゲイン設定(2,4,8倍)を行なうことで、15(17)ビット以上の広ダイナミックレンジを得ることができる。
5)AE、フリッカ補正、γ補正、シェーディング補正、カラーバランスなどの処理をデジタル領域で行なった場合でも、S/N比の劣化を招くことがなく、容易に高画質な画像を得ることができる。
Claims (32)
- 入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部に生成された前記信号電荷に対応する単位信号を生成する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が水平行および垂直列に2次元マトリクス状に配された信号取得部と、前記垂直列ごとに設けられた、前記単位信号を前記水平行ごとに読み出して所定のゲインで増幅して順次出力するカラム処理部とを備えた半導体装置の制御方法であって、
前記垂直列ごとに設けられた前記カラム処理部は、前記単位構成要素から読み出された単位信号を、設定されたゲインで増幅する増幅回路を含んでおり、
前記増幅回路にそれぞれ異なるゲインを設定した際の当該増幅回路以降の出力信号を検知し、この検知した信号レベルに基づいて、当該増幅回路に設定すべきゲインを決定し、この決定したゲインで前記増幅回路を動作させるゲイン決定制御処理を行なう際には、
前記カラム処理部から出力された出力信号に基づいて前記水平行の全体についての代表的な信号レベルを求め、この求めた代表的な信号レベルに基づいて、1行分の前記増幅回路に共通に設定すべきゲインを決定し、
前記水平行ごとに、この決定したゲインで前記増幅回路を動作させる
半導体装置の制御方法。 - 前記水平行の前記単位構成要素ごとに前記ゲイン決定制御処理を行なう
請求項1に記載の半導体装置の制御方法。 - 前記カラム処理部から出力された出力信号に基づいて前記2次元マトリクス状に配された信号取得部の、全体についての代表的な信号レベルを求め、この求めた代表的な信号レベルに基づいて、1面分の前記増幅回路に共通に設定すべきゲインを決定し、前記2次元マトリクス状の1面ごとに、この決定したゲインで前記増幅回路を動作させる
請求項1または2に記載の半導体装置の制御方法。 - 前記垂直列ごとに配された前記増幅回路に設定されるゲインがそれぞれ異なることに起因して発生する1フレームのゲイン設定ムラによる当該増幅回路の出力直流レベルの変動を抑制する
請求項1〜3の内の何れか1項に記載の半導体装置の制御方法。 - 入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部に生成された前記信号電荷に対応する単位信号を生成する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が水平行および垂直列に2次元マトリクス状に配された信号取得部と、前記垂直列ごとに設けられた、前記単位信号を前記水平行ごとに読み出して所定のゲインで増幅して順次出力するカラム処理部とを備えた半導体装置から出力された信号に対して所定の信号処理を行なう信号処理方法であって、
前記カラム処理部は、前記単位構成要素から読み出された単位信号を、設定されたゲインで増幅する増幅回路を前記垂直列ごとに含んでおり、
前記増幅回路にそれぞれ異なるゲインを設定した際の当該増幅回路以降の出力信号を検知し、この検知した信号レベルに基づいて、当該増幅回路に設定すべきゲインを決定し、この決定したゲインで前記増幅回路を動作させる、ゲイン決定制御処理を行ない、
前記カラム処理部から出力された前記ゲイン決定制御処理済みの出力信号に対して、それぞれの前記増幅回路に設定されたゲイン分を補正するゲイン補正処理を行ない、
前記ゲイン決定制御処理では、前記カラム処理部から出力された出力信号に基づいて前記水平行の全体についての代表的な信号レベルを求め、この求めた代表的な信号レベルに基づいて、1行分の前記増幅回路に共通に設定すべきゲインを決定し、
前記水平行ごとに、この決定したゲインで前記増幅回路を動作させ、前記水平行ごとに、前記ゲイン補正処理を行なう
信号処理方法。 - 前記ゲイン補正処理を前記2次元マトリクス状の1面分について行なうことで、当該1面分の画像を生成する
請求項5に記載の信号処理方法。 - 前記水平行の前記単位構成要素ごとに前記ゲイン決定制御処理を行ない、
前記カラム処理部から出力された前記水平行の前記単位構成要素ごとに前記ゲイン補正処理を行なう
請求項5または6に記載の信号処理方法。 - 前記カラム処理部から出力された出力信号に基づいて前記2次元マトリクス状に配された信号取得部の、全体についての代表的な信号レベルを求め、この求めた代表的な信号レベルに基づいて、1面分の前記増幅回路に共通に設定すべきゲインを決定し、前記2次元マトリクス状の1面ごとに、この決定したゲインで前記増幅回路を動作させ、
前記1面ごとに、前記ゲイン補正処理を行なう
請求項5〜7の内の何れか1項に記載の信号処理方法。 - 前記増幅回路に設定すべきゲインを、2のべき乗の大きさにし、
前記カラム処理部から出力された出力信号のデジタル値に対してビットシフト処理を行なうことで前記ゲイン補正処理を行なう
請求項5〜8の内の何れか1項に記載の信号処理方法。 - 前記垂直列ごとに配された前記増幅回路に設定されるゲインがそれぞれ異なることに起因して発生し得る当該増幅回路の出力直流レベルの変動を抑制する
請求項5〜9の内の何れか1項に記載の信号処理方法。 - 入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部に生成された前記信号電荷に対応する単位信号を生成する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が水平行および垂直列に2次元マトリクス状に配された信号取得部と、前記垂直列ごとに設けられた、前記単位信号を前記水平行ごとに読み出して所定のゲインで増幅して順次出力するカラム処理部とを備えた半導体装置であって、
前記垂直列ごとに設けられた前記カラム処理部は、前記単位構成要素から読み出された単位信号を設定されたゲインで増幅する増幅回路を含み、
前記ゲインを前記増幅回路に対して設定する、前記カラム処理部に設けられたゲイン設定部、前記増幅回路にそれぞれ異なるゲインを設定した際の当該増幅回路以降の出力信号を検知する信号レベル検出部、および前記信号レベル検出部が検知した信号レベルに基づいて、前記増幅回路に設定すべきゲインを決定して、この決定したゲインが前記増幅回路に設定されるように前記ゲイン設定部を制御するゲイン設定制御部を具備し、前記増幅回路にそれぞれ異なるゲインを設定した際の当該増幅回路以降の出力信号を検知し、この検知した信号レベルに基づいて、当該増幅回路に設定すべきゲインを決定して、この決定したゲインで前記増幅回路を動作させるゲイン決定制御処理部と、
前記信号レベル検出部が検知した信号レベルをそれぞれ異なる複数の閾値と比較することで、信号レベルの大きさを分類し、この分類結果を示す分類信号を生成して出力する分類信号生成部と、
を備え、
前記ゲイン設定制御部は、前記分類信号生成部から出力される前記分類信号に基づいて前記ゲイン設定部を制御する
半導体装置。 - 前記分類信号生成部は、前記垂直列ごとに設けられた前記カラム処理部に設けられ、前記ゲイン設定制御部としても機能する
請求項11に記載の半導体装置。 - 前記分類信号生成部は、前記分類信号を、前記信号取得部と前記カラム処理部とが形成されている半導体チップの外部に出力する
請求項11または12に記載の半導体装置。 - 前記分類信号生成部は、前記カラム処理部から出力される前記増幅回路で増幅された後の前記単位信号と同一の前記単位構成要素についての前記分類信号を対応付けて出力する
請求項11〜13の内の何れか一項に記載の半導体装置。 - 前記信号レベル検出部は、前記垂直列ごとの前記カラム処理部に設けられている
請求項11〜14の内の何れか一項に記載の半導体装置。 - 前記信号レベル検出部は、
前記信号取得部と前記カラム処理部とが形成されている半導体チップとは別に設けられており、
前記増幅回路から出力された出力信号に基づいて前記水平行の全体についての代表的な信号レベルを求める
請求項11〜15の内の何れか一項に記載の半導体装置。 - 前記信号レベル検出部は、
前記信号取得部と前記カラム処理部とが形成されている半導体チップとは別に設けられており、
前記カラム処理部から出力された出力信号に基づいて前記2次元マトリクス状に配された信号取得部の、全体についての代表的な信号レベルを求める
請求項11〜16の内の何れか一項に記載の半導体装置。 - 前記ゲイン設定制御部は、前記垂直列ごとの前記カラム処理部に設けられている
請求項11〜17の内の何れか一項に記載の半導体装置。 - 前記ゲイン設定制御部は、前記カラム処理部の外部に設けられている
請求項11〜18の内の何れか一項に記載の半導体装置。 - 前記ゲイン設定制御部は、所定のゲインを前記増幅回路に設定した際に当該増幅回路からの出力信号を前記信号レベル検出部にて検知した信号レベルが前記増幅回路の線形範囲外であるときには、前記増幅回路に設定可能なゲインのうち、前記所定のゲインを除く最大ゲインのものを前記増幅回路に設定するように制御する
請求項11〜19の内の何れか一項に記載の半導体装置。 - 前記カラム処理部に設けられた前記増幅回路に設定されるゲインがそれぞれ異なることに起因して発生し得る当該増幅回路の出力直流レベルの変動を抑制する出力直流レベル抑制処理部
を備えている請求項11〜20の内の何れか一項に記載の半導体装置。 - 前記増幅回路はスイッチドキャパシタ方式のノイズキャンセルアンプであり、
前記ゲイン設定部は、前記ノイズキャンセルアンプのゲインを変化させるものであり、 当該増幅回路および当該ゲイン設定部により、前記出力直流レベル抑制処理部の機能を持つ可変増幅回路が構成される
請求項21に記載の半導体装置。 - 前記垂直列ごとに設けられた前記カラム処理部は、前記増幅回路から出力されたアナログの単位信号をデジタル値に変換する変換処理部
請求項11〜22の内の何れか一項に記載の半導体装置。 - 前記変換処理部は、画素の固定パターンノイズを抑圧しながらデジタル信号に変換する機能と、前記増幅回路から出力された撮像信号の直流成分の変動を抑制する機能を持ち、これにより、前記出力直流レベル抑制処理部の機能をも備える構成となっている
請求項23に記載の半導体装置。 - 入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部に生成された前記信号電荷に対応する単位信号を生成する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が水平行および垂直列に2次元マトリクス状に配された信号取得部と、前記垂直列ごとに設けられた、前記単位信号を前記水平行ごとに読み出して所定のゲインで増幅して順次出力するカラム処理部とを備えた半導体装置から出力された信号に対して所定の信号処理を行なう電子機器であって、
前記垂直列ごとに設けられた前記カラム処理部は、前記単位構成要素から読み出された単位信号を設定されたゲインで増幅する増幅回路を含み、
前記増幅回路にそれぞれ異なるゲインを設定した際の当該増幅回路以降の出力信号を検知し、この検知した信号レベルに基づいて、当該増幅回路に設定すべきゲインを決定して、この決定したゲインで前記増幅回路を動作させるゲイン決定制御処理部と、
前記カラム処理部から出力された出力信号に対して、それぞれの前記増幅回路に設定されたゲイン分を補正するゲイン補正処理を行なうことで、前記2次元マトリクス状の1面分の信号のダイナミックレンジを拡大する信号拡張部と
を備え、
前記ゲイン決定制御処理部は、前記増幅回路から出力された出力信号に基づいて前記水平行の全体についての代表的な信号レベルを求め、この求めた代表的な信号レベルに基づいて、1行分の前記増幅回路に共通に設定すべきゲインを決定し、前記水平行ごとに、この決定したゲインで前記増幅回路を動作させ、前記信号拡張部は、前記水平行ごとに、前記ゲイン補正処理を行なう
電子機器。 - 前記信号拡張部は、前記ゲイン補正処理を前記2次元マトリクス状の1面分について行なうことで、当該1面分の画像を生成する
請求項25に記載の電子機器。 - 前記ゲイン決定制御処理部は、前記水平行の前記単位構成要素ごとに前記ゲイン決定制御処理を行ない、
前記信号拡張部は、前記カラム処理部から出力された前記水平行の前記単位構成要素ごとに前記ゲイン補正処理を行なう
請求項25または26に記載の電子機器。 - 前記ゲイン決定制御処理部は、前記増幅回路から出力された出力信号に基づいて前記2次元マトリクス状に配された信号取得部の、全体についての代表的な信号レベルを求め、この求めた代表的な信号レベルに基づいて、1面分の前記増幅回路に共通に設定すべきゲインを決定し、前記2次元マトリクス状の1面ごとに、この決定したゲインで前記増幅回路を動作させ、
前記信号拡張部は、前記1面ごとに、前記ゲイン補正処理を行なう
請求項25〜27の内の何れか一項に記載の電子機器。 - 前記ゲイン決定制御処理部は、前記増幅回路に設定すべきゲインを、2のべき乗の大きさで制御し、
前記信号拡張部は、前記カラム処理部から出力された出力信号のデジタル値に対してビットシフト処理を行なうことで前記ゲイン補正処理を行なう
請求項25〜28の内の何れか一項に記載の電子機器。 - 前記ゲイン決定制御処理部は、前記ゲインを前記増幅回路に対して設定する、前記カラム処理部に設けられたゲイン設定部、前記増幅回路にそれぞれ異なるゲインを設定した際の当該増幅回路以降の出力信号を検知する信号レベル検出部、および前記信号レベル検出部が検知した信号レベルに基づいて、前記増幅回路に設定すべきゲインを決定して、この決定したゲインが前記増幅回路に設定されるように前記ゲイン設定部を制御するゲイン設定制御部を具備するものであり、
前記信号レベル検出部が検知した信号レベルをそれぞれ異なる複数の閾値と比較することで、信号レベルの大きさを分類し、この分類結果を示す分類信号を生成して出力する分類信号生成部をさらに備え、
前記ゲイン設定制御部は、前記分類信号生成部から出力される前記分類信号に基づいて前記ゲイン設定部を制御する
請求項25〜29の内の何れか一項に記載の電子機器。 - 前記分類信号生成部は、前記分類信号を、前記信号取得部と前記カラム処理部とが形成されている半導体チップの外部に出力し、
前記信号拡張部は、前記分類信号生成部から出力された前記分類信号を参照して、前記ゲイン補正処理を行なう
請求項30に記載の電子機器。 - 前記分類信号生成部は、前記カラム処理部から出力される前記増幅回路で増幅された後の前記単位信号と同一の前記単位構成要素についての前記分類信号を対応付けて出力する
請求項30に記載の電子機器。
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