CN1638132A - Eeprom和闪速eeprom - Google Patents

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Abstract

一种EEPROM存储器单元使用在n阱54中形成的PMOS型浮动栅极晶体管52，其中浮动栅极60在n阱54中形成的p－扩散区域68上排布而形成控制电容器。PMOS浮动栅极晶体管52使用在形成漏极的p+有源区域70下方的p型扩散区域68，而提供更高的击穿电压。单元的编程可以通过热电子注入完成，在控制电容器上有电场，以有助于注入浮动栅极。FN擦除通过使n阱的电势达到编程电压，同时保持控制电容器的电势处于低电压而实现。

Description

EEPROM和闪速EEPROM
发明领域
本发明涉及半导体电路，尤其涉及一种EEPROM和闪速EEPROM设计。
背景技术
许多移动装置，比如移动电话，PDA(个人数字助理)，移动计算机和音乐播放器(比如MP3播放器)在电力不足的情况下依靠非易失性半导体存储器来保持数据和程序。最流行形式的半导体非易失性存储器是可以使用UV光擦除的EPROM(可擦除可编程只读存储器)，和电可擦除的EEPROM(电可擦除可编程只读存储器)。EEPROM的一种变体是闪速EEPROM，可以在一次擦除多个存储器单元。
一次可编程EPROM较紧凑，但仅可使用UV光擦除，这使它们不适于许多场合。早期的EEPROM是利用多个多晶硅工艺制造的，在浮动栅极上形成控制栅极。该工艺需要多个掩模，更长的工艺周转时间，较低的产量，较高的成本，和较低的可靠性。最近，已经研制了单个多晶硅方案。单个多晶硅方案尤其适于在集成方案中与处理器和动态存储器一起提供EEPROM阵列，在此无需第二多晶硅。
单个多晶硅工艺的问题是单元的尺寸较大。这可能是集成方案中最显著的问题，而其他部件有更大的晶片需求。
因此，需要一种具有更小的单元尺寸的EEPROM。
发明内容
在本发明中，一种电可擦除只读存储器包括电容器，该电容器包含在第二导电类型的阱中形成的第一导电类型的扩散层，覆盖所述扩散层的绝缘层和覆盖所述扩散层的浮动栅极。MOS晶体管包含在所述阱中形成的邻近所述浮动栅极的延伸部分的第一和第二有源区域。
本发明比现有技术具有显著的优点。首先，存储器单元与需要多个阱的其他EEPROM相比非常紧凑。第二，该工艺兼容许多其他工艺技术，而不需要额外的多晶硅层。第三，所述单元可以利用Fowler-Nordheim隧道效应或热电子注入进行编程。第四，所述单元支持闪速擦除。
附图说明
为了更完整地理解本发明，及其优点，现在结合附图进行描述，
其中：
图1a和1b示出了现有技术的EEPROM存储器单元的平面图和剖面侧视图；
图2示出了EEPROM存储器单元的平面图；
图3至5示出了图2的单元的剖面侧视图；
图6示出了PMOS晶体管的剖面图；
图7示出了存储器单元的原理图；
图8示出了单元编程的实施例；
图9示出了读取单元的实施例；
图10示出了擦除分区内的一或多个单元的实施例；
图11示出了单元阵列。
具体实施方式
参照附图中的图1-7，本发明可以得到最好的理解，在各附图中相同的附图标记用于表示相同的元件。
图1a和1b示出了现有技术的EEPROM存储器单元10的平面图和剖面侧视图。在p阱14内形成的NMOS晶体管12包括n+型源极和漏极有源区域16和18，和通过栅极氧化层22与p阱14分开的多晶硅浮动栅极20。浮动栅极20延伸入电容器24中。浮动栅极20重叠在n阱28上，浮动栅极通过栅极氧化层22与n阱28分隔。在没有处于浮动栅极20下面的区域的n阱28中形成n+有源区域30。擦除栅极32形成n阱36内的n+区域34。背栅38形成为p阱42内的p+区域40。n阱和p阱通过场氧化物区域44分隔。
在操作过程中，通过对控制栅极(CG)施加约13伏的电压，同时使擦除栅极(EG)，源极16、漏极18和背栅38接地，利用Fowler-Nordheim电子隧道效应对EEPROM存储器单元10编程。浮动栅极20，氧化层22和n+有源区域30(与n阱28一起)形成电容器24。这样，在控制栅极CG(电容器24的一个板)的电压增加导致浮动栅极20(电容器24的另一个板)的电压增加。浮动栅极的电压增加至约10伏。通过Fowler-Nordheim电子隧道效应，电子将从浮动栅极20下方的接地区域吸引至浮动栅极本身。当控制栅极(CG)重新接地时，浮动栅极将保持约2-3伏。
为了从EEPROM存储器单元10读取，在控制栅极(CG)有0至3伏的电压，在漏极18上有约1伏的低电压。如果存储器单元已经编程，那么浮动栅极上的电压将导致产生源极16和漏极18之间的反型区，使电流流过。如果不是，那么电流将不能从源极流向漏极。通过测量源极的电压，可以确定存储器单元10是否编程。
为了擦除EEPROM存储器单元10，给擦除栅极(EG)施加13伏的电压。因为擦除栅极与浮动栅极仅有较小的电容性关系，所以在有源区域34的更高电压将吸引电子从浮动栅极22进入有源区域34，从而去除浮动栅极上的电荷。
图1a-b所示类型的EEPROM存储器单元的问题是它的尺寸。如上所述，小存储器单元尺寸是许多情况下非常重要的特征。
在图2-7中示出了一种EEPROM存储器单元50(也可以在闪速EEPROM单元内排列和使用)。图2示出了平面图，图3-5示出了单元50的剖面侧视图。图6示出了PMOS晶体管的剖面图。图7示出了存储器单元50的简化示意图。
参照图2-6，在n阱54内形成的PMOS晶体管52，包括p+型源极和漏极有源区域56和58，以及通过栅极氧化层62与n阱54分开的多晶硅浮动栅极60。在VTN p-扩散区域59内形成漏极有源区域58。浮动栅极60延伸入电容器64中。浮动栅极60重叠在n阱54内形成的VTN p-扩散区68上，浮动栅极60通过栅极氧化层22与p-扩散区域68分隔。p+有源区域70在没有处于浮动栅极60下方的区域在p-扩散区域68中形成。背栅72形成为n阱54内的n+区域74。有源区域通过场氧化物区域76分隔。
存储器单元在图7的原理图中示出。Ccgfg是由浮动栅极60和扩散区域68以及有源区域70形成的电容器。Cbgfg表示浮动栅极60和背栅之间的电容。Csfg和Cdfg是源极有源区域56和浮动栅极60以及漏极有源区域58和扩散区域59以及浮动栅极60之间的电容。当单元52通过施加Vcg＝-13伏，进行编程时，浮动栅极电压为Vfg＝Vcg*Ccgfg/CT，其中CT＝Ccgfg+Cdfg+Csfg+Cbgfg。
在操作中，浮动栅极电势用于使浮动栅极60下方的区域反转为p型，从而在小区域内形成电容器；VTN p-扩散区域有助于在浮动栅极下方形成p区域。存储器单元50可以使用沟道热电子(CHE)注入或Fowler-Nordheim电子隧道效应进行编程。使用CHE方案，给控制栅极(CG)施加-10伏，给漏极58施加-6伏，源极56和背栅74接地。由于浮动栅极60和p+有源区域70以及p-扩散区域68之间的电容，在控制栅极上的电压下拉浮动栅极60上的电压。漏极58上的电压导致在源极和漏极之间产生电流，其中电子被吸引到浮动栅极60，控制电容器上的电场有助于注入浮动栅极。这样，浮动栅极将获得在源极56和漏极58之间产生反型层的电压。或者，CHE注入也可以通过相对于控制栅极和漏极给背栅和源极施加7伏而实现。这在图8中示出。
使用Fowler-Nordheim电子隧道效应，-13伏的电压施加在控制栅极(CG)上，其中源极56，漏极58和背栅74保持接地。由于浮动栅极60和p+有源区域70以及p-扩散区域68之间的电容，在控制栅极上的电压下拉浮动栅极60上的电压。在浮动栅极60和浮动栅极下方的接地区域之间的电压差将电子吸引至浮动栅极60。再次，浮动栅极将获得在源极56和漏极58之间产生反型层的电压。
使用在控制栅极(CG)上的-3.3伏，在漏极上-1伏的电压，可以读取存储器单元。或者，如图9所示，可以在单元的源极和背栅上施加4伏，同时使漏极和源极连线至读出放大器比较器电路。为了避免干扰单元的浮动栅极的电荷状态，在单元的源极和漏极之间有2伏的箝压。“编程单元”将允许源极至漏极的电流流过；但是“未编程单元”将仅有源极至漏极的泄漏电流。在读出放大器中使用的基准电流是这样的，即通过单元漏电流和单元编程电流之间的区别，给出真正的单元状态。
为了使用Fowler-Nordheim电子隧道效应擦除存储器单元50，给漏极58施加-13伏的电压，其中源极浮动。控制栅极(CG)和背栅72接地。在现有技术的EEPROM中，高达-13伏的电压将导致结击穿；然而，利用p-扩散区域，增大了结击穿的阈值。所以，漏极上增加的电压将导致电子从浮动栅极60流至漏极58，从而使浮动栅极60放电。通过使源极56浮动，施加给漏极的电压将不会由于源极和漏极之间的电流而减小。在存储器单元阵列中，通过仅给被擦除的单元50的漏极施加-13伏可以擦除选定的单元。
或者，存储器单元50可以通过在背栅74上施加13伏信号，控制栅极接地，使用Fowler-Nordheim电子隧道效应擦除，如图10所示。利用在浮动栅极和背栅之间约10伏的差值，电子从浮动栅极吸入n阱54。在存储器单元阵列(见图11)中，可以定义分区；例如，分区可以定义为控制栅极连接在一起的十六个单元。通过给将不被擦除的单元的控制栅极施加13伏，将消除n阱54和浮动栅极60之间的电压差，且给将被擦除的那些单元的控制栅极施加0伏，可以实现阵列的选择性擦除。这样，阵列可以重新编程，而无需使所述单元经受UV辐射。
应当指出的是上述电压可以根据所使用的处理技术变化。
在P型衬底上形成存储器单元50的工艺流程示例如下：
  序号#     描述
    1     区块形成
    2     n阱衬垫氧化
    3     n阱图案
    4     n阱注入
    5     p阱图案
    6     p阱注入
    7     阱驱动
    8     ISO衬垫氧化
    9     ISO氮化物淀积
    10     活性图案
    11     活性干法蚀刻
    12     场氧化
    13     虚拟氧化
    14     VTN图案
    15     VTN注入
    16     VTP图案
    17     VTP注入
    18     栅极氧化
    19     栅极多晶淀积
    20     栅极图案
    21     栅极蚀刻
    22     栅极蚀刻清洗
    23     多晶氧化
    24     NLDD(轻掺杂漏极)图案
    25     NLDD注入
    26     PLDD图案
    27     PLDD注入
    28     S/W(侧壁)淀积
    29     S/W蚀刻
    30     N+S/D图案
    31     N+S/D注入
    32     P+S/D图案
    33     P+S/D注入
    34     SIBLK氧化淀积
    35     S/D退火
    36     RTA S/D退火
    37     SIBLK图案
    38     SIBLK氧化蚀刻
    39     TI溅射
    40     硅化物形成
    41     TI带
    42     硅化物退火
    43     PMD(多晶/金属电介质)氮化物淀积
    44     PMD淀积
    45     PMD致密化
    46     PMD CMP
    47     PMD-2淀积
    48     C/T(触点)图案
    49     C/T干法蚀刻
    50     C/T金属条溅射
    51     C/T硅化物形成
    52     C/T锡条
    53     C/T插塞淀积
    54     C/T插塞CMP
    55     金属1溅射
    56     金属1电弧
    57     金属1图案
    58     金属1蚀刻P/O(保护性外层，钝化)HDP
    59     淀积
    60     P/O氧化物淀积
    61     P/O氮化物淀积
    62     P/O图案
    63     P/O蚀刻
    64     烧结
    65     测试探针
本发明比现有技术具有显著的优点。首先，存储器单元50与需要多个n阱的其他EEPROM相比非常紧凑。在典型的结构中，比如图1a-b所示，场氧化物区域通常宽度约4微米，由于需要较深的注入(两微米)来形成n阱和p阱。另一方面，较小的VTN p-扩散区域更浅，需要场氧化物宽度仅约1.5微米。
第二，该工艺兼容许多其他工艺技术，而不需要额外的多晶硅层，这使其尤其适于与其他器件集成，比如处理器。第三，所述单元可以利用Fowler-Nordheim隧道效应或热电子注入进行编程。第四，所述单元支持闪速擦除。
应当指出的是，虽然已经结合在n阱中形成的p型扩散区域描述了本发明，但在此所述的原理同样适于相反极性的扩散(即，具有n型控制电容器，NMOS晶体管的隔离p阱)。
虽然已经针对特定的示例性实施例详细描述了本发明，但本领域的技术人员将得到这些实施例的各种改进以及替代实施例的启示。本发明包含落入权利要求的范围内的任何改进或替代实施例。

Claims (10)

1.一种电可擦除只读存储器，包含：
电容器，包含：
在第二导电类型的阱中形成的第一导电类型的扩散层；
覆盖所述扩散层的绝缘层；和
覆盖所述扩散层的浮动栅极；以及
MOS晶体管，包含：
在所述阱中形成的、邻近所述浮动栅极的延伸部分的第一和第二有源区域。
2.如权利要求1所述的电可擦除只读存储器，其特征在于所述第一导电类型是p型，所述第二导电类型是n型。
3.如权利要求1所述的电可擦除只读存储器，其特征在于所述第一导电类型是n型，所述第二导电类型是p型。
4.如权利要求1所述的电可擦除只读存储器，其特征在于还包含在所述第一和第二有源区域之一下方的第二扩散层。
5.如权利要求4所述的电可擦除只读存储器，其特征在于所述第一有源区域包含源极，所述第二有源区域包含漏极，所述浮动栅极的延伸部分包含MOS晶体管的栅极，所述第二扩散层在所述第二有源区域下方形成。
6.一种形成电可擦除只读存储器的方法，包含步骤：
形成在第二导电类型的阱中形成的第一导电类型的扩散层；
形成覆盖所述扩散层的绝缘层；和
形成覆盖所述扩散层的浮动栅极；以及
形成在所述阱中形成的、邻近所述浮动栅极的延伸部分的第一和第二有源区域。
7.如权利要求6所述的方法，其特征在于形成扩散层的步骤包含在n导电类型的阱中形成p导电类型的扩散层。
8.如权利要求6所述的方法，其特征在于形成扩散层的步骤包含在p导电类型的阱中形成n导电类型的扩散层。
9.如权利要求6所述的方法，其特征在于还包含在所述第一和第二有源区域之一下方形成第二扩散层的步骤。
10.如权利要求9所述的方法，其特征在于所述第一有源区域包含源极，所述第二有源区域包含漏极，所述浮动栅极的延伸部分包含MOS晶体管的栅极，且形成所述第二扩散层的步骤包含在所述第二有源区域下方形成所述第二扩散层。
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WD01 Invention patent application deemed withdrawn after publication