KR20080058664A - 부동 베이스 판독 개념을 갖는 ｃｍｏｓ 이미지 센서 - Google Patents

부동 베이스 판독 개념을 갖는 ｃｍｏｓ 이미지 센서 Download PDF

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Abstract

본 발명은 고체 CMOS 이미지 센서, 구체적으로 픽셀당(per pixel) 단 2개의 신호 라인, 광(light)을 감지하기 위한 핀 포토다이오드(pinned photodiode) 및 전하를 감지하기 위한 부동 베이스 바이폴러 트랜지스터(floating base bipolar transistor)를 갖고, 리셋 트랜지스터 및 어드레스 트랜지스터를 갖지 않는 CMOS 이미지 센서 픽셀을 상세히 설명한다. 부동 베이스 바이폴러 트랜지스터는 상당한 이득을 갖는 픽셀을 제공하며, 이는 픽셀 감도를 증가시키고 노이즈를 감소시킨다. 또한, 픽셀은, 효율적인 블루밍 억제를 위하여, 내부에 통합된 수직 블루밍(vertical blooming) 제어 구조를 갖는다. 픽셀 출력은 특별한 전류 감지 CDS 회로에 의해 제한되는 공통 칼럼 신호 라인(common column signal line)에 접속되어 있으며, 이 회로는 이미터 누설 전류(emitter leakage currents)를 줄이는데 이용된다. 따라서, 픽셀은, 고감도, 높은 응답 균일성, 낮은 노이즈, 매우 효율적 레이아웃을 갖고, 종래의 픽셀과 비교하여 실질적으로 크기가 감소할 수 있다.
CMOS 이미지 센서 픽셀, 부동 베이스 바이폴러 트랜지스터, 핀드 포토다이오드, 블루밍, 노이즈

Description

부동 베이스 판독 개념을 갖는 ＣＭＯＳ 이미지 센서{CMOS Image Sensors with Floating Base Readout Concept}
도1은 4T(four transistors) 픽셀 구조에서 이용되는 핀드 포토다이오드를 갖는 종래기술에 따른 CMOS 이미지 센서 픽셀을 간단히 도시한 단면도 및 연관된 픽셀 회로도.
도2는 핀드 포토다이오드, 및 칼럼 누설 전류를 줄이고 칼럼의 고정 패턴 노이즈(Fixed Pattern Noise, FPN)를 최소화하기 위하여 필요한 관련된 칼럼 전류 감시 CDS 판독 회로를 갖는, 본 발명의 일실시예에 따른 부동 베이스 바이폴러 트랜지스터 CMOS 이미지 센서 픽셀을 간단히 도시한 단면도.
도3은 칼럼 전류 감지 CDS 판독 회로의 동작을 포함하는 새로운 부동 베이스 바이폴러 트랜지스터 CMOS 이미지 센서 픽셀을 동작시키기 위한 출력 파형을 간단히 도시한 도면 및 타이밍도.
도4는 통상의 이미지 센서 어레이로 배치됨에 따라 부동 베이스 바이폴러 트랜지스터 CMOS 센서 픽셀의 가능한 일구현예를 간단히 도시한 도면(도면은 스케일링(scaling) 되지 않았고, 실리콘 기판에 위치할 수도 있는 모든 구조의 특징을 도시하고 있지는 않음).
본 발명은 고체 이미지 센서, 구체적으로 고해상도, 고성능, 및 매우 작은 픽셀 크기를 갖는 CMOS 이미지 센서에 관한 것이다. 특히, 본 발명은, 픽셀당 단 하나의 어드레스 라인과 단 하나의 출력 판독 라인 및 수직 블루밍을 갖고, 추가의 전하 전송 및 리셋 라인을 갖지 않는 픽셀에 관한 것이다. 또한, 본 발명은, 신호가 공통 칼럼 판독 라인 상으로 전송되어 전류 감지 칼럼 CDS 회로에 의해 처리되기 전에, 핀드 포토다이오드로부터 수신되는 전하를 여러 번 곱하는, 통합된 바이폴러 이득 스테이지를 갖는 픽셀에 관한 것이다.
통상의 이미지 센서는 충돌하는 광자를 센서 픽셀에 집적되는(모이는) 전자로 전환함으로써 광을 감지한다. 집적 사이클(integration cycle)의 완료 후, 모인 전하는 전압으로 전환되어, 이는 센서의 출력 단자에 공급된다. 통상의 CMOS 이미지 센서에 있어서, 전하-전압 전환은 픽셀 자체에서 직접 달성되고, 아날로그 픽셀 전압은 다양한 픽셀 어드레싱(pixel addressing) 및 스캐닝 스킴(scanning scheme)을 통하여 출력 단자로 전송된다. 또한, 아날로그 신호는 칩 출력에 도달하기 전에 디지털 신호로 온-칩 전환될 수도 있다. 픽셀은, 그 안에, 버퍼 증폭기, 및 통상적으로 적절한 어드레싱 트랜지스터에 의해 픽셀에 접속된 감지 라인을 구동하는 소스 팔로워(source follower)를 통합하였다. 전하-전압 전환이 완료되고 결과적인 신호가 픽셀로부터 전송되어 나온 후, 픽셀은 새로운 전하의 축적을 준비하기 위하 여 리셋(reset)된다. 전하 검출 노드로서 부동 확산(FD)을 이용하는 픽셀에 있어서, 리셋은 순간적으로 FD 노드를 전압 기준에 도전성 접속하는 리셋 트랜지스터를 턴-온(turn on)함으로써 달성된다. 이 단계는 모인 전하를 제거한다. 그러나, 이 단계는 이 기술 분야에서 잘 알려진 바와 같이 kTC-리셋 노이즈를 발생시킨다. kTC 노이즈는, 바람직한 낮은 노이즈 성능을 달성하기 위하여 상관 이중 샘플링(CDS) 신호 처리 기술에 의한 신호로부터 제거되어야 한다. CDS 개념을 이용하는 통상의 COMS 센서는 픽셀에 4T를 구비하여야 한다. 4T 픽셀 회로의 일례는 Guidash의 미국특허 5.991,184호에서 찾을 수 있다.
이러한 고성능 픽셀이, 픽셀에 통합된 4T를 구비함에 따라, 픽셀은 그 동작을 위하여 몇몇의 신호 라인을 요구한다. 통상 이러한 픽셀은, 로우 방향(row direction)으로 리셋 라인, 전하 전송 라인 및 어드레스 라인을 갖고, 칼럼 방향(column direction)으로 Vdd 라인 및 Vout 라인을 갖는다. 이웃하는 픽셀들 사이에서 대응하는 트랜지스터 및 이 라인들의 일부를 공유하는 것이 가능하지만, 이는 픽셀 내 상호접속 라인과 관련하여 다른 곤란한 문제를 발생시킨다. 증가된 수의 로우 라인 및 칼럼 라인은 중요한 픽셀 면적을 소비하고, 그에 따라 전하 저장 및 광 감지에 이용될 수도 있었던 픽셀 액티브 면적을 상당히 감소시킨다.
이러한 이유로, 본 발명에 있어서, 작은 픽셀 크기의 CMOS 이미지 센서를 구성하는데 상이한 접근법이 설명되며, 이는 이러한 곤란함을 처리하고, 종래의 접근법보다 간단하고 실용적인 해법을 제공한다. 본 발명은 향상된 전하 저장 용량, 증가된 광 개구부 응답 및 증가된 감도를 갖는 보다 작은 픽셀을 제공한다. 리셋 트 랜지스터 및 어드레스 트랜지스터를 픽셀로부터 제거하고 전하 감지 트랜지스터를 부동 베이스를 갖는 바이폴러 트랜지스터로 교체함으로써, 단 하나의 로우 어드레스 라인 및 단 하나의 칼럼 출력 라인만을 갖는 픽셀을 동작시키는 것이 가능하다.출력 칼럼 라인은 한 칼럼 라인에 있는 모든 픽셀 이미터에 대하여 공통이고, 그에 따라, 어드레싱 트랜지스터가 요구되지 않는다. 또한, 바이폴러 트랜지스터를 픽셀 내에 통합함으로써, 신호가 칼럼 라인 상으로 전송되기 전에 상당한 전하 이득을 취득하고, 그에 따라, 센서 감도를 증가시키는 것이 가능하다. 새로운 픽셀이 리셋 트랜지스터를 구비하지 않음에 따라, kTC 노이즈가 발생하지 않고 향상된 노이즈 성능이 달성된다. 전하를 감지하기 위하여 바이폴러 트랜지스터를 이용하는 유사한 아이디어가 이전에 제안된 적이 있다. 예를 들어, Chi의 US 6064053, US 5587596 또는 US 5608243이 여기서 참조로서 포함되고, 다른 유사한 특허에 있어서는, 핀드 포토다이오드를 구비하지 않거나, 또는 여전히 리셋 트랜지스터나 어드레스 트랜지스터를 구비한다. 이러한 새로운 부동 베이스 픽셀에서 핀드 포토다이오드를 이용하는 것은 포토다이오드에 전하를 남기지 않고 완전한 전하 전송을 허용하며, 그에 따라, kTC 노이즈가 발생하지 않는다. 종래 기술과 구별되고 실제 설계가 가능한, 본 발명의 다른 중요한 점은, 블루밍 제어이다. 픽셀 블루밍 제어는, 각각의 포토다이오드 아래에 있는 실리콘 벌크 내의 깊이에 위치한 특정 n+ 매설 전극으로 초과 전하를 유출함으로써 수직으로 달성된다. 또한, 이는 상측 블루밍 제어 바이어스 라인에 대한 요구를 제거하고, 그에 따라, 픽셀당 최소의 제어 라인 개수를 유지한다. 마지막으로, 종래 기술로부터 본 발명을 구별하는 중요한 점은 수평 판독 회로(horizontal readout circuits)와의 칼럼 라인 인터페이스에서 특별한, 칼럼 전류 판독 CDS 회로를 구현한다는 점이다. 이 회로는 모든 칼럼 바이폴러 트랜지스터의 이미터-베이스 누설 전류를 줄어들게 하고, 핀드 다이오드로부터 특별히 선택된 바이폴러 트랜지스터의 부동 베이스로 전송된 광 유도 전하만을 감지한다. 또한, 이 회로는 칼럼들 간의 응답 불균일성의 제거를 위해서도 중요하다.
본 발명의 목적은 종래 기술의 한계를 극복하는 것이다. 본 발명의 다른 목적은, 매우 작은 픽셀 크기, 및 픽셀당 단 하나의 로우 어드레스 라인과 단 하나의 칼럼 출력 라인을 갖고 리셋 트랜지스터 및 어드레스 트랜지스터를 갖지 않는 픽셀을 구비한 실용적인 CMOS 이미지 센서 장치를 제공하는 것이다. 또한, 본 발명의 또다른 목적은 각각의 픽셀에 통합된 부동 베이스 바이폴러 트랜지스터와 함께 광 감지를 위한 핀드 포토다이오드를 이용하여, 전하 이득을 제공하고 그에 따라 노이즈를 감소시키면서 픽셀 감도를 증가시키는 CMOS 이미지 센서를 제공하는 것이다. 또한 본 발명은, 각각의 픽셀에 통합된 수직 블루밍 제어 및 수평 판독 회로와의 인터페이스에서 접속된 전류 감지 칼럼 CDS 회로를 위하여 제공된다. 이 회로는 이미터 누설 전류의 감소 및 칼럼-칼럼 불균일성의 최소화를 위해 이용된다.
도1은 종래 기술의 핀드 포토다이오드 광 감지 소자의 단면도 및 연관된 회 로를 간략하게 도시한 도면이다. p+ 기판(123) 위에 배치된 p형 실리콘 기판(101)은 그 표면에서 에칭되어 실리콘 이산화물(103)로 채워진 STI(Shallow Trench Isolation) 영역(102)을 갖는다. 또한, 실리콘 이산화물(103)은 픽셀의 나머지 표면을 덮는다. 얕은 P+ 도핑 영역(104)은 픽셀 표면 뿐만 아니라 STI 영역의 벽 및 바닥도 패시베이팅한다(passivate). 광전하(photo-generated charge)는 핀드 포토다이오드의 n형 도핑 영역(105)에 모인다. 전하 집적 사이클이 완료되면, 이 영역으로부터의 전하는, 게이트(107)를 순간적으로 턴-온시킴으로써 부동 확산(FD) 영역(106)으로 전송된다. FD는 트랜지스터(118)에 의해 적절한 전위(Vdd)로 리셋되고, FD 전위의 변화는 트랜지스터(114)에 의해 감지된다. Vdd인 노드(117)와 FD인 노드(113) 사이에 접속된 커패시터(Cs)(119)는 픽셀의 변환 이득을 조정하는데 이용된다. 이 커패시터는 필요하다면 회로에서 생략될 수 있다. 픽셀은 선택 트랜지스터(115)를 통하여 어드레싱된다. 제어 신호는 전송 게이트 버스(Tx)(112), 리셋 게이트 버스(Rx)(120) 및 어드레스 게이트 버스(Sx)(121)를 통하여 픽셀에 공급된다. 픽셀로부터의 출력은 픽셀 칼럼 버스(116)에 공급된다. 광자(122)가 픽셀 상에 충돌하면, 광자(122)는 그 파장에 의존하여 실리콘 벌크로 침투하고 전자-홀(electron-hole) 쌍을 생성한다. 전자는 실리콘의 비공핍 영역(undepleted region) 뿐만 아니라 공핍 영역(depleted region)(108)에서도 생성된다. 다음으로, 실리콘의 비공핍 영역에서 생성된 전자(110)는 공핍 영역의 에지(109)로 확산하여, 여기서 이 전자는 n형 영역(105)에 위치한 전위 벽 내로 빠르게 쓸려간다. 또한, 중성 비공핍 영역에서 생성된 전자도 수평으로 확산하여 픽셀 크로스 토크(cross talk)에 기여할 수 있다. 이러한 이유로, 공핍 영역 깊이(Xd)(111)는 이러한 원하지 않는 현상이 최소화되도록 적합한 값으로 형성된다.
이 픽셀이 웰 기능을 하는 경우, 픽셀은 3개의 로우 제어 라인(120, 121 및 112)을 이용하고 2개의 칼럼 라인(117 및 116)을 이용하기 때문에, 그 크기를 일정 한도 이하로 감소시키는 것이 곤란하다. 따라서, 픽셀의 최소 크기는 최소의 라인 폭 및 공간에 의해 결정된다. 이러한 이유로, 후술되는 바와 같이, 또다른 전하 감지 개념이 개발되었다.
도2는 새로운 픽셀의 단면도 및 연관된 칼럼 인터페이스 회로를 도시하고 있다. p+ 기판(214) 위에 배치된 p형 실리콘 기판(201)은 그 표면에서 에칭되어 실리콘 이산화물(203)로 채워진 STI(Shallow Trench Isolation) 영역(202)을 갖는다. 또한, 실리콘 이산화물(203)은 픽셀의 나머지 표면을 덮는다. 얕은 P+ 도핑 영역(204)은 픽셀 표면 뿐만 아니라 STI 영역의 벽 및 바닥도 패시베이팅한다. 또한, P+ 도핑 영역(204)은 영역(213) 아래에서 확장되어, 영역(206(이미터), 213(부동 베이스) 및 204(컬렉터))에 의해 형성되는 수직형 부동 베이스 트랜지스터(FB)를 위한 매설된 컬렉터를 제공하게 된다. 광전하는 핀드 포토다이오드의 n형 도핑 영역(205)에 모인다. 전하 집적 사이클이 완료되면, 이 영역으로부터의 전하는 게이트(207)를 순간적으로 턴-온시킴으로써 FB 영역으로 전송된다. 광자(217)가 픽셀 상에 충돌하면, 이 광자는 그 파장에 의존하여 실리콘 벌크로 침투하고 전자-홀 쌍을 생성한다. 전자는 실리콘의 비공핍 영역 뿐만 아니라 공핍 영역(208)에서도 생성된다. 다음으로, 실리콘의 비공핍 영역에서 생성된 전자(210)는 공핍 영역의 에 지(209)로 확산하여, 여기서 이 전자는 n형 영역(205)에 위치한 전위 벽 내로 빠르게 쓸려간다. 또한, 중성 비공핍 영역에서 생성된 또다른 전자(218)도 수평으로 확산하여 픽셀 크로스 토크에 기여할 수 있다. 이러한 이유로, 공핍 영역 깊이(Xd)(211)는 이러한 원하지 않는 현상이 최소화되도록 적합한 값으로 형성된다.
포토다이오드 웰 용량이 전하로 가득 차면(overflow), 전송 게이트(207)가 오프(off)인 경우에도, 이 오버플로우(overflow) "블루밍" 신호가 이 전송 게이트(207) 아래에서 FB(213)로 흘러들어가는 것이 가능해질 것이다. 이는 칼럼 라인(216)에서 부정확한(false) 누설 전류를 야기하게 되고, 이는 동일한 칼럼 라인에 접속된 다른 픽셀로부터의 노말(normal) 신호에 대하여 반대의 영향을 미치게 된다. 따라서, 이러한 현상을 방지하는 것이 바람직하다. 이는 각각의 픽셀 아래에 n+ 드레인(215)을 배치함으로써 달성된다. n+ 블루밍-방지 드레인(215)은 오버플로우 전하가 FB로 흘러들어가지 않고 원하는 대로 드레인(215)으로 흘러들어가도록 적합한 전압 레벨로 바이어스된다(biased). 이 드레인으로의 전기적 접속은, 통상, 블루밍 전류가 매우 낮고, 금속 라인이 픽셀에 추가되지않아도 됨에 따라, 어레이 주위에서 이루어진다.
영역(213), 즉 수직형 트랜지스터의 FB로 전송된 신호 전자는, 이 영역에서의 내부 전위 장벽 감소와, 이어서 이미터(206)로부터 이 영역(213)으로의 홀 주입을 야기하며, 또한 홀이 영역(204)에 존재하는 다수 캐리어와 만나도록 영역(204)으로 하강시킨다. 영역(213)에서 전자와 홀의 재결합 프로세스가 모든 전송되는 전자를 제거할 때까지, 영역(213)을 통한 컬렉터(204)로의 홀의 흐름은 계속된다. 본 질적으로 이는 영역(213)의 전위를 변화시킨다. 전자 재결합의 가능성은 도핑 농도 및 이 영역의 외형에 의존하고, 이 가능성은 비교적 작게 만들어질 수 있다. 그 결과, 재결합을 위해 요구되는 홀의 수는 많아질 수도 있고, 그에 따라, 원래의 광전자 신호의 상당한 이득이 얻어진다. 이는 일반적인 바이폴라 트랜지스터의 동작에 있어서 잘 알려진 원칙이지만, 여기서는, 어떠한 회로 노드에도 접속되어 있지 않은 부동 베이스의 경우이다. 이는, 통상 베이스-이미터 커패시턴스가 매우 작고, 결과적으로 매우 작은 kTC 노이즈를 초래함에 따라, 장점이 된다. FB 트랜지스터의 이미터 영역(206)은 공통 칼럼 라인(216)을 통하여 칼럼 전류 CDS 회로(225)에 접속되어 있다. 이 회로는 기준 n채널 트랜지스터(227)를 포함하며, 이 트랜지스터(227)는 그 게이트에 인가되는 바이어스(226)에 따라 칼럼 라인(216)의 기준 전압 바이어스를 설정하게 된다. 이 트랜지스터(227)의 드레인은 트랜지스터(228 및 229)에 의해 형성되는 p채널 전류 미러(current mirror)에 접속되어 있으며, 이는 Vdd 단자(235)에 의해 회로로 공급되는 Vdd 바이어스 레벨에서 바이어스된다. 전류 미러의 출력은, 리셋 트랜지스터(232) 및 여기에 접속된 집적 커패시터(231)를 갖는 노드(230)에 접속되어 있다. 펄스가 게이트 단자(234)에 인가되면, 커패시터 Cs(231)는 리셋된다. 이는 픽셀 신호가 읽히기 전에 항상 수행된다. 전하가 포토다이오드로부터 FB 트랜지스터의 베이스로 전송되면, 결과적인 이미터 전류는 전류 미러에 의해 미러되고, 노드(230) 상에 나타나는 대응하는 전압으로 집적 커패시터를 충전하게 된다. 이 전압 신호는 신호를 더 처리하는 CDS 회로(236)에 공급된다.
보다 명쾌한 설명을 위하여, 노드(230) 상의 출력 전압을 도시한 도면 및 회 로 동작의 타이밍도가 도3에 도시되어 있다. 펄스(301)는 리셋 단자(234)에 인가되는 리셋 펄스 Vrst를 나타낸다. 펄스(302)는 픽셀 전송 게이트(207)에 인가되는 전하 전송 펄스 Vt를 나타낸다. 펄스(303)는 기준 레벨 샘플링 펄스 Vr이고 이는 CDS 회로 내이며, 펄스(304)는 신호 샘플링 펄스 Vs이고 역시 CDS 회로 내이다. 그래프(309)는 집적 커패시터 Cs(231) 상에 나타나는 전압을 나타낸다. 이 회로의 기능은 다음과 같다. 제1 리셋 펄스(301)가 턴-오프(turn off)된 후, 커패시터 Cs 상의 전압은, 공통 칼럼 감지 라인에 접속된 모든 이미터의 누설 전류로 인하여 오르기 시작한다. 이 전압은 레벨(306)에서 펄스(303)에 의해 샘플링된다. 이 사이클이 완료된 후, 커패시터 Cs(231)는 리셋되고 누설 신호를 다시 집적하기 시작한다. 그러나, 전하 전송 펄스(302)를 선택된 픽셀에 인가한 후에, 누설 전류에 대응하는 전류 및 특별히 선택된 FB 트랜지스터 이미터로부터의 신호 전류로 인하여, 커패시터 상의 전압은 레벨(307)로부터 훨씬 빠르게 오르기 시작한다. 이 전압은 레벨(308)에서 펄스(304)에 의해 샘플링된다. 다음으로, 광 유도 신호는 레벨(308)과 레벨(306) 사이의 차가 된다. 그러나, 하나의 칼럼 라인에 접속된 이미터가 많기 때문에, 누설 전류가 상당할 것이다. 이 문제를 최소화하기 위하여, 선택된 픽셀 로우로부터의 전하 전송 동작은 포지티브 펄스(311)가 모든 다른 선택되지 않은 센서의 전송 게이트에 인가된다. 이 펄스(311)의 진폭은 전송 게이트의 전하 전송 임계값 바로 아래가 된다. 이 펄스는 모든 선택되지 않은 FB를, 통상 전송 게이트(207)와 FB(213) 사이에 형성되는 커패시턴스 Cgb(219)를 통하여 공급되는 펄스로 인하여 약간 역방향 바이어스되도록 야기한다. 작은 역방향 바이어스는 감지 라인 상의 총 누설을 상당히 감소시키고, 선택된 로우 의 트랜지스터의 누설만 존재하도록 허용한다. 전술된 CDS 회로의 역할은 이 나머지 누설 신호를 제거하는 것이다. 누설 신호 감소는 블록(236)에 의해 도시된 CDS 회로에 의해 수행되고, 출력은 단자(237)에 나타난다. 또한, 커패시터 Cs 상의 신호를 디지털적인 감소에 의해 디지털 값으로 변화함으로써, 보다 복잡한 신호 처리도 가능하다. 또한, 누설 신호는, 전하 전송 게이트 펄스가 픽셀에 인가되기 전 및 인가된 후와 같이, 보다 많은 순간에 샘플링될 수 있으며, 신호로부터의 보다 정확한 누설 전류 제거를 위하여, 보다 정교한 비선형 계산이 이용될 수 있다.
마지막으로, 본 발명을 명확히 하기 위하여, 가능한 픽셀 레이아웃 실시예의 일례가 도4에 도시되어 있다. 광을 수신하는 포토다이오드 영역(403)은 액티브 영역 경계(401) 및 폴리-실리콘(poly-silicon) 전송 게이트(402)의 에지에 의해 윤곽이 그려진다. FB 트랜지스터의 부동 베이스는 p+ 확산 이미터 영역(405)을 갖는 영역(404)이다. 콘택 영역(contact region)(406)은 이미터(405)와, 제1 금속층(M1)에 의해 형성된 칼럼 버스 라인(407)을 접속한다. 이 금속은 트랜지스터 베이스 영역 전체를 덮고, 또한 폴리-실리콘 전송 게이트(402)를 부분적으로 덮는다. 이러한 특성은 광 차단 효과, 또한 광학적 크로스 토크에 있어서 중요하다. 폴리-실리콘 전송 게이트(402)와의 콘택은 개구(410)를 통하여 달성되고, 또한 제2 금속층(M2) 버스 라인(408)과의 콘택은 M1 패드(409)를 통하여 달성된다. FB 바이폴러 트랜지스터의 대각 배치를 갖는 광 감지 포토다이오드 영역의 거의 원형인 8면 형상은 이 픽셀의 또다른 장점이 된다. 이러한 특성은, 통상 포토다이오드 위에 배치되는 마 이크로 렌즈에 의한 효율적 광 집중 능력을 갖는 구조와의 훌륭한 조화를 제공한다. FB 트랜지스터의 대각 배치는, 통상 마이크로 렌즈 집중 능력의 효율이 가장 낮은 영역에서 이루어지며, 그에 따라, 이 구조에 의해서는, 추가적인 광 손실이 발생하지 않는다. 물론, 다른 포토다이오드 형상도 이 픽셀과 함께 이용되는 것이 가능하며, 이는 이 기술 분야에서 통상의 지식을 가진 자에게 잘 알려져 있지만, 전하 감지 트랜지스터의 대각 배치는, 이 픽셀을 구비한 경우에만 특히 효과적이다.
핀드 포토다이오드 및 전하를 감지하기 위한 FB 바이폴러 트랜지스터를 갖고, 픽셀당 단 하나의 어드레스 라인 및 단 하나의 출력 라인만을 갖는, 연관된 칼럼 신호 처리 회로를 구비한 새로운 CMOS 센서 픽셀의 바람직한 실시예들을 설명하였으며, 이는 예시적인 것이고 한정적인 것으로 의도되지 않고, 이 기술 분야에서 통상의 지식을 가진 자는 상기 설명의 관점에서 변형 및 변화를 가할 수 있다. 따라서, 설명된 본 발명의 특정한 실시예들에 있어서 변화가 이루어질 수 있다는 것을 이해하여야 하고, 이는 첨부된 청구범위에서 규정되는 바와 같은 본 발명의 범위 및 사상 내에 포함된다.
특허법에 의해 요구되는 바와 같이 본 발명을 상세하고 특징적으로 설명함에 있어서, 특허 증서에 의해 바람직하게 보호되는 청구 내용은, 첨부되는 청구범위에 설명된다.
이상에서 살펴본 바와 같이, 본 발명에 따르면, 매우 작은 픽셀 크기, 및 픽셀당 단 하나의 로우 어드레스 라인과 단 하나의 칼럼 출력 라인을 갖고 리셋 트랜지스터 및 어드레스 트랜지스터를 갖지 않는 픽셀을 구비한 실용적인 CMOS 이미지 센서 장치가 제공되고, 또한, 각각의 픽셀에 통합된 부동 베이스 바이폴러 트랜지스터와 함께 광 감지를 위한 핀드 포토다이오드를 이용하여, 전하 이득을 제공하고 그에 따라 노이즈를 감소시키면서 픽셀 감도를 증가시키는 CMOS 이미지 센서가 제공된다.

Claims (8)

  1. 전하를 감지하기 위한 P-N-P 부동 베이스 바이폴러 트랜지스터(floating base bipolar transistor)와 핀드 포토다이오드(pinned photodiode)를 포함하고,
    상기 핀드 포토다이오드는, 핀드 포토다이오드로부터 바이폴러 트랜지스터의 부동 베이스로 전하를 전송할 수 있는 MOS 전송 게이트를 통하여, 상기 부동 베이스 바이폴러 트랜지스터에 결합되어 있는
    이미지 센서 픽셀.
  2. 제1항에 있어서,
    STI 기술에 의해 만들어지는
    이미지 센서 픽셀.
  3. 대각선으로 배치된 부동 베이스 바이폴러 트랜지스터, 및 광 차단(light shield)과 크로스 토크(cross talk) 방지 특성으로서 이용되고 있는 칼럼 이미터 버스 라인(column emitter bus line)을 포함하고, 대각선으로 배치된 전송 게이트를 갖고, 거의 8면 형상이며 일반적으로 원형인 핀드 다이오드 형상
    을 갖는 제1항 및 제2항의 픽셀의 레이아웃.
  4. 특정한 로우(row)의 모든 전송 게이트가 함께 접속되어 있고, 또한 특정한 칼럼의 모든 이미터도 함께 접속되어 있으며,
    그에 따라,
    어레이에 있어서, 픽셀당(per pixel) 단 2개의 제어 라인만
    을 갖는 제1항, 제2항 및 제3항의 픽셀로부터 구성된 이미지 센서 어레이.
  5. 제4항에 있어서,
    STI 기술에 의해 만들어지는
    이미지 센서 어레이.
  6. 각각의 핀드 포토다이오드 아래에 배치되어, 핀드 포토다이오드로부터 초과 전하를 유출할 수 있는 패터닝된(patterned) n+ 블루밍 방지 드레인(anti-blooming drain)을 갖고,
    그에 따라,
    부동 베이스 바이폴러 트랜지스터의 부동 베이스 내로 전하가 누설되는 것을 방지하는
    제1항, 제2항 및 제3항의 픽셀로부터 구성된 이미지 센서 어레이.
  7. 어레이의 적어도 하나의 칼럼 라인에서 통합되는 전류 감지 CDS 회로
    를 갖는 제1항, 제2항, 제3항, 제4항, 제5항 및 제6항의 픽셀로부터 구성된 이미지 센서 어레이.
  8. 제7항에 있어서,
    상기 전류 감지 CDS 동작은 특정한 복수점(multipoint) 샘플링 및 계산 알고리즘에 의해 디지털 도메인에서 수행되는
    이미지 센서 어레이.
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