CN104701368B - 射频ldmos器件及其制造方法 - Google Patents

Abstract

本发明公开了一种射频LDMOS器件，漂移区为非均匀掺杂结构，沟道到漏区之间依次为第一、第三和第二漂移区，第一漂移区的掺杂浓度最低，能降低沟道区附近的电场强度和热载流子效应，提高器件的可靠性；第二漂移区采用较高的掺杂浓度，能够降低器件的导通电阻；形成于第二漂移区表面的反掺杂覆盖层能有效地帮助耗尽漂移区、降低器件的输出电容，还能防止未覆盖法拉第屏蔽层的屏蔽介质层的电荷和界面态对器件的影响，使器件特性更加稳定。第二漂移区为过渡区能在不影响器件的可靠性和输出电容的情形下进一步增加器件的驱动电流、降低器件的导通电阻。本发明还公开了一种射频LDMOS器件的制造方法。

Description

射频LDMOS器件及其制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种射频LDMOS器件；本发明还涉及一种射频LDMOS器件的制造方法。

背景技术

射频横向场效应晶体管（RF LDMOS）是应用于射频基站和广播站的常用器件。高击穿电压、低源漏导通电阻（RDSON）和低源漏寄生电容（Coss）是RF LDMOS所必须具备的器件特性。为了最大可能地减小源区和沟道、衬底之间的寄生电容，通常采用重掺杂的衬底材料加轻掺杂的外延层，并利用钨深接触孔连接源区、沟道、外延层和衬底。如图1所示，是现有射频LDMOS器件的结构示意图，以N型器件为例，现有射频LDMOS器件包括：P型重掺杂即P+掺杂的硅衬底101，硅衬底101的掺杂浓度大于1e20cm^-3；P型轻掺杂的硅外延层102，硅外延层102的掺杂浓度和厚度取决于器件的漏端工作电压，漏端工作电压越高，硅外延层102掺杂越低、厚度越厚；N型漂移区103，形成于硅外延层102中；P型掺杂的沟道区104，沟道区104和漂移区103在横向上相邻接；栅介质层107和多晶硅栅108；N型重掺杂即N+掺杂的源区105、漏区106；在源区105、漏区106和多晶硅栅108的表面形成有金属硅化物112；屏蔽介质层109和法拉第屏蔽层110，覆盖在多晶硅栅108的漏端的侧面和顶面上；深接触孔111，由填充于深槽中的金属如钨组成，深槽穿过源区105、沟道区104和硅外延层102并进入到硅衬底101中，深接触孔111将源区105、沟道区104、硅外延层102和硅衬底101电连接。

在超高频应用时，对射频LDMOS器件的RDSON和Coss的要求更高。要RDSON保持较低时，需要尽可能提高漂移区103的掺杂浓度，但这可能会造成漏区106端加高压时漂移区103不能全耗尽而引起击穿电压下降。另外制约Coss下降的主要因素是漂移区103到硅衬底101的结电容，如漂移区103浓度提高，也会增加该结电容，同样不利于Coss的下降。因此，RDSON和Coss两项参数相互制约，现有器件结构不能简单的通过增加漂移区的浓度来使两者同时都降低，所以现有射频LDMOS的器件特性难以达到优异性能。

发明内容

本发明所要解决的技术问题是提供一种射频LDMOS器件，能同时降低器件的源漏导通电阻和源漏寄生电容，增加驱动电流，提高器件的射频特性。为此，本发明还提供一种射频LDMOS器件的制造方法。

为解决上述技术问题，本发明提供的射频LDMOS器件包括：

第一导电类型重掺杂的硅衬底。

第一导电类型掺杂的硅外延层，该硅外延层形成于所述硅衬底表面上。

第一漂移区，由形成于所述硅外延层的选定区域中的第二导电类型离子注入区组成，所述第一漂移区的顶部表面和所述硅外延层的顶部表面相平、所述第一漂移区的深度小于所述硅外延层的厚度。

沟道区，由形成于所述硅外延层的选定区域中的第一导电类型离子注入区组成，所述第一漂移区的第一侧和所述沟道区在横向上相接触，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述第一漂移区的深度。

多晶硅栅，形成于所述沟道区上方，所述多晶硅栅和所述硅外延层间隔离有栅介质层，所述多晶硅栅覆盖部分所述沟道区并延伸到所述第一漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道。

源区，由形成于所述沟道区中的第二导电类型重掺杂区组成，所述源区和所述多晶硅栅的第一侧自对准。

漏区，由形成于所述第一漂移区中的第二导电类型重掺杂区组成，所述漏区和所述多晶硅栅的第二侧相隔一横向距离。

第二漂移区，由形成于所述第一漂移区的部分区域中的第二导电类型离子注入区组成，所述第二漂移区的第一侧和所述第一漂移区的第一侧相隔一段距离、所述第二漂移区的第二侧和所述漏区横向接触。

反掺杂覆盖层，由形成于所述第二漂移区表面形成有第一导电类型掺杂区组成。

第三漂移区，由形成于所述第一漂移区的部分区域中的第二导电类型离子注入区组成，所述第三漂移区的第一侧和所述第一漂移区的第一侧相隔一段距离，所述第三漂移区的第二侧和所述第二漂移区的第一侧相接触、或者所述第三漂移区的第二侧延伸到所述第二漂移区中使得所述第三漂移区和所述第二漂移区部分交叠。

由所述第一漂移区、所述第二漂移区、所述第三漂移区和所述反掺杂覆盖层组成射频LDMOS器件的漂移区。

屏蔽介质层，形成在所述多晶硅栅的第二侧的侧面和顶面上以及所述漂移区的表面上。

法拉第屏蔽层，形成在所述屏蔽介质层上，所述法拉第屏蔽层覆盖所述多晶硅栅的第二侧的侧面和顶面且所述法拉第屏蔽层的第二侧延伸到所述漂移区上方。

令所述第三漂移区的第一侧和所述第一漂移区的第一侧之间的区域为区域一，所述区域一的所述漂移区由所述第一漂移区的部分区域组成；所述多晶硅栅的第二侧位于所述区域一的正上方，所述法拉第屏蔽层的第二侧位于所述第三漂移区的正上方、或者所述法拉第屏蔽层的第二侧位于所述第二漂移区的正上方。

所述第三漂移区的掺杂浓度大于所述第一漂移区的掺杂浓度、所述第三漂移区的掺杂浓度小于所述第二漂移区的掺杂浓度；所述第一漂移区的掺杂浓度越小，所述区域一的电场强度越小、所述射频LDMOS器件的可靠性越高；所述第二漂移区的掺杂浓度越大，所述射频LDMOS器件的源漏导通电阻越小；所述反掺杂覆盖层用于增加所述第二漂移区的耗尽并降低所述射频LDMOS器件的源漏寄生电容；所述第三漂移区为所述第一漂移区和所述第二漂移区之间的过渡区域。

进一步的改进是，所述反掺杂覆盖层的结深小于所述第二漂移区的结深的1/5，所述反掺杂覆盖层的体浓度大于所述第二漂移区的体浓度的2倍。

进一步的改进是，所述第一漂移区的体浓度为1e16cm^-3～5e16cm^-3；所述第二漂移区的体浓度为5e16cm^-3～1e17cm^-3；所述第三漂移区的体浓度为2e16cm^-3～6e16cm^-3。

进一步的改进是，所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。

为解决上述技术问题，本发明提供的射频LDMOS器件的制造方法包括如下步骤：

步骤一、在第一导电类型重掺杂的硅衬底表面上外延生长形成第一导电类型掺杂的硅外延层。

步骤二、采用第二导电类型离子注入工艺在所述硅外延层的选定区域中形成第一漂移区，形成所述第一漂移区的选定区域由光刻工艺定义，所述第一漂移区的顶部表面和所述硅外延层的顶部表面相平、所述第一漂移区的深度小于所述硅外延层的厚度；所述第一漂移区的第一侧的位置为所述第一漂移区和后续形成的沟道区相接触的位置。

步骤三、采用光刻工艺定义出第二漂移区的形成区域，采用第二导电类型离子注入工艺在所述第二漂移区的形成区域中形成所述第二漂移区，采用第二导电类型离子注入工艺在所述第二漂移区的表面形成反掺杂覆盖层；所述第二漂移区位于所述第一漂移区的部分区域中、且所述第二漂移区的第一侧和所述第一漂移区的第一侧相隔一段距离。

步骤四、采用光刻工艺定义出第三漂移区的形成区域，采用第二导电类型离子注入工艺在所述第三漂移区的形成区域中形成所述第三漂移区；所述第三漂移区位于所述第一漂移区的部分区域中，所述第三漂移区的第一侧和所述第一漂移区的第一侧相隔一段距离，所述第三漂移区的第二侧和所述第二漂移区的第一侧相接触、或者所述第三漂移区的第二侧延伸到所述第二漂移区中使得所述第三漂移区和所述第二漂移区部分交叠。

由所述第一漂移区、所述第二漂移区、所述第三漂移区和所述反掺杂覆盖层组成射频LDMOS器件的漂移区；令所述第三漂移区的第一侧和所述第一漂移区的第一侧之间的区域为区域一，所述区域一的所述漂移区由所述第一漂移区的部分区域组成。

所述第三漂移区的掺杂浓度大于所述第一漂移区的掺杂浓度、所述第三漂移区的掺杂浓度小于所述第二漂移区的掺杂浓度；所述第一漂移区的掺杂浓度越小，所述区域一的电场强度越小、所述射频LDMOS器件的可靠性越高；所述第二漂移区的掺杂浓度越大，所述射频LDMOS器件的源漏导通电阻越小；所述反掺杂覆盖层用于增加所述第二漂移区的耗尽并降低所述射频LDMOS器件的源漏寄生电容；所述第三漂移区为所述第一漂移区和所述第二漂移区之间的过渡区域。

步骤五、在形成有所述漂移区的所述硅外延层表面生长栅介质层。

步骤六、在所述栅介质层表面淀积多晶硅并对所述多晶硅进行重掺杂。

步骤七、采用光刻刻蚀工艺对所述多晶硅进行第一次刻蚀，该第一次刻蚀将源端一侧的所述多晶硅去除，所述第一次刻蚀后的边界为后续形成的多晶硅栅的第一侧。

步骤八、在所述硅外延层的选定区域中的进行第一导电类型离子注入形成所述沟道区，形成所述沟道区的选定区域由光刻工艺定义、且所述沟道区的选定区域和所述多晶硅栅的第一侧自对准，所述沟道区和所述第一漂移区在横向上相邻接，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述第一漂移区的深度。

步骤九、采用光刻刻蚀工艺对所述多晶硅进行第二次刻蚀形成所述多晶硅栅，所述多晶硅栅作为所述射频LDMOS器件的栅极；所述多晶硅栅的第二侧延伸到所述第一漂移区上方、且所述多晶硅栅的第二侧位于所述区域一的正上方；被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道。

步骤十、在所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面。

步骤十一、在所述屏蔽介质层表面淀积法拉第屏蔽层。

步骤十二、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀，刻蚀后所述法拉第屏蔽层覆盖所述多晶硅栅的第二侧的侧面和顶面且所述法拉第屏蔽层的第二侧延伸到所述漂移区上方，且所述法拉第屏蔽层的第二侧位于所述第三漂移区的正上方、或者所述法拉第屏蔽层的第二侧位于所述第二漂移区的正上方。

步骤十三、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离、且所述第二漂移区的第二侧和所述漏区横向接触。

步骤十四、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面。

步骤十五、进行深槽刻蚀，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中；在所述深槽中填充金属形成所述深接触孔，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述硅衬底电连接。

为解决上述技术问题，本发明提供的射频LDMOS器件的制造方法包括如下步骤：

步骤一、在第一导电类型重掺杂的硅衬底表面上外延生长形成第一导电类型掺杂的硅外延层。

步骤二、在所述硅外延层表面生长栅介质层。

步骤三、在所述栅介质层表面淀积多晶硅并对所述多晶硅进行重掺杂。

步骤四、采用光刻刻蚀工艺对所述多晶硅进行第一次刻蚀，该第一次刻蚀将源端一侧的所述多晶硅去除，所述第一次刻蚀后的边界为后续形成的多晶硅栅的第一侧。

步骤五、在所述硅外延层的选定区域中的进行第一导电类型离子注入形成所述沟道区，形成所述沟道区的选定区域由光刻工艺定义、且所述沟道区的选定区域和所述多晶硅栅的第一侧自对准；所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于所述硅外延层的厚度。

步骤六、采用光刻刻蚀工艺对所述多晶硅进行第二次刻蚀形成所述多晶硅栅，所述多晶硅栅作为所述射频LDMOS器件的栅极；所述多晶硅栅覆盖部分所述沟道区，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道。

步骤七、采用第二导电类型离子注入工艺在所述硅外延层的选定区域中形成第一漂移区，形成所述第一漂移区的选定区域由光刻工艺定义、且所述第一漂移区的选定区域和所述多晶硅栅的第二侧自对准；所述第一漂移区的顶部表面和所述硅外延层的顶部表面相平、所述第一漂移区的深度小于所述硅外延层的厚度且所述沟道区的深度小于等于所述第一漂移区的深度；所述第一漂移区的第一侧和所述沟道区在横向上相接触，所述多晶硅栅的第二侧延伸到所述第一漂移区上方。

步骤八、采用光刻工艺定义出第二漂移区的形成区域，采用第二导电类型离子注入工艺在所述第二漂移区的形成区域中形成所述第二漂移区，采用第二导电类型离子注入工艺在所述第二漂移区的表面形成反掺杂覆盖层；所述第二漂移区位于所述第一漂移区的部分区域中、且所述第二漂移区的第一侧和所述第一漂移区的第一侧相隔一段距离。

步骤九、采用光刻工艺定义出第三漂移区的形成区域，采用第二导电类型离子注入工艺在所述第三漂移区的形成区域中形成所述第三漂移区；所述第三漂移区位于所述第一漂移区的部分区域中，所述第三漂移区的第一侧和所述第一漂移区的第一侧相隔一段距离，所述第三漂移区的第二侧和所述第二漂移区的第一侧相接触、或者所述第三漂移区的第二侧延伸到所述第二漂移区中使得所述第三漂移区和所述第二漂移区部分交叠。

由所述第一漂移区、所述第二漂移区、所述第三漂移区和所述反掺杂覆盖层组成射频LDMOS器件的漂移区；令所述第三漂移区的第一侧和所述第一漂移区的第一侧之间的区域为区域一，所述区域一的所述漂移区由所述第一漂移区的部分区域组成；所述多晶硅栅的第二侧位于所述区域一的正上方。

所述第三漂移区的掺杂浓度大于所述第一漂移区的掺杂浓度、所述第三漂移区的掺杂浓度小于所述第二漂移区的掺杂浓度；所述第一漂移区的掺杂浓度越小，所述区域一的电场强度越小、所述射频LDMOS器件的可靠性越高；所述第二漂移区的掺杂浓度越大，所述射频LDMOS器件的源漏导通电阻越小；所述反掺杂覆盖层用于增加所述第二漂移区的耗尽并降低所述射频LDMOS器件的源漏寄生电容；所述第三漂移区为所述第一漂移区和所述第二漂移区之间的过渡区域。

步骤十、在所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面。

步骤十一、在所述屏蔽介质层表面淀积法拉第屏蔽层。

步骤十二、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀，刻蚀后所述法拉第屏蔽层覆盖所述多晶硅栅的第二侧的侧面和顶面且所述法拉第屏蔽层的第二侧延伸到所述漂移区上方，且所述法拉第屏蔽层的第二侧位于所述第三漂移区的正上方、或者所述法拉第屏蔽层的第二侧位于所述第二漂移区的正上方。

步骤十三、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离、且所述第二漂移区的第二侧和所述漏区横向接触。

步骤十四、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面。

步骤十五、进行深槽刻蚀，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中；在所述深槽中填充金属形成所述深接触孔，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述硅衬底电连接。

进一步的改进是，所述反掺杂覆盖层的结深小于所述第二漂移区的结深的1/5，所述反掺杂覆盖层的体浓度大于所述第二漂移区的体浓度的2倍。

进一步的改进是，所述第一漂移区的第二导电类型离子注入工艺为一次离子注入，该一次离子注入加上炉管退火推进形成所述第一漂移区；或者所述第一漂移区的第二导电类型离子注入工艺为多次注入能量不同的离子注入，多次离子注入形成的深度不同的离子注入区直接连接形成所述第一漂移区、或者多次离子注入形成的深度不同的离子注入区炉管退火推进后形成所述第一漂移区。

进一步的改进是，所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型，所述第一漂移区的N型离子注入工艺的注入能量为大于100KeV，所述第一漂移区、所述第二漂移区和所述第三漂移区的掺杂杂质为磷，所述反掺杂覆盖层的掺杂杂质为硼；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型，所述第一漂移区的P型离子注入工艺的注入能量为大于50KeV，所述第一漂移区、所述第二漂移区和所述第三漂移区的掺杂杂质为硼，所述反掺杂覆盖层的掺杂杂质为磷。

进一步的改进是，所述第一漂移区的体浓度为1e16cm^-3～5e16cm^-3；所述第二漂移区的体浓度为5e16cm^-3～1e17cm^-3；所述第三漂移区的体浓度为2e16cm^-3～6e16cm^-3。

本发明器件采用横向非均匀掺杂的漂移区，沟道端漂移区即区域一的第一漂移区的掺杂浓度较低，中间漂移区即第三漂移区掺杂浓度其次，漏端漂移区即第二漂移区的掺杂浓度最高，而且漏端漂移区上有反掺杂覆盖层。由于本发明的漏端漂移区的掺杂浓度较高，能使器件的漂移区总的掺杂浓度较高，从而能降低器件的源漏导通电阻。而由于本发明将沟道端漂移区的掺杂浓度设置为较低值，能够降低沟道端漂移区处的电场强度，这样能器件的热载流子效应较弱，提高器件可靠性。另外，漏端漂移区表面的反掺杂覆盖层能有效地帮助耗尽漂移区，漂移区的耗尽扩大能够降低源漏寄生电容，所以本发明能降低器件的输出电容。中间漂移区相对于沟道端漂移区具有较高掺杂浓度，能够实现在不影响沟道端漂移区处的电场强度、从而不影响器件的可靠性的条件下进一步增加器件的驱动电流，降低器件的导通电阻。总之，本发明能同时降低器件的源漏导通电阻和源漏寄生电容，增加驱动电流，提高器件的射频特性，使本发明射频LDMOS器件能获得低导通电阻、低输出电容、高驱动电流的高性能。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有射频LDMOS器件的结构示意图；

图2是本发明实施例射频LDMOS器件的结构示意图；

图3A-图3J是本发明实施例一方法各步骤中射频LDMOS器件的结构示意图。

具体实施方式

如图2所示，是本发明实施例射频LDMOS器件的结构示意图；本发明实施例射频LDMOS器件包括：

第一导电类型重掺杂的硅衬底1。较佳为，所述硅衬底1的掺杂浓度大于1e20cm^-3。

第一导电类型掺杂的硅外延层2，该硅外延层2形成于所述硅衬底1表面上。

第一漂移区3，由形成于所述硅外延层2的选定区域中的第二导电类型离子注入区组成，所述第一漂移区3的顶部表面和所述硅外延层2的顶部表面相平、所述第一漂移区3的深度小于所述硅外延层2的厚度。

所述第一漂移区3的第二导电类型离子注入工艺为一次离子注入，该一次离子注入加上炉管退火推进形成所述第一漂移区3；或者所述第一漂移区3的第二导电类型离子注入工艺为多次注入能量不同的离子注入，多次离子注入形成的深度不同的离子注入区直接连接形成所述第一漂移区3、或者多次离子注入形成的深度不同的离子注入区炉管退火推进后形成所述第一漂移区3。所述第一漂移区3的离子注入采用高能力离子注入以实现缓变的杂质纵向分布和较深的漂移区结，缓解器件的热载流子效应。所述第一漂移区3的离子注入能为自对准注入，能为由光刻定义的非自对准注入。

沟道区9，由形成于所述硅外延层2的选定区域中的第一导电类型离子注入区组成，所述第一漂移区3的第一侧和所述沟道区9在横向上相接触，所述沟道区9的顶部表面和所述硅外延层2的顶部表面相平、所述沟道区9的深度小于等于所述第一漂移区3的深度。

多晶硅栅8，形成于所述沟道区9上方，所述多晶硅栅8和所述硅外延层2间隔离有栅介质层7，较佳为，栅介质层5的材料为氧化硅。所述多晶硅栅8覆盖部分所述沟道区9并延伸到所述第一漂移区3上方，被所述多晶硅栅8覆盖的所述沟道区9表面用于形成沟道。

源区11，由形成于所述沟道区9中的第二导电类型重掺杂区组成，所述源区11和所述多晶硅栅8的第一侧自对准。

漏区10，由形成于所述第一漂移区3中的第二导电类型重掺杂区组成，所述漏区10和所述多晶硅栅8的第二侧相隔一横向距离。在所述源区11、所述漏区10和所述多晶硅栅8的表面都形成有金属硅化物12。

第二漂移区4，由形成于所述第一漂移区3的部分区域中的第二导电类型离子注入区组成，所述第二漂移区4的第一侧和所述第一漂移区3的第一侧相隔一段距离、所述第二漂移区4的第二侧和所述漏区10横向接触。

反掺杂覆盖层5，由形成于所述第二漂移区4表面形成有第一导电类型掺杂区组成。所述反掺杂覆盖层5的结深小于所述第二漂移区4的结深的1/5，所述反掺杂覆盖层5的体浓度大于所述第二漂移区4的体浓度的2倍。

第三漂移区6，由形成于所述第一漂移区3的部分区域中的第二导电类型离子注入区组成，所述第三漂移区6的第一侧和所述第一漂移区3的第一侧相隔一段距离，所述第三漂移区6的第二侧和所述第二漂移区4的第一侧相接触、或者所述第三漂移区6的第二侧延伸到所述第二漂移区4中使得所述第三漂移区6和所述第二漂移区4部分交叠。

由所述第一漂移区3、所述第二漂移区4、所述第三漂移区6和所述反掺杂覆盖层5组成射频LDMOS器件的漂移区。

屏蔽介质层13，形成在所述多晶硅栅8的第二侧的侧面和顶面上以及所述漂移区的表面上。本发明实施例中位于所述多晶硅栅8的顶面上的所述屏蔽介质层13和所述金属硅化物接触。较佳为，所述屏蔽介质层13的材料为氧化硅、氮化硅或氮氧化硅。

法拉第屏蔽层14，形成在所述屏蔽介质层13上，所述法拉第屏蔽层14覆盖所述多晶硅栅8的第二侧的侧面和顶面且所述法拉第屏蔽层14的第二侧延伸到所述漂移区上方。

令所述第三漂移区6的第一侧和所述第一漂移区3的第一侧之间的区域为区域一，所述区域一的所述漂移区由所述第一漂移区3的部分区域组成；所述多晶硅栅8的第二侧位于所述区域一的正上方，所述法拉第屏蔽层14的第二侧位于所述第三漂移区6的正上方、或者所述法拉第屏蔽层14的第二侧位于所述第二漂移区4的正上方；也即所述法拉第屏蔽层14能够将所述第三漂移区6全部或部分覆盖，将所述第二漂移区4不覆盖或部分覆盖，所述区域一的部分被所述多晶硅栅8覆盖、部分被所述法拉第屏蔽层14覆盖。

所述第三漂移区6的掺杂浓度大于所述第一漂移区3的掺杂浓度、所述第三漂移区6的掺杂浓度小于所述第二漂移区4的掺杂浓度；较佳为：所述第一漂移区3的体浓度为1e16cm^-3～5e16cm^-3；所述第二漂移区4的体浓度为5e16cm^-3～1e17cm^-3；所述第三漂移区6的体浓度为2e16cm^-3～6e16cm^-3。所述第一漂移区3的掺杂浓度用于调节所述区域一的电场强度，所述第一漂移区3的掺杂浓度越小，所述区域一的电场强度越小、所述区域一的热载流子效应越小，所述射频LDMOS器件的可靠性越高；所述第二漂移区4的掺杂浓度用于调节所述射频LDMOS器件的源漏导通电阻，所述第二漂移区4的掺杂浓度越大，所述射频LDMOS器件的源漏导通电阻越小；所述反掺杂覆盖层5用于增加所述第二漂移区4的耗尽并降低所述射频LDMOS器件的源漏寄生电容；另外，所述反掺杂覆盖层5的存在，还能实现未被所述法拉第屏蔽层14所覆盖的漂移区和顶部的所述屏蔽介质层13之间的隔离，能够消除所述屏蔽介质层13中的电荷及界面态对器件的影响，使器件的特性更加稳定。所述第三漂移区6为所述第一漂移区3和所述第二漂移区4之间的过渡区域，由于器件的可靠性由所述第一漂移区3的掺杂浓度决定、器件的输出电容由所述第二漂移区4和所述反掺杂覆盖层5共同决定，所述第三漂移区6能在不影响器件的可靠性和器件的输出电容的情况下，进一步增加器件的驱动电流，降低器件的导通电阻。

所述反掺杂覆盖层5的结深小于所述第二漂移区4的结深的1/5，所述反掺杂覆盖层5的体浓度大于所述第二漂移区4的体浓度的2倍。

本发明实施例射频LDMOS器件的结构即适用于N型器件，也适用于P型器件。当本发明实施例射频LDMOS器件为N型器件时，所述第一导电类型为P型，所述第二导电类型为N型，所述第一漂移区3的N型离子注入工艺的注入能量为大于100KeV，所述第一漂移区3、所述第二漂移区4和所述第三漂移区6的掺杂杂质为磷，所述反掺杂覆盖层5的掺杂杂质为硼。或者，当本发明实施例射频LDMOS器件为P型器件时，所述第一导电类型为N型，所述第二导电类型为P型，所述第一漂移区3的P型离子注入工艺的注入能量为大于50KeV，所述第一漂移区3、所述第二漂移区4和所述第三漂移区6的掺杂杂质为硼，所述反掺杂覆盖层5的掺杂杂质为磷。

如图3A至图3J所示，是本发明实施例一方法各步骤中射频LDMOS器件的结构示意图，用于制造如图2所示的本发明实施例器件，本发明实施例一射频LDMOS器件的制造方法包括如下步骤：

步骤一、如图3A所示，在第一导电类型重掺杂的硅衬底1表面上外延生长形成第一导电类型掺杂的硅外延层2。较佳为，所述硅衬底1的掺杂浓度大于1e20cm^-3。

步骤二、如图3B所示，采用第二导电类型离子注入工艺在所述硅外延层2的选定区域中形成第一漂移区3，形成所述第一漂移区3的选定区域由光刻工艺定义，所述第一漂移区3的顶部表面和所述硅外延层2的顶部表面相平、所述第一漂移区3的深度小于所述硅外延层2的厚度；所述第一漂移区3的第一侧的位置为所述第一漂移区3和后续形成的沟道区9相接触的位置。

所述第一漂移区3的第二导电类型离子注入工艺为一次离子注入，该一次离子注入加上炉管退火推进形成所述第一漂移区3；或者所述第一漂移区3的第二导电类型离子注入工艺为多次注入能量不同的离子注入，多次离子注入形成的深度不同的离子注入区直接连接形成所述第一漂移区3、或者多次离子注入形成的深度不同的离子注入区炉管退火推进后形成所述第一漂移区3。所述第一漂移区3的离子注入采用高能力离子注入以实现缓变的杂质纵向分布和较深的漂移区结，缓解器件的热载流子效应。

步骤三、如图3C所示，采用光刻工艺定义出第二漂移区4的形成区域，采用第二导电类型离子注入工艺在所述第二漂移区4的形成区域中形成所述第二漂移区4，采用第二导电类型离子注入工艺在所述第二漂移区4的表面形成反掺杂覆盖层5；所述第二漂移区4位于所述第一漂移区3的部分区域中、且所述第二漂移区4的第一侧和所述第一漂移区3的第一侧相隔一段距离。所述反掺杂覆盖层的结深小于所述第二漂移区的结深的1/5，所述反掺杂覆盖层的体浓度大于所述第二漂移区的体浓度的2倍。

步骤四、如图3D所示，采用光刻工艺定义出第三漂移区6的形成区域，采用第二导电类型离子注入工艺在所述第三漂移区6的形成区域中形成所述第三漂移区6；所述第三漂移区6位于所述第一漂移区3的部分区域中，所述第三漂移区6的第一侧和所述第一漂移区3的第一侧相隔一段距离，所述第三漂移区6的第二侧和所述第二漂移区4的第一侧相接触、或者所述第三漂移区6的第二侧延伸到所述第二漂移区4中使得所述第三漂移区6和所述第二漂移区4部分交叠。

由所述第一漂移区3、所述第二漂移区4、所述第三漂移区6和所述反掺杂覆盖层5组成射频LDMOS器件的漂移区；令所述第三漂移区6的第一侧和所述第一漂移区3的第一侧之间的区域为区域一，所述区域一的所述漂移区由所述第一漂移区3的部分区域组成。

所述第三漂移区6的掺杂浓度大于所述第一漂移区3的掺杂浓度、所述第三漂移区6的掺杂浓度小于所述第二漂移区4的掺杂浓度；较佳为，所述第一漂移区3的体浓度为1e16cm^-3～5e16cm^-3；所述第二漂移区4的体浓度为5e16cm^-3～1e17cm^-3；所述第三漂移区6的体浓度为2e16cm^-3～6e16cm^-3。

所述第一漂移区3的掺杂浓度越小，所述区域一的电场强度越小、所述射频LDMOS器件的可靠性越高；所述第二漂移区4的掺杂浓度越大，所述射频LDMOS器件的源漏导通电阻越小；所述反掺杂覆盖层5用于增加所述第二漂移区4的耗尽并降低所述射频LDMOS器件的源漏寄生电容；所述第三漂移区6为所述第一漂移区3和所述第二漂移区4之间的过渡区域。

步骤五、如图3E所示，在形成有所述漂移区的所述硅外延层2表面生长栅介质层7。较佳为，所述栅介质层7为栅氧化层。

步骤六、如图3E所示，在所述栅介质层7表面淀积多晶硅8并对所述多晶硅8进行重掺杂。

步骤七、如图3E所示，采用光刻刻蚀工艺对所述多晶硅进行第一次刻蚀，该第一次刻蚀将源端一侧的所述多晶硅去除，所述第一次刻蚀后的边界为后续形成的多晶硅栅8的第一侧。

步骤八、如图3F所示，在所述硅外延层2的选定区域中的进行第一导电类型离子注入形成所述沟道区9，形成所述沟道区9的选定区域由光刻工艺定义、且所述沟道区9的选定区域和所述多晶硅栅8的第一侧自对准，所述沟道区9和所述第一漂移区3在横向上相邻接，所述沟道区9的顶部表面和所述硅外延层2的顶部表面相平、所述沟道区9的深度小于等于所述第一漂移区3的深度。

步骤九、如图3G所示，采用光刻刻蚀工艺对所述多晶硅进行第二次刻蚀形成所述多晶硅栅8，所述多晶硅栅8作为所述射频LDMOS器件的栅极；所述多晶硅栅8的第二侧延伸到所述第一漂移区3上方、且所述多晶硅栅8的第二侧位于所述区域一的正上方；被所述多晶硅栅8覆盖的所述沟道区9表面用于形成沟道。

如图3H所示，淀积硅化物阻挡氧化层，采用光刻刻蚀工艺将需要形成金属硅化物12的区域的所述硅化物阻挡氧化层去除，淀积金属并快速退火形成所述金属硅化物12，所述金属硅化物12位于所述多晶硅栅8的表面、以及后续形成的源区9和漏区12表面。上述所述金属硅化物12的形成工艺是放置在后续的屏蔽介质层13形成之前进行，所述金属硅化物12的形成工艺也能放置在后续的步骤十四中进行。

步骤十、如图3I所示，在所述硅衬底1正面淀积屏蔽介质层13，并对所述屏蔽介质层13进行光刻刻蚀，刻蚀后，所述屏蔽介质层13覆盖所述多晶硅栅8的顶面和侧面表面以及所述多晶硅栅8外的所述硅外延层2表面。

步骤十一、如图3J所示，在所述屏蔽介质层13表面淀积法拉第屏蔽层14。

步骤十二、如图3J所示，采用干法刻蚀工艺对所述法拉第屏蔽层14进行刻蚀，刻蚀后所述法拉第屏蔽层14覆盖所述多晶硅栅8的第二侧的侧面和顶面且所述法拉第屏蔽层14的第二侧延伸到所述漂移区上方，且所述法拉第屏蔽层14的第二侧位于所述第三漂移区6的正上方、或者所述法拉第屏蔽层14的第二侧位于所述第二漂移区4的正上方，也即所述法拉第屏蔽层14能够将所述第三漂移区6全部或部分覆盖，将所述第二漂移区4不覆盖或部分覆盖，所述区域一的部分被所述多晶硅栅8覆盖、部分被所述法拉第屏蔽层14覆盖。图3J中所述法拉第屏蔽层14的第二侧位于所述第二漂移区4的正上方，也即所述法拉第屏蔽层14能够将所述第三漂移区6全部覆盖，将所述第二漂移区4部分覆盖，所述区域一的部分被所述多晶硅栅8覆盖、部分被所述法拉第屏蔽层14覆盖。

步骤十三、如图2所示，进行第二导电类型重掺杂离子注入形成源区11和漏区10，所述源区11和所述多晶硅栅8的第一侧自对准；所述漏区10和所述多晶硅栅8的第二侧相隔一横向距离、且所述第二漂移区4的第二侧和所述漏区10横向接触。

步骤十四、当在步骤九中未进行形成所述金属硅化物12工艺步骤时，能够在本步骤中进行；采用硅化物阻挡氧化层定义出金属硅化物12的形成区域，淀积金属硅化物12并退火合金化，所述金属硅化物12形成于所述源区11、所述漏区10和未被所述法拉第屏蔽层14覆盖的所述多晶硅栅8表面。

步骤十五、进行深槽刻蚀，所述深槽穿过所述源区11、所述沟道区9和所述硅外延层2并进入到所述硅衬底1中；在所述深槽中填充金属形成所述深接触孔，所述深接触孔将所述源区11、所述沟道区9、所述硅外延层2和所述硅衬底1电连接。

本发明实施例一方法所制造的射频LDMOS器件的结构即适用于N型器件，也适用于P型器件。当射频LDMOS器件为N型器件时，本发明实施例一方法中，所述第一导电类型为P型，所述第二导电类型为N型，所述第一漂移区3的N型离子注入工艺的注入能量为大于100KeV，所述第一漂移区3、所述第二漂移区4和所述第三漂移区6的掺杂杂质为磷，所述反掺杂覆盖层5的掺杂杂质为硼。或者，当射频LDMOS器件为P型器件时，本发明实施例一方法中，所述第一导电类型为N型，所述第二导电类型为P型，所述第一漂移区3的P型离子注入工艺的注入能量为大于50KeV，所述第一漂移区3、所述第二漂移区4和所述第三漂移区6的掺杂杂质为硼，所述反掺杂覆盖层5的掺杂杂质为磷。

本发明实施例二方法也用于制造如图2所示的本发明实施例器件，本发明实施例一方法中是采用光刻工艺而非自对准工艺形成所述第一漂移区3，而本发明实施例二方法中是采用自对准工艺形成所述第一漂移区3，如图2所示，本发明实施例二射频LDMOS器件的制造方法包括如下步骤：

步骤一、在第一导电类型重掺杂的硅衬底1表面上外延生长形成第一导电类型掺杂的硅外延层2。较佳为，所述硅衬底1的掺杂浓度大于1e20cm^-3。

步骤二、在所述硅外延层2表面生长栅介质层7。较佳为，所述栅介质层7为栅氧化层。

步骤三、在所述栅介质层7表面淀积多晶硅8并对所述多晶硅8进行重掺杂。

步骤四、采用光刻刻蚀工艺对所述多晶硅进行第一次刻蚀，该第一次刻蚀将源端一侧的所述多晶硅去除，所述第一次刻蚀后的边界为后续形成的多晶硅栅8的第一侧。

步骤五、在所述硅外延层2的选定区域中的进行第一导电类型离子注入形成所述沟道区9，形成所述沟道区9的选定区域由光刻工艺定义、且所述沟道区9的选定区域和所述多晶硅栅8的第一侧自对准；所述沟道区9的顶部表面和所述硅外延层2的顶部表面相平、所述沟道区9的深度小于所述硅外延层2的厚度。

步骤六、采用光刻刻蚀工艺对所述多晶硅进行第二次刻蚀形成所述多晶硅栅8，所述多晶硅栅8作为所述射频LDMOS器件的栅极；所述多晶硅栅8覆盖部分所述沟道区9，被所述多晶硅栅8覆盖的所述沟道区9表面用于形成沟道。

步骤七、采用第二导电类型离子注入工艺在所述硅外延层2的选定区域中形成第一漂移区3，形成所述第一漂移区3的选定区域由光刻工艺定义、且所述第一漂移区3的选定区域和所述多晶硅栅8的第二侧自对准；所述第一漂移区3的顶部表面和所述硅外延层2的顶部表面相平、所述第一漂移区3的深度小于所述硅外延层2的厚度且所述沟道区9的深度小于等于所述第一漂移区3的深度；所述第一漂移区3的第一侧和所述沟道区9在横向上相接触，所述多晶硅栅8的第二侧延伸到所述第一漂移区3上方。

所述第一漂移区3的第二导电类型离子注入工艺为一次离子注入，该一次离子注入加上炉管退火推进形成所述第一漂移区3；或者所述第一漂移区3的第二导电类型离子注入工艺为多次注入能量不同的离子注入，多次离子注入形成的深度不同的离子注入区直接连接形成所述第一漂移区3、或者多次离子注入形成的深度不同的离子注入区炉管退火推进后形成所述第一漂移区3。所述第一漂移区3的离子注入采用高能力离子注入以实现缓变的杂质纵向分布和较深的漂移区结，缓解器件的热载流子效应。

步骤八、采用光刻工艺定义出第二漂移区4的形成区域，采用第二导电类型离子注入工艺在所述第二漂移区4的形成区域中形成所述第二漂移区4，采用第二导电类型离子注入工艺在所述第二漂移区4的表面形成反掺杂覆盖层5；所述第二漂移区4位于所述第一漂移区3的部分区域中、且所述第二漂移区4的第一侧和所述第一漂移区3的第一侧相隔一段距离。所述反掺杂覆盖层的结深小于所述第二漂移区的结深的1/5，所述反掺杂覆盖层的体浓度大于所述第二漂移区的体浓度的2倍。

步骤九、采用光刻工艺定义出第三漂移区6的形成区域，采用第二导电类型离子注入工艺在所述第三漂移区6的形成区域中形成所述第三漂移区6；所述第三漂移区6位于所述第一漂移区3的部分区域中，所述第三漂移区6的第一侧和所述第一漂移区3的第一侧相隔一段距离，所述第三漂移区6的第二侧和所述第二漂移区4的第一侧相接触、或者所述第三漂移区6的第二侧延伸到所述第二漂移区4中使得所述第三漂移区6和所述第二漂移区4部分交叠。

由所述第一漂移区3、所述第二漂移区4、所述第三漂移区6和所述反掺杂覆盖层5组成射频LDMOS器件的漂移区；令所述第三漂移区6的第一侧和所述第一漂移区3的第一侧之间的区域为区域一，所述区域一的所述漂移区由所述第一漂移区3的部分区域组成。

所述第三漂移区6的掺杂浓度大于所述第一漂移区3的掺杂浓度、所述第三漂移区6的掺杂浓度小于所述第二漂移区4的掺杂浓度；较佳为，所述第一漂移区3的体浓度为1e16cm^-3～5e16cm^-3；所述第二漂移区4的体浓度为5e16cm^-3～1e17cm^-3；所述第三漂移区6的体浓度为2e16cm^-3～6e16cm^-3。

所述第一漂移区3的掺杂浓度越小，所述区域一的电场强度越小、所述射频LDMOS器件的可靠性越高；所述第二漂移区4的掺杂浓度越大，所述射频LDMOS器件的源漏导通电阻越小；所述反掺杂覆盖层5用于增加所述第二漂移区4的耗尽并降低所述射频LDMOS器件的源漏寄生电容；所述第三漂移区6为所述第一漂移区3和所述第二漂移区4之间的过渡区域。

淀积硅化物阻挡氧化层，采用光刻刻蚀工艺将需要形成金属硅化物12的区域的所述硅化物阻挡氧化层去除，淀积金属并快速退火形成所述金属硅化物12，所述金属硅化物12位于所述多晶硅栅8的表面、以及后续形成的源区9和漏区12表面。上述所述金属硅化物12的形成工艺是放置在后续的屏蔽介质层13形成之前进行，所述金属硅化物12的形成工艺也能放置在后续的步骤十四中进行。

步骤十、在所述硅衬底1正面淀积屏蔽介质层13，所述屏蔽介质层13覆盖所述多晶硅栅8的顶面和侧面表面以及所述多晶硅栅8外的所述硅外延层2表面。

步骤十一、在所述屏蔽介质层13表面淀积法拉第屏蔽层14。

步骤十二、采用干法刻蚀工艺对所述法拉第屏蔽层14进行刻蚀，刻蚀后所述法拉第屏蔽层14覆盖所述多晶硅栅8的第二侧的侧面和顶面且所述法拉第屏蔽层14的第二侧延伸到所述漂移区上方，且所述法拉第屏蔽层14的第二侧位于所述第三漂移区6的正上方、或者所述法拉第屏蔽层14的第二侧位于所述第二漂移区4的正上方，也即所述法拉第屏蔽层14能够将所述第三漂移区6全部或部分覆盖，将所述第二漂移区4不覆盖或部分覆盖，所述区域一的部分被所述多晶硅栅8覆盖、部分被所述法拉第屏蔽层14覆盖。图3J中所述法拉第屏蔽层14的第二侧位于所述第二漂移区4的正上方，也即所述法拉第屏蔽层14能够将所述第三漂移区6全部覆盖，将所述第二漂移区4部分覆盖，所述区域一的部分被所述多晶硅栅8覆盖、部分被所述法拉第屏蔽层14覆盖。

步骤十三、进行第二导电类型重掺杂离子注入形成源区11和漏区10，所述源区11和所述多晶硅栅8的第一侧自对准；所述漏区10和所述多晶硅栅8的第二侧相隔一横向距离、且所述第二漂移区4的第二侧和所述漏区10横向接触。

步骤十四、当在步骤九中未进行形成所述金属硅化物12工艺步骤时，能够在本步骤中进行；采用硅化物阻挡氧化层定义出金属硅化物12的形成区域，淀积金属硅化物12并退火合金化，所述金属硅化物12形成于所述源区11、所述漏区10和未被所述法拉第屏蔽层14覆盖的所述多晶硅栅8表面。

步骤十五、进行深槽刻蚀，所述深槽穿过所述源区11、所述沟道区9和所述硅外延层2并进入到所述硅衬底1中；在所述深槽中填充金属形成所述深接触孔，所述深接触孔将所述源区11、所述沟道区9、所述硅外延层2和所述硅衬底1电连接。

本发明实施例二方法所制造的射频LDMOS器件的结构即适用于N型器件，也适用于P型器件。当射频LDMOS器件为N型器件时，本发明实施例二方法中，所述第一导电类型为P型，所述第二导电类型为N型，所述第一漂移区3的N型离子注入工艺的注入能量为大于100KeV，所述第一漂移区3、所述第二漂移区4和所述第三漂移区6的掺杂杂质为磷，所述反掺杂覆盖层5的掺杂杂质为硼。或者，当射频LDMOS器件为P型器件时，本发明实施例二方法中，所述第一导电类型为N型，所述第二导电类型为P型，所述第一漂移区3的P型离子注入工艺的注入能量为大于50KeV，所述第一漂移区3、所述第二漂移区4和所述第三漂移区6的掺杂杂质为硼，所述反掺杂覆盖层5的掺杂杂质为磷。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种射频LDMOS器件，其特征在于，包括：

第一导电类型重掺杂的硅衬底；

第一导电类型掺杂的硅外延层，该硅外延层形成于所述硅衬底表面上；

第一漂移区，由形成于所述硅外延层的选定区域中的第二导电类型离子注入区组成，所述第一漂移区的顶部表面和所述硅外延层的顶部表面相平、所述第一漂移区的深度小于所述硅外延层的厚度；

沟道区，由形成于所述硅外延层的选定区域中的第一导电类型离子注入区组成，所述第一漂移区的第一侧和所述沟道区在横向上相接触，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述第一漂移区的深度；

多晶硅栅，形成于所述沟道区上方，所述多晶硅栅和所述硅外延层间隔离有栅介质层，所述多晶硅栅覆盖部分所述沟道区并延伸到所述第一漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道；

源区，由形成于所述沟道区中的第二导电类型重掺杂区组成，所述源区和所述多晶硅栅的第一侧自对准；

漏区，由形成于所述第一漂移区中的第二导电类型重掺杂区组成，所述漏区和所述多晶硅栅的第二侧相隔一横向距离；

第二漂移区，由形成于所述第一漂移区的部分区域中的第二导电类型离子注入区组成，所述第二漂移区的第一侧和所述第一漂移区的第一侧相隔一段距离、所述第二漂移区的第二侧和所述漏区横向接触；

反掺杂覆盖层，由形成于所述第二漂移区表面形成有第一导电类型掺杂区组成；

第三漂移区，由形成于所述第一漂移区的部分区域中的第二导电类型离子注入区组成，所述第三漂移区的第一侧和所述第一漂移区的第一侧相隔一段距离，所述第三漂移区的第二侧和所述第二漂移区的第一侧相接触、或者所述第三漂移区的第二侧延伸到所述第二漂移区中使得所述第三漂移区和所述第二漂移区部分交叠；

由所述第一漂移区、所述第二漂移区、所述第三漂移区和所述反掺杂覆盖层组成射频LDMOS器件的漂移区；

屏蔽介质层，形成在所述多晶硅栅的第二侧的侧面和顶面上以及所述漂移区的表面上；

法拉第屏蔽层，形成在所述屏蔽介质层上，所述法拉第屏蔽层覆盖所述多晶硅栅的第二侧的侧面和顶面且所述法拉第屏蔽层的第二侧延伸到所述漂移区上方；

令所述第三漂移区的第一侧和所述第一漂移区的第一侧之间的区域为区域一，所述区域一的所述漂移区由所述第一漂移区的部分区域组成；所述多晶硅栅的第二侧位于所述区域一的正上方，所述法拉第屏蔽层的第二侧位于所述第三漂移区的正上方、或者所述法拉第屏蔽层的第二侧位于所述第二漂移区的正上方；

所述第三漂移区的掺杂浓度大于所述第一漂移区的掺杂浓度、所述第三漂移区的掺杂浓度小于所述第二漂移区的掺杂浓度；所述第一漂移区的掺杂浓度越小，所述区域一的电场强度越小、所述射频LDMOS器件的可靠性越高；所述第二漂移区的掺杂浓度越大，所述射频LDMOS器件的源漏导通电阻越小；所述反掺杂覆盖层用于增加所述第二漂移区的耗尽并降低所述射频LDMOS器件的源漏寄生电容；所述第三漂移区为所述第一漂移区和所述第二漂移区之间的过渡区域。

2.如权利要求1所述射频LDMOS器件，其特征在于：所述反掺杂覆盖层的结深小于所述第二漂移区的结深的1/5，所述反掺杂覆盖层的体浓度大于所述第二漂移区的体浓度的2倍。

3.如权利要求1所述射频LDMOS器件，其特征在于：所述第一漂移区的体浓度为1e16cm^-3～5e16cm^-3；所述第二漂移区的体浓度为5e16cm^-3～1e17cm^-3；所述第三漂移区的体浓度为2e16cm^-3～6e16cm^-3。

4.如权利要求1所述射频LDMOS器件，其特征在于：所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。

5.一种射频LDMOS器件的制造方法，其特征在于，包括如下步骤：

步骤一、在第一导电类型重掺杂的硅衬底表面上外延生长形成第一导电类型掺杂的硅外延层；

步骤二、采用第二导电类型离子注入工艺在所述硅外延层的选定区域中形成第一漂移区，形成所述第一漂移区的选定区域由光刻工艺定义，所述第一漂移区的顶部表面和所述硅外延层的顶部表面相平、所述第一漂移区的深度小于所述硅外延层的厚度；所述第一漂移区的第一侧的位置为所述第一漂移区和后续形成的沟道区相接触的位置；

步骤三、采用光刻工艺定义出第二漂移区的形成区域，采用第二导电类型离子注入工艺在所述第二漂移区的形成区域中形成所述第二漂移区，采用第二导电类型离子注入工艺在所述第二漂移区的表面形成反掺杂覆盖层；所述第二漂移区位于所述第一漂移区的部分区域中、且所述第二漂移区的第一侧和所述第一漂移区的第一侧相隔一段距离；

步骤四、采用光刻工艺定义出第三漂移区的形成区域，采用第二导电类型离子注入工艺在所述第三漂移区的形成区域中形成所述第三漂移区；所述第三漂移区位于所述第一漂移区的部分区域中，所述第三漂移区的第一侧和所述第一漂移区的第一侧相隔一段距离，所述第三漂移区的第二侧和所述第二漂移区的第一侧相接触、或者所述第三漂移区的第二侧延伸到所述第二漂移区中使得所述第三漂移区和所述第二漂移区部分交叠；

由所述第一漂移区、所述第二漂移区、所述第三漂移区和所述反掺杂覆盖层组成射频LDMOS器件的漂移区；令所述第三漂移区的第一侧和所述第一漂移区的第一侧之间的区域为区域一，所述区域一的所述漂移区由所述第一漂移区的部分区域组成；

所述第三漂移区的掺杂浓度大于所述第一漂移区的掺杂浓度、所述第三漂移区的掺杂浓度小于所述第二漂移区的掺杂浓度；所述第一漂移区的掺杂浓度越小，所述区域一的电场强度越小、所述射频LDMOS器件的可靠性越高；所述第二漂移区的掺杂浓度越大，所述射频LDMOS器件的源漏导通电阻越小；所述反掺杂覆盖层用于增加所述第二漂移区的耗尽并降低所述射频LDMOS器件的源漏寄生电容；所述第三漂移区为所述第一漂移区和所述第二漂移区之间的过渡区域；

步骤五、在形成有所述漂移区的所述硅外延层表面生长栅介质层；

步骤六、在所述栅介质层表面淀积多晶硅并对所述多晶硅进行重掺杂；

步骤七、采用光刻刻蚀工艺对所述多晶硅进行第一次刻蚀，该第一次刻蚀将源端一侧的所述多晶硅去除，所述第一次刻蚀后的边界为后续形成的多晶硅栅的第一侧；

步骤八、在所述硅外延层的选定区域中的进行第一导电类型离子注入形成所述沟道区，形成所述沟道区的选定区域由光刻工艺定义、且所述沟道区的选定区域和所述多晶硅栅的第一侧自对准，所述沟道区和所述第一漂移区在横向上相邻接，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述第一漂移区的深度；

步骤九、采用光刻刻蚀工艺对所述多晶硅进行第二次刻蚀形成所述多晶硅栅，所述多晶硅栅作为所述射频LDMOS器件的栅极；所述多晶硅栅的第二侧延伸到所述第一漂移区上方、且所述多晶硅栅的第二侧位于所述区域一的正上方；被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道；

步骤十、在所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面；

步骤十一、在所述屏蔽介质层表面淀积法拉第屏蔽层；

步骤十二、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀，刻蚀后所述法拉第屏蔽层覆盖所述多晶硅栅的第二侧的侧面和顶面且所述法拉第屏蔽层的第二侧延伸到所述漂移区上方，且所述法拉第屏蔽层的第二侧位于所述第三漂移区的正上方、或者所述法拉第屏蔽层的第二侧位于所述第二漂移区的正上方；

步骤十三、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离、且所述第二漂移区的第二侧和所述漏区横向接触；

步骤十四、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面；

步骤十五、进行深槽刻蚀，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中；在所述深槽中填充金属形成深接触孔，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述硅衬底电连接。

6.一种射频LDMOS器件的制造方法，其特征在于，包括如下步骤：

步骤一、在第一导电类型重掺杂的硅衬底表面上外延生长形成第一导电类型掺杂的硅外延层；

步骤二、在所述硅外延层表面生长栅介质层；

步骤三、在所述栅介质层表面淀积多晶硅并对所述多晶硅进行重掺杂；

步骤四、采用光刻刻蚀工艺对所述多晶硅进行第一次刻蚀，该第一次刻蚀将源端一侧的所述多晶硅去除，所述第一次刻蚀后的边界为后续形成的多晶硅栅的第一侧；

步骤五、在所述硅外延层的选定区域中的进行第一导电类型离子注入形成沟道区，形成所述沟道区的选定区域由光刻工艺定义、且所述沟道区的选定区域和所述多晶硅栅的第一侧自对准；所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于所述硅外延层的厚度；

步骤六、采用光刻刻蚀工艺对所述多晶硅进行第二次刻蚀形成所述多晶硅栅，所述多晶硅栅作为所述射频LDMOS器件的栅极；所述多晶硅栅覆盖部分所述沟道区，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道；

步骤七、采用第二导电类型离子注入工艺在所述硅外延层的选定区域中形成第一漂移区，形成所述第一漂移区的选定区域由光刻工艺定义、且所述第一漂移区的选定区域和所述多晶硅栅的第二侧自对准；所述第一漂移区的顶部表面和所述硅外延层的顶部表面相平、所述第一漂移区的深度小于所述硅外延层的厚度且所述沟道区的深度小于等于所述第一漂移区的深度；所述第一漂移区的第一侧和所述沟道区在横向上相接触，所述多晶硅栅的第二侧延伸到所述第一漂移区上方；

步骤八、采用光刻工艺定义出第二漂移区的形成区域，采用第二导电类型离子注入工艺在所述第二漂移区的形成区域中形成所述第二漂移区，采用第二导电类型离子注入工艺在所述第二漂移区的表面形成反掺杂覆盖层；所述第二漂移区位于所述第一漂移区的部分区域中、且所述第二漂移区的第一侧和所述第一漂移区的第一侧相隔一段距离；

步骤九、采用光刻工艺定义出第三漂移区的形成区域，采用第二导电类型离子注入工艺在所述第三漂移区的形成区域中形成所述第三漂移区；所述第三漂移区位于所述第一漂移区的部分区域中，所述第三漂移区的第一侧和所述第一漂移区的第一侧相隔一段距离，所述第三漂移区的第二侧和所述第二漂移区的第一侧相接触、或者所述第三漂移区的第二侧延伸到所述第二漂移区中使得所述第三漂移区和所述第二漂移区部分交叠；

由所述第一漂移区、所述第二漂移区、所述第三漂移区和所述反掺杂覆盖层组成射频LDMOS器件的漂移区；令所述第三漂移区的第一侧和所述第一漂移区的第一侧之间的区域为区域一，所述区域一的所述漂移区由所述第一漂移区的部分区域组成；所述多晶硅栅的第二侧位于所述区域一的正上方；

所述第三漂移区的掺杂浓度大于所述第一漂移区的掺杂浓度、所述第三漂移区的掺杂浓度小于所述第二漂移区的掺杂浓度；所述第一漂移区的掺杂浓度越小，所述区域一的电场强度越小、所述射频LDMOS器件的可靠性越高；所述第二漂移区的掺杂浓度越大，所述射频LDMOS器件的源漏导通电阻越小；所述反掺杂覆盖层用于增加所述第二漂移区的耗尽并降低所述射频LDMOS器件的源漏寄生电容；所述第三漂移区为所述第一漂移区和所述第二漂移区之间的过渡区域；

步骤十、在所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面；

步骤十一、在所述屏蔽介质层表面淀积法拉第屏蔽层；

步骤十二、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀，刻蚀后所述法拉第屏蔽层覆盖所述多晶硅栅的第二侧的侧面和顶面且所述法拉第屏蔽层的第二侧延伸到所述漂移区上方，且所述法拉第屏蔽层的第二侧位于所述第三漂移区的正上方、或者所述法拉第屏蔽层的第二侧位于所述第二漂移区的正上方；

步骤十三、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离、且所述第二漂移区的第二侧和所述漏区横向接触；

步骤十四、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面；

步骤十五、进行深槽刻蚀，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中；在所述深槽中填充金属形成深接触孔，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述硅衬底电连接。

7.如权利要求5或6所述方法，其特征在于：所述反掺杂覆盖层的结深小于所述第二漂移区的结深的1/5，所述反掺杂覆盖层的体浓度大于所述第二漂移区的体浓度的2倍。

8.如权利要求5或6所述方法，其特征在于：所述第一漂移区的第二导电类型离子注入工艺为一次离子注入，该一次离子注入加上炉管退火推进形成所述第一漂移区；或者所述第一漂移区的第二导电类型离子注入工艺为多次注入能量不同的离子注入，多次离子注入形成的深度不同的离子注入区直接连接形成所述第一漂移区、或者多次离子注入形成的深度不同的离子注入区炉管退火推进后形成所述第一漂移区。

9.如权利要求5或6所述方法，其特征在于：所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型，所述第一漂移区的N型离子注入工艺的注入能量为大于100KeV，所述第一漂移区、所述第二漂移区和所述第三漂移区的掺杂杂质为磷，所述反掺杂覆盖层的掺杂杂质为硼；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型，所述第一漂移区的P型离子注入工艺的注入能量为大于50KeV，所述第一漂移区、所述第二漂移区和所述第三漂移区的掺杂杂质为硼，所述反掺杂覆盖层的掺杂杂质为磷。

10.如权利要求5或6所述方法，其特征在于：所述第一漂移区的体浓度为1e16cm^-3～5e16cm^-3；所述第二漂移区的体浓度为5e16cm^-3～1e17cm^-3；所述第三漂移区的体浓度为2e16cm^-3～6e16cm^-3。