CN104658901A - 一种***栅型沟槽mosfet的制备方法 - Google Patents
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Abstract
本发明提供一种***栅型沟槽MOSFET的制备方法，包括步骤：1)提供一衬底，在所述衬底表面生长一外延层；2)刻蚀所述外延层，形成具有第一深度的沟槽，在所述沟槽表面淀积氮化物层，之后腐蚀掉沟槽底部的氮化物层，保留侧壁的氮化物层；3)继续刻蚀所述沟槽底部的外延层材料至第二深度，并热生长氧化物层附着在未被氮化物层覆盖的沟槽侧壁及底部；4)在所述沟槽下部填充第一导电材料，去除侧壁上的氮化物层，在所述第一导电材料表面制作一层隔离层；5)生长栅氧化层，覆盖于沟槽上部裸露的侧壁上，并在沟槽上部填充满第二导电材料，形成上窄下宽的***栅型沟槽MOSFET。利用本发明的制备方法制备的器件结构可以获得更宽的源区面积，更大的源区接触孔，提升雪崩特性，还有助于增加沟槽密度，获得更低的RSP。
Description
技术领域
本发明涉及半导体器件的制备，特别是涉及一种***栅型沟槽MOSFET的制备方法。
背景技术
对于通常用在电力电子***和电源管理中的半导体器件而言，功率金属氧化物半导体场效应晶体管MOSFET(Metal-Oxide-Semiconductor-Field-Effect-Transistor)，或绝缘栅场效应晶体管，被广泛引入。
沟槽型功率MOSFET是继MOSFET之后新发展起来的高效、功率开关器件，它采用沟槽型栅极结构场效应管，它不仅继承了MOS场效应管输入阻抗高(≥108Ω)、驱动电流小(0.1μA左右)的优点，还具有耐压高、工作电流大、输出功率高、跨导线性好、开关速度快等优良特性。正是由于它将电子管与功率晶体管的优点集于一身，因此在开关电源、逆变器、电压放大器、功率放大器等电路中获得广泛应用。因此，高击穿电压、大电流、低导通电阻是功率MOSFET的最为关键的指标。
目前，功率沟槽MOS器件的结构已经适用于大多数功率MOSFET的应用中，并且器件的特性不断地接近硅材料的一维限制(表述了器件漂移区特征导通电阻和关断态时击穿电压的理论关系)。降低表面电场Reduced Surface Field(RESURF)技术的提出，可以令击穿电压为600V的功率沟槽MOS器件超过硅材料的一维限制。***栅型沟槽Split-Gate Trench MOS器件结构，可以在等比例缩小的30V左右的低压下超过硅材料的一维限制。因此，***栅型沟槽MOS器件在低、中压(20～200V)范围内，拥有较低的正向导通电阻，占有明显的优势。
但是现有的***栅型沟槽MOSFET的沟槽都是上部较宽、下部较窄，这就会导致源区的面积小，雪崩特性低，并且这种结构的器件中沟槽的密度也低，RSP较高。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种***栅型沟槽MOSFET的制备方法，用于解决现有技术中制备的器件中源区接触面积小，雪崩性能差、沟槽密度低等问题。
为实现上述目的及其他相关目的，本发明提供一种***栅型沟槽MOSFET的制备方法， 所述制备方法至少包括：
1)提供一衬底，在所述衬底表面生长一外延层；
2)刻蚀所述外延层，形成具有第一深度的沟槽，在所述沟槽表面淀积氮化物层，之后腐蚀掉沟槽底部的氮化物层，保留侧壁的氮化物层；
3)继续刻蚀所述沟槽底部的外延层材料至第二深度，并热生长氧化物层附着在未被氮化物层覆盖的沟槽侧壁及底部；
4)在所述沟槽下部填充第一导电材料，去除侧壁上的氮化物层，在所述第一导电材料表面制作一层隔离层；
5)生长栅氧化层，覆盖于沟槽上部裸露的侧壁上，并在沟槽上部填充满第二导电材料，形成上窄下宽的***栅型沟槽MOSFET。
作为本发明***栅型沟槽MOSFET的制备方法的一种优化的方案，所述第一深度的范围为0.8～2μm。
作为本发明***栅型沟槽MOSFET的制备方法的一种优化的方案，所述氮化物层厚度范围为800～1200埃。
作为本发明***栅型沟槽MOSFET的制备方法的一种优化的方案，所述第二深度的范围为2～5μm。
作为本发明***栅型沟槽MOSFET的制备方法的一种优化的方案，所述步骤3)中的氧化物层的厚度为3000～6000埃。
作为本发明***栅型沟槽MOSFET的制备方法的一种优化的方案，所述步骤4)中，包括步骤：沉积的第一导电材料，覆盖在外延层表面，并填充于沟槽内，回刻所述第一导电材料至外延层表面以下1～2μm，保留沟槽下部的第一导电材料，去除侧壁上的氮化物层后，淀积隔离材料，回刻隔离材料到距第一导电材料上表面2000～3000埃，形成一层隔离层。
作为本发明***栅型沟槽MOSFET的制备方法的一种优化的方案，所述第一导电材料和第二导电材料为多晶硅。
作为本发明***栅型沟槽MOSFET的制备方法的一种优化的方案，所述氮化物层的材料为氮化硅。
作为本发明***栅型沟槽MOSFET的制备方法的一种优化的方案，所述步骤2)中包括步骤：在所述外延层表面形成硬掩膜层，藉由硬掩膜层刻蚀所述外延层形成具有第一深度的沟槽，之后在步骤4)去除氮化物层的同时去除该硬掩膜层。
如上所述，本发明的***栅型沟槽MOSFET的制备方法，包括步骤：1)提供一衬底，在所述衬底表面生长一外延层；2)刻蚀所述外延层，形成具有第一深度的沟槽，在所述沟槽 表面淀积氮化物层，之后腐蚀掉沟槽底部的氮化物层，保留侧壁的氮化物层；3)继续刻蚀所述沟槽底部的外延层材料至第二深度，并热生长氧化物层附着在未被氮化物层覆盖的沟槽侧壁及底部；4)在所述沟槽下部填充第一导电材料，去除侧壁上的氮化物层，在所述第一导电材料表面制作一层隔离层；5)生长栅氧化层，覆盖于沟槽上部裸露的侧壁上，并在沟槽上部填充满第二导电材料，形成上窄下宽的***栅型沟槽MOSFET。利用本发明的制备方法制备的器件结构可以获得更宽的源区面积，更大的源区接触孔，提升雪崩特性，还有助于增加沟槽密度，获得更低的RSP。
附图说明
图1为本发明***栅型沟槽MOSFET的制备方法的步骤1)呈现的结构示意图。
图2～图4为本发明***栅型沟槽MOSFET的制备方法的步骤2)呈现的结构示意图。
图5～图6为本发明***栅型沟槽MOSFET的制备方法的步骤3)呈现的结构示意图。
图7～图10为本发明***栅型沟槽MOSFET的制备方法的步骤4)呈现的结构示意图。
图11为本发明***栅型沟槽MOSFET的制备方法的步骤5)呈现的结构示意图。
元件标号说明
101 衬底
102 外延层
103 硬掩膜层
104 沟槽
105 氮化物层
106 氧化物层
107 第一导电材料
108 隔离材料
109 栅氧化层
110 第二导电材料
D1 第一深度
D2 第二深度
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种***栅型沟槽MOSFET的制备方法，所述制备方法至少包括以下步骤：
首先执行步骤1)，请参阅附图1，提供一衬底101，在所述衬底101表面生长一外延层102。
所述衬底101可以是一个重掺杂N+型衬底，所述外延层102可以为掺浓度较轻的轻掺杂N型外延层，在所述外延层102表面沉积一层硬掩膜层103。所述硬掩膜层103可以是二氧化硅，在此不限。
然后执行步骤2)，请参阅附图2～图4，刻蚀所述外延层102，形成具有第一深度的沟槽104，在所述沟槽104及硬掩膜层表面淀积氮化物层105，之后腐蚀掉沟槽104底部及硬掩膜层表面的氮化物层105，保留侧壁的氮化物层105。
如图2所示，图案化所述步骤1)中的硬掩膜层103，形成开口，藉由该硬掩膜层103，采用干法刻蚀工艺刻蚀所述外延层102，在外延层102中形成多个具有第一深度D1的沟槽104。所述第一深度D1可以控制在0.8～2μm范围内。本实施例中，所述第一深度D1为1μm。
再如图3所示，可以采用化学气相沉积工艺在所述沟槽104的侧壁，硬掩膜层表面和底部淀积一层薄的氮化物层105，该氮化物层105可以是氮化硅，当然，也可以是其他合适的氮化物材料。该氮化物层105的厚度为800～1200埃。本实施例中，所述氮化物层105的厚度暂选为1000埃。
接着如图4所示，采用各向异性腐蚀方式，将硬掩膜层表面及沟槽104水平方向(底部)的氮化物层105腐蚀掉，仅保留垂直方向(侧壁)上的氮化物层105。
接着执行步骤3)，请参阅附图5～图6，继续刻蚀所述沟槽104底部的外延层102材料至第二深度D2，并热生长氧化物层106附着在未被氮化物层105覆盖的沟槽侧壁及底部。
如图5所示，采用干法刻蚀方式刻蚀所述沟槽底部，刻蚀深度D2优选为2～5μm。本实施例中，所述第二深度D2为3μm。
如图6所示，在沟槽的侧壁及底部通过热氧化工艺生长氧化物层106。需要说明的是，沟槽上部侧壁由于有氮化物层105的保护，无法生长，故氧化物层106仅生长在暴露的沟槽 下部，并由于氧化吃进沟槽侧壁一定厚度。生长的氧化物层106较厚，优选为3000～6000埃。本实施例中，生长的氧化物层106为5000埃。
再执行步骤4)，请参阅图7～图10，在所述沟槽下部填充第一导电材料107，去除侧壁上的氮化物层105，在所述第一导电材料107表面制作一层隔离层。
例如，可以通过化学气相沉积的方法沉积第一导电材料107，该导电材料可以是多晶硅，也可以是其他任何合适的导电材料。如图7所示，沉积的第一导电材料107覆盖在外延层102的表面，同时还填充于整个沟槽内。接着如图8所示，可以采用干法或湿法刻蚀的方法回刻第一导电材料107至外延层102表面以下1～2μm，保留沟槽下部的第一导电材料107，同时去沟槽上部侧壁的氮化物层105。
再请参阅图9，通过化学气相沉积的方法生长和沉积隔离材料108至沟槽上部，例如，制备氧化硅层，该隔离材料108填充满沟槽上部的同时还覆盖于外延层102表面。实际上，隔离材料108与氧化物层106是同材质的类似物，当生长隔离材料108时，隔离材料108则与沟槽下部侧壁的氧化物层106之间的界面几乎彼此融合，界面不再明显。之后，如图10所示，回刻隔离材料到距第一导电材料上表面2000～3000埃，形成一层隔离层。
最后执行步骤5)，请参阅附图11，生长栅氧化层109，覆盖于沟槽上部裸露的侧壁上，并在沟槽上部填充满第二导电材料110，形成上窄下宽的***栅型沟槽MOSFET。
例如，通过热氧化方法生长薄的栅氧化层109，此时，栅氧化层109覆盖在沟槽上部裸露的侧壁上，同时还覆盖于外延层102的表面上。之后，可以通过化学气相沉积的第二导电材料110，该第二导电材料110可以是多晶硅。第二导电材料110填充于沟槽的上部之中，同时还覆盖于外延层102表面之上的栅氧化层109的表面。随后，通过干法刻蚀或者湿法刻蚀工艺，将外延层102表面的栅氧化层和第二导电材料去除，使沟槽中的第二导电材料110的上表面与外延层102的表面大致齐平。从图11可以看出，本发明制备的***栅型沟槽具有上窄下宽的结构形状。当然，要形成完整的MOSFET器件结构，还需要进行后续的工艺，比如在外延层表面进行离子注入形成本体层等等。后续为常规工艺步骤，在此不再一一赘述。
综上所述，本发明提供一种的***栅型沟槽MOSFET的制备方法，包括步骤：1)提供一衬底，在所述衬底表面生长一外延层；2)刻蚀所述外延层，形成具有第一深度的沟槽，在所述沟槽表面淀积氮化物层，之后腐蚀掉沟槽底部的氮化物层，保留侧壁的氮化物层；3)继续刻蚀所述沟槽底部的外延层材料至第二深度，并生长氧化物层附着在未被氮化物层覆盖的沟槽侧壁及底部；4)在所述沟槽下部填充第一导电材料，去除侧壁上的氮化物层，在所述第一导电材料表面制作一层隔离层；5)生长栅氧化层，覆盖于沟槽上部裸露的侧壁上，并在沟槽上部填充满第二导电材料，形成上窄下宽的***栅型沟槽MOSFET。利用本发明的制备方 法制备的器件结构可以获得更宽的源区面积，更大的源区接触孔，提升雪崩特性，还有助于增加沟槽密度，获得更低的RSP。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种***栅型沟槽MOSFET的制备方法，其特征在于，所述制备方法至少包括：
1)提供一衬底，在所述衬底表面生长一外延层；
2)刻蚀所述外延层，形成具有第一深度的沟槽，在所述沟槽表面淀积氮化物层，之后腐蚀掉沟槽底部的氮化物层，保留侧壁的氮化物层；
3)继续刻蚀所述沟槽底部的外延层材料至第二深度，并热生长氧化物层附着在未被氮化物层覆盖的沟槽侧壁及底部；
4)在所述沟槽下部填充第一导电材料，去除侧壁上的氮化物层，在所述第一导电材料表面制作一层隔离层；
5)生长栅氧化层，覆盖于沟槽上部裸露的侧壁上，并在沟槽上部填充满第二导电材料，形成上窄下宽的***栅型沟槽MOSFET。
2.根据权利要求1所述的***栅型沟槽MOSFET的制备方法，其特征在于：所述第一深度的范围为0.8～2μm。
3.根据权利要求1所述的***栅型沟槽MOSFET的制备方法，其特征在于：所述氮化物层厚度范围为800～1200埃。
4.根据权利要求1所述的***栅型沟槽MOSFET的制备方法，其特征在于：所述第二深度的范围为2～5μm。
5.根据权利要求1所述的***栅型沟槽MOSFET的制备方法，其特征在于：所述步骤3)中的氧化物层的厚度为3000～6000埃。
6.根据权利要求1所述的***栅型沟槽MOSFET的制备方法，其特征在于：所述步骤4)中，包括步骤：沉积的第一导电材料，覆盖在外延层表面，并填充于沟槽内，回刻所述第一导电材料至外延层表面以下1～2μm，保留沟槽下部的第一导电材料，去除侧壁上的氮化物层后，淀积隔离材料，回刻隔离材料到距第一导电材料上表面2000～3000埃，形成一层隔离层。
7.根据权利要求1所述的***栅型沟槽MOSFET的制备方法，其特征在于：所述第一导电材料和第二导电材料为多晶硅。
8.根据权利要求1所述的***栅型沟槽MOSFET的制备方法，其特征在于：所述氮化物层的材料为氮化硅。
9.根据权利要求1所述的***栅型沟槽MOSFET的制备方法，其特征在于：所述步骤2)中包括步骤：在所述外延层表面形成硬掩膜层，藉由硬掩膜层刻蚀所述外延层形成具有第一深度的沟槽，之后在步骤4)去除氮化物层的同时去除该硬掩膜层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20150527 |
|
| WD01 | Invention patent application deemed withdrawn after publication |