CN113809162B - 功率元件 - Google Patents
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Abstract
本发明提供了一种功率元件，包括：外延层，具有沟渠，自所述外延层的第一表面向第二表面延伸；隔离场板，位于所述沟渠中；绝缘填充层，位于所述沟渠中，环绕所述隔离场板的下部的侧壁与底部；第一栅极与第二栅极，位于所述沟渠中且位于所述绝缘填充层上；以及介电层，环绕所述第一栅极与所述第二栅极的侧壁，其中所述介电层的下部具有所述介电层的最大宽度，且其中所述隔离场板包括第一部分与第二部分，所述第一部分与所述介电层的所述下部相邻，且其掺杂浓度大于第二部分。
Description
技术领域
本发明是有关于一种半导体元件技术领域，且特别是有关于一种功率元件。
背景技术
功率金属氧化物半导体场效应晶体管(MOSFET)为电压型控制元件，其驱动电路简单、驱动的功率大且开关速度快，具有高的工作频率，是一种广泛用于各种电子应用元件的开关元件。
沟槽栅极金属氧化物半导体场效应晶体管是一种将栅极埋入在衬底或外延层中以使其具有垂直通道的功率金属氧化物半导体场效应晶体管。此种功率金属氧化物半导体场效应晶体管具有较小的单元尺寸与小的导通电阻，适合用于中低压的功率MOSFET。
分离栅极沟槽栅极(Split Gate Trench，SGT)金属氧化物半导体场效应晶体管则是将单一个栅极拆成两个栅极，并以隔离场板分隔两个栅极的一种功率MOSFET。深入外延层的隔离场板可增加横向耗尽区(lateral depletion)，并使N漂移掺杂浓度(N-driftdoping concentration)增加。隔离场板还可以减少栅极和漏极的重叠，因此可以减小栅极到漏极的电容(gate-to-drain capacitance)。因此，该结构在静态和动态特性方面均具有优异的性能。
然而，由于SGT MOSFET的工艺较为复杂，栅极与隔离场板之间容易产生漏电流，以致元件的击穿电压不足。另一方面，若为了降低栅极与隔离场板之间的漏电流而减少外延层的掺杂浓度，则会造成导通电阻(Ron)增加，栅极电荷量(gate charge，QG)增加，而影响元件的效能。
发明内容
本发明提出一种功率元件可以降低栅极与隔离场板之间的漏电流，提升元件的击穿电压，降低导通电阻，减少栅极电荷量(QG)，改善品质因素(figure of merit，FOM)，提升元件的效能。
本发明的实施例的一种功率元件，包括一种功率元件，包括：外延层，具有沟渠，自所述外延层的第一表面向第二表面延伸；漏极掺杂层，位于所述外延层的所述第二表面上；第一基体区与第二基体区，位于所述沟渠两侧的所述外延层中；第一源极掺杂区与第二源极掺杂区，分别位于所述第一基体区与所述第二基体区中；隔离场板，位于所述沟渠中；绝缘填充层，位于所述沟渠中，环绕所述隔离场板的下部的侧壁与底部；第一栅极与第二栅极，位于所述沟渠中且位于所述绝缘填充层上，其中所述第一栅极位于所述隔离场板与所述第一基体区之间，所述第二栅极位于所述隔离场板与所述第二基体区之间；以及介电层，环绕所述第一栅极与所述第二栅极的侧壁，其中所述介电层的下部具有所述介电层的最大宽度，且其中所述隔离场板包括第一部分与第二部分，所述第一部分与所述介电层的所述下部相邻，且其掺杂浓度大于第二部分。
基于上述，栅极沟槽底角处具有足够厚的氧化层，因此可以降低栅极与隔离场板之间的漏电流，提升元件的击穿电压。在维持相同的击穿电压的前提下，可以增加外延层的浓度，以降低导通电阻(Ron)，减少栅极电荷量(QG)，改善品质因素(FOM)，提升元件的效能。
附图说明
图1A至图1J是依照本发明的第一实施例的一种功率元件的制造方法的剖面示意图。
图2是图1J中区域R的放大示意图。
图3A至图3E是依照本发明的第二实施例的一种功率元件的制造方法的剖面示意图。
图4A至图4E是依照本发明的第三实施例的一种功率元件的制造方法的剖面示意图。
图5A至图5D是依照本发明的第四实施例的一种功率元件的制造方法的剖面示意图。
图6绘示出功率元件的两个单元的剖面示意图。
附图标记：
10：衬底
12：漏极掺杂层
14：外延层
14a：第一表面
14b：第二表面
16：沟渠
18、18a：绝缘填充层
20、20a、20a’、20c、31：导体层
20b：掺杂层、掺杂区
20b’、20d：掺杂区
22：第一栅极沟槽
24：第二栅极沟槽
30、46：介电层
30a：第一闸介电层
30b：第二闸介电层
30c：第一绝缘层
30d：第二绝缘层
30L：下部
30U：上部
32、32’：第一栅极
34、34’：第二栅极
36：第一基体区
38：第二基体区
42：第一源极掺杂区
44：第二源极掺杂区
52：第一接触窗开口
54：第二接触窗开口
62：第一掺杂区
64、64’：第二掺杂区
72：第一接触窗
74、74’：第二接触窗
C1、C1’：单元
PL：隔离场板
P1：第一部分
P2：第二部分
P3：第三部分
IMP 1、IMP 2、IMP3：离子植入工艺
Tmin1、Tmin2：最小厚度
Tmax1、Tmax2：最大厚度
α1、α2、β1、β2：底角
θ：夹角
具体实施方式
图1A至图1J是依照本发明的第一实施例的一种功率元件的制造方法的剖面示意图。功率元件例如是SGT MOSFET。
请参照图1A，功率元件的制造方法包括在衬底10中形成漏极掺杂层12。衬底10可以是半导体衬底10，例如硅衬底。漏极掺杂层12可以在晶片制造时以原位(in-situ)掺质工艺形成。漏极掺杂层12具有第一导电型掺质。第一导电型掺质为N型掺质，例如是磷或是砷。接着，在漏极掺杂层12上形成外延层14。外延层14的形成方法例如是选择性外延生长工艺。外延层14具有第一导电型掺质。第一导电型掺质为N型掺质，例如是磷或是砷。外延层14的掺杂浓度例如是低于漏极掺杂层12的掺杂浓度。外延层14的掺质可以在进行选择性外延生长工艺时原位(in-situ)形成，或是在进行选择性外延生长工艺之后再通过离子植入工艺来形成之。
其后，在外延层14中形成沟渠16。沟渠16自外延层14的第一表面14a向第二表面14b延伸。沟渠16可以通过光刻与刻蚀工艺来形成。刻蚀工艺可以是非等向性刻蚀工艺、等向性刻蚀工艺或其组合。之后，在外延层14上以及沟渠16之中形成绝缘填充层18与导体层20。绝缘填充层18的材料例如是以化学气相沉积法形成的氧化硅、氮化硅或其组合。导体层20形成在绝缘填充层18上，并将沟渠16剩余的空间填满。导体层20可以是半导体材料，例如是以化学气相沉积法形成的未掺杂多晶硅或掺杂的多晶硅。
请参照图1B，对导体层20进行回刻蚀工艺，移除沟渠16以外的导体层20，以在沟渠16之中留下导体层20a。在一些实施例中，导体层20a的顶面低于外延层14的顶面。
请参照图1C，在导体层20a上或是导体层20a中形成掺杂层(或称为掺杂区)20b。掺杂层/掺杂区20b与导体层20a具有相同的导电型的掺质，例如是第一导电型掺质。第一导电型掺质为N型掺质，例如是磷或是砷。掺杂层/掺杂区20b的掺杂浓度例如是高于导体层20a的掺杂浓度。在一些实施例中，掺杂层/掺杂区20b的掺杂浓度范围为5E18 1/cm3至5E20 1/cm3。掺杂层/掺杂区20b的厚度/深度大于1500埃可以有利于后续形成栅极沟槽的刻蚀工艺的控制。掺杂层/掺杂区20b的厚度/深度范围例如是1600埃至2500埃。
在一实施例中，掺杂区20b位于导体层20a中。掺杂区20b的形成方法例如是对导体层20a进行离子植入工艺IMP 1。离子植入工艺IMP 1以垂直衬底10的表面的方式将掺质植入于导体层20a之中。在另一实施例中，掺杂层20b位于导体层20a上。掺杂层20b的形成方法例如是在形成导体层20a之后，以原位进行化学气相沉积工艺，以在导体层20a上形成浓度大于导体层20a的掺杂层20b。
之后，请参照图1D，在掺杂层/掺杂区20b上形成导体层20c。导体层20c的形成方法例如是在绝缘填充层18以及掺杂层/掺杂区20b上形成导体层后，再进行回刻蚀工艺，以移除沟渠16以外的导体层。导体层20c可以是半导体材料，例如是以化学气相沉积法形成的未掺杂多晶硅或掺杂的多晶硅。导体层20c的顶面可以与外延层14的第一表面14a共平面或低于外延层14的第一表面14a。
其后，请参照图1E，对绝缘填充层18进行回刻蚀工艺，移除沟渠16以外的绝缘填充层18，以在沟渠16之中留下绝缘填充层18a。绝缘填充层18a环绕导体层20a的侧壁与底面，且环绕部分的掺杂层/掺杂区20b的侧壁，并且绝缘填充层18a的顶面介于掺杂区20b的顶面与底面之间。换言之，绝缘填充层18a上具有第一栅极沟槽22与第二栅极沟槽24。第一栅极沟槽22与第二栅极沟槽24的侧壁裸露出外延层14、导体层20c与部分的掺杂区20b，且第一栅极沟槽22与第二栅极沟槽24的底面裸露出绝缘填充层18a的顶面。回刻蚀工艺例如是非等向性刻蚀工艺、等向性刻蚀工艺或组合。
请参照图1F，在外延层14与导体层20c上以及第一栅极沟槽22与第二栅极沟槽24之中形成介电层30。介电层30可以是以热氧化法或是化学气相沉积法形成的氧化硅。在介电层30是以热氧化法形成的氧化硅层的一些实施例中，掺杂区20b的掺杂浓度大于外延层14的掺杂浓度，相较于外延层14，掺杂区20b较易于氧化。因此，在掺杂区20b表面所形成的介电层(氧化硅层)30的厚度大于在外延层14表面所形成的介电层(氧化硅层)30的厚度。此外，由于掺杂区20b的掺杂浓度大于导体层20c的掺杂浓度，相较于导体层20c，掺杂区20b较易于氧化。因此，在掺杂区20b表面所形成的介电层(氧化硅层)30的厚度大于在导体层20c表面所形成的介电层(氧化硅层)30的厚度，其后将参照图2详述之。
请参照图1G，在介电层30上形成导体层31。导体层31将第一栅极沟槽22与第二栅极沟槽24剩余的空间填满。导体层31可以是半导体材料，例如是以化学气相沉积法形成的掺杂的多晶硅。
请参照图1H，对导体层31进行回刻蚀，移除第一栅极沟槽22与第二栅极沟槽24以外的导体层31，以在第一栅极沟槽22与第二栅极沟槽24之中形成第一栅极32与第二栅极34。第一栅极32与第二栅极34的顶面可以与外延层14的第一表面14a共平面或低于外延层14的第一表面14a。
请继续参照图1H，于沟渠16两侧的外延层14中形成第一基体区36与第二基体区38。第一基体区36与第二基体区38自外延层14的第一表面14a向第二表面14b延伸。第一基体区36与第二基体区38具有第二导电型掺质，例如是P型掺质。P型掺质例如是硼或是三氟化硼。第一基体区36与第二基体区38的形成方法例如是离子植入法。在另一实施例中，第一基体区36与第二基体区38可以在形成沟渠16之前形成。举例来说，第一基体区36与第二基体区38可以在形成外延层14的选择性外延生长工艺时原位(in-situ)形成，或是在进行选择性外延生长工艺之后再通过离子植入工艺来形成之。
接着，于第一基体区36与第二基体区38中分别形成第一源极掺杂区42与第二源极掺杂区44。第一源极掺杂区42与第二源极掺杂区44。具有第一导电型掺质，例如是N型掺质。N型掺质，例如是磷或是砷。第一源极掺杂区42与第二源极掺杂区44形成方法例如是离子植入法。
请参照图1I，于外延层14上形成介电层46，以覆盖第一源极掺杂区42、第二源极掺杂区44、第一栅极32、第二栅极34以及介电层30。介电层46例如是化学气相沉积法形成的硼磷硅酸盐玻璃(BPSG)、氧化硅、氮化硅或其组合。接着，进行光刻与刻蚀工艺，在介电层46中形成第一接触窗开口52与第二接触窗开口54，以分别裸露出第一源极掺杂区42与第二源极掺杂区44。其后，在第一基体区36与第二基体区38中分别形成第一掺杂区62与第二掺杂区64。第一掺杂区62与第二掺杂区64中具有第二导电型掺质。第二导电型掺质可以是P型掺质，例如是硼或是三氟化硼。第一掺杂区62与第二掺杂区64形成方法例如是离子植入法。
请参照图1J，之后，在第一接触窗开口52与第二接触窗开口54中分别形成与第一掺杂区62接触的第一接触窗72以及与第二掺杂区64接触的第二接触窗74，并且第一接触窗72与第二接触窗74彼此电连接。其后，进行后续的金属化工艺。后续的金属化工艺可以包括将第一栅极32与第二栅极34电连接等工艺。
请参照图1J，在本实施例中，导体层20a、掺杂层/掺杂区20b以及导体层20c可合称为源极多晶硅层或隔离场板PL。隔离场板PL可以均匀第一基体区(p-body region)36与第二基体区38下方的外延层14的电场分布，使峰值的电场强度降低，因此可以提升击穿电压。从另一方面来说，在相同的击穿电压下，可以将外延层14的掺杂浓度提高，以降低导通电阻(Ron)。
此外，在本实施例中，隔离场板PL包括第一部分P1与第二部分P2。掺杂层/掺杂区20b为隔离场板PL的第一部分P1；导体层20a与导体层20c可以合称为隔离场板PL的第二部分P2。第一部分P1，被夹在第二部分P2之中，且第一部分P1的掺杂浓度大于第二部分P2的掺杂浓度。
由于本实施例中具有较高浓度的隔离场板PL的第一部分P1被第一栅极沟槽22与第二栅极沟槽24暴露，且第一栅极沟槽22与第二栅极沟槽24的底部高于第一部分P1的底部(如图1E所示)。因此，后续在形成介电层30的热氧化工艺时，具有较高浓度的第一部分P1有助于较厚的氧化硅层的形成，因此，有较多的第一部分P1被氧化。故而，在形成介电层30之后，水平高度在第一栅极沟槽22与第二栅极沟槽24的顶面与底面之间的隔离场板PL中，第一部分P1为宽度最窄之处，如图1F与图2所示。
图2示出图1J中区域R的放大示意图。请参照图2，在外延层14与第一栅极32之间的介电层30称为第一闸介电层30a。在外延层14与第二栅极34之间的介电层30称为第二闸介电层30b。在隔离场板PL与第一栅极32之间的介电层30称为第一绝缘层30c。在隔离场板PL与第二栅极34之间的介电层30称为第二绝缘层30d。
隔离场板PL的第一部分P1(掺杂层/掺杂区20b)与第一绝缘层30c以及第二绝缘层30d的下部30L相邻且接触。在隔离场板PL中，在第一部分P1上方的第二部分P2(导体层20c)与第一绝缘层30c以及第二绝缘层30d的上部30U相邻且接触。
由于具有较高浓度的第一部分P1有助于形成较厚的氧化硅层，因此，第一绝缘层30c与第二绝缘层30d的下部30L为第一绝缘层30c与第二绝缘层30d中具有最大厚度Tmax1、Tmax2之处。此外，虽然在第一栅极32的底面与隔离场板PL的第一部分P1(掺杂层/掺杂区20b)之间的第一绝缘层30c与第二绝缘层30d具有最小厚度Tmin1、Tmin2，但是，此最小厚度Tmin1与第一绝缘层30c的平均厚度的比例，以及最小厚度Tmin2与第二绝缘层30d的平均厚度的比例仍大于0.8。在一实施例中，第一绝缘层30c与第二绝缘层30d的平均厚度约为900埃，其中下部30L的最大厚度Tmax1、Tmax2约为1600埃，下部30L的最小厚度Tmin1、Tmin2约为800埃。
由于与第一栅极32与第二栅极34接触的介电层30(第一绝缘层30c与第二绝缘层30d)的下部30L具有较厚且足够厚的厚度，因此，可以降低第一栅极32与隔离场板PL之间以及第二栅极34与隔离场板PL之间的漏电流，提升元件的击穿电压。
图3A至图3E是依照本发明的第二实施例的一种功率元件的制造方法的剖面示意图。
请参照图3A，依照上述第一实施例所述的方法，在沟渠16之中形成导体层20a之后，在导体层20a中形成两个掺杂区20b’。掺杂区20b’形成在导体层20a的边缘区中，导体层20a的中心区并未形成掺杂区20b’。掺杂区20b’与导体层20a具有相同的导电型的掺质，例如是第一导电型掺质。第一导电型掺质为N型掺质，例如是磷或是砷。掺杂区20b’的掺杂浓度高于导体层20a的掺杂浓度。在一些实施例中，掺杂区20b’的掺杂浓度范围为5E18 1/cm3至5E20 1/cm3。掺杂区20b’的形成方法例如是对导体层20a进行倾斜离子植入工艺IMP 2。倾斜离子植入工艺IMP 2与衬底10的表面的法线方向的夹角θ范围例如是介于30度至60度。
其后，请参照图3B，依照上述第一实施例所述的方法，在导体层20a与掺杂区20b’上形成导体层20c。在本实施例中，导体层20a、掺杂区20b’以及导体层20c可合称为源极多晶硅层或隔离场板PL。隔离场板PL可包括第一部分P1与第二部分P2。第一部分P1包括分离的两个不连接的掺杂区20b’。第二部分P2包括彼此连接的导体层20a与导体层20c，且将两个掺杂区20b’彼此分隔开。第一部分P1的掺杂浓度大于第二部分P2的掺杂浓度。
之后，请参照图3C，依照上述第一实施例所述的方法，对绝缘填充层18进行回刻蚀工艺，以在沟渠16之中留下绝缘填充层18a，并在绝缘填充层18a上形成第一栅极沟槽22与第二栅极沟槽24。第一栅极沟槽22与第二栅极沟槽24的底面的高度介于两个掺杂区20b’的顶面与底面之间。
其后，请参照图3D，依照上述第一实施例所述的方法，在外延层14与导体层20c上以及第一栅极沟槽22与第二栅极沟槽24之中形成介电层30。同样地，由于掺杂区20b’的掺杂浓度大于导体层20c的掺杂浓度且大于外延层14的掺杂浓度，相较于导体层20c以及外延层14，掺杂区20b’较易于氧化。因此，在掺杂区20b’的表面所形成的介电层30的厚度大于在导体层20c的表面所形成的介电层30的厚度，且在导体层20c的表面所形成的介电层30的厚度大于在外延层14的表面所形成的介电层30的厚度。
之后，请参照图3E，依照上述第一实施例所述的方法进行后续的工艺直至形成第一接触窗72与第二接触窗74。其后，进行后续的金属化工艺。后续的金属化工艺可以包括将第一栅极32与第二栅极34电连接等工艺。
图4A至图4E是依照本发明的第三实施例的一种功率元件的制造方法的剖面示意图。
请参照图4A，依照上述第一实施例所述形成导体层20a的方法，在沟渠16之中形成导体层20a’。但，在本实施例中，导体层20a’为具有较高浓度的掺杂的多晶硅。在一实施例中，导体层20a’的掺杂浓度范围为1E19 1/cm3至5E20 1/cm3。
之后，在导体层20a’的边缘区的表面上形成掩膜层19。掩膜层19裸露出导体层20a’的中心区的表面。掩膜层19可以是图案化的光阻层，其覆盖绝缘填充层19的表面与侧壁以及导体层20a’的边缘区的表面。掩膜层19具有开口，裸露出导体层20a’的中心区的表面。掩膜层19也可以是间隙壁，其仅覆盖在绝缘填充层19的侧壁以及导体层20a’的边缘区的表面。间隙壁的材料可以是氧化硅、氮化硅或其组合。间隙壁的形成方法可以先形成间隙壁材料层，然后再进行非等向性刻蚀工艺。
对导体层20a’进行离子植入工艺IMP 3，在导体层20a’中形成掺杂区20d。掺杂区20d与导体层20a’可以具有相同或相异导电型的掺质。
在掺杂区20d与导体层20a’具有相同导电型的掺质的实施例中，掺杂区20d的掺杂浓度低于导体层20a’的掺杂浓度。掺杂区20d可以采用离子植入工艺IMP 3将掺质以垂直于衬底10的表面的方式植入于导体层20a’之中。离子植入工艺IMP 3例如是将与导体层20a’的第一导电型掺质相异的第二导电型掺质植入于导体层20a’中，通过掺质相互补偿，以使得所形成的掺杂区20d的掺杂浓度低于导体层20a’的掺杂浓度。第二导电型掺质为P型掺质，例如是硼或是三氟化硼。掺杂区20d的掺杂浓度范围为5E18 1/cm3至1E20 1/cm3。
在掺杂区20d与导体层20a’具有相异导电型的掺质的实施例中，可以采用离子植入工艺IMP 3将掺质以垂直于衬底10的表面的方式植入于导体层20a’之中以形成掺杂区20d。离子植入工艺IMP 3例如是将与导体层20a’的第一导电型掺质相异且掺杂浓度高于导体层20a’的第二导电型掺质植入于导体层20a’中，通过掺质相互补偿，以使得所形成的掺杂区20d的掺质的导电型与导体层20a’的掺质的导电型相异。第二导电型掺质为P型掺质，例如是硼或是三氟化硼。掺杂区20d为具有导电型掺质的掺杂浓度范围例如是5E19 1/cm3至8E20 1/cm3。
请参照图4B，将掩膜层19移除。掩膜层19可以通过灰化法或刻蚀法移除。之后，依照上述第一实施例所述的方法，在掺杂区20d以及导体层20a’上形成导体层20c。在本实施例中，导体层20a’、掺杂区20d以及导体层20c可合称为源极多晶硅层或隔离场板PL。
隔离场板PL可包括第一部分P1、第二部分P2与第三部分P3。第一部分P1的掺杂浓度大于第二部分P2的掺杂浓度，且大于第三部分P3的掺杂浓度。第一部分P1包括导体层20a’；第二部分P2包括掺杂区20d；第三部分包括导体层20c。第二部分P2的侧壁与底部被第一部分P1环绕包覆，且第三部分P3覆盖第一部分P1与第二部分P2的顶面。
之后，请参照图4C，依照上述第一实施例所述的方法，对绝缘填充层18进行回刻蚀工艺，以在沟渠16之中留下绝缘填充层18a，并在绝缘填充层18a上形成第一栅极沟槽22与第二栅极沟槽24。第一栅极沟槽22与第二栅极沟槽24的底面的高度低于导体层20a’的顶面，以使得第一栅极沟槽22与第二栅极沟槽24的侧壁裸露出导体层20c以及部分的导体层20a’。
其后，请参照图4D，依照上述第一实施例所述的方法，在外延层14与导体层20c上以及第一栅极沟槽22与第二栅极沟槽24之中形成介电层30。由于导体层20a’的掺杂浓度大于导体层20c的掺杂浓度，相较于导体层20c，导体层20a’较易于氧化。因此，在导体层20a’表面所形成的介电层(氧化硅层)30的厚度大于在导体层20c表面所形成的介电层(氧化硅层)30的厚度。掺杂区20d的掺杂，相较于导体层20a’较不易氧化，因此，隔离场板PL可以维持足够的宽度，避免因为导体层20a’过度氧化变得太细造成阻值太高而影响功率元件的特性。此外，也可确保左右两侧的介电层不会因为导体层20a’过度氧化而彼此相连，若左右两侧的介电层(氧化层)30相连，将导致隔离场板PL的断路。
之后，请参照图4E，依照上述第一实施例所述的方法进行后续的工艺直至形成第一接触窗72与第二接触窗74。其后，进行后续的金属化工艺。后续的金属化工艺可以包括将第一栅极32与第二栅极34电连接等工艺。
图5A至图5D是依照本发明的第四实施例的一种功率元件的制造方法的剖面示意图。
请参照图5A，依照上述第一实施例所述的形成导体层20a方法，在沟渠16之中形成导体层20a’，但在本实施例中，导体层20a’为具有较高浓度的掺杂的多晶硅。在一实施例中，导体层20a’的掺杂浓度范围为5E19 1/cm3至8E20 1/cm3。
之后，依照上述第一实施例所述的方法，在导体层20a’上形成导体层20c。导体层20c与导体层20a’具有相同的导电型的掺质，例如是第一导电型掺质。导体层20c的掺杂浓度低于导体层20a’的掺杂浓度。导体层20c的形成方法例如是在形成导体层20a’之后，原位进行化学气相沉积工艺，但将掺杂的气体的浓度降低，以在导体层20a’上形成浓度低于导体层20a’的导体层20c。导体层20c的掺杂浓度例如是导体层20a’的掺杂浓度的2/3～1/2。
在本实施例中，导体层20a’以及导体层20c可合称为源极多晶硅层或隔离场板PL。导体层20a’为隔离场板PL的第一部分P1；导体层20c为隔离场板PL的第二部分P2。第一部分P1的掺杂浓度大于第二部分P2的掺杂浓度。第二部分P2覆盖第一部分P1的顶面。
请参照图5B，依照上述第一实施例所述的方法，对绝缘填充层18进行回刻蚀工艺，以在沟渠16之中留下绝缘填充层18a，并在绝缘填充层18a上形成第一栅极沟槽22与第二栅极沟槽24。第一栅极沟槽22与第二栅极沟槽24的底面的高度低于导体层20a’的顶面，以使得第一栅极沟槽22与第二栅极沟槽24的侧壁裸露出导体层20c以及部分的导体层20a’。
请参照图5C，依照上述第一实施例所述的方法，在外延层14与导体层20c上以及第一栅极沟槽22与第二栅极沟槽24之中形成介电层30。由于导体层20a’的掺杂浓度大于导体层20c的掺杂浓度，相较于导体层20c，导体层20a’较易于氧化。因此，在导体层20a’表面所形成的介电层(氧化硅层)30的厚度大于在导体层20c表面所形成的介电层(氧化硅层)30的厚度。
之后，请参照图5D，依照上述第一实施例所述的方法进行后续的工艺直至形成第一接触窗72与第二接触窗74。其后，进行后续的金属化工艺。后续的金属化工艺可以包括将第一栅极32与第二栅极34电连接等工艺。
以上图1J、图3E、图4E、图5D分别绘示出SGT MOSFET的一个单元。然而，本发明不以此为限。在一些实施例中，SGT MOSFET可以具有两个单元C1与C1’，如图6所示。在图6中是以图1J的单元为例来说明之，但本发明不以此为限。单元C1’与C1中相似或相同的构件的元件符号以相同的数字来表示，且在数字后加「’」“’”来表示。举例来说，第二掺杂区64’与第二掺杂区64相似，均是具有第二导电型的掺质。
单元C1与C1’彼此相邻，第一基体区36与第一掺杂区62被单元C1与C1’共用。此外，第一掺杂区62、第二掺杂区64以及第二掺杂区64’通过第一接触窗72与第二接触窗74、74’彼此电连接。单元C1的第一栅极32与第二栅极34以及单元C1’的第一栅极32’与第二栅极34’可以彼此电连接。
在另一些实施例中，SGT MOSFET可以具有更多个单元，而这一些单元可以排列成一个阵列。换言之，SGT MOSFET可具有多个栅极、多个源极掺杂区与多个漏极掺杂区。这一些多个栅极、多个源极与多个漏极可以分别排列成一个阵列，且这一些多个栅极、多个源极掺杂区与多个漏极掺杂区可以分别通过内连线而连接在一起而形成一个栅极端点、一个源极端点以及一个漏极端点
综上所述，本发明在栅极沟槽的下侧壁裸露出具有高掺杂浓度的隔离场板，因此，可以在栅极沟槽底角处形成厚的氧化层，故可以降低栅极与源极之间的漏电流，提升元件的击穿电压。在维持相同的击穿电压的前提下，可以增加外延层的浓度，以降低导通电阻(Ron)，减少栅极电荷量(gate charge，QG)，改善品质因素(figure of merit，FOM)，提升元件的效能。
Claims (10)
1.一种功率元件，其特征在于，包括：
外延层，具有沟渠，自所述外延层的第一表面向第二表面延伸；
漏极掺杂层，位于所述外延层的所述第二表面上；
第一基体区与第二基体区，位于所述沟渠两侧的所述外延层中；
第一源极掺杂区与第二源极掺杂区，分别位于所述第一基体区与所述第二基体区中；
隔离场板，位于所述沟渠中；
绝缘填充层，位于所述沟渠中，环绕所述隔离场板的下部的侧壁与底部；
第一栅极与第二栅极，位于所述沟渠中且位于所述绝缘填充层上，其中所述第一栅极位于所述隔离场板与所述第一基体区之间，所述第二栅极位于所述隔离场板与所述第二基体区之间；以及
介电层，环绕所述第一栅极与所述第二栅极的侧壁，其中所述介电层的下部具有所述介电层的最大宽度，且
其中所述隔离场板包括第一部分与第二部分，所述第一部分与所述介电层的所述下部相邻，且其掺杂浓度大于第二部分。
2.如权利要求1所述的功率元件，其特征在于，所述第一部分为掺杂层，被夹在所述第二部分之中。
3.如权利要求1所述的功率元件，其特征在于，所述第一部分包括被所述第二部分分离的两个不连接的掺杂区。
4.如权利要求1所述的功率元件，其特征在于，所述隔离场板更包括第三部分，其掺杂浓度低于所述第一部分且覆盖所述第一部分与所述第二部分的顶面，并且所述第二部分的侧壁与底部被所述第一部分环绕包覆。
5.如权利要求1所述的功率元件，其特征在于，所述第二部分位于所述第一部分上且覆盖所述第一部分的顶面。
6.如权利要求1所述的功率元件，其特征在于，所述第一部分的底面高于所述介电层的底面。
7.如权利要求1所述的功率元件，其特征在于，所述第一部分的顶面高于所述介电层的底面。
8.如权利要求1所述的功率元件，其特征在于，所述介电层的所述最大宽度大于所述介电层的平均宽度。
9.如权利要求1所述的功率元件，其特征在于，所述隔离场板在对应所述介电层的所述下部之处具有介电层的最小宽度。
10.如权利要求9所述的功率元件，其特征在于，所述介电层的所述最小宽度与所述介电层的平均宽度的比值为0.8以上。
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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