TWI445172B - 底部漏極橫向雙擴散金屬氧化物半導體功率金屬氧化物半導體場效應管的結構及製備方法 - Google Patents

底部漏極橫向雙擴散金屬氧化物半導體功率金屬氧化物半導體場效應管的結構及製備方法 Download PDF

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Description

底部漏極橫向雙擴散金屬氧化物半導體功率金屬氧化 物半導體場效應管的結構及製備方法
本發明主要涉及橫向金屬氧化物半導體場效應管，更確切地說，是一種帶有底部漏極的高性能的橫向金屬氧化物半導體場效應管。
功率金屬氧化物半導體場效應管典型應用於功率切換和功率放大的器件中。對於功率切換，商業上通常使用雙擴散金屬氧化物半導體場效應管(DMOSFETs)器件。儘管平面柵極結構的半導體功率器件更加適合於晶圓帶工廠的制程，並且生產成本較低，但是傳統的用於製備帶有面狀柵極的金屬氧化物半導體場效應管器件的生產工藝，仍然遇到許多技術難題和技術局限。參見圖1A，一個帶有水準溝道的面狀結構以及柵極的典型傳統的垂直雙擴散金屬氧化物半導體場效應管器件的單一元件100的橫截面視圖，其中，溝道從柵極附近的源極區邊緣開始擴散。典型的雙擴散金屬氧化物半導體場效應管包括多個這種的元件。元件100的垂直場效應管結構位於N+襯底102上，N+ 襯底102作為漏極區域。N-外延層或N-漂流層104位於襯底102上方。100結構還包括一個P-本體區106、N+源極區108、N+多晶矽柵極區112以及設置在N+柵極112下方的柵極氧化物110。例如，圖1A所示的電晶體元件100為n-溝道金屬氧化物半導體場效應管(NMOSFET)。一種結型場效應管植入物，例如一種用於n-溝道金屬氧化物半導體場效應管器件的N-型摻雜植入物，可用於降低由於溝道區域106之間的漂流區104的本體區106，產生的側方捏力引起的導通電阻Rdson升高。但是，由於平面柵極穿過本體區之間的外延和漂流區耦合到漏極，使得柵漏電容很高，因此這種器件在低偏壓的高頻器件應用方面有所局限。如果使用結型場效應管降低導通電阻Rdson，則會增加柵漏電容。
此外，由於單元間距很難再減小，帶有平面柵極的雙擴散金屬氧化物半導體器件仍然存在許多技術局限，尤其是當減小雙擴散金屬氧化物半導體器件的元件間距時，本體區之間的微小距離，會產生很高的漏源之間的導通電阻Rds-on。在Baliga申請的美國專利6,800,897和美國專利6,791,143中，提出了一種矽半導體公司場效應管(SSCFET)器件，如圖1B所示，矽半導體公司場效應管(SSCFET)元件結構120的橫截面視圖。對於n-溝道金屬氧化物半導體場效應管器件，矽半導體公司場效應管(SSCFET)元件結構120是通過深退化N-型植入區114增大器件的導通 電阻。然後，將結型場效應管植入區114與設置在P-本體區106下麵的嵌入式P-區116合併，遮罩“傳統的”橫向擴散淺溝道。然而，由於設計競爭要求，如圖1B所示的矽半導體公司場效應管(SSCFET)結構並不能有效解決上述技術局限。特別是為了獲得低電阻，而採用的高劑量結型場效應管植入，會對P-本體和P-遮罩植入區進行補償。因此，矽半導體公司場效應管(SSCFET)元件結構較難生產和改進。基於上述原因，依靠傳統工藝製造的帶有平面柵極的半導體功率器件，並不能滿足需要高性能、高效率的功率器件的高頻應用。
如圖1C所示，美國專利號為2007/0278571的專利提出了一個平面***柵極金屬氧化物半導體場效應管器件130。平面***柵極金屬氧化物半導體場效應管器件130帶有一個外延層104，位於襯底102上。金屬氧化物半導體場效應管器件130含有一個***柵極132，帶隙為g。***柵極132設置在柵極氧化物層110上方，氧化物層110位於外延層104上方。金屬氧化物半導體場效應管器件還包括一個緊挨著柵極氧化層110下面的淺表面摻雜區134，形成溝道區域。結型場效應管的垂直深擴散區138，例如N+擴散區，形成在外延層104中，***柵極132的帶隙g的下麵。通過將這個N+區138從外延層104的頂面延伸到底部(其底部比深本體區136的底部還深)，反向摻雜淺表面摻雜層，並將溝 道末端連接到漏極。用一種第二導電類型的摻雜物(例如P-型摻雜物)對深本體區136進行摻雜，並將深本體區136從淺表面摻雜區134的底部，延伸到一定深度，這個深度要小於深結型場效應管擴散區138的底部深度。用第一導電類型的摻雜物(例如N+摻雜物)對P-本體區136進行摻雜，P-本體區136包圍著源極區108。反向摻雜淺表面摻雜層134的源極區108，形成在結型場效應管區138周圍的外延層頂面附件近，結型場效應管區138位於***柵極的帶隙132下面。如圖1C所示，由於在結型場效應管擴散138上面沒有直接接觸的柵極電極，因此平面***柵極金屬氧化物半導體場效應管結構的柵漏電容很低。但是，這些器件會受到由本體區之間的電流通路引起的結型場效應管夾斷現象的影響。
原有技術製備的帶有接地/襯底源極的橫向雙擴散金屬氧化物半導體器件，含有P+下沉區，用於將頂部源極連接到P+襯底上。G.Cao等人在IEEE電子器件(2004年8期1296-1303頁)發表的文章《在射頻橫向雙擴散金屬氧化物半導體場效應管中的漂流區設計的比較性研究》中，提出了一種帶有接地/襯底源極的射頻橫向雙擴散金屬氧化物半導體器件150，其橫截面視圖如圖1D所示。射頻橫向雙擴散金屬氧化物半導體器件150位於P+襯底(源極152)上，並且它上面帶有一個P-外延層154。射頻橫向雙擴散金屬氧化物半導體器件150含有P+下沉區，用於將頂 部源極金屬162連接到P+襯底(源極)152上。頂部源極金屬162通過氧化層160中的開口，將P+下沉物短接到N+頂部源極區159上。N+漂流區156位於外延層154的頂面上，並通向N+漏極區158。柵極166設置在N+漂流層156上方，並通過氧化物160實現電絕緣。頂部源極金屬162和漏極金屬164設置在此結構上方。
Ishiwaka O等人於1985年12月1-4日在華盛頓舉行的國際電子器件會議上的學術文摘中(166-169頁)發表的文章《通過V-槽式結合降低源極電感的2.45GHz功率橫向雙擴散金屬氧化物半導體場效應管》，提出了一種帶有V-槽式源極連接的橫向雙擴散金屬氧化物半導體場效應管，能夠最小化源極電感(Ls)、柵漏電容(Cgd)以及溝道長度(Leff)。V-溝槽穿入P-型外延層，到達P+型襯底，形成在有源區外的SiO2區中。橫向雙擴散金屬氧化物半導體場效應管的N+型源極區通過鍍金屬，直接連接到V-溝槽上。由於器件源極不需要焊線，因此源極電容Ls很小，以致於可以忽略。柵漏電容Cgd也僅占相同柵極寬度的垂直雙擴散金屬氧化物半導體場效應管(VDMOSFET)的柵漏電容的1/4。
美國專利6,372,557提出的一種用於製備橫向雙擴散金屬氧化物半導體電晶體方法，包括：a)在第一導電類型的半導體襯底中，製備第一導電類型的第一摻雜區；b)在襯底上製備一個外延層；c)在外延層中，製備第 一導電類型的第二摻雜區；以及d)在外延層中，製備第一導電類型的本體區。製備第一、第二摻雜區以及本體區的步驟，包括在這些區域中熱擴散摻雜物，以使第一和第二摻雜區逐漸擴散、相互融合。本體區也與第二摻雜區相互融合，並通過第一和第二摻雜區，將本體區電耦合到襯底上。然後，在外延層中形成源極和漏極區。通過這種方法製備的電晶體，能夠減小本體區和襯底之間的電阻，或降至最小。而且電晶體的尺寸也比原有技術的橫向雙擴散金屬氧化物半導體電晶體的尺寸小。事實上，這種類型的器件是用一個掩埋層製備部分下沉區，下沉區將底部源極連接到器件頂部。
美國專利5,821,144提出了一種小器件尺寸的絕緣柵極場效應管(IGFET)器件(橫向雙擴散金屬氧化物半導體電晶體)，含有一個帶有外延層的半導體襯底，器件形成在外延層的表面中，特別適合應用於射頻和微波應用。從表面到外延層，襯底上都帶有下沉物接頭，用於將源極區連接到接地襯底上接地。為了減小元件結構的尺寸，下沉物接頭位於晶片的週邊。
美國專利5,869,875提出了一種在摻雜的半導體襯底上的摻雜外延半導體層中形成的橫向擴散金屬氧化物半導體電晶體，含有一個到襯底的源極接頭，襯底是由摻雜的多晶矽、耐火金屬或耐火矽化物等導電材料填充的 外延層中的溝道組成。將源極接頭的一部分用作插塞，可以減少源極接頭的橫向擴散，從而減小電晶體元件的整體尺寸。
然而，由於下沉區都佔有一定的體積，因此使用下沉區會增加元件的尺寸。另外，原有技術的大多數橫向雙擴散金屬氧化物半導體器件，在源極/本體接觸區以及柵極遮罩區上方使用的是同種金屬，有些器件在漏極和/或柵極互聯時使用的是第二種金屬，這些都會由於熱載流子的注入而造成不穩定的結果。
美國公佈號為20080023785的專利中提出了一種底部源極橫向擴散金屬氧化物半導體(BS-LDMOS)器件。該器件的源極區橫向設置在漏極區的對面，漏極區在半導體襯底的頂面附近，源極區和漏極區之間的柵極位於半導體襯底之上。這個底部源極橫向擴散金屬氧化物半導體(BS-LDMOS)器件還具有一個下沉物-溝道組合區，設置在半導體襯底深處，與設置在頂面附近的源極區周圍的本體區結合在一起，其中下沉物-溝道組合區將本體區和源極區電連接到襯底底部，襯底作為源極電極。漂流區設置在柵極下方並距離源極區還有一定距離的頂面附近，它延伸到漏極區，而且包圍著漏極區。這種器件的尺寸很小，有助於縮緊漏極邊緣，減少熱載流子注入以及柵漏電容。
但是在這種器件以及上述的一些原有技術 中，都是源極位於器件的底部，這並不符合某些應用中，漏極在器件底部的要求。
美國公開號為20070013008的專利提出了一種橫向雙擴散金屬氧化物半導體器件，它是由一個具有第一導電類型的襯底、以及一個在襯底上面的、帶有一個上表面的輕摻雜外延層組成。除了形成在源極和漏極之間的第二導電類型的溝道區之外，第一導電類型的源極和漏極區都形成在外延層中。導電柵極形成在柵極介質層上方。漏極接頭含有一個從外延層的上表面一直到襯底的第一溝道(它的一個側壁沿著外延層)、一個沿著第一溝道的側壁形成的第一導電類型的重摻雜區、以及一個在重摻雜區附近的第一溝道中的漏極插塞，漏極接頭將漏極區電連接到襯底上。提供源極接頭，在導電襯底和源極接頭之間形成一個絕緣層。
美國公開號為200700138548的專利提出了一種橫向雙擴散金屬氧化物半導體電晶體器件，含有一個第一導電類型的襯底，並且襯底上有一個半導體層。第一導電類型的源極區和漏極延伸區形成在半導體層中。導電襯底形成在柵極介質層上方，柵極介質層位於溝道區上。漏極接頭將漏極延伸區電連接到襯底上，並從溝道區開始被橫向分隔開。漏極接頭含有一個在半導體層中的襯底和漏極延伸區之間形成的重摻雜漏極接觸區，其中重摻雜漏極 接觸區的頂端部分從半導體層的上表面被分隔開。源極接頭將源極區電連接到本體區。
然而，美國公開號為20070013008和20070138548的專利中所述的器件，都含有通過深垂直連接形成的N+漏極接觸區。N+漏極側壁擴展僅用於在P-區中延伸，並不能用在N-輕摻雜漏極(N-LDD)區。這種N+漏極摻雜物的橫向擴展會減小N-輕摻雜漏極(N-LDD)的橫向長度，從而降低擊穿電壓(BV)。此外，由於在柵極的漏極邊緣處，“漏極技術”尚不足以夾斷輕摻雜漏極(LDD)區，因此這種器件很容易受到熱載流子注入的影響。
美國專利5,113,236提出了一種積體電路的絕緣體上矽(SOI)，是由多個專門用於高壓器件應用的元件組成，包括一個第一導電類型的半導體襯底、一個位於襯底上的絕緣層、一個位於絕緣層上的半導體層、多個位於半導體層中用於形成多個支路部分的橫向分離電路元件、一個位於襯底中、第一導電類型的擴散層對面的、並同其他全部電路元件橫向分離的第二導電類型的擴散層、以及用於將擴散層的電壓保持在大於等於集成器件中現有的任一支路的最高電勢的方法。然而，由於絕緣體上矽(SOI)技術不僅成本昂貴，而且會產生較高的熱阻，因此這項技術並不是首選。之所以產生較高的熱阻，是由於有源電晶體中消耗的熱量會從襯底中發散出去，使絕緣體上矽中掩埋的 氧化物的熱阻高於標準大晶片的熱阻。此外，從晶片頂部到襯底，若要使用深下沉擴散，就必須使下沉物與有源器件之間的橫向間距很大，尤其是當外延層(或者基於絕緣體上矽的器件中的器件層)很厚時。
美國專利5,338,965提出了一種積體電路降低表面電場(RESURF)橫向雙擴散金屬氧化物半導體(LDMOS)功率電晶體，將絕緣體上矽(SOI)金屬氧化物半導體技術同減小表面電場(RESURF)橫向雙擴散金屬氧化物半導體(LDMOS)技術結合起來。在同一個襯底上，將絕緣體上矽(SOI)電晶體與減小表面電場(RESURF)漏極區耦合在一起，以便用很低的“導通”電阻，使源極與高壓功率電晶體絕緣。這種降低表面電場(RESURF)橫向雙擴散金屬氧化物半導體(LDMOS)電晶體，在要求源極和襯底之間電絕緣的器件應用中，具有一定優勢。
由於美國專利5,338,956中設計的漂流區是位於大襯底中，因此它的特點是橫向尺寸很大。此外，其中所述的器件，並不像附圖中所示的“底部源極”的結構。
本發明的目的是提供一種帶有絕緣體上矽(SOI)的橫向雙擴散金屬氧化物半導體場效應管器件，這種器件含有低柵漏電容以及在底部連接漏極的柵極電荷，適合應用於低端功率轉換，而且不受由於兩個鄰近本體區之 間垂直流動的柵極電流引起的電流箍縮效應(結型場效應管電阻)的影響。
為了達到上述目的，本發明的技術方案是：一種半導體器件，其特點是，包括：一個用作漏極的半導體襯底；一個位於半導體襯底上的半導體外延層；一個設置在外延層頂面上的漂流區；一個位於漂流層頂面上的源極區；一個位於源極區和漂流區之間的半導體外延層表面附近的溝道區；一個位於溝道區頂部的柵極介電層上方的導電柵極；一個位於漂流層和外延層中的漏極接觸溝道，用於將漂流層電連接到半導體襯底上，漏極接觸溝道包括：一個從漂流區的上表面開始、垂直穿過外延層、一直到半導體襯底，並用導電漏極插塞填充的溝道；沿漏極接觸溝道的側壁形成的電絕緣隔離片，用於從漂流層和外延層中將漏極插塞電絕緣、並阻止摻雜物擴散到漏極插塞或從漏極插塞中擴散出來；以及一個位於漏極接觸溝道上方的導電漏極帶，用於將漏極接觸溝道電連接到漂流區。
上述的半導體器件，其中，所述的半導體器件為一個n-溝道器件。
上述的半導體器件，其中，還包括一個設置在柵極下方的漂流層頂面附近的淺本體區。
上述的半導體器件，其中，還包括一個設置在淺本體區下方的深本體區。
上述的半導體器件，其中，還包括一個設置在外延層和半導體襯底之間的掩埋絕緣層，其中漏極溝道從漂流區的上表面開始、垂直穿過外延層和掩埋絕緣層、一直到半導體襯底。
上述的半導體器件，其中，還包括一個在外延層和掩埋絕緣層之間的重摻雜底層，其中重摻雜底層的導電類型與外延層相同。
上述的半導體器件，其中，所述的漏極插塞是由多晶矽或摻雜的WSix組成的。
上述的半導體器件，其中，還包括一個設置在漏極插塞頂部的重摻雜接觸區。
上述的半導體器件，其中，所述的漏極插塞是由鎢組成的。
上述的半導體器件，其中，還包括一個設置在所述的漏極插塞和所述的絕緣隔離片之間的掩埋金屬層。
上述的半導體器件，其中，所述的漏極帶是由矽組成的。
上述的半導體器件，其中，所述的漏極帶是由鎢組成的。
上述的半導體器件，其中，還包括一個設置在所述的漏極帶和所述的漏極插塞之間的掩埋金屬層。
上述的半導體器件，其中，還包括一個位於漂 流漏極延伸區中的場氧化物。
一種用於製備半導體器件的方法，其中，包括：a)製備包括半導體襯底以及形成在半導體襯底上的半導體外延層的原材料，其中襯底的導電類型與外延層相反；b)在外延層的頂部製備一個漂流層，其中漂流層的導電類型與襯底相同；c)在漂流層和外延層中製備一個漏極接觸溝道；d)沿漏極接觸溝道的側壁製備絕緣隔離片；e)用導電漏極插塞填充漏極接觸溝道；f)在漂流層上方製備一個柵極介質層；g)在柵極介質層上方製備一個導電柵極；h)在外延層的上部製備一個本體區，使本體區的一部分位於柵極下方；i)在漂流層的頂部植入摻雜物，以形成源極區和頂部漏極接頭，其中源極區和頂部漏極接頭的導電類型與襯底相同；以及j)在漏極插塞上方形成一個導電漏極帶。
上述的方法，其中，a)還包括在襯底上方和外延層下方，形成一個掩埋絕緣層。
上述的方法，其中，a)還包括在掩埋絕緣層上方和外延層下方，形成一個導電類型與襯底相反的重摻雜層。
上述的方法，其中，在b)之後、c)之前還包括：在半導體外延層的表面上方，沉積一個氮化層；在非有源區上刻蝕氮化層；以及在漂流-漏極延伸區中，形成場氧 化區。
上述的方法，其中，製備一個本體區並包括：在P-外延層中形成一個深本體植入區；以及在P-外延層中形成淺本體植入區，其中淺本體植入區的一部分位於柵極下方，以形成溝道區。
上述的方法，其中，所述的漏極插塞是由多晶矽組成的。
上述的方法，其中，所述的漏極帶是由矽組成的。
上述的方法，其中，製備漏極帶包括：在漏極插塞上方形成一個掩埋金屬層；以及在掩埋金屬層上方形成一個鎢插塞。
上述的方法，其中，所述的漏極插塞是由鎢組成的。
上述的方法，其中，還包括在用鎢填充漏極接觸溝道之前，在漏極接觸溝道的側壁和底部形成一個掩埋金屬層。
上述的方法，其中，所述的步驟f)至步驟i)要在步驟b)之後以及步驟c)之前進行。
由於採用上述技術方案，使之與現有技術相比，具有的優點和積極效果是本發明含有低柵漏電容以及在底部連接漏極的柵極電荷，適合應用於低端功率轉換，而且不受由於兩個鄰近本體區之間垂直流動的柵極電流引起的電流箍縮效應(結型場效應管電阻)的影響。本發明的 絕緣體上矽(SOI)襯底可以更加有效地箍縮N-漂流區，以降低熱載流子效率，使漏源擊穿電壓最大化。
100‧‧‧單一元件
102、402、602、802、902‧‧‧N+襯底
104、406、606、806、906‧‧‧N-漂流層
106‧‧‧P-本體區
108、436、628、831、935‧‧‧N+源極區
110‧‧‧柵極氧化物層
112、418‧‧‧N+多晶矽柵極
114‧‧‧N-型植入區
116‧‧‧嵌入式P-區
120‧‧‧矽半導體公司場效應管(SSCFET)元件結構
130‧‧‧平面***柵極金屬氧化物半導體場效應管器件
132‧‧‧***柵極
134‧‧‧淺表面摻雜區
136‧‧‧深本體區
138‧‧‧結型場效應管的垂直深擴散區
150‧‧‧射頻橫向雙擴散金屬氧化物半導體器件
152‧‧‧P+襯底(源極)
154、404、604、804、904‧‧‧P-外延層
156‧‧‧N+漂流層
158、437、627、830、936‧‧‧N+漏極區
159‧‧‧N+頂部源極區
160、258、422、438、442、616、644、820、832、836、938、942‧‧‧氧化層
162‧‧‧頂部源極金屬
164‧‧‧漏極金屬
166、218、614、818、918‧‧‧柵極
BPSG‧‧‧含有硼酸的矽玻璃
200、230、240、250、300、330、340、350、360、630、700、710、720‧‧‧橫向雙擴散金屬氧化物半導體器件
202‧‧‧半導體襯底
204‧‧‧外延層
206‧‧‧深P-本體區
207‧‧‧源極區
208‧‧‧漂流區
210、211‧‧‧N+漏極接頭
212‧‧‧柵極氧化物
214‧‧‧金屬矽化物漏極帶
216‧‧‧含有硼磷的矽玻璃層
219‧‧‧導電漏極插塞
220‧‧‧氧化物
221‧‧‧側壁氧化物
222、446、502、636、838、946‧‧‧勢壘金屬層
223、244‧‧‧勢壘金屬
224、242、448、504、638、840、948‧‧‧金屬插塞
226‧‧‧源極金屬
228、433‧‧‧溝道區
225‧‧‧標準金屬插塞
256、807‧‧‧場氧化層
302‧‧‧掩埋絕緣層
332、342、352、903‧‧‧掩埋氧化層
364、905‧‧‧P+層
410、610、810、910‧‧‧氮化層
408‧‧‧刻蝕襯墊氧化層
412、632、812、912‧‧‧漏極溝道
414‧‧‧氧化物隔離片
416、816、916‧‧‧漏極接頭
420、612、809、920‧‧‧柵極氧化層
426、434、618、626、822、926、934‧‧‧光致抗蝕掩膜
428、622、826、828、928、930‧‧‧深本體植入區
430、620、824‧‧‧淺本體植入區
432、624、932‧‧‧本體區
440、834、940‧‧‧矽化帶
450、842、950‧‧‧厚源極金屬層
608、808、908‧‧‧襯墊氧化層
634、814、914‧‧‧氧化物隔離片
640‧‧‧第二勢壘金屬層
642‧‧‧第二鎢插塞
WSix‧‧‧矽化鎢
閱讀以下的詳細說明並參照附圖，將清楚掌握本發明的各方面優勢：
第1A-1D圖為原有技術的橫向金屬氧化物半導體場效應管結構的橫截面視圖。
第2A-2D圖為依據本發明的不同實施例，橫向雙擴散金屬氧化物半導體結構的橫截面視圖。
第3A-3E圖為形成在絕緣體上矽(SOI)襯底中，如第2A-2D圖所示的帶有橫向雙擴散金屬氧化物半導體結構的橫向雙擴散金屬氧化物半導體器件的橫截面視圖。
第4A-4M圖為橫截面視圖，表示如第2A圖所示的一種橫向雙擴散金屬氧化物半導體器件的製備方法的步驟。
第5A-5B圖為橫截面視圖，表示與如第2B圖所示的一種橫向雙擴散金屬氧化物半導體器件的如第4A-4M圖所示的製備方法不同的步驟。
第6A-6K圖為橫截面視圖，表示如第2C圖所示的一種橫向雙擴散金屬氧化物半導體器件的製備方法的步驟。
第7A-7C圖為橫截面視圖，表示如第4A-4M圖所示方法的可選步驟。
第8A-8M圖為橫截面視圖，表示如第2D圖所示的一種橫向雙擴散金屬氧化物半導體器件的製備方法的步驟。
第9A-9M圖為橫截面視圖，表示如第3A圖所示的一種橫向雙擴散金屬氧化物半導體器件的製備方法的步驟。
第10圖為橫截面視圖，表示如第9M圖所示的一種雙擴散金屬氧化物半導體器件變化形式。
下文說明中提及的許多詳細細節僅用作解釋說明，本領域的任何技術人員都應瞭解以下說明的多種變化和修正都屬於本發明的保護範圍。因此，下文所述的本發明的典型實施例僅用於概括說明本發明，並不作為本發明的局限範圍。
第2A-2D圖表示一種帶有新型漏極接頭結構的橫向雙擴散金屬氧化物半導體器件。
第2A圖為依據本發明的一個實施例，一種底部漏極橫向雙擴散金屬氧化物半導體器件200的橫截面視圖。如第2A圖所示，橫向雙擴散金屬氧化物半導體器件200位於半導體襯底202(例如一種N+襯底)上，半導體襯底202作為底部漏極。一個導電類型與襯底202(例如P-外延)的導電類型相反的外延層204位於襯底202上。器件200還含有一個設置在外延層204頂面上的漂流區208。漂流區208的導電類型與襯底202的導電類型相同，與外延層204的導電類 型相反。例如，如果襯底202的導電類型為N-型，外延層204的導電類型為P-型，那麼漂流區208的導電類型就為N-型摻雜。在下文的討論中，假設襯底的導電類型為N-型，這僅作為示例，並不作為本發明的任一實施例的局限。
橫向雙擴散金屬氧化物半導體器件200含有一個設置在柵極介質(例如氧化物)層212上方的柵極218，柵極介質層212位於外延層204上方。在P-外延層204中，深P-本體區206形成在柵極氧化物212和源極區207下方，部分深P-本體區206在柵極氧化物212下方。橫向雙擴散金屬氧化物半導體器件200還包括位於柵極氧化層212下面的那部分本體區206，它形成一個溝道區228，當柵極導通形成N-溝道時，溝道區228就會反轉。一個用導電漏極插塞219(例如摻雜N+的多晶矽)填充的垂直漏極接觸溝道，形成在外延層204中，並通過側壁氧化物221，與P-外延層204絕緣。側壁氧化物221能夠阻止外延層204和導電漏極插塞219之間的摻雜物擴散。N+漏極接頭210、211位於N-漂流層208的表面上，也在漏極接觸溝道中的漏極插塞219裏的上端。通過設置在漏極接觸溝道219上方的漏極接頭211和金屬矽化物漏極帶214，可將漏極插塞219電連接到漏極接頭210上。
柵極218可以用氧化物220覆蓋，氧化物220可以用含有硼磷的矽玻璃層216覆蓋。勢壘金屬層222覆蓋在N+源極區210和含有硼磷的矽玻璃層216上。器件200也含有一個金屬插塞224(例如可以由鎢製成)以及一個設置在勢 壘層222上面的源極金屬226。
第2B圖表示依據本發明的另一個實施例，一種橫向雙擴散金屬氧化物半導體器件230的橫截面視圖。器件230的結構與第2A圖所示的器件200的結構相比，除了金屬矽化物漏極帶214換成了一個標準金屬插塞225(例如可以由鎢製成)，位於擴散勢壘金屬223上方之外，其他地方都與第2A圖所示的器件200的結構類似。勢壘金屬223可以用氮化鈦(TiN)製成。
第2C圖表示依據本發明的另一個實施例，一種橫向雙擴散金屬氧化物半導體器件240的橫截面視圖。如第2C圖所示，橫向雙擴散金屬氧化物半導體器件240的結構與第2B圖所示的器件230的結構相比，除了漏極接觸溝道也用金屬插塞242(例如可以由鎢製成)填充，且金屬插塞242位於勢壘金屬244上方之外，其他地方都與第2B圖所示的器件230的結構類似。勢壘金屬244可以用氮化鈦(TiN)製成。
第2D圖表示依據本發明的另一個實施例，一種橫向雙擴散金屬氧化物半導體器件250的橫截面視圖。器件250的結構與第2A圖所示的器件200的結構相比，除了器件250也含有一個場氧化層256，位於P-本體區206和漏極插塞219之間的延伸的漂流區208上方之外，其他地方都與第2A圖所示的器件200的結構類似。此外，器件250含有一個位於柵極218上方的氧化層258、源極207以及場氧化層256。在一個可選實施例中，如第2B圖所示，金屬矽化物漏極帶214可用一個標準的TiN/W插塞代替。在另一個可選實 施例中，如第2C圖所示，漏極接觸溝道219可以用W插塞填充。
第3A-3E圖表示帶有一個橫向雙擴散金屬氧化物半導體結構的橫向雙擴散金屬氧化物半導體器件，與上述第2A-2D圖所示的形成在絕緣體上矽(SOI)襯底中的結構類似。
第3A圖表示依據本發明的一個實施例，一種橫向雙擴散金屬氧化物半導體器件300的橫截面視圖。器件300的結構與第2A圖所示的器件200的結構相類似。如第3A圖所示，橫向雙擴散金屬氧化物半導體器件300位於N+襯底202上，N+襯底202作為底部漏極，同P-外延層204一起形成。在本實施例中，器件300含有一個絕緣體上矽(SOI)襯底，在P-外延層204和N+襯底202之間，絕緣體上矽(SOI)襯底含有一個掩埋絕緣層302(例如一個氧化層)。
深P-本體區206形成在柵極氧化物212和源極區207下方的P-外延層204中，深P-本體區206的一部分位於柵極氧化物212下方。器件200含有設置在P-外延層204頂面上的N-漂流層208。橫向雙擴散金屬氧化物半導體器件200含有一個設置在柵極氧化層212上方的柵極218，柵極氧化層212形成在外延層204上方。橫向雙擴散金屬氧化物半導體器件200還含有位於柵極氧化層212下方的那部分本體區206，以便形成溝道區228。用導電材料(例如摻雜N+的多晶矽)填滿垂直漏極接觸溝道，形成導電接觸溝道219，垂直漏極接觸溝道形成在外延層204中，並通過側壁 介質(例如氧化物)221，與P-外延層204電絕緣，側壁介質221也起到擴散勢壘的作用。N+漏極接觸區210、211位於N-漂流層208的表面上，以及在漏極接觸溝道中的導電材料219的上端。作為示例，側壁氧化層221可以由一種氧化墊片製成。
在漏極接觸溝道中的導電材料219，可以通過設置在導電材料219上方的金屬矽化物漏極帶214，連接到漏極擴散區。柵極218可以用氧化物220覆蓋，氧化物220可以用含有硼磷的矽玻璃層216覆蓋。導電插塞224(例如可以由鎢製成)位於源極區207以及本體區206周圍。源極區207、本體區206以及BPSG層216都用勢壘金屬層222覆蓋。器件200也含有一個位於勢壘層222和導電插塞224上方的源極金屬226。
第3B圖表示依據本發明的另一個實施例，一種橫向雙擴散金屬氧化物半導體器件330的橫截面視圖。器件330的結構與第2B圖所示的器件230的結構相比，除了還含有一個帶有掩埋氧化層332的絕緣體上矽(SOI)襯底，其中掩埋氧化層332位於P-外延層204和N+襯底202之間之外，其他地方都與第2B圖所示的器件230的結構類似。
第3C圖表示依據本發明的一個實施例，一種橫向雙擴散金屬氧化物半導體器件340的橫截面視圖。器件340的結構與第2C圖所示的器件240的結構類似。器件340還含有一個帶有掩埋氧化層342的絕緣體上矽(SOI)襯底，其中掩埋氧化層342位於P-外延層204和N+襯底202之 間。
第3D圖表示一種橫向雙擴散金屬氧化物半導體器件350的橫截面視圖。如第3D圖所示，器件350的結構與第2D圖所示的器件250的結構類似，而且器件350還含有一個掩埋氧化層352，掩埋氧化層352位於P-外延層204和N+襯底202之間。
第3E圖表示依據本發明的一個實施例，一種橫向雙擴散金屬氧化物半導體器件360的橫截面視圖。器件360的結構與第3A圖所示的器件300的結構類似。在本實施例中，絕緣體上矽(SOI)襯底含有一個位於P+層364上方的P-外延層204，以及一個位於P-外延層204和N+襯底202之間的掩埋氧化層362。在本器件中，絕緣體上矽(SOI)襯底可以更加有效地箍縮N-漂流區，以降低熱載流子效率，使漏源擊穿電壓BVds最大化。
如第3A-3E圖所示，形成在絕緣體上矽(SOI)襯底中的帶有橫向雙擴散金屬氧化物半導體結構的橫向雙擴散金屬氧化物半導體器件，具有更低的電容(由於本體206不再與N+襯底直接接觸)、溝道-漏極中更窄的溝道(由於不需要厚P-區來降低電容)以及更高的擊穿電壓。
第4A-4M圖表示用於製備第2A圖所示的橫向雙擴散金屬氧化物半導體器件的第一種方法的橫截面視圖。
如第4A圖所示，原材料包括N+襯底402以及形成在N+襯底402上的P-外延層404。N+襯底402含有砷等 足量的摻雜物，以便提供3至5mOhm-cm甚至更低的電阻率，而且N+襯底402具有<100>的晶向，以及一個標準的塗層。P-外延層404的厚度約為2至10微米，摻雜濃度很低，約為5×1014/cm3至5×1015/cm3，對於20-60V器件應用的話，摻雜濃度最好是1×1015/cm3。
如第4B圖所示，厚度在150Å至450Å的襯墊氧化層408沉積在P-外延層404上方。通過形成任選的零遮罩以及淺矽刻蝕(通常在1000Å-2000Å)，可以在晶片表面形成任選的校準層。將N-型摻雜物(例如劑量為2×1012/cm3至5×1013/cm3的磷)植入到P-外延層404的頂面上，形成N-漂流層406。然後，可以將任選的氮化層410沉積在晶片表面，通過任選的有源區形成氮化層410的圖案，使用矽的局部氧化(LOCOS)形成任選的場氧化層。氮化層的厚度最好是在750Å至2000Å之間。可以在氮化層410的頂部沉積一個有源區掩膜(圖中沒有表示出)(此步驟並非強制，而是可選的)，從非有源區對氮化層410進行刻蝕，然後剝去抗蝕劑。如下面的第8A-8M圖所示，通過除去部分氮化物並暴露在氧氣和高溫中，就形成了場氧化層。
如第4C圖所示，剝去氮化層410。在器件頂部使用一個漏極溝道掩膜(圖中沒有表示出)。通過刻蝕襯墊氧化層408、N-漂流層406以及P-外延層404，下至N+襯底402，形成漏極溝道412。然後剝去漏極溝道掩膜。通過一種專用於矽的圓孔刻蝕(例如各向同性矽刻蝕)，將溝道底部的拐角倒成圓角。在溝道412中進行保持原表層形狀的 氧化物沉積，然後利用反應離子刻蝕(RIE)等方法在溝道412的底部，垂直刻蝕氧化物，以便在溝道412的側壁上形成氧化物隔離片414。可以選擇將N+摻雜物植入到漏極溝道412的底部。
如第4D圖所示，在漏極溝道412中沉積N+多晶矽，以形成漏極接頭416。可以用砷或磷等合適的N+摻雜物，對漏極溝道中的多晶矽進行摻雜。如果形成漏極接頭416的多晶矽並不是原位摻雜，那麼就利用高劑量的離子注入或通過三氯氧磷擴散等的預沉積，對多晶矽進行摻雜。然後對漏極接頭416中的N+多晶矽進行背部刻蝕，直到將多晶矽從水準晶片表面上完全除去，也就是說，背部刻蝕的終點位於襯墊氧化層408的頂面上，也可以有少許過刻蝕。
如第4E圖所示，剝去薄襯墊氧化層408。在N-漂流處406上方先形成一個犧牲氧化層，然後再剝去此氧化層，形成柵極氧化層420。再在柵極氧化層420上方沉積多晶矽，形成柵極418。柵極418的厚度一般在1000Å-6000Å之間。N+摻雜物可以通過原位摻雜或向多晶矽柵極418中植入形成。然後，可以選擇在N+多晶矽柵極418上方沉積一個氧化保護層。氧化層422最好含有低溫氧化物(LTO)，例如等離子強化四乙氧矽烷(PETEOS)，厚度約為1000Å-5000Å。在氧化層422上方製備柵極掩膜(圖中沒有表示出)，然後刻蝕氧化層422以及N+多晶矽柵極418。
如第4F圖所示，在此結構上方製備一個本體光 致抗蝕掩膜426，以定義本體區的一個邊緣。在接下來形成深本體植入區428的過程中，光致抗蝕掩膜426仍然留在漏極結構上。通過補償朝向柵極的漏極端的漂流，深本體植入區428可以控制結型場效應管箍縮。作為示例，深本體植入區可以用B11形成，使用劑量約為1×1013/cm3至5×1014/cm3、零傾斜角、能量約為100KeV至650KeV，或者使用劑量為1×1013/cm3至5×1014/cm3、帶旋轉的多傾斜植入、能量約為100KeV至650KeV。深植入區完成後，淺本體植入區430就形成了。淺本體植入區430可以控制溝道。作為示例，淺本體植入區可以用硼形成，使用劑量約為3×1013/cm3至2×1014/cm3、零傾斜角、能量約為20KeV至60KeV。
如第4G圖所示，通過濕刻蝕等方法除去光致抗蝕掩膜426。然後迫使本體區432中的p型植入物擴散，使本體區結構的一部分含有溝道區433(如圖中箭頭所示)，溝道區433位於柵極418下方。例如，可以通過在1000-1150攝氏度的溫度下，裝填時通少量O2、強迫擴散時通N2的條件下，將襯底加熱20-120分鐘達到迫使擴散的目的，這僅作為示例，並不作為局限。
如第4H圖所示，在柵極氧化層420和氧化保護層422上方沉積一個源極/漏極接觸光致抗蝕掩膜434。通過掩膜434中的開口，植入N+摻雜物，形成N+源極區436以及N+漏極接觸區437。作為示例，可以用砷進行離子植入，植入能量為50KeV-150KeV、劑量約為2×1015/cm3至1× 1016/cm3、零傾斜角。
如第4I圖所示，除去光致抗蝕掩膜434，並對N+源極區436和N+漏極接觸區437進行退火。在氧化層420和422的表面上沉積一個氧化層438。氧化層438可以是一種低溫氧化層(LTO)、或者低溫氧化層和回流的含有硼磷的矽玻璃的混合物、或者四乙氧矽烷(PETEOS)。在氧化層438上方沉積一個漏極接觸掩膜(圖中沒有表示出)，然後刻蝕氧化層438以及襯墊氧化層408。
如第4J圖所示，在漏極接觸區416上方形成一個矽化帶440。作為示例，矽化物可以通過沉積鈦，然後在氮氣環境中、650℃至700攝氏度溫度下快速熱退火處理(RTA)30-60秒形成。鈦層的厚度大約在300Å至1000Å之間。對得到的氮化鈦(TiN)層進行刻蝕，例如可通過自對準多晶矽化物濕刻蝕方法。在氮氣環境中、800℃至900℃溫度下，通過快速熱退火處理，形成矽化鈦(TiSix)。
如第4K圖所示，在氧化層438和矽化帶440上進行低溫氧化物(LTO)沉積以及含有硼酸的矽玻璃(BPSG)沉積，在800℃至900℃時對其攪拌增稠，以避免對矽化帶440造成損害，並形成氧化層442。
含有柵極電極接觸開口(圖中沒有表示出)的源級/本體接觸掩膜(圖中沒有表示出)沉積在氧化層442上方。如第4L圖所示，利用P-外延層404頂面的終端對氧化層442和438進行刻蝕。可以選擇通過濕刻蝕，形成酒杯狀的接觸開口。P-外延層404可以選擇通過刻蝕形成溝道接頭。 然後，利用硼等P+摻雜物進行植入，形成本體接頭。作為示例，可以在能量為40KeV至80KeV以及零傾斜角時，植入劑量為5×1014/cm3至2×1015/cm3的二氟化硼(BF2)，或者在能量為40KeV至80KeV以及零傾斜角時，植入劑量為5×1014/cm3至2×1015/cm3的硼(例如11B)，以便改善本體接觸。然後對硼接頭進行快速熱處理(RTP)，可選用回流方式，使其頂角圓滑。
如第4M圖所示，在氧化層442上方可以沉積一個勢壘金屬層446。作為示例，勢壘金屬可以是鈦或氮化鈦，或鈦和氮化鈦的某種組合。金屬插塞(例如鎢插塞)448可以選擇先沉積，再進行背部刻蝕。厚源極金屬層450沉積在插塞448以及勢壘金屬層446上方。源極金屬層450含有厚度約為1至5微米的鋁(Al)。最後，可以選用鈍化的方式，完成器件頂(圖中沒有表示出)。
第5A-5B圖表示製備如第2B圖所示的橫向雙擴散金屬氧化物半導體器件的第二種方法的橫截面視圖。
可供選擇的方法的起始工序與第4A圖至第4I圖所示的第一種方法的類似。表示第二種方法的第5A圖與表示第一種方法的第4I圖一樣。參見第5B圖，勢壘金屬層502沉積在漏極接觸區437頂部。在氮氣環境下，800℃至900℃溫度下，通過Ti/TiN沉積和快速熱退火處理(RTA)30-60秒，形成勢壘金屬。金屬插塞504(例如由鎢製成)沉積在勢壘金屬502上方，然後刻蝕金屬插塞504的背部以及勢壘金屬。該器件最後的處理完成工序與上述表示第一種方法的 第4A-4M圖中的類似。
第6A-6C圖表示製備如第2C圖所示的橫向雙擴散金屬氧化物半導體器件的第三種方法的橫截面視圖。
如第6A圖所示，該器件的原材料為帶有P-外延層604的N+襯底602，其中P-外延層604位於N+襯底602上方。N+襯底602含有電阻率為3至5mOhm-cm(可能還會更低)的砷，而且N+襯底602具有<100>的晶向，以及一個標準的塗層。P-外延層604的厚度約為2至10微米，摻雜濃度很低，約為5×1014/cm3至5×1015/cm3，對於20-60V器件應用的話，摻雜濃度最好是1×1015/cm3。
如第6B圖所示，厚度在150Å至450Å的襯墊氧化層608沉積在P-外延層604上方。通過形成任選的零遮罩以及淺矽刻蝕(通常在1000Å-2000Å)，可以在晶片表面形成任選的校準層。將N-型摻雜物(最好是劑量為2×1012/cm3至5×1013/cm3的磷)植入到P-外延層604的頂面上，形成N-漂流層606。然後，可以將任選的氮化層610沉積在晶片表面，通過任選的有源區形成氮化層610的圖案，使用矽的局部氧化(LOCOS)形成任選的場氧化層。氮化層的厚度最好是在750Å至2000Å之間。可以在氮化層610的頂部沉積一個有源區掩膜(圖中沒有表示出)(此步驟並非強制，而是可選的)，從非有源區除去氮化層610，然後剝去抗蝕劑。如下面的第8A-8M圖所示，通過除去部分氮化物並暴露在氧氣和高溫中，就形成了場氧化層。
如第6C圖所示，剝去氮化層610以及薄襯墊氧 化層608。在N-漂流層606上方先形成犧牲氧化層，然後再剝去此氧化層，通過柵極氧化形成柵極氧化層612。再在柵極氧化層612上方沉積多晶矽等導電材料，形成柵極614。柵極614的厚度一般在1000Å-6000Å之間。N+摻雜物可以通過原位摻雜或向多晶矽柵極614中植入形成，以便達到所需的電導率。然後，在柵極614上方沉積一個氧化層616。氧化層616含有低溫氧化物(LTO)或等離子強化四乙氧矽烷(PETEOS)，其厚度約為1000Å-5000Å。在氧化層616上方製備一個柵極掩膜，然後刻蝕氧化層616以及柵極614。
如第6D圖所示，在此結構上方製備一個本體光致抗蝕掩膜618，以定義本體區的一個邊緣。在接下來形成深本體植入區622的過程中，光致抗蝕掩膜618仍然留在漏極結構上。通過補償朝向柵極的漏極端的漂流，深本體植入區622可以控制結型場效應管箍縮。作為示例，深本體植入區可以用硼(例如11B)形成，使用劑量約為1×1013/cm3至5×1014/cm3、零傾斜角、能量約為100KeV至650KeV。深植入區完成後，可以控制溝道的淺本體植入區620就形成了。作為示例，淺本體植入區可以用硼(例如11B)形成，使用劑量約為3×1013/cm3至2×1014/cm3、零傾斜角、能量約為20KeV至60KeV。
如第6E圖所示，通過濕刻蝕等方法除去光致抗蝕掩膜618。例如，可以通過在1000-1150攝氏度的溫度下，裝填時通少量O2、強迫擴散時通N2的條件下，將襯底加熱20-120分鐘，迫使第6E圖中所示的結構中的p型植入物在本 體區624。
如第6F圖所示，在柵極氧化層612和氧化保護層616上方沉積一個源極/漏極接觸光致抗蝕掩膜626。植入N+摻雜物，形成N+源極區628以及N+漏極接觸區627。作為示例，可以用砷進行離子植入，植入能量為50KeV-150KeV、劑量約為2×1015/cm3至1×1016/cm3、零傾斜角。
如第6G圖所示，除去光致抗蝕掩膜626。在氧化層612和616的表面上沉積一個氧化層630。漏極溝道掩膜位於此結構頂部(圖中沒有表示出)。通過刻蝕氧化層630和612、N-漂流層606以及P-外延層604形成漏極溝道632。然後剝去漏極溝道掩膜。通過一種專用於矽的圓孔刻蝕(例如各向同性矽刻蝕)，將溝道底部的拐角倒成圓角。在溝道632中進行保持原表層形狀的氧化物沉積，然後利用反應離子刻蝕(RIE)等方法在溝道632的底部，垂直刻蝕氧化物，以便在溝道632的側壁上形成氧化物隔離片634。可以選擇將N+摻雜物植入到漏極溝道632的底部。
如第6H圖所示，勢壘金屬層636沉積在溝道632的側壁和底部。勢壘金屬最好使用Ti/TiN。可以選擇在室溫下降勢壘金屬層636退火。然後，將金屬(例如用鎢製成)插塞638沉積在溝道632中。勢壘金屬層636以及插塞638，通過終端凹槽，背部刻蝕到N-漂流層606的頂面下方。
如第6I圖所示，對氧化層630和612以及氧化物隔離片634進行背部刻蝕，刻蝕厚度等於氧化物隔離片 634的寬度。此工序可以使用濕刻蝕或幹刻蝕方法，使用濕刻蝕不會刻蝕到形成插塞638的金屬。作為示例，帶有CF4+CHF3的刻蝕氧化物不會刻蝕鎢。
如第6J圖所示，第二勢壘金屬層640沉積在插塞638上方。第二鎢插塞642沉積在第二示例金屬層640上方。對第二勢壘金屬層640以及第二鎢插塞642進行背部刻蝕，刻蝕厚度為預設厚度。
如第6K圖所示，在氧化層630、第二勢壘金屬層640以及第二鎢插塞642上方進行低溫氧化物(LTO)沉積以及含有硼酸的矽玻璃(BPSG)沉積，然後流動增稠，形成氧化層644。該器件最後的處理完成工序與上述表示第一種方法的第4L-4M圖中的類似。
第7A圖表示使用上述第一種方法製備的一個完整的橫向雙擴散金屬氧化物半導體器件700的橫截面視圖，但是對於第4D圖所示的步驟，要用摻雜的矽化鎢(WSix)填充漏極溝道412，形成漏極接頭702。此步驟還可以通過共同摻雜鎢和矽來實現，例如濺射鎢和矽或者用WF6和SiH4的化學氣相沉積。
第7B圖表示使用上述任一種方法製備的一種可供選擇的橫向雙擴散金屬氧化物半導體器件710的橫截面視圖，但是省略在柵極頂部沉積氧化保護層的步驟。例如，在第4E圖所示的第一種方法中沉積氧化保護層的步驟可以省略。
第7C圖表示使用上述任一種方法製備的一 種可供選擇的橫向雙擴散金屬氧化物半導體器件720的橫截面視圖，但是WSix層704是沉積在多晶矽柵極418和氧化保護層422之間。例如，在第4E圖所示的第一種方法中，沉積氧化保護層422之前可以沉積一個WSix層704。WSix層704可以降低橫向雙擴散金屬氧化物半導體器件的電阻，有利於高頻回應以及低門信號延遲。
在另一個典型實施例中，關於第4F圖所示的上述第一種方法中的本體植入過程，可以分成兩個獨立的植入過程。第一次植入，是在初始階段，使用深本體掩膜，植入P-本體區深處。此過程可以與光致抗蝕劑邊緣對齊，而不是柵極堆的邊緣。因此，植入物可以朝漏極接頭橫向延伸，以便夾斷堆積物的長度，減少熱載流子注入。第二次植入，可以在標準本體掩膜過程中，也就是在上述第一種方法的第4F圖中僅通過在柵極下面的擴散植入淺溝道區的工序中，進行淺本體植入。
第8A-8M圖表示製備如第2D圖所示的一種橫向雙擴散金屬氧化物半導體器件的第四種方法的橫截面視圖。
如第8A圖所示，原材料包括N+襯底802以及形成在N+襯底802上面的P-外延層804。N+襯底802含有砷等足量的摻雜物，以便提供3至5mOhm-cm甚至更低的電阻率，而且N+襯底802具有<100>的晶向，以及一個標準的塗層。P-外延層804的厚度約為2至10微米，摻雜濃度很低，約為5×1014/cm3至5×1015/cm3，對於20-60V器件應用 的話，摻雜濃度最好是1×1015/cm3。
如第8B圖所示，厚度在150Å至450Å的襯墊氧化層808沉積在P-外延層804上方。通過形成任選的零遮罩以及淺矽刻蝕(通常在1000Å-2000Å)，可以在晶片表面形成任選的校準層。將N-型摻雜物(例如劑量為2×1012/cm3至5×1013/cm3的磷)植入到P-外延層804的頂面上，形成N-漂流層806。然後，可以將任選的氮化層810沉積在晶片表面，通過任選的有源區形成氮化層810的圖案，使用矽的局部氧化(LOCOS)形成任選的場氧化層。氮化層的厚度最好是在750Å至2000Å之間。可以在氮化層810的頂部沉積一個有源區掩膜，形成掩膜的圖案用於定義有源區和場區。從非有源區對氮化層810進行刻蝕，然後剝去抗蝕劑。然後在場區中生長一個厚的場氧化層807。場氧化層807增加了柵極的漏極邊上的氧化層厚度，從而降低柵極的峰值電場，並在進行源極植入時保護漏極擴散(輕摻雜漏極LDD或N-漂流)區，而且在接下來的工序中，通過使用場氧化層來阻擋來自于漂流區的源極植入，就無需使用源極掩膜了。
如第8C圖所示，剝去氮化層810。在器件頂部使用一個漏極溝道掩膜(圖中沒有表示出)。通過所選的刻蝕襯墊氧化層808部分、N-漂流層806以及P-外延層804，形成漏極溝道812。然後剝去漏極溝道掩膜。通過一種專用於矽的圓孔刻蝕(例如各向同性矽刻蝕)，將溝道底部的拐角倒成圓角。在溝道812中進行保持原表層形狀的氧 化物沉積，然後利用反應離子刻蝕(RIE)等方法在溝道812的底部，垂直刻蝕氧化物，以便在溝道812的側壁上形成氧化物隔離片814。可以選擇將N+摻雜物植入到漏極溝道812的底部。
如第8D圖所示，在漏極溝道812中沉積N+多晶矽等導電材料，以形成漏極接頭816。如果形成漏極接頭816的多晶矽並不是原位摻雜，那麼就利用高劑量的離子注入或通過三氯氧磷擴散等的預沉積，對多晶矽進行摻雜。然後對形成漏極接頭816的導電材料進行背部刻蝕，直到將導電材料從水準晶片表面上完全除去，也就是說，背部刻蝕的終點位於襯墊氧化層808的頂面上，也可以有少許過刻蝕。
如第8E圖所示，剝去薄襯墊氧化層808。在N-漂流層806上方先形成一個犧牲氧化層，然後再剝去此氧化層，並生長一個柵極氧化層809。再在柵極氧化層809上方沉積多晶矽，形成柵極818。柵極818的厚度一般在1000Å-6000Å之間。作為示例，柵極可以由N+多晶矽製成。N+摻雜物可以通過原位摻雜或向多晶矽柵極818中植入形成。然後，可以選擇在柵極818上方沉積一個氧化保護層820。氧化層802最好含有低溫氧化物(LTO)，例如等離子強化四乙氧矽烷(PETEOS)，厚度約為1000Å-5000Å。在氧化層820上方製備柵極掩膜(圖中沒有表示出)，然後刻蝕氧化層820以及N+多晶矽柵極818。
如第8F圖所示，在此結構上方製備一個本 體光致抗蝕掩膜822，以定義本體區的一個邊緣。在接下來形成深本體植入區826的過程中，光致抗蝕掩膜822仍然留在漏極結構上。通過補償朝向柵極的漏極端的漂流，深本體植入區828可以控制結型場效應管箍縮。作為示例，深本體植入區可以用硼(例如11B)形成，使用劑量約為1×1013/cm3至5×1014/cm3、零傾斜角、能量約為100KeV至650KeV，或者使用劑量為1×1013/cm3至5×1014/cm3、帶旋轉的多傾斜植入、能量約為100KeV至650KeV。深植入區完成後，能夠控制溝道的淺本體植入區824就形成了。作為示例，淺本體植入區可以用11B形成，使用劑量約為3×1013/cm3至2×1014/cm3、零傾斜角、能量約為20KeV至60KeV。
如第8G圖所示，通過濕刻蝕等方法除去光致抗蝕掩膜822。例如，可以通過在1000-1150攝氏度的溫度下，裝填時通少量O2、強迫擴散時通N2的條件下，將襯底加熱20-120分鐘達到迫使本體區828中的p型植入物擴散的目的。
如第8H圖所示，將N+摻雜物植入到本體區的上半部分中，以便形成N+源極區831以及N+漏極接觸區830。作為示例，可以用砷進行植入，植入能量為50KeV-150KeV、劑量約為2×1015/cm3至1×1016/cm3、零傾斜角。
如第8I圖所示，對N+源極接觸區831和N+漏極區830進行退火，並在氧化層808和820上方沉積一個氧 化層832。氧化層832可以是一種低溫氧化層(LTO)、或者低溫氧化層和回流的含有硼磷的矽玻璃的混合物、或者四乙氧矽烷(PETEOS)。在氧化層832上方沉積一個漏極接觸掩膜(圖中沒有表示出)，然後刻蝕氧化層832。
如第8J圖所示，在漏極接頭816上方形成一個矽化帶834。作為示例，矽化物可以通過沉積鈦，然後在氮氣環境中、650℃至700攝氏度溫度下快速熱退火處理(RTA)30-60秒形成。鈦層的厚度大約在300Å至1000Å之間。對得到的氮化鈦(TiN)層進行刻蝕，例如可通過自對準多晶矽化物濕刻蝕方法。在氮氣環境中、800℃至900℃溫度下，通過快速熱退火處理，形成矽化鈦(TiSix)。
如第8K圖所示，在氧化層832以及矽化帶834上方進行低溫氧化物(LTO)沉積以及含有硼酸的矽玻璃(BPSG)沉積，在800℃至900℃時對其攪拌增稠，以避免對矽化帶834造成損害，並形成氧化層836。
含有柵極電極接觸開口(圖中沒有表示出)的源級/本體接觸掩膜(圖中沒有表示出)沉積在氧化層836上方。如第8L圖所示，利用P-外延層804頂面的終端對氧化層836進行刻蝕。可以選擇通過濕刻蝕，形成酒杯狀的接觸開口。P-外延層804可以選擇通過刻蝕形成溝道接頭。然後，利用硼等P+摻雜物進行植入，形成本體接頭。作為示例，可以在能量為40KeV至80KeV以及零傾斜角時，植入劑量為5×1014/cm3至2×1015/cm3的二氟化硼(BF2)，或者在能量為40KeV至80KeV以及零傾斜角時，植入劑量為5× 1014/cm3至2×1015/cm3的硼(例如11B)。然後通過快速熱處理(RTP)對硼接頭進行退火，可選用回流方式，使其頂角圓滑。
如第8M圖所示，在氧化層836上方可以沉積一個勢壘金屬層838。勢壘金屬可以是鈦或氮化鈦。金屬插塞(例如鎢插塞)840可以選擇先沉積，再進行背部刻蝕。厚源極金屬層842沉積在插塞840以及勢壘金屬層838上方。源極金屬層840含有厚度約為1至5微米的鋁(Al)。最後，可以選用鈍化的方式，完成器件頂。
第9A-9M圖表示製備如第3A圖所示的橫向雙擴散金屬氧化物半導體器件的第五種方法的橫截面視圖。
如第9A圖所示，原材料包括含有砷等摻雜物的N+襯底902，其電阻率為3至5mOhm-cm甚至更低。而且N+襯底902具有<100>的晶向，以及一個標準的塗層。在N+襯底902上方沉積一個掩埋絕緣(例如氧化物)層903，其厚度約為0.2至0.7微米。在掩埋氧化層903上方形成一個P-外延層904，其厚度約為1至7微米，摻雜濃度很低，約為5×1014/cm3至5×1015/cm3，對於20-60V器件應用的話，摻雜濃度最好是1×1015/cm3。
如第9B圖所示，厚度在150Å至450Å的襯墊氧化層908沉積在P-外延層904上方。通過形成任選的零遮罩以及淺矽刻蝕(通常在1000Å-2000Å)，可以在晶片表面形成任選的校準層。將N-型摻雜物(例如劑量為2× 1012/cm3至5×1013/cm3的磷)植入到P-外延層904的頂面上，形成N-漂流層906。然後，可以將任選的氮化層910沉積在晶片表面，通過任選的有源區形成氮化層910的圖案，使用矽的局部氧化(LOCOS)形成任選的場氧化層。氮化層的厚度最好是在750Å至2000Å之間。可以在氮化層910的頂部沉積一個有源區掩膜(圖中沒有表示出)(此步驟並非強制，而是可選的)，然後從非有源區對氮化層910進行刻蝕，並剝去抗蝕劑。此時，可以選擇進行場氧化。
如第9C圖所示，剝去氮化層910。在器件頂部使用一個漏極溝道掩膜(圖中沒有表示出)。通過刻蝕襯墊氧化層908、N-漂流層906以及P-外延層904，形成漏極溝道912。然後剝去漏極溝道掩膜。通過一種專用於矽的圓孔刻蝕(例如各向同性矽刻蝕)，將溝道底部的拐角倒成圓角。在溝道912中進行保持原表層形狀的氧化物沉積，然後利用反應離子刻蝕(RIE)等方法在溝道912的底部，垂直刻蝕氧化物，以便在溝道912的側壁上形成氧化物隔離片914。可以選擇將N+摻雜物植入到漏極溝道912的底部。
如第9D圖所示，在漏極溝道912中沉積N+多晶矽等導電材料，以形成漏極接頭916。如果多晶矽並不是原位摻雜，那麼就利用高劑量的離子注入或通過三氯氧磷擴散等的預沉積，對多晶矽進行摻雜。然後對形成漏極接頭916的導電材料進行背部刻蝕，直到將導電材料從水準晶片表面上完全除去，也就是說，背部刻蝕的終點位於襯墊氧化層908的頂面上，也可以有少許過刻蝕。
如第9E圖所示，剝去薄襯墊氧化層908。在N-漂流處906上方先形成一個犧牲氧化層，然後再剝去此氧化層，並生成一個柵極氧化層920。再在柵極氧化層920上方沉積多晶矽等導電材料，形成柵極918。柵極918的厚度一般在1000Å-6000Å之間。用於形成柵極918的多晶矽可以由N+摻雜物，通過原位摻雜或向多晶矽柵極中進行離子植入形成。然後，可以在柵極918上方沉積一個氧化層922。氧化層922最好含有低溫氧化物(LTO)，例如等離子強化四乙氧矽烷(PETEOS)，厚度約為1000Å-5000Å。在氧化層922上方製備柵極掩膜(圖中沒有表示出)，然後刻蝕氧化層922以及柵極918。
如第9F圖所示，在此結構上方製備一個本體光致抗蝕掩膜926，以定義本體區的一個邊緣，並在接下來形成深本體植入區926的過程中，光致抗蝕掩膜926仍然留在漏極結構上。通過補償朝向柵極的漏極端的漂流，深本體植入區928可以控制結型場效應管箍縮。作為示例，深本體植入區可以用硼(例如11B)形成，使用劑量約為1×1013/cm3至5×1014/cm3、零傾斜角、能量約為100KeV至650KeV，或者使用劑量為1×1013/cm3至5×1014/cm3、帶旋轉的多傾斜植入、能量約為100KeV至650KeV。深植入區完成後，能夠控制溝道的淺本體植入區930就形成了。作為示例，淺本體植入區可以用11B形成，使用劑量約為3×1013/cm3至2×1014/cm3、零傾斜角、能量約為20KeV至60KeV。
如第9G圖所示，通過濕刻蝕等方法除去光致抗蝕掩膜926。例如，可以通過在1000-1150攝氏度的溫度下，裝填時通少量O2、強迫擴散時通N2的條件下，將襯底加熱20-120分鐘達到迫使本體區932中的p型植入物擴散的目的。
如第9H圖所示，在柵極氧化層920和氧化保護層922上方沉積一個源極/漏極接觸光致抗蝕掩膜934。通過植入N+摻雜物，形成N+源極區935以及N+漏極接觸區936。作為示例，可以用砷進行植入，植入能量為50KeV-150KeV、劑量約為2×1015/cm3至1×1016/cm3、零傾斜角。
如第9I圖所示，除去光致抗蝕掩膜934，並對N+源極接觸區935和N+頂部漏極接觸區936進行退火，並在氧化層920和922上方沉積一個氧化層938。氧化層938可以是一種低溫氧化層(LTO)、或者低溫氧化層和回流的含有硼磷的矽玻璃的混合物、或者四乙氧矽烷(PETEOS)。在氧化層938上方沉積一個漏極接觸掩膜(圖中沒有表示出)，然後刻蝕氧化層938。
如第9J圖所示，在頂部漏極接觸區936上方形成一個矽化帶940。矽化物可以通過沉積鈦，然後在氮氣環境中、650℃至700攝氏度溫度下快速熱退火處理(RTA)30-60秒形成。鈦層的厚度大約在300Å至1000Å之間。對得到的氮化鈦(TiN)層進行刻蝕，例如可通過自對準多晶矽化物濕刻蝕方法。在氮氣環境中、800℃至900℃溫 度下，通過快速熱退火處理，形成矽化鈦(TiSix)。
如第9K圖所示，在氧化層938以及矽化帶940上方進行低溫氧化物(LTO)沉積以及含有硼酸的矽玻璃(BPSG)沉積，在800℃至900℃時對其攪拌增稠，以避免對矽化帶940造成損害，並形成氧化層942。
含有柵極電極接觸開口(圖中沒有表示出)的源極/本體接觸掩膜(圖中沒有表示出)沉積在氧化層942上方。如第9L圖所示，利用P-外延層904頂面的終端對氧化層942進行刻蝕。可以選擇通過濕刻蝕，形成酒杯狀的接觸開口。P-外延層904可以選擇通過刻蝕形成溝道接頭。然後，利用硼等P+摻雜物進行植入，形成本體接頭。作為示例，可以在能量為40KeV至80KeV以及零傾斜角時，植入劑量為5×1014/cm3至2×1015/cm3的二氟化硼(BF2)，或者在能量為40KeV至80KeV以及零傾斜角時，植入劑量為5×1014/cm3至2×1015/cm3的硼(例如11B)。然後通過快速熱處理(RTP)對硼接頭進行退火，可選用回流方式，使其頂角圓滑。
如第9M圖所示，在氧化層942上方可以沉積一個勢壘金屬層946。勢壘金屬可以是鈦或氮化鈦。金屬插塞(例如鎢插塞)948可以選擇先沉積，再進行背部刻蝕。厚源極金屬層950沉積在插塞948以及勢壘金屬層946上方。源極金屬層950含有厚度約為1至5微米的鋁(Al)。最後，可以選用鈍化的方式，完成整個器件。
在一個可選實施例中，P-外延層904可用在 P+襯底上的P-代替。第10圖中除了用P-外延層904’下面形成的P+層905的結構代替P-外延層904，其他地方均與第9M圖類似。儘管圖中沒有表示出來，但是在上述所有的實施例中，金屬層可以形成在N+襯底底部，即晶片的背面，以便形成底部漏極電極。
儘管上述內容對本發明的較佳實施例進行了完整說明，但仍可能會有許多同等內容的各種的變化、修正。例如，雖然上述實施例中使用的是n-溝道金屬氧化物半導體場效應管，但本發明也同樣適應於p-溝道金屬氧化物半導體場效應管--只要參照上述說明，將其中每個層和每個區域的摻雜導電類型，作相應的變換即可。因此，本發明的範圍不應由上述說明限定，而應該由所附的權利要求書及其同等效力的全部範圍來決定。任何無論是否最佳的特點，都可以與任何其他無論是否最佳的特點相結合。在以下的權利要求書中，除非特別說明，否則不定冠詞“一個”或“一種”都指下文中的一個或多個專案。除非在一個特定的權利要求中，用“做...功能”明確指出該限制，否則所附的權利要求書不應認為僅包含意義加功能的限制。
BPSG‧‧‧含有硼酸的矽玻璃
200‧‧‧橫向雙擴散金屬氧化物半導體裝置
202‧‧‧半導體襯墊
204‧‧‧外延層
206‧‧‧深P-本體區
207‧‧‧源極區
208‧‧‧漂流區
210、211‧‧‧N+漏極接頭
212‧‧‧柵極氧化物
214‧‧‧金屬矽化物漏極帶
216‧‧‧含有硼磷的矽玻璃層
218‧‧‧柵極
219‧‧‧導電漏極插塞
220‧‧‧氧化物
221‧‧‧側壁氧化物
222‧‧‧勢壘金屬層
224‧‧‧金屬插塞
226‧‧‧源極金屬
228‧‧‧溝道區

Claims (25)

  1. 一種半導體器件，其特徵在於，包括：一個用作漏極的半導體襯底；一個位於半導體襯底上的半導體外延層；一個設置在外延層頂面上的漂流區；一個位於漂流區頂面上的源極區；一個位於源極區和漂流區之間的半導體外延層表面附近的溝道區；一個位於溝道區頂部的柵極介電層上方的導電柵極；一個位於漂流區和外延層中的漏極接觸溝道，用於將漂流層電連接到半導體襯底上，漏極接觸溝道包括：一個從漂流區的上表面開始、垂直穿過外延層、一直到半導體襯底，並用導電漏極插塞填充的溝道；沿漏極接觸溝道的側壁形成的電絕緣隔離片，用於從漂流區和外延層中將漏極插塞電絕緣、並阻止摻雜物擴散到漏極插塞或從漏極插塞中擴散出來；以及一個位於漏極接觸溝道上方的導電漏極帶，用於將漏極接觸溝道電連接到漂流區。
  2. 如請求項1中所述的半導體器件，其特徵在於，所述的半導體器件為一個n-溝道器件。
  3. 如請求項1中所述的半導體器件，其特徵在於，還包括一個設置在柵極下方的漂流區頂面附近的淺本體區。
  4. 如請求項3中所述的半導體器件，其特徵在於，還包括一個設置在淺本體區下方的深本體區。
  5. 如請求項1中所述的半導體器件，其特徵在於，還包括一個設置在外延層和半導體襯底之間的掩埋絕緣層，其中漏極接觸溝道從漂流區的上表面開始、垂直穿過外延層和掩埋絕緣層、一直到半導體襯底。
  6. 如請求項5中所述的半導體器件，其特徵在於，還包括一個在外延層和掩埋絕緣層之間的重摻雜底層，其中重摻雜底層的導電類型與外延層相同。
  7. 如請求項1中所述的半導體器件，其特徵在於，所述的漏極插塞是由多晶矽或摻雜的WSix組成的。
  8. 如請求項1中所述的半導體器件，其特徵在於，還包括一個設置在漏極插塞頂部的重摻雜接觸區。
  9. 如請求項1中所述的半導體器件，其特徵在於，所述的漏極插塞是由鎢組成的。
  10. 如請求項9中所述的半導體器件，其特徵在於，還包括一個設置在所述的漏極插塞和所述的電絕緣隔離片之間的掩埋金屬層。
  11. 如請求項1中所述的半導體器件，其特徵在於，所述的漏極帶是由矽組成的。
  12. 如請求項1中所述的半導體器件，其特徵在於，所述的漏極帶是由鎢組成的。
  13. 如請求項12中所述的半導體器件，其特徵在於，還包括一個設置在所述的漏極帶和所述的漏極插塞之間的掩埋金屬層。
  14. 如請求項1中所述的半導體器件，其特徵在於，還包括 一個位於漂流區上的場氧化物。
  15. 一種用於製備半導體器件的方法，其特徵在於，包括：a)製備包括半導體襯底以及形成在半導體襯底上的半導體外延層的原材料，其中襯底的導電類型與外延層相反；b)在外延層的頂部製備一個漂流層，其中漂流層的導電類型與襯底相同；c)在漂流層和外延層中製備一個漏極接觸溝道；d)沿漏極接觸溝道的側壁製備絕緣隔離片；e)用導電漏極插塞填充漏極接觸溝道；f)在漂流層上方製備一個柵極介質層；g)在柵極介質層上方製備一個導電柵極；h)在外延層的上部製備一個本體區，使本體區的一部分位於柵極下方；i)在漂流層的頂部植入摻雜物，以形成源極區和頂部漏極接頭，其中源極區和頂部漏極接頭的導電類型與襯底相同；以及j)在漏極插塞上方形成一個導電漏極帶。
  16. 如請求項15中所述的方法，其特徵在於，a)還包括在襯底上方和外延層下方，形成一個掩埋絕緣層。
  17. 如請求項16中所述的方法，其特徵在於，a)還包括在掩埋絕緣層上方和外延層下方，形成一個導電類型與襯底相反的重摻雜層。
  18. 如請求項15中所述的方法，其特徵在於，在b)之後、c)之前還包括： 在半導體外延層的表面上方，沉積一個氮化層；在非主動區上刻蝕氮化層；以及在漂流區上，形成場氧化區。
  19. 如請求項15中所述的方法，其特徵在於，製備一個本體區並包括：在P-外延層中形成一個深本體植入區；以及在P-外延層中形成淺本體植入區，其中淺本體植入區的一部分位於柵極下方，以形成溝道區。
  20. 如請求項15中所述的方法，其特徵在於，所述的漏極插塞是由多晶矽組成的。
  21. 如請求項20中所述的方法，其特徵在於，所述的漏極帶是由矽組成的。
  22. 如請求項15中所述的方法，其特徵在於，製備漏極帶包括：在漏極插塞上方形成一個掩埋金屬層；以及在掩埋金屬層上方形成一個鎢插塞。
  23. 如請求項15中所述的方法，其特徵在於，所述的漏極插塞是由鎢組成的。
  24. 如請求項23中所述的方法，其特徵在於，還包括在用鎢填充漏極接觸溝道之前，在漏極接觸溝道的側壁和底部形成一個掩埋金屬層。
  25. 如請求項15中所述的方法，其特徵在於，所述的步驟f)至步驟i)要在步驟b)之後以及步驟c)之前進行。
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