JPS5844551A - デ−タ書込み制御方式 - Google Patents
デ−タ書込み制御方式Info
- Publication number
- JPS5844551A JPS5844551A JP14184981A JP14184981A JPS5844551A JP S5844551 A JPS5844551 A JP S5844551A JP 14184981 A JP14184981 A JP 14184981A JP 14184981 A JP14184981 A JP 14184981A JP S5844551 A JPS5844551 A JP S5844551A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- memory
- bus
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、コンピューターシステムにおいて、データバ
スのビット数よ〕多いビット数のデータを、アドレスバ
スの空きビット線を付加的に使用して、１度のアドレス
指定で同時に−メモリに転送し書込むことができるよう
にするデータ書込み制御方式に関する。
スのビット数よ〕多いビット数のデータを、アドレスバ
スの空きビット線を付加的に使用して、１度のアドレス
指定で同時に−メモリに転送し書込むことができるよう
にするデータ書込み制御方式に関する。
、従来、データバスを使用するマイクロコンピュータシ
ステムにおいては、データバスのデータ幅、すなわちビ
ット数よりも長いデータのメモリ書き込みは、２回また
はそれ以上の回数に分けて行なう方式が〜とられていた
。しかし、ＣＲＴ表示用メモリで社、画面書き替え速度
が低下するなど、時間的制約をもつ入出力機器に対する
データ転送の場合には、性能が低下する問題があった。
ステムにおいては、データバスのデータ幅、すなわちビ
ット数よりも長いデータのメモリ書き込みは、２回また
はそれ以上の回数に分けて行なう方式が〜とられていた
。しかし、ＣＲＴ表示用メモリで社、画面書き替え速度
が低下するなど、時間的制約をもつ入出力機器に対する
データ転送の場合には、性能が低下する問題があった。
他方、マイクロコンビエータ・システムテハ、記憶容量
の小さいメモリを使用することによってアドレスの桁数
に余裕が生じているとき、アドレスバス中の余裕分のア
ドレスビット線を制御情報等の転送に利用することが行
なわれる場合がある。
の小さいメモリを使用することによってアドレスの桁数
に余裕が生じているとき、アドレスバス中の余裕分のア
ドレスビット線を制御情報等の転送に利用することが行
なわれる場合がある。
しかし、仁の場合には、その余裕アドレスビット線をマ
イクロプロセッサのアドレスバス出力から切シ離してお
くか、マイクロプロセッサ内においてアドレスバス出力
が絶縁されるタイミング期間に利用することによっての
み可能となっている。
イクロプロセッサのアドレスバス出力から切シ離してお
くか、マイクロプロセッサ内においてアドレスバス出力
が絶縁されるタイミング期間に利用することによっての
み可能となっている。
メモリに対するデータ書込みの場合には、プロセッサの
データバス出力とアドレスバス出力とが同時に信号表示
レベルとなることに配慮が必要である。
データバス出力とアドレスバス出力とが同時に信号表示
レベルとなることに配慮が必要である。
更に大きな問題は、マイクロプロセッサからそのデータ
バス出力のデータ幅よりも長いデータをｎ１時に取）出
す方法にある。
バス出力のデータ幅よりも長いデータをｎ１時に取）出
す方法にある。
本発明は、プロセッサのアドレスバス出力中の余裕ビッ
トの範囲内において、データバス出力からはみ出し九デ
ータ部分を、インデックス・アドレッシングのアドレス
修飾技法を適用してアドレス信号の一部として組み造本
、−緒にアドレスバスへ出力させ、メモリにおいてアド
レスバスから真のアドレス信号とデータ部分とを、分離
して、そのデータ部分を別にデータバスから送られてき
たデータと結合して、アドレス信号が指示する位置に一
緒に書き込むようにすることにより、前述し、 たより
な問題を解決したものである。
トの範囲内において、データバス出力からはみ出し九デ
ータ部分を、インデックス・アドレッシングのアドレス
修飾技法を適用してアドレス信号の一部として組み造本
、−緒にアドレスバスへ出力させ、メモリにおいてアド
レスバスから真のアドレス信号とデータ部分とを、分離
して、そのデータ部分を別にデータバスから送られてき
たデータと結合して、アドレス信号が指示する位置に一
緒に書き込むようにすることにより、前述し、 たより
な問題を解決したものである。
本発明は、そのための構成として、プロセッサと、アド
レス桁数がプロセッサのアドレスバス出力桁数よりも一
定桁数Ａだけ少なくかつ１つのアドレス位置にあるデー
タの桁数がプロセッサのデータバス出力桁数よりも前記
一定桁数Ａの範ト１へで多いメモリとを有するコンピュ
ータ・シ（７−において、前記一定桁数Ａのデータを、
メモリ書き込み命令のインデックス・アドレツシン７″
’ｒＤ質が取扱うことのできるレジスタ、のメモリ・ア
ト亀ス桁位置に重ならない桁位置に、設定し、プロセッ
サ・アドレスバス出力中の前記一定格数人のデータの桁
位置に対応するビット線をメモリ・データ入力の一部と
して使用し、前記メモリ書き込み命令の１度Ｏ実行によ
シ、１つのアドレス位置のデータの書き込み処理を完了
させることを特徴としているものである。
レス桁数がプロセッサのアドレスバス出力桁数よりも一
定桁数Ａだけ少なくかつ１つのアドレス位置にあるデー
タの桁数がプロセッサのデータバス出力桁数よりも前記
一定桁数Ａの範ト１へで多いメモリとを有するコンピュ
ータ・シ（７−において、前記一定桁数Ａのデータを、
メモリ書き込み命令のインデックス・アドレツシン７″
’ｒＤ質が取扱うことのできるレジスタ、のメモリ・ア
ト亀ス桁位置に重ならない桁位置に、設定し、プロセッ
サ・アドレスバス出力中の前記一定格数人のデータの桁
位置に対応するビット線をメモリ・データ入力の一部と
して使用し、前記メモリ書き込み命令の１度Ｏ実行によ
シ、１つのアドレス位置のデータの書き込み処理を完了
させることを特徴としているものである。
第１図は、本発明の理解を容易にする丸めの概念的説明
図である０図において、１は１４ビツトのアドレス囚、
２は１０ビツトのデータ（ｄ 、 Ｄ）であり、３０１
６ビツト・アドレスノ（スと４の８ビツト・データバス
を経て、図示されな、いメモリにおいて、５のメモリ・
アドレ、スと６の書き込み一データとして使用される。
図である０図において、１は１４ビツトのアドレス囚、
２は１０ビツトのデータ（ｄ 、 Ｄ）であり、３０１
６ビツト・アドレスノ（スと４の８ビツト・データバス
を経て、図示されな、いメモリにおいて、５のメモリ・
アドレ、スと６の書き込み一データとして使用される。
アドレスバス３は、１４ビツトのアドレス囚・１？４：
Ｉ 送’ｒるために２ビツトの余裕があり、他方、デー
タバス番に、は１０ビツトのデータ（ｄ、Ｄ）２を転送
する丸めに２ビツトの不足がある・このため、アドレス
囚１を上位部分にして下位２ビツトは１０ｍにしたデー
タを１６ビツトのレジスタ７につくシ、またデータ（ｄ
Ｌ、 Ｄ ） ２の中の２ビツトのデータ部分（２）を
下位部分にして上位部分は＠ｏ１と、し九データをレジ
スタ８につくり、これらのレジスタフと８とのデータを
書き込み命令のアドレス修飾でインデックス加算して１
６ピツトのアドレス（人、と）をレジスタ９に合成する
。
Ｉ 送’ｒるために２ビツトの余裕があり、他方、デー
タバス番に、は１０ビツトのデータ（ｄ、Ｄ）２を転送
する丸めに２ビツトの不足がある・このため、アドレス
囚１を上位部分にして下位２ビツトは１０ｍにしたデー
タを１６ビツトのレジスタ７につくシ、またデータ（ｄ
Ｌ、 Ｄ ） ２の中の２ビツトのデータ部分（２）を
下位部分にして上位部分は＠ｏ１と、し九データをレジ
スタ８につくり、これらのレジスタフと８とのデータを
書き込み命令のアドレス修飾でインデックス加算して１
６ピツトのアドレス（人、と）をレジスタ９に合成する
。
レジスタ９のアドレス（ｈ ｅ ａ） ｅよ、アドレス
ノ（ス３を経てアドレス（Ａ、改）１０として送出され
る。アドレ、ス（Ａ、（Ｌ）１０は、メモリ側において
アドレス線上で真のアドレス■とデータ（＋１） Ｋ分
離され、データ（ｄ）はメモリのデータ入力の一部に結
合される。他方、データ０は通常の方法で、レジスタ１
１からパス番を経て、データ０．１２としてメモリのデ
ータ人力に結合される。以上のようにして、アドレス囚
、５と一データ（ｄ、Ｄ）６はメモリに正ルく転送され
る。
ノ（ス３を経てアドレス（Ａ、改）１０として送出され
る。アドレ、ス（Ａ、（Ｌ）１０は、メモリ側において
アドレス線上で真のアドレス■とデータ（＋１） Ｋ分
離され、データ（ｄ）はメモリのデータ入力の一部に結
合される。他方、データ０は通常の方法で、レジスタ１
１からパス番を経て、データ０．１２としてメモリのデ
ータ人力に結合される。以上のようにして、アドレス囚
、５と一データ（ｄ、Ｄ）６はメモリに正ルく転送され
る。
第２図は、本発明の実施例を示すブロック図である。
第２図において、Ａ１は表示用メモリであシ、ＣＲ７表
示される文字コードとアトリビュート情報とが格納され
ている。Ａｌ１はメモリチップ内アドレスのデコーダで
あＡ ＠ Ａ ２はＣＲＴ表示コントローラであり、、
ＣＲＴ表示制御の丸めのタイミング発生、並直列変換、
文字パターン発生等の機能、をもっている。Ａ３は映倫
・同期回路であり、Ａ４はＣＲＴである１１Ａ５はメモ
リーツゾ適訳用のアドレスデコーダで、ＭｌはＯＲ回路
である。
示される文字コードとアトリビュート情報とが格納され
ている。Ａｌ１はメモリチップ内アドレスのデコーダで
あＡ ＠ Ａ ２はＣＲＴ表示コントローラであり、、
ＣＲＴ表示制御の丸めのタイミング発生、並直列変換、
文字パターン発生等の機能、をもっている。Ａ３は映倫
・同期回路であり、Ａ４はＣＲＴである１１Ａ５はメモ
リーツゾ適訳用のアドレスデコーダで、ＭｌはＯＲ回路
である。
また、Ｄｌはａビットの文字データ、ＤＬは８ビットの
アトリビエート用データ、Ｄ３はメモリチップ・アドレ
ス、Ｄ４はメモリチップ内アドレス、Ｄ５１Ｄ６はＣＲ
Ｔ表示コントローラＡ２の動作条件を設定した９読出し
たりするためのアドレス線およびデータ線である。ｔた
ＤＢは８ビツトのチー ｆｉ ／（ｘ 、 ＡＢは１６
ビツトのアドレスバスである。
アトリビエート用データ、Ｄ３はメモリチップ・アドレ
ス、Ｄ４はメモリチップ内アドレス、Ｄ５１Ｄ６はＣＲ
Ｔ表示コントローラＡ２の動作条件を設定した９読出し
たりするためのアドレス線およびデータ線である。ｔた
ＤＢは８ビツトのチー ｆｉ ／（ｘ 、 ＡＢは１６
ビツトのアドレスバスである。
第３図は、１６ビツトΦアドレスバスの割り付けを示す
図であり、Ｄ２．Ｄ３．Ｄ４のビット位置を示している
。下位２ビツトのデータＤ２は、アドレスバスＡＢから
ＭＲり出され、データバスＤＢからのデータＤ１と一緒
にメモＩＪ Ａ ｌのデータ人力に加えられる。アドレ
スバスの上位１４ビツトＤ３ 、Ｄ４は、デコーダＡ
５ 、 Ａ ｌ’を介してメモリＡ１のアドレス選択信
号となる。
図であり、Ｄ２．Ｄ３．Ｄ４のビット位置を示している
。下位２ビツトのデータＤ２は、アドレスバスＡＢから
ＭＲり出され、データバスＤＢからのデータＤ１と一緒
にメモＩＪ Ａ ｌのデータ人力に加えられる。アドレ
スバスの上位１４ビツトＤ３ 、Ｄ４は、デコーダＡ
５ 、 Ａ ｌ’を介してメモリＡ１のアドレス選択信
号となる。
次に、本発明の書き込み制御において用いられるゾログ
ラムの例を下に示す。
ラムの例を下に示す。
■ ＬＤ Ｒ１，ＡＴＲＩＢ
■ ＬＤ Ｘ（＞、ＶＡＤ
■ ＬＤ ｇｏ、ＤＣＩ（Ｒ
■ ８Ｔ ＲＯ，Ｒ１（ＸＯ）
■はラベルＡＴＲＩＢ番地よりアトリビュート情報をレ
ジスタＲ１にロードする命令、■はインデックスφレジ
スタＸＯに表示用メモリ番地をロードする命令、■控表
示用文字コードをＤＣＨＲ番地よシレジスタＲＯにロー
ドする命令、■は本来データ（ＲＯ）を（Ｒ１＋ＸＯ）
番地へ書き込む命令であるが、本発明の方式によりデー
タ［ｔｏ。
ジスタＲ１にロードする命令、■はインデックスφレジ
スタＸＯに表示用メモリ番地をロードする命令、■控表
示用文字コードをＤＣＨＲ番地よシレジスタＲＯにロー
ドする命令、■は本来データ（ＲＯ）を（Ｒ１＋ＸＯ）
番地へ書き込む命令であるが、本発明の方式によりデー
タ［ｔｏ。
Ｒ１１をＸＯ番地へ書き込む処理を実行する命令となる
。
。
上述し九プログラムを第２図の実施例に当てはめれば、
データ〔ＸＯ〕はアドレス（Ｄ３＊Ｄ４）、デー）［Ｒ
Ｏ）はＤｌ、データ〔Ｒ１〕は０２に対応する。
データ〔ＸＯ〕はアドレス（Ｄ３＊Ｄ４）、デー）［Ｒ
Ｏ）はＤｌ、データ〔Ｒ１〕は０２に対応する。
以上、本発明について詳述したが、本発明の適用により
メモリ畳込み回数が減少するため処理速度が上シ、また
メモリ制御回路の節約が可能となる。更に、ゾログラム
・ステップ数が減少する効果は大きい。
メモリ畳込み回数が減少するため処理速度が上シ、また
メモリ制御回路の節約が可能となる。更に、ゾログラム
・ステップ数が減少する効果は大きい。
第１図は本発明の概念説明図、第２図は本発明の実施例
を示す図、第３図は第２図に示す実施例で使用されるア
ドレスバス出力の構成図である。 図中、 ｌは転送すべきアドレス、２は転送すべきデータ５．３
線アドレスバス、番はデータバス、５は転送さ ゛れた
アドレス、６は転送されたデータ、フ、８゜９社インデ
ックス拳アドレッシングに使用されるレジスタ、１０は
アドレスバス上のアドレス、１１社データレジスタ、１
２はデータバス上のデータを表わしている。 特許出願人 富士通株式会社
を示す図、第３図は第２図に示す実施例で使用されるア
ドレスバス出力の構成図である。 図中、 ｌは転送すべきアドレス、２は転送すべきデータ５．３
線アドレスバス、番はデータバス、５は転送さ ゛れた
アドレス、６は転送されたデータ、フ、８゜９社インデ
ックス拳アドレッシングに使用されるレジスタ、１０は
アドレスバス上のアドレス、１１社データレジスタ、１
２はデータバス上のデータを表わしている。 特許出願人 富士通株式会社
Claims (1)
- プロセッサと、アドレス桁数がプロセッサのアドレスバ
ス出力桁数よりも一定桁数人だけ少なくかつ１つのアド
レス位置にあるデータの桁数がプロセッサのデータバス
出力桁数よシも前記一定桁数ムの範囲内で多いメモリと
を有するコンピュータ・システムにおいて、前記一定桁
数Ａのデータを、メモリ書き込み命令のインデックス・
アドレッシング機能が職扱うことのできるレジスタのメ
モリ・アドレス桁位置に重ならない桁位−に設定し、ゾ
ロセラｔ・アドレスバス出力中の前記一定桁数Ａのデー
タの桁位置に対応するビット線をメモリ・データ入力の
一部として使用し、前記メモリ書き込み命令の１度の実
行によシ、１つのアドレス位置のデータの書き込み処理
を完了させる仁とを特徴とするデータ書込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14184981A JPS5844551A (ja) | 1981-09-09 | 1981-09-09 | デ−タ書込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14184981A JPS5844551A (ja) | 1981-09-09 | 1981-09-09 | デ−タ書込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5844551A true JPS5844551A (ja) | 1983-03-15 |
Family
ID=15301587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14184981A Pending JPS5844551A (ja) | 1981-09-09 | 1981-09-09 | デ−タ書込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844551A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4901590A (en) * | 1987-08-21 | 1990-02-20 | Toyota Jidosha Kabushiki Kaisha | Manual transmission for motor vehicle |
| US4916960A (en) * | 1987-08-18 | 1990-04-17 | Toyota Jidosha Kabushiki Kaisha | Manual transmission for motor vehicle |
| WO1992014217A1 (en) * | 1991-02-05 | 1992-08-20 | Omron Corporation | Prom compatible processor and read/write method thereof |
-
1981
- 1981-09-09 JP JP14184981A patent/JPS5844551A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916960A (en) * | 1987-08-18 | 1990-04-17 | Toyota Jidosha Kabushiki Kaisha | Manual transmission for motor vehicle |
| US4901590A (en) * | 1987-08-21 | 1990-02-20 | Toyota Jidosha Kabushiki Kaisha | Manual transmission for motor vehicle |
| WO1992014217A1 (en) * | 1991-02-05 | 1992-08-20 | Omron Corporation | Prom compatible processor and read/write method thereof |
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