CN100377366C - 半导体装置 - Google Patents

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Abstract

一种半导体装置，在现有的半导体装置中，存在在护圈区域耗尽层形状畸变，且不能得到稳定的耐压特性这样的问题。在本发明的半导体装置中，由同一工序形成实动作区域的热氧化膜25和护圈区域的热氧化膜26。然后，通过在一度将热氧化膜25除去后再次形成，以例如8000～10000程度的膜厚形成护圈区域的热氧化膜26的膜厚。由此，含有可动离子31的CVD氧化膜27被形成在自外延层2表面离开的位置，可抑制可动离子31的影响引起的耗尽层的畸变，可维持规定的耐压特性。

Description

半导体装置
技术领域
本发明的半导体装置涉及护圈形成区域上面的热氧化膜结构，特别是涉及降低可动离子影响的元件。
背景技术
现有的半导体装置例如绝缘栅型双极晶体管中，在元件形成区域的外周区域，和IGBT(绝缘栅双极型晶体管)元件的单位单元部(A区域)连接，形成护圈部(B区域)。不使元件的ON电阻增加，使护圈耐压提高的元件结构是公知的(例如，参照专利文献1)。
另外，在现有的半导体集成电路装置例如大功率用集成电路中已知，在纵型IGBT外周侧形成P型护圈层。在护圈层上面，介由绝缘层配置二极管等横型元件。然后，在纵型IGBT及横型元件两者上，使等电位线的分布均匀化，可阻止电场集中的元件结构(例如，参照专利文献2)。
专利文献1(日本)专利号第2950025号公报(第3-4页、第1-3图)
专利文献2(日本)特开平10-256542号公报(第3-4页、第1-3图)
发明内容
在现有的半导体装置中，在单元区域(A区域)和护圈区域(B区域)上面利用同一工序堆积有热氧化膜及CVD(化学气相沉积)氧化膜。即，基于在单元区域(A区域)上面的堆积条件形成护圈区域(B区域)上面的氧化膜。然后，很薄地形成优良的热氧化膜，在N层表面近旁形成存在可动离子的CVD氧化膜、模制树脂。由此，在护圈区域(B区域)，因使耗尽层形状畸变，可动离子使可靠性劣化这样的问题。
另外，如所述的专利文献1所示，在现有的半导体装置中，在护圈区域，在位于最靠单元区域(A区域)侧的P层的上面电连接单元区域(A区域)的源极电极。但是，在现有的半导体装置中，由于源极电极被配置在P层形成区域上面，故具有击穿电流的回收能力弱这样的问题。
本发明的目的在于，与单元区域相比，更厚地形成护圈区域上面的热氧化膜，远离半导体层表面配置CDV氧化膜。在护圈区域，防止CVD氧化膜及模制树脂内的可动离子引起的可靠性劣化。
本发明是鉴于所述问题点产生的，本发明的半导体装置包括：半导体层，其具有形成有多个单元的实动作区域和配置在该实动作区域周围的护圈区域；扩散区域，其自所示半导体层表面形成所述实动作区域和所述护圈区域的边界；热氧化膜，其被形成在所述半导体层表面；CVD氧化膜，其被形成在该热氧化膜上面，其中，所述热氧化膜由膜厚不同的第一热氧化膜和第二热氧化膜构成，所述第二热氧化膜比所述第一热氧化膜的膜厚厚，所述第二热氧化膜被形成在所述护圈区域上面。因此，在本发明的半导体装置中，护圈区域上面的热氧化膜比实动作区域上面的热氧化膜的膜厚厚。由此，可将存在可动离子的CVD氧化膜自半导体层表面向远方配置。
另外，在本发明的半导体装置中，所述第一热氧化膜是在和所述第二热氧化膜利用同一工序形成后被除去并再次形成规定厚度的氧化膜。因此，在本发明的半导体装置中，可在由同一工序形成第一热氧化膜和第二热氧化膜后，将形成在实动作区域上面的第一热氧化膜的膜厚形成规定的厚度。
另外，在本发明的半导体装置中，所述金属配线层的一端比所述扩散区域的一端更靠近所述护圈区域侧。因此，在本发明的半导体装置中，在利用扩散区域和半导体层形成的耗尽层上，可利用金属配线层来谋求电场的稳定化，可使耗尽层的形状稳定，可使耐压特性提高。
另外，在本发明的半导体装置中，位于所述护圈区域上面的所述金属配线层包围所述实动作区域而形成。因此，在本发明的半导体装置中，配置有包围实动作区域而配置的护圈区域，并包围实动作区域配置金属配线层。由此，可利用金属配线层来谋求电场的稳定化，可使耗尽层的形状稳定，可使耐压特性提高。
如上所述，第一，在本发明的半导体装置中，在构成半导体层的外延层上面堆积有热氧化膜及CVD氧化膜。而且，护圈区域的热氧化膜以例如8000～10000程度的膜厚形成。根据该结构，在本发明中，在维持耐压特性的护圈区域，可将含有可动离子的CVD氧化膜配置在离开外延层表面的位置。而且，可抑制可动离子的影响引起的耗尽层形状的畸变，可维持所需的耐压特性。
第二，在本发明的半导体装置中，自在实动作区域和护圈区域的边界部形成的扩散区域与外延层的PN结区域形成的耗尽层的前端将聚束于栅极电极的前端部。而且，在本发明中，栅极电极的前端部形成在比该扩散区域更靠近护圈区域侧。根据该结构，在本发明中，在耗尽层聚束的区域，可缓和该耗尽层的曲率变化，可抑制耗尽层形状的畸变。可维持所需的耐压特性。
第三，在本发明的半导体装置中，相对于在实动作区域的半导体层上形成的多个单元，至少在两端的列上配置的单元作为不形成源极区域等的自由单元配置。而且，在护圈区域中当施加一定值以上的电压值时，就会产生击穿电流。在本发明中，击穿电流自形成在实动作区域和护圈区域的边界上面的栅极电极引出。此时，击穿电流的一部分流入两端的单元列。但是，由于该两端的单元列是自由单元，故可防止局部的击穿。
附图说明
图1是说明本发明半导体装置的(A)立体图、(B)上面图；
图2是说明本发明半导体装置的(A)剖面图、(B)剖面图；
图3是说明本发明半导体装置的(A)能带图、(B)用于说明OFF时的沟道区域的图；
图4是说明本发明半导体装置的护圈区域的(A)剖面图、用于说明现有的半导体装置的护圈区域的(B)剖面图；
图5是说明本发明半导体装置的上面图；
图6是本发明及现有的半导体装置的可靠性试验的试验数据。
具体实施方式
以下，参照图1～图6详细说明本发明的半导体装置的一实施方式。
图1(A)是显示本发明半导体装置的结构的立体图。图1(B)是显示本发明半导体装置的结构的上面图。如图1(A)所示，在N型半导体衬底1上堆积N外延层2。多个槽7自外延层2表面形成。槽7等间隔且相互平行地配置。衬底1被作为漏极取出区域使用，外延层2主要被作为漏极区域3使用。另外，槽7相对于外延层2表面，大致垂直地蚀刻侧壁，并在其内壁形成绝缘膜6。另外，在槽7内堆积有注入了P型杂质的例如多晶硅。在外延层2表面，介由例如铝(Al)槽7内的多晶硅和源极区域4电连接，这点之后将详述。由此，槽7内的P型多晶硅被作为和源极电极16相同电位的固定电位绝缘电极5使用。另一方面，位于多个槽7间的外延层2被作为沟道区域8使用。
如图1(A)及图1(B)所示，在本实施例中，多个栅极区域9和源极区域4分开，并以一定的间隔设置在外延层2上。如图所示，在向Y轴方向延伸的两个栅极区域9之间形成源极区域4。与各栅极区域9等距离地形成一源极区域4。源极区域4和栅极区域9大致平行地位于Y轴方向。另一方面，形成固定电位绝缘电极5的槽7形成在和源极区域4及栅极区域9正交的方向即X轴方向。槽7的两端各自使栅极区域9与其形成区域的一部分重叠。另外，槽7在Y轴方向保持一定的间隔而形成。
其次，参照图2，说明本发明半导体装置的剖面结构及其动作。图2(A)是图1(B)A-A线方向的剖面图。图2(B)是图1(B)B-B线方向的剖面图。
如图2(A)所示，主要位于源极区域4的下方，且被槽7包围的区域是沟道区域8。在沟道区域8内，H1为沟道厚度，L1为沟道长度。即，沟道厚度H1是在沟道区域8内相对的绝缘膜6间的间隔，沟道长度L1是沿槽7的侧壁，自源极区域4的底面至固定电位绝缘电极5的底面的距离。另外，在作为漏极取出区域使用的N型衬底1的背面欧姆接触有例如A1层10。介由该A1层10形成漏极电极17。
另一方面，在外延层2表面形成作为绝缘层的硅氧化膜12(参照图2B)。介由设于该硅氧化膜12上的接触区域13(参照图2(B))，在源极区域4上欧姆接触A1层11。另外，A1层11介由接触区域13也欧姆接触固定电位绝缘电极5。根据该结构，如上所述，固定电位绝缘电极5构成接地状态，源极区域4和固定电位绝缘电极5保持相同电位。另外，实际上，位于源极区域4下方的沟道区域8也和固定电位绝缘电极5保持相同电位。另外，在本实施例的半导体装置中，利用在沟道区域8形成的耗尽层，控制主电流的导通或截止。因此，如满足该条件，则构成单位单元的固定电位绝缘电极5的形状、源极区域4的形状等是任意的。
如图2(B)所示，包括栅极区域9之上在外延层2表面堆积有硅氧化膜12。介由设置在硅氧化膜12上的接触区域14，在栅极区域9上形成由例如A1构成的栅极电极18。另外，图中虚线表示固定电位绝缘电极5的存在。剖面图及上面图中绝缘膜6的角部成方形描绘，这些是模式图，实际上，也可以带圆角。即，为了抑制电场集中，这些角部具有圆形是被广泛地采用的。
其次，说明本发明半导体元件的工作原理。
首先，说明半导体元件的OFF动作。如上所述，半导体元件的电流经路由作为漏极取出电极区域的N型衬底1、由N型外延层2构成的漏极区域3、位于槽7间的N型沟道区域8及N型源极区域4构成。即，整个区域由N型区域构成，首先，当向漏极电极1 7施加正电压，并在将源极电极16接地的状态下使其动作时，不能形成OFF动作。
但是，如上所述，介由A1层11将由源极区域4及沟道区域8构成的N型区域和作为固定电位绝缘电极5的P型区域连接，构成相同电位。因此，在固定电位绝缘电极5周边的沟道区域8上，通过P型多晶硅和N型外延层2的工作函数差包围固定电位绝缘电极5扩大耗尽层。即，通过调整形成固定电位绝缘电极5的槽7间的宽度，也就是调整沟道厚度H1，利用自两侧固定电位绝缘电极5延伸的耗尽层沟道区域被全部填埋。详细后述，由该耗尽层全部填埋的沟道区域8形成模拟P型区域。
根据该结构，可通过作为模拟P型区域的沟道区域8将N型漏极区域3和N型源极区域4PN结分离。即，通过在沟道区域8上形成模拟P型区域，本发明的半导体装置自始构成截止状态(OFF)。另外，在半导体装置OFF时，在漏极电极17上施加正电压，将源极电极1 6接地，将栅极电极1 8形成接地状态，或在栅极电极18上施加负电位。此时，在作为模拟P型区域的沟道区域8和作为N型区域的漏极区域3的边界面上，通过施加反偏压，在纸面的下方向形成耗尽层。而且，该耗尽层的形成状态左右半导体装置的耐压特性。
以下参照图3，说明所述的模拟P型区域。图3(A)表示OFF时在沟道区域8的能带图，图3(B)是示意性表示在OFF时形成于沟道区域8上的耗尽层。介由绝缘膜6作为固定电位绝缘电极5的P型多晶硅区域和作为沟道区域8的N型外延层2区域对峙。介由A1层11，在外延层2表面两者保持相同电位。由此，利用两者的工作函数差在槽7周边部形成耗尽层，并由仅在耗尽层内存在的少数自由载流子(空穴)形成P型区域。
具体地说，当介由A1层11将P型多晶硅区域和N型外延层2区域形成同电位时，如图3(A)所示，形成能带图。首先，在P型多晶硅区域，通过负倾斜，在绝缘膜6界面形成价电子带。此状态表示相对于自由载流子(空穴)，绝缘膜6的界面势能高。即，P型多晶硅区域的自由载流子(空穴)不能存在于绝缘膜6界面上，而被迫到离开绝缘膜6的方向。其结果形成，在P型多晶硅区域的绝缘膜6界面上残留由离子化受主构成的负电荷的状态。由此，在N型外延层2区域必须形成与由该离子化受主构成的负电荷成对的由离子化施主构成的正电荷。因此，沟道区域8由绝缘膜6的界面起形成耗尽层化。
但是，由于沟道区域8的杂质浓度为1×1014(/cm3)程度，厚度为0.8～1.4um程度，沟道区域8被由固定电位绝缘电极5扩大的耗尽层完全占有。实际上，由于仅将沟道区域8耗尽层化，不能确保仅和离子化受主平衡的正电荷，故在沟道区域8内也存在少数的自由载流子(空穴)。由此，如图所示，P型多晶硅区域内的离子化受主和N型外延层2内的自由载流子(空穴)或离子化施主成对，并形成电场。其结果是，自绝缘膜6界面形成的耗尽层形成P型区域，由该耗尽层充满的沟道区域8构成P型区域。
其次，说明自半导体元件OFF动作向ON动作转换的状态。首先，由接地状态向栅极电极18上施加正电压。此时，自栅极区域9导入自由载流子(空穴)，如上所述，自由载流子(空穴)被吸引到离子化受主上，流入绝缘膜6的界面。然后，通过向沟道区域8的绝缘膜6的界面填充自由载流子(空穴)，仅由P型多晶硅区域内的离子化受主和自由载流子(空穴)构成形成电场。由此，从沟道区域8的离绝缘膜6最远的区域，即，沟道区域8的中央区域存在自由载流子(电子)，出现中性区域。其结果是，沟道区域8的耗尽层衰退，自中央区域打开沟道，自由载流子(电子)从源极区域4向漏极区域3移动形成主电流。
即，自由载流子(空穴)将槽7壁面作为通路瞬时移动，自固定电位绝缘电极5向沟道区域8扩展的耗尽层后退，打开沟道。并且，当向栅极电极18施加规定值以上的电压时，栅极区域9和沟道区域8及漏极区域3形成的PN结构成正向偏压。自由载流子(空穴)直接注入沟道区域8及漏极区域3。其结果是，通过将自由载流子(空穴)大量分布在沟道区域8及漏极区域3上，引起电导率调质，主电流以低的接通电阻流动。
最后，说明从半导体元件ON时向OFF时转换时的状态。为了将半导体元件断路，要使栅极电极18的电位形成接地状态(0V)或负电位。这样，在漏极区域3及沟道区域8上大量存在的自由载流子(空穴)被消减，或通过栅极区域排出到元件外。由此，沟道区域8再次由耗尽层充满，再次形成模拟P型区域，维持耐压，主电流被截止。
其次，图4(A)表示本发明的护圈区域的剖面图。图4(B)表示现有的护圈区域的剖面图。图5是示意性表示本发明的实动作区域的上面图。
如图4(A)所示，配置包围所述的实动作区域周围的护圈区域，谋求半导体元件耐压特性的提高。在本实施例中，实动作区域和护圈区域以和栅极区域连接形成的P型扩散区域19作为边界。在护圈区域的N型外延层2上包围实动作区域配置由P型扩散区域构成的第一、第二及第三护圈21、22、23。在护圈区域，在位于最外周的第三护圈23的外周部形成由N型扩散区域构成的环24。通过形成环24，可抑制耗尽层的扩展，可防止介由芯片侧面向衬底1的泄漏电流。
另外，在护圈区域，护圈的个数或它们的配置间隔根据元件的耐压特性来设计。另外，可通过增加护圈个数谋求耐压提高，可降低相对于芯片面积的实动作区域。因此，也考虑相对于芯片面积的动作效率，来设计护圈个数。
外延层2上面形成采用热氧化法形成的氧化膜25、26及采用CVD法堆积的CVD氧化膜27。在这些氧化膜25、26、27上形成接触区域28、29。在P型扩散区域19上，介由接触区域28，欧姆接触栅极电极18。另一方面，在N型扩散区域24上，介由接触区域29，欧姆接触屏蔽电极30。
在本实施例中，利用同一工序的热氧化法形成在实动作区域的外延层2上面形成的热氧化膜25和在护圈区域的外延层2上面形成的热氧化膜26。然后，在构成单元的区域的光刻法工序时，除去实动作区域上面的热氧化膜25，然后再次形成。其结果是，具体地说，实动作区域的热氧化膜25的膜厚为例如400～600程度，而护圈区域的热氧化膜26的膜厚为例如8000～10000程度。并且，在热氧化膜25、26上面利用同一工序的CVD法堆积CVD氧化膜27。
另外，如图所示，在本实施例中，在从P型扩散区域19的局部到环24的扩散区域间的护圈区域形成热氧化膜26。但是，热氧化膜26的形成区域不限于该区域，只要满足至少防止耐压劣化的区域，则可进行任意的设计变更。
另一方面，如图4(B)所示，在现有的护圈区域，在堆积在衬底51表面的外延层52上和本实施例的结构相同配置了P型扩散区域53、第一、第二及第三护圈54、55、56。而且，在现有的结构中，在实动作区域及护圈区域的外延层52上面例如形成500左右的采用同一工序的热氧化法形成的热氧化膜58。在热氧化膜58上面堆积CVD氧化膜59。
如上所述，在本实施例中，形成在护圈区域上面的热氧化膜26的膜厚为例如8000～10000程度。在热氧化膜26上面配置由比热氧化膜26以更低温的堆积工序形成的CVD氧化膜27。在CVD氧化膜27内或覆盖半导体元件的模制树脂内存在可动离子31，可动离子31受伴随热或元件动作产生的电场的影响，并在CVD氧化膜27内或模制树脂内移动。
特别是在护圈区域，在PN结区域上施加反偏压，产生耗尽层，并维持元件的耐压特性。但是，如图4(B)所示的现有的结构，当以薄膜形成热氧化膜58时，在外延层52表面附近配置CVD氧化膜59。由此，受电场影响，因向热氧化膜58和CVD氧化膜59的边界移动的可动离子64，自由载流子(电子)被吸附在外延层52表面。其结果是，在由圆标示65所示的区域，在PN结区域的近旁区域存在自由载流子(电子)，在护圈区域上形成的耗尽层形状产生畸变，元件的耐压特性劣化。
因此，在本实施例中，将利用高温热处理工序在护圈区域形成的不含有可动离子的高品质的热氧化膜26很厚地形成例如8000～10000程度。由此，虽然和现有的结构相同，在CVD氧化膜27内或模制树脂内含有可动离子31，但可动离子位于离开外延层2表面的区域。其结果是，在由圆标示33所示的区域，在护圈区域形成的耗尽层形状不产生畸变，可维持规定的耐压特性。
另外，在本实施例中，在受可动离子31影响的护圈区域，以规定的厚度形成热氧化膜26，在热氧化膜26上面利用和实动作区域相同的工序堆积CVD氧化膜27。即，在本实施例中，即使使用CVD氧化膜，也可以缓和可动离子的影响。
在本实施例中，将在护圈区域的热氧化膜26的厚度设为例如8000～10000程度，但并不限于此范围。例如，热氧化膜26的厚度只要是可抑制模制树脂内包含的可动离子31产生的耐压劣化的厚度即可。
其次，如图5所示，在本实施例中，护圈区域包围在实动作区域的周围。在实动作区域和护圈区域的边界上存在P型扩散区域19。栅极区域9和P型扩散区域19连续地形成，并向图示的Y轴方向延伸，配置成梯子形状。通过向Y轴方向延伸的栅极区域9，向图示的X轴方向延伸的槽7被区分，在实动作区域内形成多个单元。
另外，如图4(A)在本实施例中，和P型扩散区域19欧姆接触的栅极电极18的一端181比P型扩散区域19的外周边更靠护圈区域侧配置。
具体地说，如图5所示，包围实动作区域配置有P型扩散区域19。栅极电极18的一端181比点划线所示的P型扩散区域19的外周边更靠护圈区域侧配置。栅极电极18也和P型扩散区域19相同，包围实动作区域而配置。另一方面，在图4(B)所示的现有的结构中，栅极电极62的一端621比P型扩散区域53的外周边更靠实动作区域侧而配置。因此，特别是由P型扩散区域53和外延层52的PN结区域构成的耗尽层的前端被聚束在P型扩散区域53的一端531，耗尽层的曲率半径变小。其结果是，所述PN结区域的耗尽层形状产生畸变，元件的耐压特性劣化。
因此，在本实施例中，栅极电极18的一端181被配置在比P型扩散区域19的外周边更靠近护圈区域侧。由P型扩散区域19和外延层2的PN结区域构成的耗尽层的前端被聚束在栅极电极18一端181侧的前端部。在此，在本实施例中，通过将栅极电极18的一端181配置在比P型扩散区域19的外周边更靠近护圈区域侧，可缓和耗尽层聚束部的曲率半径变小。其结果可降低所述PN结区域造成的耗尽层形状的畸变，可维持元件的耐压特性。
另外，在本实施例中，例如，对位于图示的X轴方向两侧的槽7的列，未设置源极区域4，未作为实动作用的单元。在护圈区域，为在对PN结区域施加一定值以上的电压时击穿的结构。特别是，在×标示32所示的P型扩散区域19的角部，耗尽层的曲率减小，容易引起电场集中，容易产生击穿电流。在此，在本实施例中，击穿电流可通过包围实动作区域配置的栅极电极18引出。如上所述，×标示32所示的P型扩散区域19的角部近旁的单元列未被作为实动作用的单元使用。即，位于图示的X轴方向两侧的列的单元作为自由单元列形成，由此，不能将全部击穿电流瞬时自栅极电极引出，有时击穿电流会流入靠近×标示32的单元。此时，通过将击穿电流流入的区域作为自由单元列，可抑制实动作用单元的击穿。其结果在本实施例中，可维持一定的耐压，同时在产生击穿电流时，可抑制该击穿电流引起的元件破坏。
其次，图6是装置可靠性试验的结果，表示在相同条件下现有的半导体装置和本发明的半导体装置各自的试验结果。另外，本实施例的实验条件是，将半导体元件放入150℃的炉内，在其中，在将栅极源极间短路的状态下，在漏极源极间连续地施加600V的反偏压。然后，将半导体元件自炉内取出，在室温下，向漏极源极间施加500V的反偏压时，测量将栅极源极间短路时的漏极源极间的反方向泄漏电流(以下称为反方向泄漏电流)。
如图所示，横轴表示元件放入炉内的时间，纵轴表示反方向泄漏电流值。在本实施例及现有的半导体装置中，均在试验开始后，反方向泄漏电流值增加，然后，大致维持一定值。在本发明中，通过形成所述的护圈形成区域的结构，可大幅改善残酷环境下的反方向泄漏电流值的增加(耐压劣化)。
如上所述，在本实施例中，说明了在由同一工序形成热氧化膜后，除去实动作区域的热氧化膜的情况，但本发明不限于此。例如，即使在由不同工序形成实动作区域的热氧化膜和护圈区域的热氧化膜时，也可以得到相同的效果。另外，在不脱离本发明要旨的范围内，可以进行各种变更。

Claims (6)

1.一种半导体装置，其特征在于，包括：半导体层，其具有实动作区域和配置在该实动作区域周围的护圈区域；扩散区域，其自所述半导体层表面形成所述实动作区域和所述护圈区域的边界；热氧化膜，其被形成在所述半导体层表面；CVD氧化膜，其被形成在该热氧化膜上面，接触区域，其在所述热氧化膜及所述CVD氧化膜上具有开口，使所述扩散区域露出，其中，所述热氧化膜由其膜厚不同的第一热氧化膜和第二热氧化膜构成，所述第二热氧化膜的膜厚为8000～10000，所述第二热氧化膜从所述扩散区域的上面被形成在所述护圈区域上面，在所述接触区域与所述第二热氧化膜之间配置有所述第一热氧化膜。
2.如权利要求1所述的半导体装置，其特征在于，所述第一热氧化膜是在与所述第二热氧化膜由同一工序形成后除去，并再次形成规定厚度的氧化膜。
3.如权利要求1所述的半导体装置，其特征在于，在所述护圈区域的最外周形成环，至少在所述扩散区域和所述环之间的所述半导体层表面连续形成有所述第二热氧化膜。
4.如权利要求1或3所述的半导体装置，其特征在于，在所述CVD氧化膜上面经由所述接触区域形成有和所述扩散区域电连接的金属配线层。
5.如权利要求4所述的半导体装置，其特征在于，所述金属配线层的一端比所述扩散区域的位于所述护圈区域侧的一端更位于所述护圈区域侧。
6.如权利要求4所述的半导体装置，其特征在于，所述金属配线层包围所述实动作区域而配置。
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