JPH10256542A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、高価な製造工程を要さずに、縦型
パワー素子と付属回路とを十分に絶縁分離でき、高信頼
性で低費用の大電力用集積回路の実現を図る。 【解決手段】 縦型ＩＧＢＴの外周側をｐ型ガードリン
グ層４１及びｎ+ 型終端層４０で取り囲むと共に、ｐ型
ガードリング層をまたぐように絶縁膜４２を介してダイ
オード等の横型素子が配置されるので、縦型ＩＧＢＴの
阻止状態のとき、終端領域上には基板３１から周辺のｎ
+ 型終端層にかけて等電位線の分布が均等化され、この
等電位線が絶縁層上の高抵抗半導体層にも走るため、高
抵抗半導体層を薄く形成しても横型素子を高耐圧化でき
る。即ち縦型及び横型半導体素子の双方にて、等電位線
の分布を均等化して電界集中を阻止するので、高価とな
る製造工程を要さずに、縦型パワー素子とその付属回路
とを十分に絶縁分離でき、もって、高信頼性で低費用の
大電力用集積回路を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インバータ装置な
どに適用される大電力用の半導体装置に関する。

【０００２】

【従来の技術】従来、集積回路は単結晶シリコンを用い
て作成されてきた。近年、素子の微細化技術の発展に伴
って大規模な集積化が可能となり、種々の回路の集積化
やシステムを１チップ上に集積化する動向が明確になっ
てきている。このような状況下では、高耐圧素子やパワ
ー素子、アナログ回路やデジタル回路などの異種回路の
一体化が要求されている。

【０００３】この種の一体化が要求される装置として
は、主には大電力用の縦型パワー素子とその制御回路と
が一体形成可能な構成を有しており、例えば直流モータ
を駆動するインバータ装置がある。

【０００４】図１４及び図１５は係るインバータ装置の
構成図である。この装置は、パワー素子がＩＧＢＴの例
である。このインバータ装置は、３相インバータを構成
する６個のＩＧＢＴ１〜６と、各ＩＧＢＴ１〜６に並列
接続される６個のダイオード１１Ｄ〜１６Ｄと、各ＩＧ
ＢＴ１〜６を駆動する駆動回路ＩＣ２０を備えている。
但し、このインバータ装置は、個別のＩＧＢＴ１〜６、
ダイオード１１Ｄ〜１６Ｄ、駆動回路２０から構成され
る。

【０００５】図１５中、駆動回路２０で破線に囲まれた
部分は、上段のＩＧＢＴ１〜３を駆動する上段駆動回路
２０ａである。上段駆動回路２０ａは、レベルシフタの
高耐圧ＭＯＳＦＥＴ２１にオン信号が入ると、ＭＯＳＦ
ＥＴ２１に定電流が流れ、ＣＭＯＳロジック等で構成さ
れた上段のＣＭＯＳ駆動回路２２を動作させて、上段の
ＩＧＢＴ１〜３を駆動する構成である。

【０００６】上段の駆動回路の電源は、高耐圧ダイオー
ド２３によりコンデンサ２４に電気的にチャージさせた
電荷を用いている。このように、インバータ装置は、部
品点数が多く、高価であるため、高耐圧パワー素子とそ
の制御回路との集積化による低廉化が強く望まれてい
る。

【０００７】しかしながら、高耐圧大電流素子（ＩＧＢ
Ｔ）に駆動回路２０の如き制御回路を搭載すると、大電
流素子の発生するノイズの為に制御回路が誤動作する可
能性がある。この誤動作を避けるためには、制御回路と
パワー素子とを酸化膜などで完全に分離することが好ま
しい。

【０００８】係るパワー素子とその付属回路とを電気的
に十分に分離する技術としては、ｐｎ接合分離技術では
困難であるが、容易な分離技術として、通常、誘電体分
離やＳＯＩ（Silicon On Insulator）基板が用いられて
いる。この種の誘電体分離技術で、耐圧６００Ｖを越え
る構造を形成すると、ＳＯＩ層及び埋め込み分離層を厚
く形成する必要があり、非常に高価になる。

【０００９】

【発明が解決しようとする課題】以上述べたように半導
体装置では、縦型パワー素子と付属回路との集積化によ
る低廉化が望まれるが、両者を十分に絶縁分離するため
の製造工程により、費用を増大させてしまう問題があ
る。

【００１０】本発明は上記実情を考慮してなされたもの
で、高価となる製造工程を要さずに、縦型パワー素子と
その付属回路とを十分に絶縁分離でき、もって、高信頼
性で低費用の大電力用集積回路を実現し得る半導体装置
を提供することを目的とする。

【００１１】

【課題を解決するための手段】請求項１に対応する発明
は、第１導電型の半導体基板と、前記半導体基板の表面
に形成されたドレイン層と、前記ドレイン層の表面上に
形成されたドレイン電極と、前記半導体基板における前
記ドレイン層とは反対側の表面に選択的に形成された第
２導電型ベース層と、前記第２導電型ベース層の表面に
選択的に形成された第１導電型ソース層と、前記第１導
電型ソース層と前記第２導電型ベース層とに形成された
ソース電極と、前記第１導電型ソース層と前記半導体基
板とに挟まれた前記第２導電型ベース層上にゲート絶縁
膜を介して形成されたゲート電極とを備えた縦型半導体
素子と；前記半導体基板表面における前記ドレイン層と
は反対側の表面に、前記縦型半導体素子を取り囲むよう
に選択的に形成された第２導電型ガードリング層と；前
記半導体基板よりも高いキャリア密度を有し、前記第２
導電型ガードリング層を取り囲むように前記半導体基板
表面に選択的に形成された第１導電型終端層と；前記半
導体基板における前記縦型半導体素子を取り囲む領域上
に形成された絶縁層と；前記半導体基板表面に選択的に
形成された前記第２導電型ベース層の一部から前記第２
導電型ガードリング層を介して前記第１導電型終端層に
至る領域上に前記絶縁層を介して形成され、第１電極
と、第２電極と、これら両電極間の電流路となるドリフ
ト領域を有する高抵抗半導体層とを備えた横型半導体素
子とを具備した半導体装置であって、前記横型半導体素
子のドリフト領域の長さは、前記第２導電型ベース層と
前記第１導電型終端層との間の前記半導体基板表面の距
離にほぼ等しい半導体装置である。

【００１２】また、請求項２に対応する発明は、請求項
１に対応する半導体装置において、前記高抵抗半導体層
としては、単結晶シリコン基板が前記絶縁層に直接接合
されることにより形成された半導体装置である。

【００１３】さらに、請求項３に対応する発明は、請求
項１に対応する半導体装置において、前記高抵抗半導体
層としては、多結晶シリコンにより構成された半導体装
置である。

【００１４】また、請求項４に対応する発明は、請求項
１に対応する半導体装置において、前記横型半導体素子
の周囲には素子分離のためのトレンチが形成された半導
体装置である。 （作用）従って、請求項１に対応する発明は以上のよう
な手段を講じたことにより、縦型半導体素子の外周側を
第２導電型ガードリング層及び第１導電型終端層で取り
囲むと共に、この第２導電型ガードリング層をまたぐよ
うに絶縁膜を介して横型半導体素子が配置されるので、
縦型半導体素子の阻止状態のとき、終端領域上には半導
体基板から周辺の第１導電型終端層にかけて等電位線の
分布が均等化され、且つこの等電位線が絶縁層上の高抵
抗半導体層にも走るため、この高抵抗半導体層を薄く形
成しても横型半導体素子を高耐圧化することができる。

【００１５】すなわち、縦型及び横型半導体素子の双方
にて、等電位線の分布を均等化して電界集中を阻止する
終端構造なので、高価となる製造工程を要さずに、縦型
パワー素子とその付属回路とを十分に絶縁分離でき、も
って、高信頼性で低費用の大電力用集積回路を実現させ
ることができる。

【００１６】また、請求項２に対応する発明は、高抵抗
半導体層としては、単結晶シリコン基板が絶縁層に直接
接合されることにより形成されるので、請求項１に対応
する作用を容易且つ確実に奏することができる。

【００１７】さらに、請求項３に対応する発明は、高抵
抗半導体層が、多結晶シリコンにより構成されるので、
請求項１に対応する作用を容易且つ確実に奏することが
でき、また、厚さの均一な高抵抗半導体層の薄膜を容易
に形成することができる。多結晶シリコンを形成する方
法としては、多結晶シリコンを絶縁層に堆積する方法、
あるいは絶縁層にアモルファスシリコンを堆積させて、
これを多結晶化する方法等を用いれば良い。

【００１８】また、請求項４に対応する発明は、横型半
導体素子の周囲には素子分離のためのトレンチが形成さ
れているので、請求項１に対応する作用に加え、複数の
横型半導体素子間の素子分離を容易且つ確実にとり、素
子動作の信頼性を向上させることができる。

【００１９】

【発明の実施の形態】次に、本発明の一実施の形態につ
いて図面を参照して説明する。図１は本発明の一実施の
形態に係る半導体装置の平面図である。図２は図１の２
−２線矢視断面図であり、図３は図１の３−３線矢視断
面図である。

【００２０】この半導体装置においては、基板の中央領
域に形成された縦型ＩＧＢＴと、基板の周辺領域に形成
された高耐圧ＭＯＳＦＥＴ、高耐圧ダイオード及びＣＭ
ＯＳ等の横型の付属回路とを備えている。

【００２１】ＩＧＢＴにおいては、高抵抗のｎ- 型ベー
ス層３１の表面に選択的にｐ型ベース層３２及びｐ型ウ
ェル層３３が形成されている。ｐ型ベース層３２とｐ型
ウェル層３３とに取り囲まれて露出されるｎ- 型ベース
層３１の表面には絶縁層３４を介してゲート電極３５が
形成されている。ｐ型ベース層３２とｐ型ウェル層３３
との表面には選択的にｎ+ 型ソース層３６が形成されて
いる。このｎ+ 型ソース層３６上とｐ型ベース層３２上
には双方にオーミックコンタクトする共通のソース電極
３７が形成されている。

【００２２】また、ｎ- 型ベース層３１におけるｐ型ベ
ース層３２とは反対側の表面には高濃度のｐ+ 型ドレイ
ン層３８が形成されている。ｐ+ 型ドレイン層３８上に
はオーミックコンタクトするドレイン電極３９が形成さ
れている。なお、ドレイン層３８をｐ型に代えてｎ型と
すれば縦型ＭＯＳＦＥＴとなる。

【００２３】このような縦型ＩＧＢＴを取り囲む領域に
おいては、ｐ型ベース層３２の周囲にｐ型ベース層３２
から一定間隔を隔てて高濃度のｎ+ 型層４０が形成され
ている。ｐ型ベース層３２とｎ+ 型層４０とに挟まれる
ｎ- 型ベース層３１の表面には複数のｐ型ガードリング
層４１が選択的に形成されている。ｐ型ベース層３２か
らｎ- 型ベース層３１及び各ガードリング層４１を介し
てｎ+ 型層４０に至る領域の上には、共通の絶縁膜４２
を介して高抵抗半導体層４３が形成されている。この高
抵抗半導体層４３は、高耐圧ＭＯＳＦＥＴ、高耐圧ダイ
オード及びＣＭＯＳが形成されている。

【００２４】高耐圧ＭＯＳＦＥＴは、図２に示すよう
に、高抵抗半導体層としてのｎ- 型ドリフト層５１中
に、ＩＧＢＴのｐ型ベース層３２上方に位置するｐ型ベ
ース層５２が絶縁膜に達する深さまで形成されている。
ｐ型ベース層５２表面には、ｎ+型ソース層５３及びｐ+
型層５４が選択的に形成されている。

【００２５】一方、基板周辺部のｎ+ 型層４０上方に位
置してｎ- 型ドリフト層５１表面にはｎ+ 型ドレイン層
５５が選択的に形成されている。ｎ+ 型ソース層５３の
一部からｐ型ベース層５２を介してｎ- 型ドリフト層５
１に至る領域上には絶縁膜５６を介してゲート電極５７
が形成されている。

【００２６】ｐ+ 型層５４にはｐ型ベース電極５８が形
成されている。ｎ+ 型ソース層５３にはソース電極５９
が形成されている。ｎ+ 型ドレイン層５５にはドレイン
電極６０が形成されている。

【００２７】なお、ｐ型ベース層５２とｎ+ 型ドレイン
層５５との間のｎ- 型ドリフト層５１の長さは、主ＩＧ
ＢＴにおけるｐ型ベース層３２とｎ+ 型層４０との間の
ｎ-型ベース層３１の距離と略同一値に設定されてい
る。以上のようなＭＯＳＦＥＴは、周囲にトレンチ６１
が形成され、素子分離されている。

【００２８】高耐圧ダイオードは、図３に示すように、
高抵抗半導体層４３としてのｎ- 型ドリフト層６２中
に、ＩＧＢＴのｐ型ベース層３２上方に位置するｐ型ア
ノード層６３が絶縁膜４２に達する深さまで形成されて
いる。ｐ型アノード層６３表面にはｐ+ 型層６４が選択
的に形成されている。

【００２９】一方、基板周辺部のｎ+ 型層４０上方に位
置してｎ- 型ドリフト層６２表面にはｎ+ 型カソード層
６５が選択的に形成されている。ｐ+ 型層６４にはアノ
ード電極６６が形成されている。ｎ+ 型カソード層６５
にはカソード電極６７が形成されている。

【００３０】ｐ型アノード層６３とｎ+ 型カソード層６
５との間のｎ- 型ドリフト層６２の長さは、主ＩＧＢＴ
におけるｐ型ベース層３２とｎ+ 型層４０との間のｎ-
型ベース層３１の距離と略同一値に設定されている。以
上のような高耐圧ダイオードは、周囲にトレンチ６１が
形成され、素子分離されている。

【００３１】ＣＭＯＳは、基板周辺部のｎ+ 型層４０上
に位置する絶縁膜４２上に形成される。なお、ＣＭＯＳ
下方のｎ+ 型層４０は各ガードリング層４１よりも外周
側であり、ほぼ等電位な領域となっている。このＣＭＯ
Ｓは、絶縁膜４２上の高抵抗半導体層４３としてのｎ-
型層７１中に、ｐ型層７２が絶縁膜４２に達する深さま
で形成されている。

【００３２】ｐ型層７２表面には、ｎ+ 型ソース層７３
及びｎ+ 型ドレイン層７４が選択的に形成されている。
このｎ+ 型ソース層７３の一部からｐ型層７２を介して
ｎ+型ドレイン層７４に至る領域の上には絶縁膜７５を
介してゲート電極７６が形成されている。ｎ+ 型ソース
層７３にはソース電極７７が形成されている。ｎ+ 型ド
レイン層７４にはドレイン電極７８が形成されている。
このｐ型層７２に関する構成がｎＭＯＳである。

【００３３】同様にｐＭＯＳは、ｎ- 型層７１表面に
は、ｐ+ 型ソース層８１及びｐ+ 型ドレイン層８２が選
択的に形成されている。このｐ+ 型ソース層８１の一部
からｐ型層７１を介してｐ+ 型ドレイン層８２に至る領
域の上には絶縁膜８３を介してゲート電極８４が形成さ
れている。ｐ+ 型ソース層８１にはソース電極８５が形
成されている。ｐ+ 型ドレイン層８２にはドレイン電極
８６が形成されている。このｎ- 型層７１に関する構成
がｐＭＯＳである。

【００３４】次に、この半導体装置の製造工程について
図４〜図１１を参照して説明する。なお、前述した構成
と同一要素はａの添字を付して述べる。いま、図４に示
すように、ｎ- 型基板としてのｎ- 型ベース層３１の一
方の表面には、ｐ+ 型ドレイン層３８が形成される。ま
た、ｎ- 型ベース層３１の他方の表面には、選択的にｎ
+ 型層４０、ｐ型ベース層３２、ガードリング層４１が
形成される。しかる後、ｎ- 型ベース層３１におけるｐ
+ 型ドレイン層３８とは異なる表面には、全面に約１μ
ｍ厚の酸化膜４２ａが形成される。

【００３５】次に、図５に示すように、酸化膜４２ａ上
に約２μｍ厚のｎ- 型層４３ａが形成される。このｎ-
型層４３ａはシリコン直接接合技術、多結晶シリコン堆
積技術、又はアモルファスシリコンからの多結晶シリコ
ン形成技術などにより、容易に形成可能である。このｎ
- 型層４３ａ表面は酸化膜が形成され、この酸化膜が選
択的にエッチング除去される。

【００３６】さらに図６に示すように、残った酸化膜９
０をマスクとしてＩＧＢＴのソース・ゲート・ｐ型ベー
ス層３２となる領域上のｎ- 型層４３ａが除去される。
このとき、高耐圧ＭＯＳＦＥＴ及び高耐圧ダイオードの
周辺のトレンチ６１が同時に形成される。

【００３７】また、図７に示すようにトレンチ６１側壁
に酸化膜９１が形成され、多結晶シリコン９２の堆積に
よりトレンチ６１が埋込まれる。さらに、図８に示すよ
うに、表面の多結晶シリコン及び酸化膜９０が除去さ
れ、各素子用のｐ型ウェル層３３，５２，７２が形成さ
れる。次に、図９に示すように、ゲート絶縁膜３４，５
６，７５，８３となる酸化膜３４ａと、多結晶シリコン
のゲート電極３５，５７，７６，８４とが順次形成され
る。

【００３８】次に、図１０に示すように、各ｎ+ 型層が
イオン注入及び拡散により、形成される。すなわち、Ｉ
ＧＢＴのｎ+ 型ソース層３６、高耐圧ＭＯＳＦＥＴのｎ
+ 型ソース層３６、ｎ+ 型ドレイン層５５、高耐圧ダイ
オードのｎ+ 型カソード層６５、ＣＭＯＳにおけるｎＭ
ＯＳのｎ+ 型ソース層７３、ｎ+ 型ドレイン層７４及び
最外周のｎ+ 型層９３が形成される。また、各ｐ+ 型層
がイオン注入及び拡散により形成される。すなわち、Ｉ
ＧＢＴのｐ+ 型ベースコンタクト層９４、高耐圧ダイオ
ードのアノードコンタクト層としてのｐ+ 型層６４、Ｃ
ＭＯＳにおけるｐＭＯＳのｐ+ 型ソース層８１及びｐ+
型ドレイン層８２が形成される。

【００３９】そして、図１１（又は図２，図３）に示す
ように、この表面に酸化膜９５、コンタクトホール及び
各電極が順次形成され、３７，５８〜６０，６６〜６
７，７７〜７８，８５〜８６，半導体装置が完成され
る。

【００４０】さて、このように構成した半導体装置にお
いて、ＩＧＢＴのドレイン電極３９に正、ソース電極３
７に負の電圧を印加すると、ｎ- 型ベース層３１に空乏
層が広がる。ここで、ＩＧＢＴ周囲のｎ- 型層３１に
は、ガードリング層４１の作用により、図１２及び図１
３に示すように等電位線９６が均等に形成される。この
等電位線９６は、高耐圧ＭＯＳＦＥＴ及び高耐圧ダイオ
ードのｎ- 型ドリフト層５１，６２にも形成され、ｎ-
型ドリフト層５１，６２に均等な電位分布を作る。

【００４１】よって、これらｎ- 型ドリフト層５１，６
２内での電界集中が発生せず、活性層が薄くても高耐圧
化を実現できる。このため、高耐圧ＭＯＳＦＥＴ及び高
耐圧ダイオードを実現でき、上段素子の駆動回路を下段
のＩＧＢＴ上に集積できる。

【００４２】すなわち、例えば図１４及び図１５に示し
たインバータ装置のＩＧＢＴ４〜６（又はＭＯＳＦＥ
Ｔ）上に、駆動回路２０ａ，２０ｂとしての高耐圧ＭＯ
ＳＦＥＴ２１、ＣＭＯＳ駆動回路２２及び高耐圧ダイオ
ード２３を集積化できるため、部品数を削減でき、低費
用のインバータ装置を提供できる。

【００４３】上述したように本実施形態によれば、縦型
及び横型半導体素子の双方にて、等電位線の分布を均等
化して電界集中を阻止する終端構造なので、高価となる
製造工程を要さずに、縦型パワー素子とその付属回路と
を十分に絶縁分離でき、もって、高信頼性で低費用の大
電力用集積回路を実現させることができる。

【００４４】なお、高抵抗半導体層としてのｎ- 型層４
３ａは、単結晶シリコン基板が酸化膜４２ａに直接接合
されて形成された場合、上記作用効果を容易且つ確実に
奏することができる。また、ｎ- 型層４３ａは、多結晶
シリコンが酸化膜４２ａに堆積されて形成された場合、
上記作用効果に加え、厚さの均一な薄膜として容易に形
成することができる。

【００４５】また、横型半導体素子の周囲には素子分離
のためのトレンチ６１が形成されているので、複数の横
型半導体素子間の素子分離を容易且つ確実にとり、素子
動作の信頼性を向上させることができる。

【００４６】以上、本発明の一実施の形態を説明した
が、本発明は上述の実施の形態に限定されない。また、
本実施の形態は、終端構造に特徴があるため、縦型半導
体素子及び横型半導体素子の構造は任意に変更可能であ
る。例えば横型半導体素子は、ＩＧＢＴ等でもよい。さ
らに、ＩＧＢＴのｐ型ドレインとｎ- 型ベース層との間
にｎ- 型ベース層より濃度の高いｎ型バッファ層を入れ
た構造でもよい。 （他の実施の形態）上記全ての実施の形態では、第１導
電型をｎ型とし、第２導電型をｐ型とした場合について
説明したが、これに限らず、第１導電型をｐ型とし、第
２導電型をｎ型としても、本発明を同様に実施して同様
の効果を得ることができる。その他、本発明はその要旨
を逸脱しない範囲で種々変形して実施できる。

【００４７】

【発明の効果】以上説明したように本発明によれば、高
価となる製造工程を要さずに、縦型パワー素子とその付
属回路とを十分に絶縁分離でき、もって、高信頼性で低
費用の大電力用集積回路を実現できる半導体装置を提供
できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る半導体装置の平面
図

【図２】図１の２−２線矢視断面図

【図３】図１の３−３線矢視断面図

【図４】同実施の形態における製造工程図

【図５】同実施の形態における製造工程図

【図６】同実施の形態における製造工程図

【図７】同実施の形態における製造工程図

【図８】同実施の形態における製造工程図

【図９】同実施の形態における製造工程図

【図１０】同実施の形態における製造工程図

【図１１】同実施の形態における製造工程図

【図１２】同実施の形態における等電位線の分布を示す
図

【図１３】同実施の形態における等電位線の分布を示す
図

【図１４】一般的なインバータ装置の構成図

【図１５】一般的なインバータ装置の構成図

【符号の説明】

３１…ｎ- 型ベース層 ３２，５２…ｐ型ベース層 ３３…ｐ型ウェル層 ３４，４２，５６，７５，８３…絶縁膜 ３６，５３，７３…ｎ+ 型ソース層 ３７，５９，７７，８５…ソース電極 ３８，８２…ｐ+ 型ドレイン層 ３９，７８，８６…ドレイン電極 ４０，９３…ｎ+ 型層 ４３…高抵抗半導体層 ５１，６２…ｎ- 型ドリフト層 ５４，６４…ｐ+ 型層 ５５，７４…ｎ+ 型ドレイン層 ６１…トレンチ ６３…ｐ型アノード層 ６５…ｎ+ 型カソード層 ７１…ｎ- 型層 ８１…ｐ+ 型ソース層 ９０，９１，３４ａ，９５…酸化膜 ９４…ｐ+ 型ベースコンタクト層 ９６…等電位線

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板と、 前記半導体基板の表面に形成されたドレイン層と、 前記ドレイン層の表面上に形成されたドレイン電極と、 前記半導体基板における前記ドレイン層とは反対側の表
   面に選択的に形成された第２導電型ベース層と、 前記第２導電型ベース層の表面に選択的に形成された第
   １導電型ソース層と、 前記第１導電型ソース層と前記第２導電型ベース層とに
   形成されたソース電極と、 前記第１導電型ソース層と前記半導体基板とに挟まれた
   前記第２導電型ベース層上にゲート絶縁膜を介して形成
   されたゲート電極とを備えた縦型半導体素子と；前記半
   導体基板表面における前記ドレイン層とは反対側の表面
   に、前記縦型半導体素子を取り囲むように選択的に形成
   された第２導電型ガードリング層と；前記半導体基板よ
   りも高いキャリア密度を有し、前記第２導電型ガードリ
   ング層を取り囲むように前記半導体基板表面に選択的に
   形成された第１導電型終端層と；前記半導体基板におけ
   る前記縦型半導体素子を取り囲む領域上に形成された絶
   縁層と；前記半導体基板表面に選択的に形成された前記
   第２導電型ベース層の一部から前記第２導電型ガードリ
   ング層を介して前記第１導電型終端層に至る領域上に前
   記絶縁層を介して形成され、第１電極と、第２電極と、
   これら両電極間の電流路となるドリフト領域を有する高
   抵抗半導体層とを備えた横型半導体素子とを具備した半
   導体装置であって、 前記横型半導体素子のドリフト領域の長さは、前記第２
   導電型ベース層と前記第１導電型終端層との間の前記半
   導体基板表面の距離にほぼ等しいことを特徴とする半導
   体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、 前記高抵抗半導体層は、単結晶シリコン基板が前記絶縁
   層に直接接合されることにより形成されたことを特徴と
   する半導体装置。
3. 【請求項３】 請求項１に記載の半導体装置において、 前記高抵抗半導体層は、多結晶シリコンにより構成され
   たことを特徴とする半導体装置。
4. 【請求項４】 請求項１に記載の半導体装置において、 前記横型半導体素子の周囲は素子分離のためのトレンチ
   が形成されたことを特徴とする半導体装置。