JP2016025324A - 半導体装置およびその制御方法 - Google Patents
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Abstract
【課題】高いチャネル移動度を実現すると同時に、高い閾値電圧を有するSiC−MOSFETを得る。【解決手段】第1導電型の炭化珪素基板1の表面上に位置する第1導電型の第1炭化珪素半導体層2と、第1炭化珪素半導体層2内に位置する第2導電型のベース領域3と、ベース領域3内に離間して配置された第1導電型のソース領域4、第2導電型のベースコンタクト領域6と、ソース領域から離間して配置された第1導電型のドレイン電極とを有し、さらに第1炭化珪素半導体層2、ベース領域3、ソース領域4、ベースコンタクト領域6上面に位置し、ソース領域4とベースコンタクト領域6とを接続する第2炭化珪素半導体層7を備える。この構成により、高い閾値電圧を保持したまま、オン抵抗の低減を図ることができる。【選択図】図1
Description
本発明は、炭化珪素を用いた半導体装置およびその制御方法に関する。
炭化珪素(シリコンカーバイド:SiC)は、珪素(Si)に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子(パワーデバイスともいう)、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、トランジスタやダイオードなどのパワーデバイスへの応用が注目されている。
SiCはSiに比べて、高い絶縁破壊電界および熱伝導度を有する。そのため、SiCを用いたパワーデバイス(SiCパワーデバイス)は、従来のSiパワーデバイスに比べて、高耐圧化、低損失化が容易である。また、SiCパワーデバイスは、そのような特性を活かして、Siパワーデバイスと比較して、面積および厚さを大幅に縮小することができる。
SiCを用いたパワーデバイスのうち代表的なスイッチング装置は金属−酸化物−半導体電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor:MOSFET)である。このようなスイッチング装置では、ゲート電極に印加する電圧によって、数A(アンペア)以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とを交互にスイッチングすることができる。また、SiCによれば、オフ状態のとき、数キロV以上の高耐圧を実現できる。
スイッチング装置による損失は、スイッチング装置がオン状態とオフ状態を切り替えるときに発生するスイッチング損失と、オン状態で電流が流れているときに発生する導通損失の二つに分類することができる。スイッチング損失の低減には、寄生容量低減などによるスイッチング速度の高速化が有効であり、導通損失の低減には、スイッチング装置のオン抵抗低減が有効である。
特許文献1には、従来の炭化珪素を用いた半導体装置が開示されている。図18に示されるように、従来の半導体装置1000は、炭化珪素基板1001、第1炭化珪素半導体層1002、第2炭化珪素半導体層1007、ゲート絶縁膜1008、ゲート電極1009、ソース電極1014、ドレイン電極1015、層間絶縁膜1010、上部電極1021、裏面電極1022を備える。第1炭化珪素半導体層1002は、ドリフト領域1002d、ベース領域1003、ソース領域1004、ベースコンタクト領域1006を有する。
SiCを用いたMOSFET(SiC−MOSFET)では、ドリフト領域1002d、ソース領域1004、第2炭化珪素半導体層1007、炭化珪素基板1001などの抵抗の和によって、必ず損失が発生する。またSi−MOSFETと比べて、SiC-MOSFETでは電流が第2炭化珪素半導体層1007を流れるときの抵抗(チャネル抵抗)を無視することができない。したがって、SiC−MOSFETにおける低オン抵抗化には、第2炭化珪素半導体層1007を通過するキャリアの移動度(チャネル移動度)の改善などによる、チャネル抵抗の低減が求められる。
しかしながら、上記目的の達成は事実上困難を極めている。チャネル移動度の改善を阻む要因の一つには、第2炭化珪素半導体層1007とゲート絶縁膜1008界面に存在する多くの界面準位が挙げられる。これら界面準位はキャリアを捕獲して、電流量に寄与できるキャリアの数を減少させるだけでなく、キャリア捕獲後負に帯電するため、クーロン散乱によりキャリアの移動度をも大幅に低下させる。
一方、チャネル移動度を向上させる施策の一つとして、図18に示した構造、すなわちベース領域1003の表面に第2炭化珪素半導体層1007を積んだ構造が提案されている。第2炭化珪素半導体層1007は、例えば、エピタキシャル成長によって形成され、そのドーピング濃度も任意に制御することが可能である。こうして作製されたSiC−MOSFETは、第2炭化珪素半導体層1007を持たない構造と比べて高チャネル移動度を実現し、また、第2炭化珪素半導体層1007の高濃度化が移動度をさらに改善できる。しかし、高チャネル移動度を実現するために第2炭化珪素半導体層1007を高濃度化すると、MOSFETの閾値電圧が低下する課題があった。
このように、第2炭化珪素半導体層1007を有するSiC−MOSFETにおいては、高チャネル移動度、および高い閾値電圧の両立は困難であった。
本発明は、上記に述べた問題を鑑みてなされたものであり、高いチャネル移動度を実現しながらも、高い閾値電圧を有するSiC−MOSFETを得ることを目的とする。
上記目的を達するべく、本発明の半導体装置は、第1導電型の炭化珪素基板と、炭化珪素基板の表面に位置する第1導電型の第1炭化珪素半導体層と、第1炭化珪素半導体層内に位置する第2導電型のベース領域と、ベース領域内に位置する第1導電型のソース領域と、ソース領域から離間して位置する第1導電型のドレイン領域と、ベース領域内においてソース領域から離間して位置する第2導電型のベースコンタクト領域と、第1炭化珪素半導体層の表面上に位置し、ベース領域の少なくとも一部、ソース領域の少なくとも一部、およびベースコンタクト領域の少なくとも一部、に接し、ソース領域とベースコンタクト領域とを接続する第1導電型の第2炭化珪素半導体層と、第2炭化珪素半導体層上に位置するゲート絶縁膜と、ゲート絶縁膜上に位置し、平面視して、ベース領域の一部およびソース領域の一部、と重なるゲート電極と、ドレイン領域に接して位置するドレイン電極と、ベースコンタクト領域に接して位置するベース電極と、ソース領域に接して位置するソース電極と、を備える。
本発明の半導体装置の制御方法は、ソース電極の電位を基準とする前記ゲート電極の電位をVgs、ソース電極の電位を基準とするベース電極の電位をVbs、半導体装置の閾値電圧をVthと定義したとき、Vgs≧Vthの場合、Vbs>0Vとなる電圧をベース電極に印加するステップと、Vgs<Vthの場合、Vbs≦0Vとなる電圧をベース電極に印加するステップと、を備える。
本発明によれば、高いチャネル移動度を実現しながら、同時に高い閾値電圧を有することが可能なSiC−MOSFETを得ることができる。
(実施の形態1)
図1は、本発明を実施するための実施の形態1における、半導体装置100である横型MOSFETの断面模式図である。以下、図面を参照しながら、本発明の実施の形態1に係る半導体装置の1例について説明する。
図1は、本発明を実施するための実施の形態1における、半導体装置100である横型MOSFETの断面模式図である。以下、図面を参照しながら、本発明の実施の形態1に係る半導体装置の1例について説明する。
なお、本実施の形態においては、第1導電型をn型、第2導電型をp型として説明する。ただし、第1導電型と第2導電型は反対導電型であればよく、n型とp型は相互に入れ替わっていても良い。
図1において、高濃度で低抵抗な炭化珪素基板1の表面上にn型の第1炭化珪素半導体層2が形成されている。第1炭化珪素半導体層2の最表層にはアルミニウム(Al)がドーピングされたp型のベース領域3が全面に形成されている。そして、このベース領域3に囲まれるようにして、その表面には、窒素(N)がドーピングされたn型のソース領域4、およびn型のドレイン領域5が形成されている。ソース領域4とドレイン領域5はある一定距離をもって配置され、これらの領域に挟まれたベース領域3の幅はチャネル長として定義される。また、ベース領域3には、ソース領域4とドレイン領域5が形成されている領域とは重ならないように、且つこれらの領域に挟まれることのないように、アルミニウムが高濃度にドーピングされたp型のベースコンタクト領域6が形成されている。なお、本実施の形態1においては、ベースコンタクト領域6がソース領域4に隣接する形で形成されているが、ベースコンタクト領域6はドレイン領域5に隣接する形で形成されていても良い。なお、炭化珪素基板1と第1炭化珪素半導体層2との間にはバッファー層1bが位置している。バッファー層1bは高不純物濃度のSiCからなる。
ここで、説明を簡便にするために、ソース領域4からドレイン領域5までの領域をMOSFETセル100aと呼び、ベースコンタクト領域6からソース領域4まで、もしくはベースコンタクト領域6からドレイン領域5までの領域を接続セル100bと呼ぶこととする。図1では例えば、ベースコンタクト領域6とソース領域4に挟まれている領域が接続セル100bとなる。
ベース領域3、ソース領域4、ドレイン領域5、およびベースコンタクト領域6を含む
第1炭化珪素半導体層2の表面には、n型の第2炭化珪素半導体層7が、例えばエピタキシャル成長によって形成されている。第2炭化珪素半導体層7は、ベース領域3の少なくとも一部、ソース領域4の少なくとも一部、およびベースコンタクト領域6の少なくとも一部に接しており、ソース領域4とベースコンタクト領域6とを接続している。さらに、ソース電極14、ドレイン電極15、ベース電極16が形成される表面部を除いて、例えば二酸化珪素(SiO2)によって構成されるゲート絶縁膜8が形成されている。ゲート絶縁膜8が形成されていないソース領域4上にはソース電極14、ドレイン領域5上にはドレイン電極15、そして、ベースコンタクト領域6上にはベース電極16がそれぞれ形成されている。ドリフト領域2dは、第1炭化珪素半導体層2の内、ベース領域3、ソース領域4、およびドレイン領域5の何れにも該当しない領域である。
第1炭化珪素半導体層2の表面には、n型の第2炭化珪素半導体層7が、例えばエピタキシャル成長によって形成されている。第2炭化珪素半導体層7は、ベース領域3の少なくとも一部、ソース領域4の少なくとも一部、およびベースコンタクト領域6の少なくとも一部に接しており、ソース領域4とベースコンタクト領域6とを接続している。さらに、ソース電極14、ドレイン電極15、ベース電極16が形成される表面部を除いて、例えば二酸化珪素(SiO2)によって構成されるゲート絶縁膜8が形成されている。ゲート絶縁膜8が形成されていないソース領域4上にはソース電極14、ドレイン領域5上にはドレイン電極15、そして、ベースコンタクト領域6上にはベース電極16がそれぞれ形成されている。ドリフト領域2dは、第1炭化珪素半導体層2の内、ベース領域3、ソース領域4、およびドレイン領域5の何れにも該当しない領域である。
また、MOSFETセル100aに含まれるゲート絶縁膜8上にはゲート電極9が形成されている。ゲート電極9は少なくとも、ソース領域4とドレイン領域5に挟まれたベース領域3上に形成され、プロセスマージンを考慮した上で、平面視してソース領域4およびドレイン領域5にも少しオーバーラップさせた形で形成されている。ここで、平面視とは半導体装置100をゲート電極9から炭化珪素基板1の方向へ見ることであり、図1の紙面の上から下へ見ることである。ゲート電極9と、ソース電極14、ドレイン電極15、ベース電極16などそれぞれの電極間を電気的に絶縁するために、層間絶縁膜10が形成されている。
層間絶縁膜10の上から、さらに第1上部電極24がソース電極14に接触し、第2上部電極25がドレイン電極15に、第3上部電極26がベース電極16にそれぞれコンタクトホール110cを介してオーミック接触している。コンタクトホール110cは隣接する層間絶縁膜10間の空間である。
次に、本実施の形態における半導体装置100である横型MOSFETの動作原理について簡単に説明する。図1の断面模式図からも明らかであるように、本実施の形態における横型MOSFETはゲート電極9、ソース電極14、ドレイン電極15、ベース電極16の四つの電極を有する、4端子装置である。
まず、ゲート電極9に閾値電圧以上の正の電圧が印加されると、第2炭化珪素半導体層7の表面に、キャリアである電子が流れることのできる表面キャリア層が形成され、ソース領域4とドレイン領域5が電気的に接続される。ここで、正の電圧がドレイン電極15に印加されると、ソース領域4から第2炭化珪素半導体層7表面の表面キャリア層に注入された電子は、ドレイン電圧により形成される電場にしたがって、ドレイン領域5へと流れ込む。この状態のことをオン状態とよび、このときのオン抵抗が低ければ低いほど導通損失を抑制することが可能となる。
反対に、ゲート電極9に閾値電圧未満の電圧が印加される場合、第2炭化珪素半導体層7の表面に表面キャリア層が形成されないため、ソース領域4とドレイン領域5が電気的に絶縁される。この状態がオフ状態であり、たとえドレイン電極15に正の電圧が印加されたとしても、電流が流れることはない。
ここで、閾値電圧とは、上記のように、ゲート電極9に印加される電圧の閾値のことであって、閾値電圧以上のときにはソース領域4とドレイン領域5が導通し、閾値未満の場合にはソース領域4とドレイン領域5が絶縁する電圧である。
さらに、本実施の形態においては、半導体装置がオン状態のときにベース電極16に正の電圧が印加される。ベース電極16に正の電圧が印加されることによって、第2炭化珪素半導体層7の表面に形成されていた表面キャリア層が、ベース領域3側へと引きつけら
れる。これにより、第2炭化珪素半導体層7とゲート絶縁膜8の界面近傍を流れていた電子が、上記界面におけるクーロン散乱の影響を受けにくくなり、移動度の向上が期待できる。一方で、半導体装置がオフ状態のときは、ベース電圧も、0Vもしくはそれ以下となることが望ましい。つまり、ベース電圧は、ゲート電圧と同期的に制御する必要がある。より具体的には、ゲート電圧が閾値電圧以上であるとき、ベース電極16には正の電圧が印加され、ゲート電圧が閾値電圧未満であるとき、ベース電極16には0Vもしくはそれ以下の電圧が印加される。
れる。これにより、第2炭化珪素半導体層7とゲート絶縁膜8の界面近傍を流れていた電子が、上記界面におけるクーロン散乱の影響を受けにくくなり、移動度の向上が期待できる。一方で、半導体装置がオフ状態のときは、ベース電圧も、0Vもしくはそれ以下となることが望ましい。つまり、ベース電圧は、ゲート電圧と同期的に制御する必要がある。より具体的には、ゲート電圧が閾値電圧以上であるとき、ベース電極16には正の電圧が印加され、ゲート電圧が閾値電圧未満であるとき、ベース電極16には0Vもしくはそれ以下の電圧が印加される。
なお、ベース電極16に印加可能な正の電圧は、ベース領域3およびソース領域4との間に形成される、pn接合の内蔵電位の絶対値以下に設定されている。ベース電極16に印加される電圧が内蔵電位の絶対値以下に設定されることにより、pn接合で発生するリーク電流を抑制することができる。この内蔵電位は半導体装置を形成している半導体材料のバンドギャップの値におよそ等しくなり、本実施の形態における半導体装置が炭化珪素により形成されていることから、Siよりも大きい約3V程度をベース電極16に印加することが可能となる。
つづいて、実施の形態1の半導体装置100である横型MOSFETの製造方法について、図2から図4を使って、順に説明する。
まず、炭化珪素基板1を準備する。炭化珪素基板1は、例えば、低抵抗(抵抗率0.02Ωcm)のn型4H−SiCオフカット基板である。
図2(a)に示すように、炭化珪素基板1の上に高抵抗の第1炭化珪素半導体層2をエピタキシャル成長させる。第1炭化珪素半導体層2を形成する前に、炭化珪素基板1上に、高不純物濃度のSiCによって構成されるバッファー層1bを堆積していてもよい。バッファー層1bの不純物濃度(ドーパント濃度)は、例えば、1×1018cm-3であり、厚さは1μmである。第1炭化珪素半導体層2は、例えばn型4H−SiCによって構成され、ドーパント濃度及び膜厚は、例えばそれぞれ1×1016cm-3及び10μmである。
次に、図2(b)に示すように、第1炭化珪素半導体層2の表面側から全面に、例えばアルミニウム(Al)イオンを第1炭化珪素半導体層2に注入する。ベース注入領域3iのドーパント濃度は、例えば第1炭化珪素半導体層2の表面から100nm付近までの濃度が約2×1019cm-3となるように設定される。ベース注入領域3iと、ベース注入領域3iが到達していない第1炭化珪素半導体層2、いわゆるドリフト領域2dからなるpn接合の接合深さは0.5〜1μm程度である。
つづいて、図2(c)に示すように、第1注入マスク51を用いてベース注入領域3iに、例えば窒素(N)イオンを注入することによって、ソース注入領域4iおよびドレイン注入領域5iを形成する。ソース注入領域4iおよびドレイン注入領域5iの不純物濃度は、それぞれの領域がn型の領域として機能するよう、ベース注入領域のAl不純物濃度よりも高く設定され、例えば第1炭化珪素半導体層2の表面から100nm付近までのドーパント濃度が約5×1019cm-3となるように設定される。
Nイオン注入後、第1注入マスク51を除去し、図2(d)に示すように、第2注入マスク52を形成したのち、開口領域に再びAlイオンを注入することにより、ベースコンタクト注入領域6iが形成される。なお、ベースコンタクト領域6とソース領域4もしくはドレイン領域5までの距離は短ければ短いほど、ベース電位の制御スピードが速くなる。
上記すべてのイオン注入工程が完了したのち、第2注入マスク52を除去して、第1炭化珪素半導体層2に注入された不純物を活性化させる高温熱処理(活性化アニール)を行うことにより、ベース注入領域3iがベース領域3に、ソース注入領域4iおよびドレイン注入領域5iがそれぞれソース領域4、ドレイン領域5に、そしてベースコンタクト注入領域6iがベースコンタクト領域6になる。ベース領域3の深さは例えば550nm、平均的なドーパント濃度は約2×1019cm-3である。ソース領域4およびドレイン領域5の深さは例えば250nm、平均的なドーパント濃度は約5×1019cm-3である。ベースコンタクト領域6の深さは例えば400nm、平均的なドーパント濃度は約1×1020cm-3である。なお、活性化アニール後の第1炭化珪素半導体層2の表面清浄化のために、第1炭化珪素半導体層2の表層を除去する場合がある。
次に、図3(a)に示すように、ベース領域3、ソース領域4、ドレイン領域5、およびベースコンタクト領域6を含む第1炭化珪素半導体層2の表面全体に、例えば高温下における炭化珪素エピタキシャル成長により、第2炭化珪素半導体層7が形成される。第2炭化珪素半導体層7の平均ドーパント濃度及び膜厚は、例えば約1×1018cm-3、90nmであるが、このように一様な濃度にドーピングされていてもよいし、または成長方向に対して、ある濃度プロファイルを有していてもよい。第2炭化珪素半導体層7のドーパント濃度やそのプロファイルにより、本実施の形態における半導体装置100の閾値電圧やオン抵抗等の特性が大きく変化するため、エピタキシャル成長の制御が大変重要となる。
なお、第2炭化珪素半導体層7はMOSFETセル100aのベース領域3上のみならず、接続セル100bのベース領域3上にも形成されている。ベース電圧を印加したとき、ホールはベース領域3内を流れるが、このとき第2炭化珪素半導体層7が表面にあることにより、ホールがベース領域3表面近傍を流れるときの移動度が改善し、ベース電位の制御スピードが速くなる。また、第2炭化珪素半導体層7上に形成されるゲート絶縁膜8の膜質は、イオン注入による結晶ダメージが残る第1炭化珪素半導体層2上に形成されるゲート絶縁膜8の膜質よりも良くなるため、ホールをトラップすることのできる界面準位が減少する。これにより、ベース−ソース間に起こりうるトラップ起因のリーク電流を低減することが可能となる。
次いで、図3(b)に示すように、第2炭化珪素半導体層7を覆うようにして、ゲート絶縁膜8が形成される。熱酸化によりゲート絶縁膜8を形成した場合は、第2炭化珪素半導体層7の上部一部はゲート絶縁膜8になってしまうため、先の第2炭化珪素半導体層7では熱酸化により消失する厚さを考慮しておく必要がある。今の場合は目標値に対して、例えば第2炭化珪素半導体層7を約50nm程度厚く形成したうえで、約90nmとしている(第2炭化珪素半導体層7の出来栄えは約40nmとなる。)。ゲート絶縁膜は約70nmである。
ここで、必要に応じて、ゲート絶縁膜8と第2炭化珪素半導体層7の界面に対し、窒化処理等が実施される(例えば、一酸化窒素(NO)、二酸化窒素(N2O)など窒素酸化物系ガス雰囲気中において高温アニールがなされる。)。これにより、チャネル移動度を著しく低下させる第2炭化珪素半導体層7とゲート絶縁膜8の界面に存在する界面準位を安定化、即ち界面における界面準位密度を低減させることができる。
次に、ゲート絶縁膜8の表面に、リンを7×1020cm-3程度ドーピングした多結晶シリコン膜を堆積した後、マスク(不図示)を用いて、多結晶シリコン膜をドライエッチングすることにより、所望の領域にゲート電極9を形成する。ゲート電極9の厚さは約500nmである。
つづいて、図3(c)に示すように、ゲート電極9の表面及びゲート絶縁膜8の表面を覆うように、例えばSiO2を用いた層間絶縁膜10をCVD法によって堆積する。層間絶縁膜10の厚さは、例えば1μmである。
さらに、マスク(不図示)を用いて、ドライエッチングにより、層間絶縁膜10およびゲート絶縁膜8の一部を除去して、コンタクトホール10cを形成し、図3(d)に示すように、例えば厚さ100nm程度のニッケル膜13を層間絶縁膜10および第2炭化珪素半導体層7上に形成する。さらに、不活性雰囲気内で例えば950℃の温度で、5分間熱処理を行うことにより、ニッケル膜13を炭化珪素と反応させ、ニッケルシリサイドで構成されるソース電極14、ドレイン電極15、およびベース電極16を形成する。ここで、ソース電極14およびドレイン電極15は、それぞれソース領域4、ドレイン領域5に対してオーミック接触する。また、ベース電極16は、ベースコンタクト領域6に対してオーミック接触する。次いで、エッチングによって、層間絶縁膜10上のニッケル膜13を除去した後に、図4(a)の構造となる。
最後に、層間絶縁膜10上及びコンタクトホール10c内に、厚さ4μm程度のアルミニウム膜を堆積し、所望のパターンにエッチングすることにより、図4(b)に示すように、第1上部電極24、第2上部電極25、第3上部電極26がそれぞれソース電極14、ドレイン電極15、およびベース電極16上に得られる。なお、図示しないが、チップ端にゲート電極9と接触するゲート配線(又はゲートパッド)も他の領域に形成する。このようにして、図1に示した半導体装置100が得られる。
このようにして形成された半導体装置100は、例えばトランジスタの特性として、室温における閾値電圧は約4V程度であり、設計により1〜10V程度の閾値電圧は容易に実現できる。使いやすさの観点からは、室温における閾値電圧は2〜8Vが望ましい。この閾値電圧の制御は、例えば第2炭化珪素半導体層7の濃度もしくは膜厚の制御により任意に設定することができる。第2炭化珪素半導体層7の濃度が高い場合や膜厚が厚い場合には低い閾値電圧のトランジスタが、反対に上記第2炭化珪素半導体層7の濃度が低い場合や膜厚が薄い場合には高い閾値電圧のトランジスタが得られる。
図5には、本実施の形態にしたがって作製された、半導体装置100である横型SiC−MOSFETの移動度特性のゲート電圧依存性が示されている。図5の横軸はゲートオーバードライブ電圧、縦軸は電界効果移動度である。なお、この図では、第2炭化珪素半導体層7内での電子の移動方向、すなわちチャネル方向が[11−20]方向および[1−100]方向の両方のものが比較されており、それぞれベース電圧(Vb)を印加したときの効果が示されている。
図5が示す実験結果によると、ベース電極16に印加される電圧が0Vであるとき、電子のチャネル移動度はチャネル方向に依存せず、異方性は見られない。一方、SiCのバルク中においては、移動度に異方性があることが一般に知られており、例えば[11−20]方向でのバルク移動度は[1−100]方向でのバルク移動度よりも高いものとなる。しかし、本実施の形態における横型SiC−MOSFETのように、第2炭化珪素半導体層7とゲート絶縁膜8の界面近傍を電子が流れる構造では、チャネルを流れる電子がクーロン散乱の影響を大きく受けるため、バルク移動度で見えていた異方性が見えなくなる。
次に、ベース電極16に正の電圧が印加されると、チャネル移動度に異方性が現れる。これは、ベース領域3側へと引きつけられた電子が、上記界面から物理的に遠ざかることによって、クーロン散乱の影響が弱まり、従来のバルク移動度の異方性がチャネル移動度に反映されるためである。したがって、バルク移動度がもとより高い、例えば[11−2
0]方向での方が、バルク移動度の低い、例えば[1−100]方向のチャネルよりも、ベース電極に正の電圧を印加したときの移動度向上の効果がより顕著となる。
0]方向での方が、バルク移動度の低い、例えば[1−100]方向のチャネルよりも、ベース電極に正の電圧を印加したときの移動度向上の効果がより顕著となる。
上記効果を鑑みて、本実施の形態における半導体装置100である4端子を有する横型SiC−MOSFETにおいては、バルク移動度の高いチャネル方向、例えば[11−20]方向をチャネル方向の主成分として、図6のように設定することにより、オン抵抗の最小化を図ることができる。言い換えると、第2炭化珪素半導体層7の[11−20]方向を第2炭化珪素半導体層7を流れる電流方向に設定することでオン抵抗の低減を図ることができる。
また、ベース電極16に正の電圧を印加して、電子をゲート絶縁膜8界面から遠ざける効果は、第2炭化珪素半導体層7の高濃度化によっても実現できるが、第2炭化珪素半導体層7の高濃度化は、閾値電圧の低下を引き起こすため、トランジスタ誤点弧の観点から好ましくない。一方、本実施の形態における半導体装置では、ゲート電圧が閾値電圧以上であるときにベース電極16に正の電圧が印加される。これにより、閾値電圧の低下を引き起こすことなく、従来の高い閾値電圧を保持したまま、オン状態でのチャネル移動度を改善することができる。
(実施の形態2)
図7(a)は本発明を実施するための実施の形態2における半導体装置300である縦型MOSFETの断面模式図を示している。図7(b)は本実施の形態における縦型MOSFETの平面を模式的に示しており、図7(b)のA−A’間における断面が図7(a)となる。なお、図7(b)の平面断面図は、図7(a)における第1炭化珪素半導体層102表面での断面を示しており、後述する各注入層や電極表面などが示されている。
図7(a)は本発明を実施するための実施の形態2における半導体装置300である縦型MOSFETの断面模式図を示している。図7(b)は本実施の形態における縦型MOSFETの平面を模式的に示しており、図7(b)のA−A’間における断面が図7(a)となる。なお、図7(b)の平面断面図は、図7(a)における第1炭化珪素半導体層102表面での断面を示しており、後述する各注入層や電極表面などが示されている。
図7(b)は本実施の形態における半導体装置300を構成する単位ユニットセル200を示している。実施の形態2における半導体装置300は、この単位ユニットセル200を複数並列に接続することによって、大電流用に使用されるトランジスタとなり、例えば単位ユニットセル200は図8に示すように平面状に敷き詰められている。
図7(b)で上記単位ユニットセル200は少なくともソースセル200s、ベースセル200bの2種類の基本ユニットセルを含有する。例えば、本実施の形態においては、一つのベースセル200bを取り囲むようにして、六つのソースセル200sが配置されている。なお、実施の形態1と同様に、本実施の形態においても、第1導電型をn型、第2導電型をp型として説明する。
図7(a)において、まず高濃度で低抵抗な炭化珪素基板101の表面上に、n型の第1炭化珪素半導体層102が形成されている。
第1炭化珪素半導体層102の最表層にはアルミニウム(Al)がドーピングされた、p型のベース領域103が所望の領域に形成されている。ベース領域103が形成されていない第1炭化珪素半導体層102はドリフト領域102dとなる。炭化珪素基板101と第1炭化珪素半導体層102との間にはバッファー層101bが位置している。バッファー層101bは高不純物濃度のSiCからなる。
ソースセル200s内のベース領域103の表面には窒素(N)がドーピングされたn型のソース領域104が形成されている。同様に、ベースセル200b内に、その表面にはAlが高濃度にドーピングされたp型のベースコンタクト領域106が形成されている。ベース領域103、ソース領域104、およびベースコンタクト領域106を含む第1炭化珪素半導体層102の表面には、n型の第2炭化珪素半導体層107がエピタキシャ
ル成長によって形成されている。第2炭化珪素半導体層107はベース領域103の少なくとも一部、ソース領域104の少なくとも一部、およびベースコンタクト領域106の少なくとも一部に接しており、ソース領域104とベースコンタクト領域106とを接続している。
ル成長によって形成されている。第2炭化珪素半導体層107はベース領域103の少なくとも一部、ソース領域104の少なくとも一部、およびベースコンタクト領域106の少なくとも一部に接しており、ソース領域104とベースコンタクト領域106とを接続している。
さらに、第2炭化珪素半導体層107の表面には、例えば二酸化珪素(SiO2)によって構成されるゲート絶縁膜108が形成されている。また、ゲート絶縁膜108が形成されていないソース領域104、ベースコンタクト領域106上には、ソース電極114、ベース電極116がそれぞれ形成されている。ソース電極114はソース領域104に、ベース電極116はベースコンタクト領域106にそれぞれオーミック接触する。
ゲート電極109は、前記ゲート絶縁膜108上のうち、平面視にてベース領域103、ソース領域104、およびドリフト領域102dが第1炭化珪素半導体層102の表面に露出している部分上にまたがって形成されている。
ソース電極114、ベース電極116上を除いて、ゲート絶縁膜108上に第1層間絶縁膜110が形成されている。第1層間絶縁膜110の上から、さらに第1上部電極126が、ソース電極114およびその周辺部に重ならないようにして形成されている。第1上部電極126を覆い、且つソース電極114に重ならないように、第2層間絶縁膜111が形成されている。
なお、実施の形態1で述べたように、ベース電極116に印加される電圧は最大3V程度の電圧であり、ソース電極114は常に0Vであることから、第2層間絶縁膜の膜厚はある程度薄い膜でもよく、例えばその膜厚は50nm以上あればよい。第2上部電極124は半導体装置300の表面全体を覆う形で形成されており、ソース電極114と接触している。
炭化珪素基板101内の裏面側には、ドレイン領域105が形成されている。ドレイン領域105にはさらにドレイン電極115が形成されており、ドレイン領域105と接触している。ドレイン電極115上にはさらに裏面電極125が形成されている。
図9(a)と図9(b)は、それぞれ図7(a)、図7(b)と同じ半導体装置300の構造を示しているが、図9(a)と図9(b)は説明を簡便にするために、ベース領域103を二つの領域として基本ベース領域103aと接続ベース領域103bに分けて再定義している。基本ベース領域となる103aは、基本ユニットセルであるソースセル200s、およびベースセル200bの各々の中に形成されるベース領域103として定義され、接続ベース領域となる103bはこれら基本ベース領域103aを電気的に接続するために形成されるベース領域103として定義される。なお、図9(b)はベース領域103の下面近傍でベース領域103を通る断面図である。
接続ベース領域103bは、その主な目的として、ソースセル200sに含まれる基本ベース領域103aとベースセル200bに含まれる基本ベース領域103aを接続するために用いられる。また、異なる2つのソースセル200sの基本ベース領域103a同士は接続ベース領域103bを介して、接続されていてもよいし、接続されていなくてもよい。本実施の形態では図示しないが、ある単位ユニットセル200に含まれるソースセル200sの基本ベース領域103aが、別の単位ユニットセル200に含まれるベースセル200bの基本ベース領域103aと、接続ベース領域103bを介して接続されていてもよい。ソース領域104はソースセル200sの基本ベース領域103aに囲まれている。同様に、ベースコンタクト領域106はベースセル200bの基本ベース領域103aに囲まれている。
ドリフト領域102dのうち、ベース領域103が形成されておらず、第1炭化珪素半導体層102が表面まで到達している領域がある。図10(a)に示すように、この領域は隣接するベース領域103によって挟まれており、説明を簡便にするためにJFET(接合型電界効果トランジスタ、Junction Field−Effect Transistor)領域102jと呼ぶこととする。図7(a)、図9(a)および図10(a)に示す半導体装置300は、構成要素の定義が異なるだけで、何れも同じ半導体装置300を示している。このJFET領域102jは、ドリフト領域102dの一部であるとして、不純物濃度はドリフト領域102dと同じにしてもよいが、図10(b)に示すように、n型の不純物をイオン注入等により導入し、第1炭化珪素半導体層102よりも不純物濃度を高くしたJFET領域102jを形成してもよい。この高濃度のJFET領域102jにより、JFET領域102jの抵抗値を低減することができる。
この高濃度のJFET領域102jの深さは、ベース領域103の深さよりも大きくなるように設定されることが好ましい。なお、ここでいう高濃度のJFET領域102jの深さとは、高濃度のJFET領域102jにおける不純物濃度が、ドリフト領域102dと同じ不純物濃度になるときの深さをいう。
ここで、本実施の形態におけるチャネル領域の定義について説明する。図11(a)と図11(b)には図7(b)に示す単位ユニットセル200を構成するソースセル200sのうち、左端のソースセル200sと左上のソースセル200sをそれぞれ拡大して示している。さらに、これらの図にはキャリアである電子の進行方向も矢印で示している。このとき、電子はソース領域104の各辺から、基本ベース領域103a上の第2炭化珪素半導体層107の中を通過して、JFET領域102jへと流れ込む。しかし、本実施の形態のように、接続ベース領域103bが基本ベース領域103aに隣接している領域では、電子がJFET領域102jへと流れ込むことができない。したがって、図11(a)、図11(b)に示されるソースセル200sのソース領域104の一辺の長さをsと定義すると、図11(a)では基本ベース領域103aと接続ベース領域103bが接している長さtが、図11(b)では長さuだけチャネルとして機能しないため、実効的なチャネル幅はそれぞれ、4s−t、4s−uというように、接続ベース領域103bが存在しない場合のチャネル幅4sから短くなっていることが分かる。
なお、ゲート電極109は、前記ゲート絶縁膜108上のうち、ソースセル200sに含まれる基本ベース領域103a上にさえ形成されていればよいが、前述したように、接続ベース領域103bに隣接している基本ベース領域103a上の第2炭化珪素半導体層107はチャネルとしての機能を失っているため、これら接続ベース領域103bに隣接する基本ベース領域103a上には、ゲート電極109は形成されていなくてもよい。したがって、プロセスマージンを考慮すると、ゲート電極109は基本ベース領域103a、ソース領域104の少なくとも一部、及びJFET領域102jの一部に跨るようにして形成されている。
図12は第1上部電極126のおよそ表面における、平面断面図を示している。第1上部電極126はソース電極114およびソース電極114を囲う第2層間絶縁膜111が形成されている領域を除いて、全面に形成されており、ベース電極116とは各単位ユニットセル200の中心部に設けられた第1層間絶縁膜110の開口部を通して接触している。また、のちにソース電極上に形成する第2上部電極124とは第2層間絶縁膜111を介して、絶縁されている。
次に、実施の形態2における半導体装置300である縦型MOSFETの動作原理および効果について簡単に述べる。基本的な動作原理は実施の形態1と同じである。本実施の
形態における縦型SiC−MOSFETもゲート電極109、ソース電極114、裏面電極125、ベース電極116の四つの電極を有する、4端子装置である。
形態における縦型SiC−MOSFETもゲート電極109、ソース電極114、裏面電極125、ベース電極116の四つの電極を有する、4端子装置である。
まず、ゲート電極109に閾値電圧以上の正の電圧が印加されると、第2炭化珪素半導体層107の表面に、キャリアである電子が流れることのできる表面キャリア層が形成され、ソース領域104とJFET領域102jが電気的に接続される。ここで、正の電圧が裏面電極125に印加されると、ソース領域104から第2炭化珪素半導体層107表面の表面キャリア層に注入された電子は、ドレイン電圧により形成される電場にしたがい、JFET領域102jを介して、第1炭化珪素半導体層102へと流れ込む。この状態が縦型MOSFETにおけるオン状態である。
反対に、ゲート電極109に閾値電圧未満の電圧が印加されても、第2炭化珪素半導体層107の表面に、表面キャリア層が形成されないため、ソース領域104とJFET領域102jは電気的に絶縁される。この状態が縦型MOSFETにおけるオフ状態である。このとき、裏面電極125に印加される高電圧は、ベース領域103とドリフト領域102dの間に形成される空乏層によって保持される。
なお、本実施の形態においても、半導体装置300がオン状態のときにベース電極116に正の電圧が印加される。ベース電極116に正の電圧が印加されることによって、第2炭化珪素半導体層107の表面に形成されていた表面キャリア層が、ベース領域103側へと引きつけられる。これにより、第2炭化珪素半導体層107とゲート絶縁膜108の界面近傍を流れていた電子が、上記界面におけるクーロン散乱の影響を受けにくくなり、移動度の向上が期待できる。一方、半導体装置300がオフ状態のときは、パンチスルー抑制のため、ベース電圧は、0Vもしくはそれ以下となることが望ましい。つまり、ベース電圧はゲート電圧と同期的に制御することが好ましい。即ち、ゲート電圧が閾値電圧以上であるとき、ベース電極116には正の電圧が印加され、ゲート電圧が閾値電圧未満であるとき、ベース電極116には0Vもしくはそれ以下の電圧が印加されることが好ましい。
なお、実施の形態1同様、ベース電極116に印加可能な正の電圧は、ベース領域103およびソース領域104との間に形成される、pn接合の内蔵電位よりも小さく設定される。ベース電極116に印加される電圧が内蔵電位よりも小さく設定されることにより、pn接合で発生するリーク電流を抑制することができる。この内蔵電位は半導体装置300を形成している半導体材料のバンドギャップの値におよそ等しくなり、本実施の形態における半導体装置300は炭化珪素により形成されていることから、Siよりも大きい約3V程度をベース電極16に印加することが可能となる。
つづいて、実施の形態2の半導体装置300である縦型MOSFETの製造方法について、図13から図15を使って、順に説明する。
まず、炭化珪素基板101を準備する。炭化珪素基板101は、例えば、低抵抗(抵抗率0.02Ωcm)のn型4H−SiCオフカット基板である。
図13(a)に示すように、炭化珪素基板101の上に高抵抗の第1炭化珪素半導体層102をエピタキシャル成長させる。第1炭化珪素半導体層102を形成する前に、炭化珪素基板101上に、高不純物濃度のSiCによって構成されるバッファー層101bを堆積していてもよい。バッファー層101bの不純物濃度(ドーパント濃度)は、例えば、1×1018cm-3であり、厚さは1μmである。第1炭化珪素半導体層102は、例えばn型4H−SiCによって構成され、ドーパント濃度及び膜厚は、例えばそれぞれ1×1016cm-3及び10μmである。
次に、図13(b)に示すように、例えばSiO2からなる第1注入マスク151を形成し、第1炭化珪素半導体層102の表面側から、例えばアルミニウム(Al)イオンを第1炭化珪素半導体層102に注入する。ベース注入領域103iのドーパント濃度は、例えば第1炭化珪素半導体層102の表面から200nm付近までの濃度が約2×1019cm-3となるように設定される。ベース注入領域103iとベース注入領域103iとは重ならない第1炭化珪素半導体層102からなるpn接合の接合深さは0.5〜1μm程度である。好ましくは、半導体装置300が所望の耐圧を有するとき、のちに形成するソース領域104と第1炭化珪素半導体層102との間でパンチスルーしないように、ベース領域103の濃度、プロファイル、厚さが決定される。ドリフト領域102dは第1炭化珪素半導体層102内でベース注入領域103iにならない領域である。
つづいて、図13(c)に示すように、第1注入マスク151を除去し、第2注入マスク152を形成後、ベース注入領域103iに、例えば窒素(N)イオンを注入することによって、ソース注入領域104iを形成する。第1注入マスク151を残したままで、第1注入マスク151の側壁マスクを形成して第2注入マスク152を形成しても良い(つまり、ベース注入領域103iに対してソース注入領域104iを自己整合的に形成する、いわゆるセルフアラインプロセスを適用しても良い)。ソース注入領域104iの不純物濃度は、ベース注入領域103iのAl不純物濃度よりも高く設定され、例えば第1炭化珪素半導体層102の表面から200nm付近までのドーパント濃度が約5×1019cm-3となるように設定される。
Nイオン注入後、第2注入マスク152を除去し、図13(d)に示すように、第3注入マスク153を形成したのち、開口領域に再びAlイオンを注入することにより、ベースコンタクト注入領域106iが形成される。なお、ベースコンタクト領域106は各単位ユニットセル200内に必ず一箇所設けられる。
次に、第3注入マスク153を除去し、第1炭化珪素半導体層102の表面に露出しているドリフト領域102dに対し、炭化珪素基板101上方からみてこのドリフト領域102dを包括するように、JFET注入領域102iを形成してもよい。このJFET注入領域102iは、例えばNをイオン注入して形成する。JFET注入領域102iは炭化珪素基板101の垂直方向に対して、第1炭化珪素半導体層102の表面から、少なくともベース注入領域103iより深い位置まで形成される。また、JFET注入領域102iのイオン注入時の不純物濃度は、第1炭化珪素半導体層102のドーパント濃度よりも大きい。本実施形態においては、例えばJFET領域102jの平均不純物濃度は約1×1017cm-3に設定される。なお、図14(a)から図15(b)において、JFET領域102jは不純物を注入して得られた高濃度のJFET領域102jではなく、ドリフト領域102dの一部としてのJFET領域102jとして示す。
上記すべてのイオン注入工程が完了したのち、第1炭化珪素半導体層102に注入された不純物を活性化させる高温熱処理(活性化アニール)を行うことにより、図14(a)に示すように、ベース注入領域103iがベース領域103に、ソース注入領域104iがソース領域104に、そしてベースコンタクト注入領域106iがベースコンタクト領域106になる。ベース領域103の深さは例えば550nm、平均的なドーパント濃度は約2×1019cm-3である。ソース領域104およびドレイン領域105の深さは例えば250nm、平均的なドーパント濃度は約5×1019cm-3である。コンタクト領域106の深さは例えば400nm、平均的なドーパント濃度は約1×1020cm-3である。なお、活性化アニール後の第1炭化珪素半導体層102の表面清浄化のために、第1炭化珪素半導体層102の表層を除去する場合がある。
次に、ベース領域103、ソース領域104、およびベースコンタクト領域106を含む第1炭化珪素半導体層102の表面全体に、例えば高温下における炭化珪素エピタキシャル成長により、第2炭化珪素半導体層107が形成される。移動度向上を目的として形成される、第2炭化珪素半導体層107の平均ドーパント濃度及び膜厚は、例えば約1×1018cm-3、90nmであるが、このように一様な濃度にドーピングされていてもよいし、または成長方向に対して、ある濃度プロファイルを有していてもよい。第2炭化珪素半導体層107は、実施の形態1と同様、チャネルすべてのベース領域103上において残されるほうが好ましい。
次いで、第2炭化珪素半導体層107を覆うようにして、ゲート絶縁膜108が形成される。熱酸化によりゲート絶縁膜108を形成した場合は、第2炭化珪素半導体層107の上層の一部はゲート絶縁膜108になってしまうため、先の第2炭化珪素半導体層107では熱酸化により消失する厚さを考慮しておく必要がある。今の場合は目標値に対して、例えば第2炭化珪素半導体層107を約50nm程度厚く形成したうえで、約90nmとしている(第2炭化珪素半導体層107の出来栄えは約40nmとなる。)。ゲート絶縁膜は約70nmである。
ここで、必要に応じて、ゲート絶縁膜108と第2炭化珪素半導体層107の界面に対し、窒化処理等を実施する(例えば、一酸化窒素(NO)、二酸化窒素(N2O)など窒素酸化物系ガス雰囲気中において高温アニールがなされる。)。これにより、チャネル移動度を著しく低下させる第2炭化珪素半導体層107とゲート絶縁膜108の界面に存在する界面準位の安定化を図ることができる。即ち、界面準位密度を低減することができ、移動度を向上させることができる。
次に、図14(b)に示すように、ゲート絶縁膜108の表面に、リンを7×1020cm-3程度ドーピングした多結晶シリコン膜を堆積した後、マスク(不図示)を用いて、多結晶シリコン膜をドライエッチングすることにより、所望の領域にゲート電極109を形成する。ゲート電極109の厚さは約500nmである。
つづいて、図14(c)に示すように、ゲート電極109の表面及び第1炭化珪素半導体層102の表面を覆うように、例えばSiO2を用いた第1層間絶縁膜110を例えばCVD法によって堆積する。第1層間絶縁膜110の厚さは、例えば1μmである。
次に、マスク(不図示)を用いて、ドライエッチングにより、第1層間絶縁膜110の一部を除去して、コンタクトホール110cおよび111cを形成し、図14(d)に示すように、例えば厚さ200nm程度のニッケル膜113を第1層間絶縁膜110上に形成する。さらに、不活性雰囲気内で例えば950℃の温度で、5分間熱処理を行うことにより、ニッケル膜113を炭化珪素と反応させ、ニッケルシリサイドで構成されるソース電極114、およびベース電極116を形成する。ここで、ソース電極114はソース領域104に、ベース電極116はベースコンタクト領域106に対してオーミック接触する。次いで、エッチングによって、第1層間絶縁膜110上のニッケル膜113を除去した後に、炭化珪素基板101裏面に、例えば窒素(N)イオンを注入することによってn型のドレイン領域105を得ることができる。その後、ドレイン領域105上に、例えばニッケルを全面に堆積させ、同様に熱処理によって炭化珪素と反応させて、ドレイン領域105に対してオーミック接触となるドレイン電極115を形成し、図15(a)の構造となる。
第1層間絶縁膜110上及びコンタクトホール110c内に、厚さ2μm程度のアルミニウム膜を堆積し、マスク(不図示)を用いて、ウェットエッチングにより、図15(b)に示すように、第1上部電極126がベース電極116上に得られる。さらに、第2層
間絶縁膜111を全面に堆積し、少なくとも第1上部電極126を覆うマスク(不図示)を用いて、ドライエッチングにより第2層間絶縁膜111の一部を除去し、ソース電極114を露出させる。最後に、第1層間絶縁膜110、第2層間絶縁膜111、及びコンタクトホール111c内に、厚さ4μm程度のアルミニウム膜を全面に堆積し、第2上部電極124をソース電極114上に接触させる。最後に、裏面のドレイン電極115の上に、例えばチタン、ニッケル、銀の積層電極を裏面電極125として堆積することにより、図15(b)に示した半導体装置300が得られる。
間絶縁膜111を全面に堆積し、少なくとも第1上部電極126を覆うマスク(不図示)を用いて、ドライエッチングにより第2層間絶縁膜111の一部を除去し、ソース電極114を露出させる。最後に、第1層間絶縁膜110、第2層間絶縁膜111、及びコンタクトホール111c内に、厚さ4μm程度のアルミニウム膜を全面に堆積し、第2上部電極124をソース電極114上に接触させる。最後に、裏面のドレイン電極115の上に、例えばチタン、ニッケル、銀の積層電極を裏面電極125として堆積することにより、図15(b)に示した半導体装置300が得られる。
このようにして形成された半導体装置300は、例えばトランジスタの特性として、室温における閾値電圧は約4V程度である。使いやすさの観点からは、室温における閾値電圧は2〜8Vが望ましい。この閾値電圧の制御は、例えば第2炭化珪素半導体層107の濃度もしくは膜厚の制御により任意に設定することができる。第2炭化珪素半導体層107の濃度が高い場合や膜厚が厚い場合には低い閾値電圧のトランジスタが、反対に上記第2炭化珪素半導体層107の濃度が低い場合や膜厚が薄い場合には高い閾値電圧のトランジスタが得られる。
ベース電圧印加により移動度が向上する一方、本実施の形態における半導体装置300である縦型SiC−MOSFETでは、ベース電圧を印加するために、例えば基本ベース領域103aの一部が接続ベース領域103bと接続される必要があり、実効的なチャネル幅が短くなる。従来、オン状態のとき、ソース領域104からベース領域103上の第2炭化珪素半導体層107に流れ込んだ電子は、最も低抵抗となる最短経路を通って、JFET領域102jへと到達する。しかし、基本ベース領域103aが接続ベース領域103bに接続しているチャネル領域では、電子がJFET領域102jに流れ込むことができず、電流に寄与することができない。したがって、ベース電圧を印加したとき、単位チャネル幅あたりのオン抵抗は改善するものの、オン抵抗のさらなる最小化には、基本ベース領域103aと接続ベース領域103bが接する長さを出来るだけ短くしなければならない。
ここで、本実施の形態における、結晶軸方向とチャネル方向の関係性を図16に示す。各ソースセル内における基本ベース領域103aの形状は、図16に示すように、例えば正方形をとることができる。このとき、基本ベース領域103aの4辺は、例えば[11−20]方向もしくは[1−200]方向のどちらかの方向に対して垂直となるように配置される。
一方、図5に示したように、ベース電圧を印加したときの移動度改善の効果は、チャネル方向に大きく依存する。図5では、チャネル領域である第2炭化珪素半導体層107中を電流が流れる方向が[11−20]方向と平行であるときの方が、[1−100]方向と平行であるときよりも、移動度改善の効果が大きいことが分かる。
上記効果を鑑みた場合、本実施の形態を実施する上では、例えばバルク移動度の高い[11−20]方向を向いたチャネルを多く生かすことにより、チャネル幅が短くなることに対するオン抵抗増大の影響を軽減することができる。この場合、基本ベース領域103aの四辺のうち、その垂直な方向が[1−100]方向と平行な基本ベース領域103aの辺の一部を、接続ベース領域103bに接続することになる。この形状は、例えば図11(a)に示されているものと同じである。
また反対に、基本ベース領域103aの四辺のうち、その垂直方向が[11−20]方向と平行な基本ベース領域103aの辺の一部を、接続ベース領域103bに接続すると、[1−100]方向における移動度改善の効果が限定的であるため、チャネル幅が短くなる効果の方が大きくなり、ベース電圧を印加することによるオン抵抗低減の効果が小さ
くなる。
くなる。
これらを考慮すると、例えばバルク移動度の異なるチャネル方向が複数混在するとき、バルク移動度の低いチャネル方向の基本ベース領域103aの辺の一部が接続ベース領域103bに接続される長さを、バルク移動度の高いチャネル方向の基本ベース領域103aの辺の一部が接続ベース領域103bに接続される長さよりも長くすることが、オン抵抗の低減に有効であることがいえる。
なお、図17に示すように、半導体装置300はベース電極116への印加電圧の制御をする制御回路180を含む構成にしてもよい。実施の形態1における半導体装置100においても同様である。
本発明は、SiC−MOSFET等の半導体装置、及びそれを備えたインバータ回路等の種々の制御装置や駆動装置に広く適用できる。
100,300,1000 半導体装置
100a MOSFETセル
100b 接続セル
200 単位ユニットセル
200s ソースセル
200b ベースセル
1,101,1001 炭化珪素基板
1b,101b バッファー層
2,102,1002 第1炭化珪素半導体層
2d,102d,1002d ドリフト領域
102j JFET領域
102i JFET注入領域
3,103,1003 ベース領域
3i,103i ベース注入領域
103a 基本ベース領域
103b 接続ベース領域
4,104,1004 ソース領域
4i,104i ソース注入領域
5,105 ドレイン領域
5i ドレイン注入領域
6, 106, 1006 ベースコンタクト領域
6i,106i ベースコンタクト注入領域
7,107,1007 第2炭化珪素半導体層
8,108,1008 ゲート絶縁膜
9,109,1009 ゲート電極
10 層間絶縁膜
110 第1層間絶縁膜
111 第2層間絶縁膜
10c,110c,111c コンタクトホール
14,114,1014 ソース電極
15,115,1015 ドレイン電極
16,116 ベース電極
24,126 第1上部電極
25,124 第2上部電極
26 第3上部電極
51,151 第1注入マスク
52,152 第2注入マスク
125,1022 裏面電極
153 第3注入マスク
180 制御回路
1021 上部電極
1010 層間絶縁膜
100a MOSFETセル
100b 接続セル
200 単位ユニットセル
200s ソースセル
200b ベースセル
1,101,1001 炭化珪素基板
1b,101b バッファー層
2,102,1002 第1炭化珪素半導体層
2d,102d,1002d ドリフト領域
102j JFET領域
102i JFET注入領域
3,103,1003 ベース領域
3i,103i ベース注入領域
103a 基本ベース領域
103b 接続ベース領域
4,104,1004 ソース領域
4i,104i ソース注入領域
5,105 ドレイン領域
5i ドレイン注入領域
6, 106, 1006 ベースコンタクト領域
6i,106i ベースコンタクト注入領域
7,107,1007 第2炭化珪素半導体層
8,108,1008 ゲート絶縁膜
9,109,1009 ゲート電極
10 層間絶縁膜
110 第1層間絶縁膜
111 第2層間絶縁膜
10c,110c,111c コンタクトホール
14,114,1014 ソース電極
15,115,1015 ドレイン電極
16,116 ベース電極
24,126 第1上部電極
25,124 第2上部電極
26 第3上部電極
51,151 第1注入マスク
52,152 第2注入マスク
125,1022 裏面電極
153 第3注入マスク
180 制御回路
1021 上部電極
1010 層間絶縁膜
Claims (7)
- 第1導電型の炭化珪素基板と、
前記炭化珪素基板の表面に位置する第1導電型の第1炭化珪素半導体層と、
前記第1炭化珪素半導体層内に位置する第2導電型のベース領域と、
前記ベース領域内に位置する第1導電型のソース領域と、
前記ソース領域から離間して位置する第1導電型のドレイン領域と、
前記ベース領域内において前記ソース領域から離間して位置する第2導電型のベースコンタクト領域と、
前記第1炭化珪素半導体層の表面上に位置し、前記ベース領域の少なくとも一部、前記ソース領域の少なくとも一部、および前記ベースコンタクト領域の少なくとも一部、に接し、前記ソース領域と前記ベースコンタクト領域とを接続する第1導電型の第2炭化珪素半導体層と、
前記第2炭化珪素半導体層上に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に位置し、平面視して、前記ベース領域の一部および前記ソース領域の一部、と重なるゲート電極と、
前記ドレイン領域に接して位置するドレイン電極と、
前記ベースコンタクト領域に接して位置するベース電極と、
前記ソース領域に接して位置するソース電極と、
を備える半導体装置。 - 前記ドレイン領域は、前記ベース領域内において、平面視して、前記ゲート電極の一部と重なり前記ベースコンタクト領域から離間して位置し、
前記ドレイン電極は前記第1炭化珪素半導体層の表面に位置する請求項1記載の半導体装置。 - 前記第1炭化珪素半導体層は前記第1炭化珪素半導体層の表面において、前記ベース領域に挟まれた第1導電型のJFET領域を有し、
前記ドレイン領域は前記炭化珪素基板の裏面側に位置し、
前記ドレイン電極は前記ドレイン領域と接する、
請求項1記載の半導体装置。 - 前記第2炭化珪素半導体層を流れる電流は前記第2炭化珪素半導体層の[11−20]方向に流れる請求項1から3に記載の半導体装置。
- 前記ゲート電極への印加電圧に応じて前記ベース電極への印加電圧を制御する制御回路をさらに備え、
前記制御回路は、
前記ソース電極の電位を基準とする前記ゲート電極の電位をVgs、
前記ソース電極の電位を基準とする前記ベース電極の電位をVbs、
前記半導体装置における閾値電圧をVthと定義したとき、
Vgs≧Vthの場合、Vbs>0Vとなる電圧を前記ベース電極に印加し、
Vgs<Vthの場合、Vbs≦0Vとなる電圧を前記ベース電極に印加する、
請求項1記載の半導体装置。 - 第1導電型の炭化珪素基板と、
前記炭化珪素基板の表面上に位置する第1導電型の第1炭化珪素半導体層と、
前記第1炭化珪素半導体層内に位置する第2導電型のベース領域と、
前記ベース領域内に位置する第1導電型のソース領域と、
前記ソース領域から離間して位置する第1導電型のドレイン領域と、
前記ベース領域内において前記ソース領域から離間して位置する第2導電型のベースコンタクト領域と、
前記第1炭化珪素半導体層の表面上に位置し、前記ベース領域の少なくとも一部、前記ソース領域の少なくとも一部、および前記ベースコンタクト領域の少なくとも一部、に接し、前記ソース領域と前記ベースコンタクト領域とを接続する第1導電型の第2炭化珪素半導体層と、
前記第2炭化珪素半導体層上に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に位置し、平面視して、前記ベース領域の一部および前記ソース領域の一部、と重なるゲート電極と、
前記ドレイン領域に接して位置するドレイン電極と、
前記ベースコンタクト領域に接して位置するベース電極と、
前記ソース領域に接して位置するソース電極と、
を備える半導体装置の制御方法であって、
前記ソース電極の電位を基準とする前記ゲート電極の電位をVgs、
前記ソース電極の電位を基準とする前記ベース電極の電位をVbs、
前記半導体装置の閾値電圧をVthと定義したとき、
Vgs≧Vthの場合、Vbs>0Vとなる電圧を前記ベース電極に印加するステップと、
Vgs<Vthの場合、Vbs≦0Vとなる電圧を前記ベース電極に印加するステップと、
を含む半導体装置の制御方法。 - 前記Vbsに印加される電圧の絶対値の最大値が炭化珪素半導体によるpn接合の内蔵電位の絶対値以下となる、請求項6記載の半導体装置の制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014151030A JP2016025324A (ja) | 2014-07-24 | 2014-07-24 | 半導体装置およびその制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014151030A JP2016025324A (ja) | 2014-07-24 | 2014-07-24 | 半導体装置およびその制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016025324A true JP2016025324A (ja) | 2016-02-08 |
Family
ID=55271804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014151030A Pending JP2016025324A (ja) | 2014-07-24 | 2014-07-24 | 半導体装置およびその制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2016025324A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2018135146A1 (ja) * | 2017-01-17 | 2019-06-27 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP2022501838A (ja) * | 2018-09-17 | 2022-01-06 | イオン ビーム サービス | 炭化ケイ素上のmosfetチャネルにおけるキャリアの移動度を改善する装置 |
-
2014
- 2014-07-24 JP JP2014151030A patent/JP2016025324A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2018135146A1 (ja) * | 2017-01-17 | 2019-06-27 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
US10868168B2 (en) | 2017-01-17 | 2020-12-15 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
JP2022501838A (ja) * | 2018-09-17 | 2022-01-06 | イオン ビーム サービス | 炭化ケイ素上のmosfetチャネルにおけるキャリアの移動度を改善する装置 |
JP7100771B2 (ja) | 2018-09-17 | 2022-07-13 | イオン ビーム サービス | 炭化ケイ素上のmosfetチャネルにおけるキャリアの移動度を改善する装置 |
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