WO2021225119A1

WO2021225119A1 - 半導体装置

Info

Publication number: WO2021225119A1
Application number: PCT/JP2021/017221
Authority: WO
Inventors: 佑紀中野
Original assignee: ローム株式会社
Priority date: 2020-05-08
Filing date: 2021-04-30
Publication date: 2021-11-11
Also published as: US20230352371A1; DE212021000197U1; CN115485858A; JPWO2021225119A1; DE112021000618T5

Abstract

半導体装置は、主面を有し、ＳｉＣを主成分に含む半導体層と、前記主面に形成されたゲート構造と、前記ゲート構造を被覆するように前記主面の上に形成された絶縁層と、前記絶縁層の上に配置され、前記ゲート構造に電気的に接続されたゲート主電極と、前記ゲート主電極に接続されるように前記ゲート主電極の上に配置され、平面視において第１面積で前記ゲート主電極に接続された接続部、および、平面視において前記第１面積を超える第２面積を有する電極面を含むゲートパッド電極と、を含む。

Description

半導体装置

　この出願は、２０２０年５月８日に日本国特許庁に提出された特願２０２０－０８２７５０号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。

　特許文献１は、ＩＧＢＴのゲート電極に電気的に接続されたゲートパッドを含む半導体装置を開示している。特許文献２は、ＳｉＣにより構成された半導体層を備える縦型の半導体装置に関する技術を開示している。

特開２０２０－４８６４号公報特開２０１２－７９９４５号公報

　特許文献１に係る半導体装置は、ゲート電極への給電を行うためのゲートパッドを備える。ゲートパッドには、ワイヤボンディングが行われるため、一定以上の大きさが必要になる。しかしながら、ゲートパッドの直下の領域は、トランジスタとして動作させることができない非アクティブ領域である。このため、パッドの大きさを確保した場合には、トランジスタとして動作可能な動作領域（アクティブ領域）が狭くなるという問題がある。

　そこで、本発明の一実施形態は、動作領域を広く確保できる半導体装置を提供する。

　本発明の一実施形態は、縦型トランジスタを含む半導体装置であって、第１主面、および、当該第１主面の反対側の第２主面を有し、ＳｉＣを主成分として含む半導体層と、前記第１主面に設けられた、前記縦型トランジスタの制御電極と、前記第１主面に、前記制御電極から間隔を空けて設けられた、前記縦型トランジスタの第１主電極と、前記第２主面に設けられた、前記縦型トランジスタの第２主電極と、前記第１主面の一部を覆う第１電極と、平面視において前記第１電極から間隔を空けて設けられた第２電極と、平面視において前記第１電極に重なり、かつ、前記第１電極に電気的に接続された第１電極パッドとを備え、前記第１電極は、平面視において、前記第１電極パッドより小さい半導体装置を提供する。

　本発明の一実施形態は、主面を有し、ＳｉＣを主成分に含む半導体層と、前記主面に形成されたゲート構造と、前記ゲート構造を被覆するように前記主面の上に形成された絶縁層と、前記絶縁層の上に配置され、前記ゲート構造に電気的に接続されたゲート主電極と、前記ゲート主電極に接続されるように前記ゲート主電極の上に配置され、平面視において第１面積で前記ゲート主電極に接続された接続部、および、平面視において前記第１面積を超える第２面積を有する電極面を含むゲートパッド電極と、を含む、半導体装置を提供する。

　主面を有する半導体層と、前記半導体層に設けられたアクティブ領域と、前記半導体層において前記アクティブ領域外の領域に設けられた非アクティブ領域と、前記アクティブ領域に形成された複数のゲート構造と、複数の前記ゲート構造を被覆するように前記主面の上に形成された絶縁層と、複数の前記ゲート構造に電気的に接続されるように前記絶縁層の上に配置され、平面視において前記非アクティブ領域に重なるゲート主電極と、前記ゲート主電極に電気的に接続されるように前記ゲート主電極の上に配置され、平面視において前記アクティブ領域および前記非アクティブ領域に重なるゲートパッド電極と、を含む、半導体装置を提供する。

　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。

図１は、第１実施形態に係る半導体装置に含まれる縦型トランジスタを示す断面図である。図２は、図１に示す半導体装置の断面図である。図３は、図１に示す半導体装置の平面図である。図４は、図２に示すIV-IV線に沿う平面図である。図５は、図２に示すV-V線に沿う平面図である。図６Ａは、図１に示す半導体装置の製造方法の一工程を示す断面図である。図６Ｂは、図６Ａの後の工程を示す断面図である。図６Ｃは、図６Ｂの後の工程を示す断面図である。図６Ｄは、図６Ｃの後の工程を示す断面図である。図６Ｅは、図６Ｄの後の工程を示す断面図である。図６Ｆは、図６Ｅの後の工程を示す断面図である。図６Ｇは、図６Ｆの後の工程を示す断面図である。図６Ｈは、図６Ｇの後の工程を示す断面図である。図７は、第２実施形態に係る半導体装置の断面図である。図８は、図７に示す半導体装置の平面図である。図９は、図７に示すIX-IX線に沿う平面図である。図１０は、第２実施形態に係る半導体装置の変形例を示す平面図である。図１１は、図１０に示す半導体装置の電極上面を示す平面図である。図１２は、第３実施形態に係る半導体装置の要部を示す断面図である。図１３は、図１２に示す半導体装置の平面図である。図１４は、図１２に示すXIV-XIV線に沿う平面図である。図１５は、第３実施形態に係る半導体装置の変形例を示す平面図である。図１６は、図１５に示す半導体装置の電極上面を示す平面図である。図１７は、第４実施形態に係る半導体パッケージの一例を示す背面図である。図１８は、図１７に示す半導体パッケージの内部構造を示す正面図である。図１９は、第４実施形態に係る半導体パッケージの他の例を示す正面図である。図２０は、前述の各実施形態の第１変形例に係る半導体装置の要部を示す断面図である。図２１は、前述の各実施形態の第２変形例に係る半導体装置の要部を示す断面図である。

　以下、添付図面を参照して、本発明の実施形態が具体的に説明される。以下で説明される実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置、構成要素の接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。以下の実施形態における構成要素のうち独立請求項に記載されていない構成要素は、任意の構成要素として説明される。

　各添付図面は、模式図であり、必ずしも厳密に図示されたものではない。したがって、たとえば、添付図面において縮尺などは必ずしも一致しない。添付図において、実質的に同一の構成については同一の符号が付されており、重複する説明は省略または簡略化される。

　本明細書において、垂直、直交などの要素間の関係性を示す用語、および、矩形、直方体などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲を含むことを意味する表現である。たとえば、多角形または多角柱の形状において、頂点は丸みを帯びていてもよい。

　本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いられる。具体的には、半導体層の一方の第１主面側を上側（上方）とし、他方の第２主面側を下側（下方）として説明を行う。半導体装置（縦型トランジスタ）の実使用時には、第１主面側が下側（下方）であり、かつ、第２主面側が上側（上方）であってもよい。あるいは、半導体装置（縦型トランジスタ）は、第１主面および第２主面が水平面に対して傾斜または直交する姿勢で使用されてもよい。

　また、「上方」および「下方」という用語は、２つの構成要素の間に別の構成要素が介在されるように当該２つの構成要素が互いに間隔を空けて配置される場合に適用される他、２つの構成要素が互いに密着するように当該２つの構成要素が配置される場合にも適用される。

　本明細書および図面において、ｘ軸、ｙ軸およびｚ軸は、三次元直交座標系の三軸を示している。また、本明細書において、「積層方向」とは、半導体層の主面に直交する方向を意味する。また、「平面視」とは、半導体層の第１主面に対して垂直な方向から見たときのことをいう。

　図１は、第１実施形態に係る半導体装置１に含まれる縦型トランジスタ２を示す断面図である。図１では、図面の見やすさの観点から、半導体層１０の断面を表す網掛けが付されていない。

　図１に示される半導体装置１は、スイッチングデバイスの一例であり、縦型トランジスタ２を含む。縦型トランジスタ２は、たとえば、縦型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である。図１に示されるように、半導体装置１は、半導体層１０、ゲート電極２０、ソース電極３０およびドレイン電極４０を含む。

　半導体装置１は、ワイドバンドギャップ半導体の一例としてのＳｉＣ（炭化シリコン）を主成分として含む半導体層１０を含む。具体的には、半導体層１０は、ＳｉＣ単結晶を含むｎ型のＳｉＣ半導体層である。ＳｉＣ単結晶は、たとえば４Ｈ－ＳｉＣ単結晶である。４Ｈ－ＳｉＣ単結晶は、（０００１）面から［１１－２０］方向に対して１０°以内の角度で傾斜したオフ角を有する。オフ角は０°以上４°以下であってもよい。オフ角は、０°を超えて４°未満であってもよい。オフ角は、たとえば、２°もしくは４°、または、２°±０．２°の範囲または４°±０．４°の範囲に設定される。

　この形態（this embodiment）では、半導体層１０は、直方体形状のチップ状に形成されている。半導体層１０は、一方側の第１主面１１、および、他方側の第２主面１２を有する。この形態では、半導体層１０は、半導体基板１３およびエピタキシャル層１４を有する。半導体基板１３は、ｎ^＋型のドレイン領域として形成されている。エピタキシャル層１４は、ｎ^－型のドレインドリフト領域として形成されている。

　半導体基板１３は、ＳｉＣ単結晶を含む。半導体基板１３の下面が第２主面１２である。第２主面１２は、ＳｉＣ結晶のカーボンが露出するカーボン面（０００－１）面である。エピタキシャル層１４は、半導体基板１３の上面に積層されており、ＳｉＣ単結晶を含むｎ^－型のＳｉＣ半導体層である。エピタキシャル層１４の上面が第１主面１１である。第１主面１１は、ＳｉＣ結晶のシリコンが露出するシリコン面（０００１）面である。

　半導体基板１３のｎ型不純物濃度は、たとえば、１．０×１０^１８ｃｍ^－３以上１．０×１０^２１ｃｍ^－３以下である。本明細書において「不純物濃度」は、不純物濃度のピーク値を意味する。エピタキシャル層１４のｎ型不純物濃度は、半導体基板１３のｎ型不純物濃度より低い。エピタキシャル層１４のｎ型不純物濃度は、たとえば、１．０×１０^１５ｃｍ^－３以上１．０×１０^１７ｃｍ^－３以下である。

　半導体基板１３の厚さは、たとえば、１μｍ以上１０００μｍ未満である。半導体基板１３の厚さは、５μｍ以上であってもよい。半導体基板１３の厚さは、２５μｍ以上であってもよい。半導体基板１３の厚さは、５０μｍ以上であってもよい。半導体基板１３の厚さは、１００μｍ以上であってもよい。

　半導体基板１３の厚さは、７００μｍ以下であってもよい。半導体基板１３の厚さは、５００μｍ以下であってもよい。半導体基板１３の厚さは、４００μｍ以下であってもよい。半導体基板１３の厚さは、３００μｍ以下であってもよい。半導体基板１３の厚さは、２５０μｍ以下であってもよい。半導体基板１３の厚さは、２００μｍ以下であってもよい。半導体基板１３の厚さは、１５０μｍ以下であってもよい。半導体基板１３の厚さは、１００μｍ以下であってもよい。縦型トランジスタ２では、半導体基板１３の厚さ方向（すなわち、積層方向）に電流が流れる。したがって、半導体基板１３の厚さを低減させることにより、電流経路の短縮による抵抗値の低減を実現できる。

　エピタキシャル層１４の厚さは、たとえば、１μｍ以上１００μｍ以下である。エピタキシャル層１４の厚さは、５μｍ以上であってもよい。エピタキシャル層１４の厚さは、１０μｍ以上であってもよい。エピタキシャル層１４の厚さは、５０μｍ以下であってもよい。エピタキシャル層１４の厚さは、４０μｍ以下であってもよい。エピタキシャル層１４の厚さは、３０μｍ以下であってもよい。エピタキシャル層１４の厚さは、２０μｍ以下であってもよい。エピタキシャル層１４の厚さは、１５μｍ以下であってもよい。エピタキシャル層１４の厚さは、１０μｍ以下であってもよい。

　半導体装置１は、半導体層１０の第１主面１１にそれぞれ形成された複数のトレンチゲート構造２１および複数のトレンチソース構造３１を含む。トレンチゲート構造２１およびトレンチソース構造３１は、平面視においてｘ軸方向に沿って１つずつ交互に繰り返し配列され、ストライプ構造を形成している。図１では、１つのトレンチゲート構造２１が２つのトレンチソース構造３１に挟まれた範囲のみが示されている。

　トレンチゲート構造２１およびトレンチソース構造３１はいずれも、ｙ軸方向に沿って延びる帯状に形成されている。たとえば、ｘ軸方向は［１１－２０］方向であり、ｙ軸方向は［１－１００］方向である。ｘ軸方向は、［－１１００］方向（［１－１００］方向）であってもよい。この場合、ｙ軸方向は［１１－２０］方向であってもよい。トレンチゲート構造２１およびトレンチソース構造３１の間の距離は、たとえば、０．３μｍ以上１．０μｍ以下である。

　トレンチゲート構造２１は、図１に示されるように、ゲートトレンチ２２、ゲート絶縁層２３およびゲート電極２０を含む。ゲートトレンチ２２は、半導体層１０の第１主面１１を、第２主面１２側に向けて掘り下げることによって形成されている。ゲートトレンチ２２は、ｘｚ断面において矩形の断面形状を有し、ｙ軸方向に沿って帯状に延びる溝状の凹部（recessed portion）である。

　ゲートトレンチ２２は、長手方向（ｙ軸方向）にミリメートルオーダの長さを有していてもよい。ゲートトレンチ２２は、たとえば、１ｍｍ以上１０ｍｍ以下の長さを有する。ゲートトレンチ２２の長さは、２ｍｍ以上５ｍｍ以下であってもよい。単位面積当たりの１つまたは複数のゲートトレンチ２２の総延長は、０．５μｍ／μｍ^２以上０．７５μｍ／μｍ^２以下であってもよい。

　ゲート絶縁層２３は、ゲートトレンチ２２の側壁２２ａおよび底壁２２ｂに沿って膜状に設けられている。ゲート絶縁層２３は、ゲートトレンチ２２の内部において、凹状の空間を区画している。ゲート絶縁層２３は、たとえば、酸化シリコンを含む。ゲート絶縁層２３は、不純物無添加シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも一種を含んでいてもよい。

　ゲート絶縁層２３の厚さは、たとえば、０．０１μｍ以上０．５μｍ以下である。ゲート絶縁層２３の厚みは、均一であってもよく、部位によって異なっていてもよい。たとえば、ゲート絶縁層２３は、側壁部分２３ａおよび底壁部分２３ｂを含む。側壁部分２３ａは、ゲートトレンチ２２の側壁２２ａに沿って形成されている。底壁部分２３ｂは、ゲートトレンチ２２の底壁２２ｂに沿って形成されている。

　底壁部分２３ｂの厚みは、側壁部分２３ａの厚みよりも大きくてもよい。底壁部分２３ｂの厚みは、たとえば、０．０１μｍ以上０．２μｍ以下である。側壁部分２３ａの厚みは、たとえば、０．０５μｍ以上０．５μｍ以下である。また、ゲート絶縁層２３は、ゲートトレンチ２２の外側で第１主面１１の上面に形成された上面部分を含んでもよい。上面部分の厚みは、側壁部分２３ａの厚みよりも厚くてもよい。

　ゲート電極２０は、縦型トランジスタ２の制御電極の一例である。ゲート電極２０は、ゲートトレンチ２２内に埋め込まれている。ゲート電極２０とゲートトレンチ２２の側壁２２ａおよび底壁２２ｂとの間には、ゲート絶縁層２３が設けられている。つまり、ゲート電極２０は、ゲート絶縁層２３によって区画された凹状の空間に埋め込まれている。ゲート電極２０は、たとえば、導電性ポリシリコンを含む導電層である。ゲート電極２０は、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンなどの金属、または、窒化チタンなどの導電性金属窒化物のうちの少なくとも一種を含んでもよい。

　トレンチゲート構造２１の幅は、たとえば、０．２μｍ以上２．０μｍ以下である。一例として、トレンチゲート構造２１の幅は、０．４μｍ程度であってもよい。トレンチゲート構造２１の深さは、たとえば、０．５μｍ以上３．０μｍ以下である。一例として、トレンチゲート構造２１の深さは、１．０μｍ程度であってもよい。

　トレンチゲート構造２１のアスペクト比は、たとえば、０．２５以上１５．０以下である。トレンチゲート構造２１のアスペクト比は、トレンチゲート構造２１の幅（ｘ軸方向の長さ）に対するトレンチゲート構造２１の深さ（ｚ軸方向の長さ）の比によって定義される。この形態では、トレンチゲート構造２１のアスペクト比は、ゲートトレンチ２２のアスペクト比と同じである。

　トレンチソース構造３１は、図１に示されるように、ソーストレンチ３２と、ディープウェル領域１５と、障壁形成層３３と、ソース電極３０とを含む。ソーストレンチ３２は、半導体層１０の第１主面１１を、第２主面１２側に向けて掘り下げることによって形成されている。ソーストレンチ３２は、ｘｚ断面において矩形の断面形状を有し、ｙ軸方向に沿って帯状に延びる溝状の凹部である。この形態では、ソーストレンチ３２は、ゲートトレンチ２２よりも深い。つまり、ソーストレンチ３２の底壁３２ｂは、ゲートトレンチ２２の底壁２２ｂよりも第２主面１２側に位置している。

　ディープウェル領域１５は、半導体層１０においてソーストレンチ３２に沿う領域に形成されている。ディープウェル領域１５は、耐圧保持領域とも称される。ディープウェル領域１５は、ｐ^－型の半導体領域である。ディープウェル領域１５のｐ型不純物濃度は、たとえば、１．０×１０^１７ｃｍ^－３以上１．０×１０^１９ｃｍ^－３以下である。ディープウェル領域１５のｐ型不純物濃度は、たとえば、エピタキシャル層１４のｎ型不純物濃度よりも高い。

　ディープウェル領域１５は、ソーストレンチ３２の側壁３２ａに沿った側壁部分１５ａ、および、ソーストレンチ３２の底壁３２ｂに沿った底壁部分１５ｂを含む。底壁部分１５ｂの厚さ（ｚ軸方向の長さ）は、たとえば、側壁部分１５ａの厚さ（ｘ軸方向の長さ）以上である。底壁部分１５ｂの少なくとも一部は、半導体基板１３内に位置してもよい。

　ソース電極３０は、縦型トランジスタ２の第１主電極の一例である。ソース電極３０は、ソーストレンチ３２内に埋め込まれている。ソース電極３０は、たとえば、導電性ポリシリコンを含む導電層である。ソース電極３０は、ｎ型不純物が添加されたｎ型ポリシリコン、または、ｐ型不純物が添加されたｐ型ポリシリコンであってもよい。ソース電極３０は、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンなどの金属、または、窒化チタンなどの導電性金属窒化物のうち少なくとも一種を含んでもよい。ソース電極３０は、ゲート電極２０と同じ材料によって形成されていてもよい。この場合、ソース電極３０およびゲート電極２０は、同じ工程で形成される。

　障壁形成層３３は、ソース電極３０およびソーストレンチ３２の間に介在されている。障壁形成層３３は、ソース電極３０およびソーストレンチ３２の間において、ソーストレンチ３２の側壁３２ａおよび底壁３２ｂに沿って膜状に形成されている。つまり、ソース電極３０は、障壁形成層３３によって区画された凹状の空間に埋め込まれている。障壁形成層３３は、ソーストレンチ３２の内部において、凹状の空間を区画している。障壁形成層３３は、ソース電極３０とは異なる材料を用いて形成されている。障壁形成層３３は、ソース電極３０およびディープウェル領域１５の間の電位障壁よりも高い電位障壁を有する。

　障壁形成層３３は、絶縁性の障壁形成層であってもよい。この場合、障壁形成層３３は、不純物無添加シリコン、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうち少なくとも一種を含む。障壁形成層３３は、ゲート絶縁層２３と同じ材料を用いて形成されていてもよい。この場合、障壁形成層３３は、ゲート絶縁層２３と同じ膜厚を有してもよい。たとえば、障壁形成層３３およびゲート絶縁層２３が酸化シリコンによって形成されていてもよい。この場合、障壁形成層３３およびゲート絶縁層２３は、熱酸化処理法によって同時に形成される。

　障壁形成層３３は、導電性の障壁形成層であってもよい。この場合、障壁形成層３３は、導電性ポリシリコン、タングステン、白金、ニッケル、コバルトまたはモリブデンのうち少なくとも一種を含む。

　トレンチソース構造３１の幅は、たとえば、０．６μｍ以上２．４μｍ以下である。一例として、トレンチソース構造３１の幅は、０．８μｍ程度であってもよい。トレンチソース構造３１の深さは、ソーストレンチ３２の深さおよびディープウェル領域１５の底壁部分１５ｂの厚さの和である。トレンチソース構造３１の深さは、たとえば、１．５μｍ以上１１μｍ以下である。一例として、トレンチソース構造３１の深さは、２．５μｍ程度であってもよい。

　トレンチソース構造３１のアスペクト比は、トレンチゲート構造２１のアスペクト比よりも大きい。トレンチソース構造３１のアスペクト比は、トレンチソース構造３１の幅（ｘ軸方向の長さ）に対するトレンチソース構造３１の深さ（ｚ軸方向の長さ）の比によって定義される。この形態では、トレンチソース構造３１の幅は、ソーストレンチ３２の幅と、ソーストレンチ３２の両側に位置するディープウェル領域１５の側壁部分１５ａの幅との和である。たとえば、トレンチソース構造３１のアスペクト比は、１．５以上４．０以下である。トレンチソース構造３１の深さを大きくすることにより、スーパージャンクション（SJ：Super Junction）構造による耐圧保持効果を高めることができる。

　図１に示されるように、半導体装置１は、半導体層１０のエピタキシャル層１４にそれぞれ形成されたボディ領域１６、ソース領域１７およびコンタクト領域１８を含む。前述のディープウェル領域１５、ボディ領域１６、ソース領域１７およびコンタクト領域１８は、エピタキシャル層１４の構成要素とみなされてもよい。

　ボディ領域１６は、半導体層１０の第１主面１１の表層部分に設けられたｐ^－型の半導体領域である。ボディ領域１６は、平面視において、ゲートトレンチ２２およびソーストレンチ３２の間の領域に形成されている。ボディ領域１６は、平面視において、ｙ軸方向に沿って延びる帯状に形成されている。ボディ領域１６は、ディープウェル領域１５に連なっている。

　ボディ領域１６のｐ型不純物濃度は、たとえば１．０×１０^１６ｃｍ^－３以上１．０×１０^１９ｃｍ^－３以下である。ボディ領域１６のｐ型不純物濃度は、ディープウェル領域１５の不純物領域と等しくてもよい。ボディ領域１６のｐ型不純物濃度は、ディープウェル領域１５のｐ型不純物濃度よりも高くてもよい。

　ソース領域１７は、ボディ領域１６において半導体層１０の第１主面１１の表層部分に設けられたｎ^＋型の半導体領域である。ソース領域１７は、ゲートトレンチ２２に沿った領域に設けられている。ソース領域１７は、ゲート絶縁層２３に接し、ゲート絶縁層２３を挟んでゲート電極２０に対向している。ソース領域１７は、具体的には、ゲート絶縁層２３の側壁部分２３ａに接している。ソース領域１７は、ゲート絶縁層２３の上面部分に接していてもよい。

　ソース領域１７は、平面視において、ｙ軸方向に沿って延びる帯状に形成されている。ソース領域１７の幅（ｘ軸方向の長さ）は、たとえば、０．２μｍ以上０．６μｍ以下である。一例として、ソース領域１７の幅は、０．４μｍ程度であってもよい。ソース領域１７のｎ型不純物濃度は、たとえば、１．０×１０^１８ｃｍ^－３以上１．０×１０^２１ｃｍ^－３以下である。

　コンタクト領域１８は、半導体層１０の第１主面１１の表層部分に設けられたｐ^＋型の半導体領域である。コンタクト領域１８は、ボディ領域１６の一部（高濃度部）とみなされてもよい。コンタクト領域１８は、ソーストレンチ３２に沿った領域に形成されている。コンタクト領域１８は、障壁形成層３３に接し、障壁形成層３３を挟んでソース電極３０に対向している。コンタクト領域１８は、ボディ領域１６に電気的に接続されている。コンタクト領域１８は、ソース領域１７に電気的に接続されている。

　コンタクト領域１８は、平面視において、ｙ軸方向に沿って延びる帯状に形成されている。コンタクト領域１８の幅（ｘ軸方向の長さ）は、たとえば、０．１μｍ以上０．４μｍ以下である。一例として、コンタクト領域１８の幅は、０．２μｍ程度であってもよい。コンタクト領域１８のｐ型不純物濃度は、たとえば、１．０×１０^１８ｃｍ^－３以上１．０×１０^２１ｃｍ^－３以下である。

　半導体装置１は、半導体層１０の第２主面１２に接続されたドレイン電極４０を含む。ドレイン電極４０は、半導体装置１（縦型トランジスタ２）の第２主電極の一例である。ドレイン電極４０は、チタン、ニッケル、銅、アルミニウム、金または銀のうち少なくとも一種を含んでもよい。たとえば、ドレイン電極４０は、半導体層１０の第２主面１２から順に積層されたＴｉ層、Ｎｉ層、Ａｕ層、Ａｇ層を含む４層構造を有してもよい。

　ドレイン電極４０は、半導体層１０の第２主面１２から順に積層されたＴｉ層、ＡｌＣｕ層、Ｎｉ層、Ａｕ層を含む４層構造を有してもよい。ＡｌＣｕ層は、アルミニウムと銅との合金層である。ドレイン電極４０は、半導体層１０の第２主面１２から順に積層されたＴｉ層、ＡｌＳｉＣｕ層、Ｎｉ層、Ａｕ層を含む４層構造を有してもよい。ＡｌＳｉＣｕ層は、アルミニウムとシリコンと銅との合金層である。ドレイン電極４０は、Ｔｉ層の代わりに、ＴｉＮ層を有する単層構造、または、Ｔｉ層およびＴｉＮ層を有する積層構造を含んでもよい。

　以上のように構成された半導体装置１では、縦型トランジスタ２のゲート電極２０に印加されるゲート電圧に応じて、ドレイン電流が流れるオン状態、および、ドレイン電流が流れないオフ状態が切り替えられることができる。ゲート電圧は、たとえば、１０Ｖ以上５０Ｖ以下の電圧である。一例として、ゲート電圧は３０Ｖであってもよい。ソース電極３０に印加されるソース電圧は、たとえば、グランド電圧（０Ｖ）などの基準電圧である。ドレイン電極４０に印加されるドレイン電圧は、ソース電圧以上である。ドレイン電圧は、たとえば、０Ｖ以上１００００Ｖ以下である。ドレイン電圧は、１０００Ｖ以上であってもよい。

　ゲート電極２０にゲート電圧が印加された場合、ｐ^－型のボディ領域１６のゲート絶縁層２３に接する部分にチャネルが形成される。これにより、ソース電極３０およびドレイン電極４０の間に、ボディ領域１６のチャネルを介する電流経路が形成される。電流経路は、ソース電極３０およびドレイン電極４０の間において、コンタクト領域１８、ソース領域１７、ボディ領域１６のチャネル、エピタキシャル層１４および半導体基板１３を接続する。

　ドレイン電極４０はソース電極３０よりも高電位であってもよい。この場合、ドレイン電流は、ドレイン電極４０からソース電極３０に向けて流れる。つまり、ドレイン領域は、ドレイン電極４０、半導体基板１３、エピタキシャル層１４、ボディ領域１６のチャネル、ソース領域１７およびコンタクト領域１８をこの順に通過してソース電極３０に流れる。このように、ドレイン電流は、半導体装置１の厚さ方向に沿って流れる。

　この形態では、ｐｎ接合部（ｐｎ接合）が、ｐ^－型のディープウェル領域１５およびｎ^－型のエピタキシャル層１４の間に形成されている。縦型トランジスタ２のオン状態では、ソース電圧がソース電極３０を介してｐ^－型のディープウェル領域１５に印加され、ソース電圧よりも高いドレイン電圧がドレイン電極４０を介してｎ^－型のエピタキシャル層１４に印加される。

　つまり、ディープウェル領域１５およびエピタキシャル層１４の間のｐｎ接合部には、逆バイアス電圧が印加される。したがって、空乏層が、ディープウェル領域１５およびエピタキシャル層１４の界面部（界面）からドレイン電極４０に向かって広がる。これにより、縦型トランジスタ２の耐圧を高めることができる。

　次に、ゲート電極２０およびソース電極３０に所定の電圧を供給するためのパッド構造が説明される。図２は、図１に示す半導体装置１の断面図である。図３は、図１に示す半導体装置１の平面図である。図２は、具体的には、図３に示すII-II線に沿う断面図である。図２では、図１に示される半導体層１０の具体的な構成の図示が省略されている。また、図２では、半導体層１０の断面を表す網掛けが付されていない。

　図２および図３に示されるように、半導体装置１は、主面ゲート電極５０、主面ソース電極５５、絶縁層６０、ゲートパッド７０、ソースパッド７５およびモールド層８０を含む。パッド構造は、半導体層１０の第１主面１１の上方に設けられる。

　図４は、図２に示すIV-IV線に沿う平面図である。図４は、具体的には、図３に示されるゲートパッド７０、ソースパッド７５およびモールド層８０を透視して、半導体装置１をｚ軸の正側から見たときの平面図である。たとえば、ｚ軸の正側は、第２主面１２（またはドレイン電極４０の表面）がｚ＝０であるｘｙ平面上に位置していると仮定したときの第１主面１１側である。図５は、具体的には、図４にそれぞれ示された主面ゲート電極５０、主面ソース電極５５および絶縁層６０、ならびに、図３にそれぞれ示されたゲートパッド７０、ソースパッド７５およびモールド層８０を透視して、半導体装置１をｚ軸の正側から見たときの平面図である。

　図３～図５に示されるように、半導体層１０（半導体装置１）は、矩形の平面視形状を有している。平面視において、半導体層１０（半導体装置１）の一辺の長さは、たとえば１ｍｍ以上１０ｍｍ以下である。平面視において、半導体層１０（半導体装置１）の一辺の長さは、２ｍｍ以上５ｍｍ以下であってもよい。

　半導体装置１は、アクティブ領域３および非アクティブ領域４（外側領域）を含む。アクティブ領域３は、図３および図５では二点鎖線によって示されている。アクティブ領域３は、縦型トランジスタ２のドレイン電流が流れる主な領域である。すなわち、アクティブ領域３は、縦型トランジスタ２の動作領域である。具体的には、アクティブ領域３は、主面ソース電極５５に覆われた領域にほぼ一致する。

　アクティブ領域３は、この形態では、平面視において半導体層１０のｘ軸方向の一方側（紙面左側）の領域、および、ｘ軸方向の他方側（紙面右側）の領域に分離されている。アクティブ領域３において、一方側（紙面左側）の領域の平面積は、他方側（紙面右側）の領域の平面積と異なっていてもよい。この形態では、一方側（紙面左側）の領域の平面積が他方側（紙面右側）の領域の平面積未満である例が示されている。

　図５に示されるように、アクティブ領域３は、複数のゲート電極２０（トレンチゲート構造２１）および複数のソース電極３０（トレンチソース構造３１）を含む。図５では、複数のゲート電極２０および複数のソース電極３０が、ゲート電極２０およびソース電極３０の本数が数えられる程度に模式的に図示されている。しかし、ゲート電極２０およびソース電極３０の本数は、実際には図示された数よりも遥かに多い。

　非アクティブ領域４は、縦型トランジスタ２として動作しない領域である。非アクティブ領域４は、アクティブ領域３を囲む枠状（環状）の領域である。非アクティブ領域４は、この形態では、アクティブ領域３を一方側（紙面左側）の領域および他方側（紙面右側）の領域に分離している。つまり、非アクティブ領域４は、平面視においてアクティブ領域３の一方側（紙面左側）の領域を取り囲んでいる。また、非アクティブ領域４は、平面視においてアクティブ領域３の一方側（紙面左側）の領域を取り囲んでいる。

　図５に示されるように、非アクティブ領域４には、後述のゲートフィンガー部２０ｂが設けられる。図３～図５に示される例では、非アクティブ領域４によってアクティブ領域３が２つに分断されているが、アクティブ領域３は、分断されない１つの領域であってもよい。ゲートフィンガー部２０ｂのレイアウトによってアクティブ領域３の形状および配置は適宜調整可能である。

　図４に示されるように、アクティブ領域３は、主面ソース電極５５によって覆われた領域に含まれる。図３に示されるように、アクティブ領域３は、ゲートパッド７０によって覆われた領域の一部を含む。主面ゲート電極５０によって覆われた領域は、非アクティブ領域４に含まれ、アクティブ領域３には含まれない。

　主面ゲート電極５０は、第１主面１１の一部を覆う第１電極の一例である。主面ゲート電極５０は、たとえば、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンなどの金属、または、窒化チタンなどの金属窒化物のうちの少なくとも一種を含む。主面ゲート電極５０は、ゲート電極２０と同じ材料を用いて形成されていてもよい。

　主面ゲート電極５０は、ゲート電極２０に電気的に接続されている。図２に示されるように、主面ゲート電極５０は、後述の絶縁層６０（具体的には、後述の下部絶縁層６１）上にライン状に設けられている。主面ゲート電極５０は、絶縁層６０（具体的には、下部絶縁層６１）を貫通するビア導体を介してゲート電極２０（図２には示されていない）に接続されている。

　図４に示されるように、主面ゲート電極５０は、受電部５０ａ、給電部５０ｂおよび接続部５０ｃを含む。主面ゲート電極５０の受電部５０ａは、平面視において第１主面１１の内方部に設けられている。受電部５０ａは、具体的には、平面視において非アクティブ領域４のうちアクティブ領域３の一方側（紙面左側）の領域および他方側（紙面右側）の領域の間に位置する領域の上に設けられている。

　受電部５０ａは、後述のゲートパッド７０の直下に位置し、ゲートパッド７０（具体的には、後述の柱状部７１）に接続される部分である。平面視において、主面ゲート電極５０のうち柱状部７１に重なる部分が受電部５０ａに相当する。主面ゲート電極５０の受電部５０ａは、平面視において、ゲートパッド７０より小さい。受電部５０ａの平面視形状（柱状部７１の平面視形状）は、たとえば、正方形または長方形である。受電部５０ａの一辺の長さは、５μｍ以上５０μｍ以下である。一例として、受電部５０ａの平面視形状は、２０μｍ×２０μｍ程度の正方形であってもよい。

　給電部５０ｂは、平面視において、半導体層１０の外周（第１主面１１の周縁）に沿って延びる部分である。図４に示される例では、給電部５０ｂは、半導体層１０のｘ軸方向に沿って延びている。この形態では、平面視において第１主面１１の内方部をｙ軸方向の正側および負側から挟み込むように２本の給電部５０ｂが設けられている。給電部５０ｂは、半導体層１０の全周に亘って、第１主面１１の内方部（たとえば、後述の主面ソース電極５５）を囲むように設けられていてもよい。

　接続部５０ｃは、受電部５０ａおよび給電部５０ｂに接続された部分である。図４に示される例では、接続部５０ｃは、給電部５０ｂに接続されるように受電部５０ａからｙ軸方向の正側および負側のそれぞれに引き出され、給電部５０ｂまで延びている。受電部５０ａ、給電部５０ｂおよび接続部５０ｃが設けられた領域は、非アクティブ領域４になる。このため、受電部５０ａ、給電部５０ｂおよび接続部５０ｃは、可能な限り小さく形成されることが望ましい。

　この形態では、主面ゲート電極５０は、給電部５０ｂを介して、複数のゲート電極２０のそれぞれに電気的に接続される。具体的には、給電部５０ｂの直下に位置する後述の絶縁層６０（具体的には、後述の下部絶縁層６１）には貫通孔が設けられており、給電部５０ｂは、当該貫通孔を介して後述のゲートフィンガー部２０ｂ（図５参照）に接続されている。

　図５に示されるように、複数のゲート電極２０（トレンチゲート構造２１）は、ｙ軸方向に延びた長尺状に形成されている。複数のゲート電極２０は、ｙ軸方向における中央部においてｙ軸方向の正側の部分および負側の部分に分断されていてもよい。

　図５に示されるように、半導体装置１は、複数のゲート電極２０に電気的に接続されるように半導体層１０（第１主面１１）上に形成されたゲートフィンガー部２０ｂを含む。ゲートフィンガー部２０ｂは、具体的には、半導体層１０（第１主面１１）および後述の絶縁層６０の間に介在されている。ゲートフィンガー部２０ｂは、平面視において第１主面１１の周縁（半導体装置１の外周）に沿ってｘ軸方向に延びている。

　この形態では、平面視において複数のゲート電極２０をｙ軸方向の正側および負側から挟み込むように、２本のゲートフィンガー部２０ｂが設けられている。ゲートフィンガー部２０ｂは、複数のゲート電極２０のｙ軸方向の両端に接続されている。ゲートフィンガー部２０ｂは、複数のゲート電極２０のｙ軸方向の一方端のみに接続されていてもよい。前述の給電部５０ｂは、後述の絶縁層６０（具体的には、後述の下部絶縁層６１）に設けられた貫通孔を介してゲートフィンガー部２０ｂに接続されている。

　主面ソース電極５５は、第１主面１１の一部を覆う第２電極の一例である。主面ソース電極５５は、平面視において、主面ゲート電極５０から間隔を空けて設けられている。主面ソース電極５５は、たとえば、平面視において、半導体層１０（半導体装置１）の第１主面１１のうち、主面ゲート電極５０が設けられた領域と、当該領域の周囲とを除いたほぼ全領域に形成されている。平面視において、主面ソース電極５５は、主面ゲート電極５０よりも大きい。

　主面ソース電極５５は、具体的には、アクティブ領域３の一方側（紙面左側）の領域の上に配置された第１部分、および、当該第１部分から分離してアクティブ領域３の他方側（紙面右側）の領域の上に配置された第２部分を含む。第２部分の平面積は、第１部分の第１平面積よりも大きい。第１部分の平面積および第２部分の平面積の合計値は、主面ゲート電極５０の平面積よりも大きい。

　主面ソース電極５５は、たとえば、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンなどの金属、または、窒化チタンなどの金属窒化物のうちの少なくとも一種を含む。主面ソース電極５５は、ソース電極３０と同じ材料を用いて形成されていてもよい。主面ソース電極５５は、主面ゲート電極５０と同じ材料を用いて形成されていてもよい。この場合、主面ゲート電極５０と主面ソース電極５５とを同じ工程で形成できる。

　主面ソース電極５５の直下には複数のソース電極３０が設けられ、主面ソース電極５５はソース電極３０に電気的に接続されている。このため、図１に示されるように、主面ソース電極５５は、複数のソース電極３０の上面にそれぞれ直接接続されている。図２に示すように、主面ソース電極５５の下部がアクティブ領域３となっており、アクティブ領域３には図１に示すＭＯＳＦＥＴ構造が周期的に形成されている。

　主面ソース電極５５は、平面視において、半導体層１０（第１主面１１）の面積の５０％以上の面積を有する。好ましくは、主面ソース電極５５は、平面視において、半導体層１０（第１主面１１）の面積の７０％以上の面積を有する。一方、主面ゲート電極５０は、平面視において、半導体層１０（第１主面１１）の面積の２０％以下の面積を有する。好ましくは、主面ゲート電極５０は、平面視において、半導体層１０（第１主面１１）の面積の１０％以下の面積を有する。

　主面ソース電極５５は、平面視において、半導体層１０（第１主面１１）の中心位置を含む領域に配置されている。主面ゲート電極５０は、主面ソース電極５５を避けた領域に配置されている。主面ゲート電極５０は、半導体層１０（第１主面１１）の中心位置を含む領域に配置されていてもよい。この場合、主面ソース電極５５が主面ゲート電極５０の周囲を取り囲むように配置されていてもよい。

　絶縁層６０は、図２に示されるように、下部絶縁層６１、側部絶縁層６２、上部絶縁層６３および端部絶縁層６５を含む。図４では、主面ゲート電極５０の周囲の網掛けの付されていない部分が側部絶縁層６２および端部絶縁層６５に相当する。下部絶縁層６１は、層間絶縁膜であり、第１主面１１上に設けられている。具体的には、下部絶縁層６１は、複数のトレンチゲート構造２１を一括して覆っている。図１に示されるように、下部絶縁層６１は、主面ソース電極５５およびゲート電極２０の接触を防ぐために設けられている。

　下部絶縁層６１は、複数のソースコンタクト孔６１ｂを有する。複数のソースコンタクト孔６１ｂには主面ソース電極５５の一部が埋められている。これにより、主面ソース電極５５は、複数のソースコンタクト孔６１ｂないにおいて複数のソース電極３０に電気的に接続されている。

　図２には示されていないが、上述したように、下部絶縁層６１には、主面ゲート電極５０の給電部５０ｂ（図４参照）をゲートフィンガー部２０ｂ（図５参照）に接続するための貫通孔が設けられている。給電部５０ｂの一部は下部絶縁層６１の貫通孔に埋められている。給電部５０ｂは、当該貫通孔内においてゲートフィンガー部２０ｂに接続されている。これにより、主面ゲート電極５０がゲート電極２０に電気的に接続されている。

　側部絶縁層６２は、下部絶縁層６１の上に形成され、主面ゲート電極５０および主面ソース電極５５の接触を防ぐために設けられている。図４に示されるように、側部絶縁層６２は、主面ゲート電極５０を囲むように設けられている。

　上部絶縁層６３は、主面ソース電極５５の上面５６に形成されている。具体的には、上部絶縁層６３は、主面ソース電極５５の上において主面ゲート電極５０の受電部５０ａに沿った部分を覆っている。上部絶縁層６３は、受電部５０ａの上面５２を部分的に露出させるように受電部５０ａの一部を被覆している。つまり、上部絶縁層６３は、受電部５０ａの上面５２を露出させる貫通孔６４を有する。図２に示すように、上部絶縁層６３の一部は、下部絶縁層６１の上から受電部５０ａの上に乗り上げている。

　より具体的には、上部絶縁層６３は、平坦部６３ａ、第１端部６３ｂおよび第２端部６３ｃを含む。平坦部６３ａは、主面ソース電極５５の上面５６上に設けられており、実質的に均一な厚みを有する部分である。平坦部６３ａの一部は、受電部５０ａの上面５２上にも設けられている。

　第１端部６３ｂは、主面ゲート電極５０の受電部５０ａの上面５２上に設けられている。第２端部６３ｃは、主面ソース電極５５の上面５６上に設けられている。第１端部６３ｂおよび第２端部６３ｃはそれぞれ、不均一な厚みを有する部分である。第１端部６３ｂおよび第２端部６３ｃはそれぞれ、たとえば、厚みが緩やかに減少するように傾斜している。第１端部６３ｂおよび第２端部６３ｃは、一定の傾斜角を有する傾斜面を有していてもよく、凸状または凹状に湾曲した湾曲面を有していてもよい。

　平面視において、貫通孔６４の大きさおよび形状は、主面ゲート電極５０の受電部５０ａの大きさおよび形状に略一致する。具体的には、平面視において、貫通孔６４のサイズは、上部絶縁層６３の一部が受電部５０ａに乗り上げているため、受電部５０ａよりも小さい。

　端部絶縁層６５は、主面ソース電極５５の外周に沿って第１主面１１の上に設けられている。たとえば、端部絶縁層６５は、平面視において主面ソース電極５５の全周を覆うように環状に形成されている。図２に示されるように、端部絶縁層６５は、下部絶縁層６１の上に乗り上げた部分、および、主面ソース電極５５（上面５６）の上に乗り上げた電極被覆部分を有している。

　端部絶縁層６５の電極被覆部分は、平坦部６５ａおよび端部６５ｂを有する。平坦部６５ａは、実質的に均一な厚みを有する部分である。端部６５ｂは、不均一な厚みを有する部分である。端部６５ｂは、たとえば、厚みが緩やかに減少するように傾斜している。端部６５ｂは、一定の傾斜角を有する傾斜面を有していてもよく、凸状または凹状に湾曲した湾曲面を有していてもよい。端部絶縁層６５は、図４に示される主面ゲート電極５０の給電部５０ｂを覆っていてもよい。

　下部絶縁層６１は、たとえば、酸化シリコンまたは窒化シリコンを主成分として含む。下部絶縁層６１、側部絶縁層６２、上部絶縁層６３および端部絶縁層６５は、酸化シリコンの一例としてのＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。

　側部絶縁層６２、上部絶縁層６３および端部絶縁層６５は、感光性樹脂をそれぞれ含んでいてもよい。側部絶縁層６２、上部絶縁層６３および端部絶縁層６５は、ポリイミド、ＰＢＯ（ポリベンザオキサゾール）などの有機材料からそれぞれなっていてもよい。上部絶縁層６３および端部絶縁層６５の厚みは、たとえば、３μｍ以上２０μｍ以下である。上部絶縁層６３および端部絶縁層６５の厚みは、好ましくは、５μｍ以上１５μｍ以下であってもよい。上部絶縁層６３および端部絶縁層６５の厚みは、さらに好ましくは、５μｍ以上１０μｍ以下であってもよい。下部絶縁層６１、側部絶縁層６２、上部絶縁層６３および端部絶縁層６５は、同じ絶縁性材料（たとえば、酸化シリコン、窒化シリコンなどの無機絶縁性材料）によって形成されていてもよい。

　ゲートパッド７０は、第１電極パッドの一例である。ゲートパッド７０は、平面視において、主面ゲート電極５０に重なり、かつ、主面ゲート電極５０に電気的に接続されている。ゲートパッド７０は、主面ゲート電極５０の受電部５０ａを完全に覆っている。すなわち、平面視において、主面ゲート電極５０の受電部５０ａは、ゲートパッド７０の内側に位置している。

　ゲートパッド７０は、平面視において、主面ソース電極５５の一部に重なっている。つまり、主面ソース電極５５の一部が、ゲートパッド７０の直下に位置している。この形態では、主面ソース電極５５が平面視においてゲートパッド７０に重なる領域まで引き出されているため、ゲートパッド７０が主面ソース電極５５に重なる領域の一部をアクティブ領域３として利用できる。これにより、ゲートパッド７０の面積を確保しつつ、アクティブ領域３の面積をより多く確保できる。

　図２に示されるように、ゲートパッド７０は、柱状部７１および幅広部７２を含む。柱状部７１は、主面ゲート電極５０上に設けられた第１導電層の一例である。柱状部７１は、主面ゲート電極５０の受電部５０ａの上面５２の法線方向（ｚ軸方向）に柱状に延びている。

　柱状部７１は、受電部５０ａの上面５２を覆っている。柱状部７１は、さらに、上部絶縁層６３の平坦部６３ａの一部および第１端部６３ｂを覆っている。柱状部７１の高さ（ｚ軸方向の長さ）は、上部絶縁層６３の厚み（ｚ軸方向の長さ）より大きい（長い）。具体的には、柱状部７１の高さは、上部絶縁層６３において受電部５０ａ上に位置する部分の最大厚みよりも大きい（長い）。これにより、柱状部７１の最頂部は、上部絶縁層６３の最頂部よりも高くなっている。

　柱状部７１は、垂直または実質的に垂直に延びる側面７４を有している。側面７４は、必ずしも断面視において直線状に延びている必要はなく、曲線状または凹凸状に延びていてもよい。側面７４は、平面視において受電部５０ａおよび上部絶縁層６３が重なる領域の上に位置している。具体的には、側面７４は、上部絶縁層６３の平坦部６３ａ上に位置している。つまり、柱状部７１は、受電部５０ａおよび上部絶縁層６３を被覆している。側面７４を平坦部６３ａ上に位置させることにより、厚みのばらつきが比較的大きい第１端部６３ｂ上に位置させる場合に比べて、柱状部７１を安定して形成できる。

　幅広部７２は、柱状部７１の上端に設けられた第２導電層の一例である。幅広部７２は、柱状部７１の上端の大きさをｘｙ平面に拡大した部分である。平面視における幅広部７２の大きさおよび形状は、平面視におけるゲートパッド７０の大きさおよび形状に一致する。平面視において、幅広部７２は、柱状部７１よりも大きい。平面視において、柱状部７１は、幅広部７２の内側に位置している。

　平面視において、幅広部７２の輪郭は、柱状部７１の輪郭から半導体層１０の周縁側に向けて一定の間隔を空けて形成されている。幅広部７２（ゲートパッド７０）は、平面視においてアクティブ領域３の一部および非アクティブ領域４に重なっている。つまり、幅広部７２（ゲートパッド７０）は、平面視においてトレンチゲート構造２１およびトレンチソース構造３１に重なっている。

　幅広部７２は、半導体装置１（縦型トランジスタ２）と他の回路との電気的な接続に利用される上面７３を有する。この形態では、幅広部７２の上面７３は、平面視においてアイランド状に形成され、ゲート電圧を供給する電源回路に接続される。つまり、ゲートパッド７０は、この形態では、主面ゲート電極５０とは異なりライン状に形成されていない。たとえば、幅広部７２の上面７３には、金属線がワイヤボンディングによって接続される。金属線は、たとえばアルミニウム、銅、金などの金属の少なくとも一種を含む。この形態では、アルミニウムワイヤが、ゲートパッド（幅広部７２の上面７３）にウェッジボンディングされる。

　ワイヤボンディングを適切に行うためには、幅広部７２が一定以上の大きさを有している必要がある。幅広部７２の平面視形状は、たとえば、正方形である。この場合、幅広部７２のサイズは、たとえば、８００μｍ×８００μｍ以上１ｍｍ×１ｍｍ以下であってもよい。この場合、幅広部７２に対する金属線の接続の向きを任意の方向にすることができる。むろん、幅広部７２のサイズは、１ｍｍ×１ｍｍより大きくてもよい。また、幅広部７２の平面視形状は、長方形であってもよい。この場合、幅広部７２のサイズは、４００ｍｍ×８００ｍｍ以上であってもよい。

　平面視において、幅広部７２の面積（すなわち、ゲートパッド７０の面積）は、主面ゲート電極５０の受電部５０ａの面積より大きい。換言すると、平面視において主面ゲート電極５０およびゲートパッド７０の接続部の接続面積は、ゲートパッド７０の上面７３の面積未満である。幅広部７２の面積は、受電部５０ａの面積の２００倍以上４００００倍以下である。幅広部７２の面積は、受電部５０ａの面積の４００倍以上であってもよい。一例として、幅広部７２の面積は、受電部５０ａの面積の２５００倍程度であってもよい。

　柱状部７１は、銅、銅を主成分とする銅合金などの金属材料を含む。幅広部７２は、銅、銅を主成分とする銅合金などの金属材料を含む。幅広部７２は、たとえば、柱状部７１と同じ導電性材料を用いて形成されている。幅広部７２は、柱状部７１とは異なる導電性材料によって形成されていてもよい。

　ゲートパッド７０の高さ（ｚ軸方向の長さ）は、柱状部７１の高さ（ｚ軸方向の長さ）および幅広部７２の厚さ（ｚ軸方向の長さ）の和である。ゲートパッド７０の高さは、たとえば０ｍｍを超えて１ｍｍ以下（たとえば数十μｍ以上数百μｍ以下）である。図２に示されるように、柱状部７１の高さは、幅広部７２の厚さよりも大きい（長い）。柱状部７１の高さは、幅広部７２の厚さ以下であってもよい。

　ソースパッド７５は、平面視において、主面ソース電極５５に重なり、かつ、主面ソース電極５５に電気的に接続されている。ソースパッド７５は、主面ソース電極５５上に設けられている。ソースパッド７５は、主面ソース電極５５の上面５６の法線方向（ｚ軸方向）に厚板状に延びている。平面視において、ソースパッド７５の面積は、主面ソース電極５５の面積より小さい。

　ソースパッド７５は、主面ソース電極５５の上面５６を覆っている。また、ソースパッド７５は、上部絶縁層６３の平坦部６３ａの一部および第２端部６３ｃを覆っている。さらに、ソースパッド７５は、端部絶縁層６５の平坦部６５ａの一部および端部６５ｂを覆っている。ソースパッド７５の厚み（ｚ軸方向の長さ）は、上部絶縁層６３および端部絶縁層６５のそれぞれの厚み（ｚ軸方向の長さ）よりも大きい（長い）。

　具体的には、ソースパッド７５の厚みは、上部絶縁層６３において主面ソース電極５５上に位置する部分の最大厚み、および、端部絶縁層６５において主面ソース電極５５上に位置する部分の最大厚みよりも大きい（長い）。これにより、ソースパッド７５の最頂部は、上部絶縁層６３の最頂部および端部絶縁層６５の最頂部よりも高くなっている。

　ソースパッド７５は、垂直または実質的に垂直に延びる側面７７を有している。側面７７は、必ずしも断面視において直線状に延びている必要はなく、曲線状または凹凸状に延びていてもよい。側面７７は、主面ソース電極５５および上部絶縁層６３が平面視において重なる領域、または、主面ソース電極５５および端部絶縁層６５が平面視において重なる領域に位置している。

　具体的には、側面７７は、上部絶縁層６３の平坦部６３ａ上、または、端部絶縁層６５の平坦部６５ａ上に位置している。つまり、ソースパッド７５は、主面ソース電極５５および上部絶縁層６３、または、主面ソース電極５５および端部絶縁層６５に接している。ソースパッド７５は、この形態では、主面ソース電極５５、上部絶縁層６３および端部絶縁層６５に接している。これにより、柱状部７１の場合と同様に、ソースパッド７５を安定して形成できる。

　ソースパッド７５は、半導体装置１（縦型トランジスタ２）と他の回路との電気的な接続に利用される上面７６を有している。この形態では、ソースパッド７５の上面７６には、ソース電圧を供給する電源回路に接続される。たとえば、ソースパッド７５の上面７６には、金属線がワイヤボンディングによって接続される。金属線は、たとえばアルミニウム、銅、金などの金属の少なくとも一種を含む。この形態では、アルミニウムワイヤが、ソースパッド７５にウェッジボンディングされる。

　ソースパッド７５は、平面視において、ゲートパッド７０から間隔を空けて設けられている。これにより、ソースパッド７５およびゲートパッド７０の接触による短絡を抑制できる。ソースパッド７５は、導電性材料によって形成されている。具体的には、ソースパッド７５は、銅、銅を主成分とする銅合金などの金属材料を含む。ソースパッド７５は、たとえば、ゲートパッド７０と同じ材料によって形成されている。この場合、ソースパッド７５は、ゲートパッド７０と同じ工程で形成できる。ソースパッド７５は、ゲートパッド７０とは異なる材料によって形成されてもよい。

　ソースパッド７５は、平面視において、半導体層１０（第１主面１１）の面積の５０％以上の面積を有する。好ましくは、ソースパッド７５は、平面視において、半導体層１０（第１主面１１）の面積の７０％以上の面積を有する。一方、ゲートパッド７０は、平面視において、半導体層１０（第１主面１１）の面積の２０％以下の面積を有する。好ましくは、ゲートパッド７０は、平面視において、半導体層１０（第１主面１１）の面積の１０％以下の面積を有する。

　ソースパッド７５は、平面視において、半導体層１０（第１主面１１）の中心位置を含む領域に配置されている。ゲートパッド７０は、ソースパッド７５を避けた領域に配置されている。ゲートパッド７０は半導体層１０（第１主面１１）の中心位置を含む領域に配置されていてもよい。この場合、ソースパッド７５がゲートパッド７０の周囲を取り囲むように配置されていてもよい。

　半導体装置１は、ソースパッド７５およびゲートパッド７０の間に充填されたモールド層８０を含む。具体的には、モールド層８０は、ゲートパッド７０およびソースパッド７５の間の空間を埋めている。また、モールド層８０は、上部絶縁層６３および端部絶縁層６５を覆っている。また、モールド層８０は、平面視において半導体層１０の外周（第１主面１１の周縁）に沿って環状に設けられている。

　モールド層８０は、絶縁性材料によって形成されている。モールド層８０は、熱硬化性樹脂を含んでいてもよい。たとえば、モールド層８０は、エポキシ樹脂を含む。たとえば、モールド層８０は、カーボン、ガラス繊維などを含むエポキシ樹脂を含んでいてもよい。モールド層８０の厚み（ｚ軸方向の長さ）は、たとえば、０ｍｍを超えて１ｍｍ以下（たとえば数十μｍ以上数百μｍ以下）である。モールド層８０の厚みは、半導体層１０の厚みより大きてもよい。

　この形態では、モールド層８０は、ゲートパッド７０の上面７３およびソースパッド７５の上面７６に対して面一に形成された上面８１を有する。つまり、ゲートパッド７０の上面７３、ソースパッド７５の上面７６およびモールド層８０の上面８１のそれぞれの境界部分には段差が形成されていない。この場合、ゲートパッド７０の上面７３は研削面からなっていてもよい。また、ソースパッド７５の上面７６は研削面からなっていてもよい。また、モールド層８０の上面８１は研削面からなっていてもよい。すなわち、モールド層８０の上面８１は、ゲートパッド７０の上面７３およびソースパッド７５の上面７６と一つの研削面を形成していてもよい。

　以下、第１実施形態に係る半導体装置１の製造方法が説明される。図６Ａ～図６Ｇは、図１に示す半導体装置の製造方法の一工程を示す断面図である。以下では、特に半導体層１０の上方の構成の製造方法が中心に説明される。トレンチゲート構造２１、トレンチソース構造３１および各ウェル領域（各半導体領域）を半導体層１０に形成する方法に関しては、公知の方法を利用できる。

　まず、図６Ａに示されるように、下部絶縁層６１が、半導体層１０（半導体ウエハ）の第１主面１１上に形成される。下部絶縁層６１は、複数のソースコンタクト孔６１ｂを有している。たとえば、この工程では、まず、プラズマＣＶＤ（Chemical Vapor Deposition）によって酸化シリコンなどを含む絶縁膜が成膜される。次に、フォトリソグラフィ法およびエッチング法によって成膜後の絶縁膜の一部が除去される。これにより、複数のソースコンタクト孔６１ｂを有する下部絶縁層６１が形成される。

　次に、図６Ｂに示されるように、主面ゲート電極５０および主面ソース電極５５が形成される。たとえば、この工程では、まず、蒸着法またはスパッタ法によって下部絶縁層６１を覆うように第１主面１１の全面に金属膜が成膜される。次に、フォトリソグラフィ法およびエッチング法によって、成膜後の金属膜の一部が除去される。これにより、金属膜がパターニングされ、主面ゲート電極５０および主面ソース電極５５が形成される。主面ゲート電極５０および主面ソース電極５５は、異なる材料を用いた金属膜の成膜工程と、当該金属膜のパターニング工程とを繰り返すことによって異なる工程で形成されてもよい。

　次に、図６Ｃに示されるように、側部絶縁層６２、上部絶縁層６３および端部絶縁層６５が形成される。上部絶縁層６３は、貫通孔６４を有している。たとえば、この工程は、塗布工程および露光現像工程を含む。塗布工程では、各絶縁層の元となる液状の感光性樹脂材料がスピンコート法によって主面ゲート電極５０の上面５２および主面ソース電極５５の上面５６に塗布される。露光現像工程では、感光性樹脂材料が露光によって硬化された後、当該感光性樹脂材料の不要部分がアッシング法またはウェットエッチング法によって除去される。これにより、側部絶縁層６２、上部絶縁層６３および端部絶縁層６５が形成される。

　次に、図６Ｄに示されるように、柱状部７１が主面ゲート電極５０の受電部５０ａ上に形成され、下部ソースパッド７５ａが主面ソース電極５５上に形成される。たとえば、この工程では、電解めっき法または無電解めっき法によって、主面ゲート電極５０において上部絶縁層６３に覆われていない部分の少なくとも一部の上、および、主面ソース電極５５において上部絶縁層６３に覆われていない部分の少なくとも一部の上に、選択的に金属めっき層が形成される。

　金属めっき層の一部は、上部絶縁層６３の平坦部６３ａ、第１端部６３ｂおよび第２端部６３ｃの上にも形成される。また、金属めっき層の一部は、端部絶縁層６５の平坦部６５ａおよび端部６５ｂの上にも形成される。金属めっき層のうちの、主面ゲート電極５０の受電部５０ａ上に位置する部分、ならびに、上部絶縁層６３の平坦部６３ａおよび第１端部６３ｂ上に位置する部分が、ゲートパッド７０の一部である柱状部７１として形成される。金属めっき層のうちの、主面ソース電極５５上に位置する部分、ならびに、上部絶縁層６３の第２端部６３ｃおよび端部絶縁層６５上に位置する部分が、ソースパッド７５の一部である下部ソースパッド７５ａとして形成される。

　次に、図６Ｅに示されるように、下部モールド層８０ａが形成される。たとえば、この工程は、成膜工程、硬化工程および薄化工程を含む。成膜工程では、下部モールド層８０ａの元となる液状の樹脂材料（たとえば熱硬化性樹脂の一例としてのエポキシ樹脂）が半導体層１０の第１主面１１の全面に塗布または印刷される。この工程では、樹脂材料によって柱状部７１および下部ソースパッド７５ａの全体が覆われる。樹脂材料は、柱状部７１および下部ソースパッド７５ａの間の空間にも入り込む。

　硬化工程では、塗布または印刷した樹脂材料が加熱によって硬化される。薄化工程では、柱状部７１および下部ソースパッド７５ａが露出するまで樹脂材料が研削される。これにより、図６Ｅに示されるように、柱状部７１の上面、下部モールド層８０ａの上面および下部ソースパッド７５ａの上面のそれぞれが面一に形成される。

　次に、図６Ｆに示されるように、ゲート配線層７２ｂおよびソース配線層７５ｂが形成される。ゲート配線層７２ｂおよびソース配線層７５ｂは、たとえば、柱状部７１および下部ソースパッド７５ａと同じ材料を用いてそれぞれ形成される。ゲート配線層７２ｂは、平面視において、ゲートパッド７０の幅広部７２と同じ大きさおよび同じ形状を有する。ソース配線層７５ｂは、平面視において、下部ソースパッド７５ａと同じ大きさおよび同じ形状を有する。ゲート配線層７２ｂおよびソース配線層７５ｂは、次のめっき工程における成膜起点となるシード配線として機能する。

　次に、図６Ｇに示されるように、ゲートパッド７０の幅広部７２ａがゲート配線層７２ｂ上に形成され、ソースパッド７５の上部ソースパッド７５ｃがソース配線層７５ｂ上に形成される。たとえば、この工程では、電解めっき法または無電解めっき法によって、金属めっき層が、ゲート配線層７２ｂの上面およびソース配線層７５ｂの上面のみに選択的に形成される。

　次に、図６Ｈに示されるように、上部モールド層８０ｂが形成される。たとえば、この工程は、成膜工程、硬化工程および薄化工程を含む。成膜工程では、たとえば、塗布または印刷によって、幅広部７２ａの全体および上部ソースパッド７５ｃの全体が樹脂材料（たとえば熱硬化性樹脂の一例としてのエポキシ樹脂）によって覆われる。

　硬化工程では、塗布または印刷した樹脂材料が加熱によって硬化される。薄化工程では、幅広部７２ａおよび上部ソースパッド７５ｃが露出するまで樹脂材料が研削される。これにより、図６Ｈに示されるように、幅広部７２ａの上面、上部モールド層８０ｂの上面および上部ソースパッド７５ｃの上面が面一に形成される。

　これにより、図６Ｈに示されるように、ゲートパッド７０の幅広部７２がゲート配線層７２ｂおよび幅広部７２ａによって形成される。また、ソースパッド７５が下部ソースパッド７５ａ、ソース配線層７５ｂおよび上部ソースパッド７５ｃによって形成される。また、モールド層８０が、下部モールド層８０ａおよび上部モールド層８０ｂによって構成される。

　以上のように、ゲートパッド７０およびソースパッド７５は、２段階のめっきによって形成される。前述の図２等では、ゲートパッド７０、ソースパッド７５およびモールド層８０の具体的な層構造の図示および説明は省略されている。ゲートパッド７０、ソースパッド７５およびモールド層８０の具体的な層構造に関する説明は、前述の図２等にも適用される。

　次に、半導体層１０が、半導体層１０の第２主面１２ａの研磨によって薄化される。次に、蒸着法またはスパッタ法によって、第２主面１２にドレイン電極４０が形成される。その後、半導体層１０等がモールド層８０と共に選択的に切断されて、図２に示される半導体装置１が製造される。

　半導体装置１の製造方法は一例にすぎず、上述した方法に限定されない。たとえば、ゲートパッド７０およびソースパッド７５は、めっき法以外の成膜法によって形成されてもよい。

　以上のように、第１実施形態に係る半導体装置１は、縦型トランジスタ２を含む半導体装置である。半導体装置１は、半導体層１０、縦型トランジスタ２、ゲート電極２０、ソース電極３０、ドレイン電極４０、主面ゲート電極５０、主面ソース電極５５およびゲートパッド７０を含む。

　半導体層１０は、第１主面１１、および、第１主面１１の反対側の第２主面１２を有し、ＳｉＣを主成分として含む。縦型トランジスタ２は、第１主面１１に設けられている。ゲート電極２０は、縦型トランジスタ２のゲート電極として第１主面１１に設けられている。ソース電極３０は、ゲート電極２０から間隔を空けて第１主面１１に縦型トランジスタ２のソース電極として設けられている。

　ドレイン電極４０は、縦型トランジスタ２のドレイン電極として第２主面１２に設けられている。主面ゲート電極５０は、第１主面１１の一部を覆っている。主面ソース電極５５は、平面視において主面ゲート電極５０から間隔を空けて設けられている。ゲートパッド７０は、平面視において主面ゲート電極５０に重なり、かつ、主面ゲート電極５０に電気的に接続されている。主面ゲート電極５０は、平面視において、ゲートパッド７０より小さい。たとえば、主面ゲート電極５０は、ゲート電極２０に電気的に接続される。主面ソース電極５５は、ソース電極３０に電気的に接続されている。

　仮に、主面ゲート電極５０がゲートパッド７０の代わりにワイヤボンディング用の電極パッドとして利用される場合、主面ゲート電極５０はゲートパッド７０の幅広部７２と同等の大きさに形成される必要がある。この場合、半導体層１０において主面ゲート電極５０に覆われた領域は、非アクティブ領域４として形成される。

　このため、非アクティブ領域４の大きさは、幅広部７２と同等の大きさに形成された主面ゲート電極５０の大きさになるので、アクティブ領域３が小さくなる。つまり、非アクティブ領域４の大きさは、この形態に係る半導体装置１の非アクティブ領域４の大きさよりも極めて大きくなる。このため、アクティブ領域３が小さくなるので、半導体層１０を有効利用できず、小型化および低コスト化が難しくなる。

　これに対して、この形態に係る半導体装置１によれば、主面ゲート電極５０に接続されるゲートパッド７０（幅広部７２）が設けられ、ゲートパッド７０（幅広部７２）に対してワイヤボンディングが実施される。したがって、主面ゲート電極５０を小さくしながら、ワイヤボンディングを適切に行うために十分な大きさを有するゲートパッド７０を確保できる。これにより、主面ゲート電極５０を縮小できるため、主面ゲート電極５０に覆われていない領域をアクティブ領域３として拡張し、利用できる。よって、動作領域を広く確保できる半導体装置１が実現される。

　たとえば、ゲートパッド７０は、平面視において、主面ソース電極５５の一部に重なっている。これにより、幅広部７２の直下の領域をアクティブ領域３として利用できる。また、ゲートパッド７０の幅広部７２の直下に設けられた主面ソース電極５５によって、複数のソース電極３０への電気的な接続部を容易に確保できる。

　以下、第２実施形態が説明される。第２実施形態では、半導体装置が、電流検知用の電極、および、電流検知用の電極に接続された電極パッドをさらに含み、電流検知用の電極が電極パッドよりも小さい点が、第１実施形態とは主として相違する。以下では、第１実施形態との相違点が中心に説明され、共通点の説明は省略または簡略化される。

　図７は、第２実施形態に係る半導体装置１０１の断面図である。図８は、図７に示す半導体装置１０１の平面図である。図９は、図７のIX-IX線に沿った、半導体装置１０１の電極上面の平面図である。具体的には、図７は、図８のVII-VII線に沿う断面を示している。具体的には、図９は、図８に示されるゲートパッド７０、ソースパッド７５、電流検知パッド１７０およびモールド層８０を透視して、半導体装置１０１をｚ軸の正側から見たときの平面図である。図７には示されていないが、半導体装置１０１は、第１実施形態の場合と同様に、半導体層１０の厚さ方向に電流を流す縦型トランジスタ２を含む。

　図７～図９に示されるように、半導体装置１０１は、主面ゲート電極５０、主面ソース電極５５および電流検知電極１５０を含む。第２実施形態に係る主面ゲート電極５０および主面ソース電極５５はそれぞれ、第１実施形態の場合と比較して配置または形状が相違しているが、それらの構成は第１実施形態の場合と実質的に同じである。したがって、第２実施形態に係る主面ゲート電極５０および主面ソース電極５５の説明は省略される。

　電流検知電極１５０は、第３電極の一例である。電流検知電極１５０は、平面視において、主面ゲート電極５０および主面ソース電極５５から間隔を空けて配置されている。電流検知電極１５０は、この形態では、平面視において、主面ゲート電極５０および主面ソース電極５５によって区画された領域に配置されている。電流検知電極１５０は、第１実施形態に係る主面ソース電極５５の一部を分離した部分に相当している。

　電流検知電極１５０は、たとえば、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンなどの金属、または、窒化チタンなどの金属窒化物のうちの少なくとも一種を含む。電流検知電極１５０は、たとえば、主面ゲート電極５０および主面ソース電極５５と同じ材料によって形成されている。

　電流検知電極１５０は、半導体層１０の第１主面１１に設けられた複数のソース電極３０のうち、Ｎ個（N-munber）のソース電極３０に電気的に接続されている。Ｎは、自然数である。Ｎは、たとえば１０以下である。半導体装置１０１に含まれる縦型トランジスタ２は、半導体層１０の第２主面１２に設けられたドレイン電極４０から、半導体層１０の第１主面１１に設けられた複数のソース電極３０に向かってドレイン電流を流すことができる。電流検知電極１５０は、複数のソース電極３０のうちのＮ個のソース電極３０を流れる電流（ドレイン電流の一成分）を取り出すための電極である。Ｎ個のソース電極３０は、縦型トランジスタ２を流れる電流（ドレイン電流）の検知用に利用される。

　図７に示されるように、電流検知電極１５０は、下部絶縁層６１上に設けられている。電流検知電極１５０は、下部絶縁層６１に設けられた１つ以上のソースコンタクト孔６１ｂを介して、１つ以上のソース電極３０に電気的に接続されている。たとえば、ソースコンタクト孔６１ｂの個数がＮに相当する。つまり、ソースコンタクト孔６１ｂの個数を調整することで、電流検知電極１５０が接続されるソース電極３０の個数Ｎを調整できる。

　主面ソース電極５５は、複数のソース電極３０のうちのＭ個のソース電極３０に電気的に接続されている。Ｍは、Ｎより大きい自然数である。Ｍは、たとえばＮの１００倍以上１００００倍である。このため、Ｎ個のソース電極３０に接続された電流検知電極１５０には、主面ソース電極５５に流れる電流の１００００分の１以上１００分の１以下の電流が流れる。

　これにより、仮に、半導体装置１０１のドレイン電極４０および複数のソース電極３０の間に何らかの要因によって大きなドレイン電流が流れた場合であっても、電流検知電極１５０に流れる電流を小さくすることができる。たとえば、電流検知電極１５０に流れる電流の最大量は、１Ａ程度に抑えられることができる。これにより、電流検知電極１５０を利用して、電流の検知範囲内で電流の増加を検知できる。換言すると、電流検知電極１５０の検知範囲内において、ドレイン電流の増減を間接的に検知できる。

　電流検知電極１５０は、平面視において、電流検知パッド１７０より小さい。電流検知電極１５０の平面視形状は、たとえば、正方形または長方形である。電流検知電極１５０の一辺の長さは、５μｍ以上５０μｍ以下である。一例として、電流検知電極１５０は、正方形の平面視形状を有し、２０μｍ×２０μｍ程度のサイズを有してもよい。図９に示されるように、電流検知電極１５０の大きさは、主面ゲート電極５０の受電部５０ａの大きさと同じである。電流検知電極１５０の大きさは、受電部５０ａの大きさより小さくてもよい。電流検知電極１５０の大きさは、受電部５０ａの大きさより大きくてもよい。

　電流検知電極１５０は、平面視において、半導体層１０（第１主面１１）の面積の２０％以下の面積を有する。好ましくは、電流検知電極１５０は、半導体層１０（第１主面１１）の面積の１０％以下の面積を有する。電流検知電極１５０は、平面視において、主面ソース電極５５および主面ゲート電極５０を避けた領域に配置されている。電流検知電極１５０は、半導体層１０の中心位置を含む領域に配置されていてもよい。この場合、主面ソース電極５５が電流検知電極１５０の周囲を取り囲むように配置されていてもよい。

　図７および図８に示されるように、半導体装置１０１は、ゲートパッド７０、ソースパッド７５および電流検知パッド１７０を含む。第２実施形態に係るゲートパッド７０およびソースパッド７５は、それぞれ、第１実施形態の場合と比較して配置または形状が相違しているが、それらの構成は第１実施形態の場合と実質的に同じである。したがって、第２実施形態に係るゲートパッド７０およびソースパッド７５の説明は省略される。

　電流検知パッド１７０は、第２電極パッドの一例である。電流検知パッド１７０は、平面視において、電流検知電極１５０に重なり、かつ、電流検知電極１５０に電気的に接続されている。この形態に係る半導体装置１０１では、電流検知電極１５０に接続された電流検知パッド１７０は、ゲートパッド７０と同様の構成を有する。

　具体的には、図７に示されるように、電流検知パッド１７０は、柱状部１７１および幅広部１７２を含む。柱状部１７１は、電流検知電極１５０上に設けられた第１導電層の一例である。柱状部１７１は、電流検知電極１５０の上面１５２の法線方向（ｚ軸方向）に柱状に延びている。柱状部１７１は、上部絶縁層６３に設けられた貫通孔１６４を介して電流検知電極１５０に接続されている。

　柱状部１７１は、電流検知電極１５０の上面１５２を覆っている。柱状部１７１は、さらに、上部絶縁層６３の平坦部６３ａの一部および第１端部６３ｂを覆っている。柱状部１７１の高さ（ｚ軸方向の長さ）は、上部絶縁層６３の厚み（ｚ軸方向の長さ）より大きい（長い）。具体的には、柱状部１７１の高さは、上部絶縁層６３において電流検知電極１５０上に位置する部分の最大厚みよりも大きい（長い）。これにより、柱状部１７１の最頂部は、上部絶縁層６３の最頂部よりも高くなっている。

　柱状部１７１は、垂直または実質的に垂直に延びる側面１７４を有している。側面１７４は、必ずしも断面視において直線状に延びている必要はなく、曲線状または凹凸状に延びていてもよい。側面１７４は、電流検知電極１５０および上部絶縁層６３が平面視において重なる領域の上に位置している。具体的には、側面１７４は、上部絶縁層６３の平坦部６３ａ上に位置している。つまり、柱状部１７１は、電流検知電極１５０および上部絶縁層６３を被覆している。これにより、第１実施形態に係る柱状部７１と同様に、柱状部１７１を安定して形成できる。

　幅広部１７２は、柱状部１７１の上端に設けられた第２導電層の一例である。幅広部１７２は、柱状部１７１の上端の大きさをｘｙ平面に拡大した部分である。平面視における幅広部１７２の大きさおよび形状は、平面視における電流検知パッド１７０の大きさおよび形状に一致する。幅広部１７２は、半導体装置１０１（縦型トランジスタ２）と他の回路との電気的な接続に利用される上面１７３を有している。

　この形態では、幅広部１７２の上面１７３は、検知された電流に基づいて半導体装置１０１（縦型トランジスタ２）を制御する制御回路に接続される。たとえば、幅広部１７２の上面１７３には、金属線がワイヤボンディングによって接続される。金属線は、たとえばアルミニウム、銅、金などの金属の少なくとも一種を含む。この形態では、アルミニウムワイヤが電流検知パッド１７０（幅広部１７２の上面１７３）にウェッジボンディングされる。

　ワイヤボンディングを適切に行うためには、幅広部１７２が一定以上の大きさを有している必要がある。幅広部１７２の平面視形状は、たとえば、正方形である。この場合、幅広部１７２のサイズは、８００μｍ×８００μｍ以上１ｍｍ×１ｍｍ以下であってもよい。この場合、幅広部１７２に対する金属線の接続の向きを任意の方向にすることができる。幅広部１７２のサイズは、１ｍｍ×１ｍｍより大きくてもよい。

　幅広部１７２の平面視形状は、長方形であってもよい。この場合、幅広部１７２のサイズは、４００ｍｍ×８００ｍｍ以上であってもよい。幅広部１７２の大きさは、ゲートパッド７０の幅広部７２の大きさと同じである。幅広部１７２の大きさは、幅広部７２の大きさより小さくてもよい。幅広部１７２の大きさは、幅広部７２の大きさより大きくてもよい。

　平面視において、幅広部１７２の面積（すなわち、電流検知パッド１７０の面積）は、電流検知電極１５０の面積より大きい。幅広部１７２の面積は、電流検知電極１５０の面積の２００倍以上４００００倍以下である。幅広部１７２の面積は、電流検知電極１５０の面積の４００倍以上であってもよい。一例として、幅広部１７２の面積は、電流検知電極１５０の面積の２５００倍程度であってもよい。

　柱状部１７１は、銅、銅を主成分とする銅合金などの金属材料を含む。幅広部１７２は、銅、銅を主成分とする銅合金などの金属材料を含む。幅広部１７２は、たとえば、柱状部１７１と同じ導電性材料を用いて形成されている。幅広部１７２は、柱状部１７１とは異なる導電性材料を用いて形成されていてもよい。電流検知パッド１７０は、たとえば、ゲートパッド７０およびソースパッド７５と同じ材料を用いて形成されている。これにより、電流検知パッド１７０、ゲートパッド７０およびソースパッド７５を、同じ工程で形成できる。

　電流検知パッド１７０の高さ（ｚ軸方向の長さ）は、柱状部１７１の高さ（ｚ軸方向の長さ）および幅広部１７２の厚さ（ｚ軸方向の長さ）の和である。電流検知パッド１７０の高さは、たとえば０ｍｍを超えて１ｍｍ以下（たとえば数十μｍ以上数百μｍ以下）である。図７に示されるように、柱状部１７１の高さは、幅広部１７２の厚さよりも大きい（長い）。柱状部１７１の高さは、幅広部１７２の厚さ以下であってもよい。

　電流検知パッド１７０は、平面視において、半導体層１０（第１主面１１）の面積の２０％以下の面積を有する。好ましくは、電流検知パッド１７０は、平面視において、半導体層１０（第１主面１１）の面積の１０％以下の面積を有する。また、電流検知パッド１７０は、ゲートパッド７０およびソースパッド７５を避けた領域に配置されている。電流検知パッド１７０は、半導体層１０（第１主面１１）の中心位置を含む領域に配置されていてもよい。この場合、ソースパッド７５が電流検知パッド１７０の周囲を取り囲むように配置されていてもよい。

　この形態では、図７に示されるように、半導体装置１０１は、アクティブ領域１０３および非アクティブ領域１０４を含む。アクティブ領域１０３は、縦型トランジスタ２のドレイン電流が流れる主な領域である。アクティブ領域１０３は、平面視において、主面ソース電極５５と重なる領域である。アクティブ領域１０３には、主面ゲート電極５０および電流検知電極１５０のいずれかに重なる領域が含まれていない。一方で、ゲートパッド７０および電流検知パッド１７０に平面視で重なる領域の一部は、アクティブ領域１０３に含まれている。

　非アクティブ領域１０４は、縦型トランジスタ２として動作しない領域である。非アクティブ領域１０４は、平面視において、アクティブ領域１０３以外の領域である。図７に示されるように、非アクティブ領域１０４には、電流検知領域１０２が含まれる。電流検知領域１０２は、平面視において、電流検知電極１５０に重なる領域である。この形態では、主面ゲート電極５０または電流検知電極１５０に平面視で重なる領域は、非アクティブ領域１０４に含まれる。

　具体的には、電流検知パッド１７０は、平面視において、主面ソース電極５５の一部に重なっている。つまり、電流検知パッド１７０の直下には、主面ソース電極５５の一部が位置している。この形態では、主面ソース電極５５が平面視において電流検知パッド１７０に重なる領域まで引き出されているため、電流検知パッド１７０が主面ソース電極５５に重なる領域の一部をアクティブ領域１０３として利用できる。これにより、電流検知パッド１７０の面積を確保しつつ、アクティブ領域１０３の面積をより多く確保できる。

　以上のように、第２実施形態に係る半導体装置１０１は、複数のソース電極３０、電流検知電極１５０および電流検知パッド１７０をさらに含む。複数のソース電極３０は、平面視において互いに間隔を空けて配置されている。電流検知電極１５０は、平面視において主面ゲート電極５０および主面ソース電極５５から間隔を空けて設けられ、Ｎ個（Ｎは自然数）のソース電極３０に電気的に接続されている。電流検知パッド１７０は、平面視において電流検知電極１５０に重なり、かつ、電流検知電極１５０に電気的に接続されている。主面ソース電極５５は、Ｍ個（ＭはＮより大きい自然数）のソース電極３０に電気的に接続される。電流検知電極１５０は、平面視において、電流検知パッド１７０より小さい。

　上述したように、電流検知電極１５０が接続されるソース電極３０（つまり、電流検知領域１０２に含まれるソース電極３０）の個数Ｎは、たとえば、１０個以下であってもよい。これに対して、図７に示されるように、電流検知パッド１７０の幅広部１７２の直下の範囲１０５に含まれるソース電極３０の個数は、１０個よりも遥かに多い。

　このため、仮に、電流検知電極１５０が電流検知パッド１７０の代わりにワイヤボンディング用の電極パッドとして利用される場合、電流検知電極１５０は電流検知パッド１７０の幅広部１７２と同等の大きさに形成される必要がある。この場合、電流検知パッド１７０の幅広部１７２の直下の範囲１０５は、非アクティブ領域１０４として形成される。

　このため、非アクティブ領域１０４の大きさは、幅広部１７２と同等の大きさに形成された電流検知電極１５０の大きさになるので、アクティブ領域１０３が小さくなる。つまり、非アクティブ領域１０４の大きさは、この形態に係る半導体装置１０１の非アクティブ領域１０４の大きさよりも極めて大きくなる。このため、アクティブ領域１０３が小さくなるので、半導体層１０を有効利用できず、小型化および低コスト化が難しくなる。

　これに対して、この形態に係る半導体装置１０１によれば、電流検知電極１５０に接続される電流検知パッド１７０（幅広部１７２）が設けられ、電流検知パッド１７０（幅広部１７２）に対してワイヤボンディングが実施される。したがって、電流検知電極１５０を小さくしながら、ワイヤボンディングを適切に行うために十分な大きさを有する電流検知パッド１７０を確保できる。また、電流検知電極１５０を縮小できるので、電流検知電極１５０に覆われていない領域をアクティブ領域１０３として拡張し、利用できる。よって、動作領域を広く確保できる半導体装置１０１が実現される。

　この形態に係る半導体装置１０１の製造方法は、第１実施形態に係る半導体装置１の製造方法と同様である。具体的には、主面ゲート電極５０、主面ソース電極５５および電流検知電極１５０のパターニング工程、絶縁層６０のパターニング工程、ならびに、ゲートパッド７０、ソースパッド７５および電流検知パッド１７０のパターニング工程のそれぞれにおいて、各形状を調整することにより半導体装置１０１を製造できる。

　この形態に係る半導体装置１０１では、ゲートパッド７０が電流検知パッド１７０と同様の構成を有する例を説明したが、ゲートパッド７０はソースパッド７５と同様の構成を有してもよい。

　図１０は、第２実施形態に係る半導体装置１０１の変形例（以下、半導体装置１０１ａという。）の平面図である。図１１は、図１０に示す半導体装置１０１ａの電極上面の平面図である。図１０および図１１はそれぞれ、第２実施形態の図８および図９に対応している。

　変形例に係る半導体装置１０１ａでは、平面視において、主面ゲート電極５０Ａおよびゲートパッド７０ａが同じ大きさおよび同じ形状を有する。つまり、平面視において、主面ゲート電極５０Ａは、第２実施形態に係る主面ゲート電極５０の受電部５０ａよりも大きい。電流検知電極１５０および電流検知パッド１７０は、第２実施形態の場合と同じである。つまり、変形例に係る半導体装置１０１ａは、第１電極の一例として電流検知電極１５０を含み、第１電極パッドの一例として電流検知パッド１７０を含む。

　このように、変形例に係る半導体装置１０１ａでは、電流検知電極１５０のみに対して、平面視における面積を大きくする構成（具体的には、電流検知パッド１７０）が適用されている。これにより、電流検知電極１５０への電気的な接続を行うためのパッドの面積を確保しながら、電流検知電極１５０を電流検知パッド１７０よりも小さくすることができる。したがって、平面視において電流検知パッド１７０に重なる領域の一部をアクティブ領域として有効に利用できる。よって、動作領域を広く確保できる。

　以下、第３実施形態が説明される。第３実施形態では、半導体装置が、電極を有するダイオード、および、ダイオードの電極に接続された電極パッドをさらに含み、ダイオードの電極が電極パッドよりも小さい点が、第１実施形態の場合とは主として相違する。以下では、第１実施形態との相違点が中心に説明され、共通点の説明は省略または簡略化される。

　図１２は、第３実施形態に係る半導体装置２０１の要部を示す断面図である。図１３は、図１２に示す半導体装置２０１の平面図である。図１４は、図１２に示すXIV-XIV線に沿う平面図である。具体的には、図１２は、図１３のXII-XII線に沿った断面を示している。具体的には、図１４は、図１３に示されるゲートパッド７０、ソースパッド７５、アノード電極パッド２７０、カソード電極パッド２７５およびモールド層８０を透視して、半導体装置２０１をｚ軸の正側から見たときの平面図である。

　図１２に示されるように、半導体装置２０１は、半導体層１０の第１主面１１に設けられたダイオード２９０を含む。この形態では、ダイオード２９０は、ｐｎダイオードであり、ｐ型半導体層２９１およびｎ型半導体層２９２を含む。たとえば、ｐ型半導体層２９１はｐ型不純物が添加されたポリシリコンを含み、ｎ型半導体層２９２はｎ型不純物が添加されたポリシリコンを含む。ｐ型半導体層２９１およびｎ型半導体層２９２は互いに接触しており、ｐｎ接合を有するｐｎダイオードを構成している。

　ダイオード２９０は、半導体層１０の第１主面１１に設けられた凹部２９３内に設けられている。凹部２９３は、半導体層１０の第１主面１１を、第２主面１２側に向けて掘り下げることによって形成されている。たとえば、凹部２９３は、ゲートトレンチ２２の深さと同じ深さを有する。凹部２９３は、ゲートトレンチ２２と同じ工程で形成できる。

　凹部２９３は、平面視において、半導体層１０（第１主面１１）の面積の２０％以下の面積を有する。好ましくは、凹部２９３は、平面視において、半導体層１０（第１主面１１）の面積の１０％以下の面積を有する。凹部２９３は、平面視において、主面ソース電極５５および主面ゲート電極５０を避けた領域に設けられている。凹部２９３は、半導体層１０（第１主面１１）の中心位置を含む領域に設けられていてもよい。この場合、主面ソース電極５５が凹部２９３の周囲を取り囲むように配置されていてもよい。

　半導体装置２０１は、凹部２９３の底壁および側壁を覆うように形成された絶縁層２２３を含む。絶縁層２２３は、半導体層１０およびダイオード２９０の間に介在されている。つまり、ダイオード２９０は、絶縁層２２３上に設けられている。絶縁層２２３は、たとえば、酸化シリコンを含む。絶縁層２２３は、不純物無添加シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも一種を含んでいてもよい。絶縁層２２３は、たとえば、ゲート絶縁層２３と同じ材料を含み、ゲート絶縁層２３と同じ厚さを有している。これにより、絶縁層２２３は、ゲート絶縁層２３と同じ工程で形成できる。

　なお、半導体層１０には、凹部２９３および絶縁層２２３のいずれか一方または双方が設けられていなくてもよい。ダイオード２９０は、半導体層１０の第１主面１１上に設けられていてもよい。この場合、ダイオード２９０は、第１主面１１を被覆する絶縁層２２３の上に配置されていてもよい。

　ダイオード２９０は、アノード電極２５０およびカソード電極２５５を含む。アノード電極２５０およびカソード電極２５５間の電圧の大きさによって半導体装置２０１の温度を検知できる。つまり、ダイオード２９０は、温度センサ（感温ダイオード）として利用される。

　アノード電極２５０は、ｐ型半導体層２９１に電気的に接続されている。アノード電極２５０は、たとえば、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンなどの金属、または、窒化チタンなどの金属窒化物のうちの少なくとも一種を含む。

　カソード電極２５５は、ｎ型半導体層２９２に電気的に接続されている。図１４に示されるように、カソード電極２５５は、平面視においてアノード電極２５０から間隔を空けて設けられている。この形態では、下部絶縁層６１がカソード電極２５５およびアノード電極２５０の間に設けられている。また、アノード電極２５０およびカソード電極２５５は、平面視において、主面ゲート電極５０および主面ソース電極５５のそれぞれから間隔を空けて設けられている。

　図１４に示されるように、第３実施形態に係る主面ゲート電極５０および主面ソース電極５５は、第１実施形態の場合と比較して配置または形状がそれぞれ相違しているが、それらの構成は第１実施形態の場合と実質的に同じである。したがって、第３実施形態に係る主面ゲート電極５０および主面ソース電極５５の説明は省略される。

　カソード電極２５５は、たとえば、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンなどの金属、または、窒化チタンなどの金属窒化物のうちの少なくとも一種を含む。カソード電極２５５は、アノード電極２５０と同じ材料を用いて形成されていてもよい。

　図１２および図１３に示されるように、半導体装置２０１は、ゲートパッド７０、ソースパッド７５、アノード電極パッド２７０およびカソード電極パッド２７５を含む。第３実施形態に係るゲートパッド７０およびソースパッド７５は、第１実施形態の場合と比較して配置または形状がそれぞれ相違しているが、それらの構成は第１実施形態の場合と実質的に同じである。したがって、第３実施形態に係るゲートパッド７０およびソースパッド７５の説明は省略される。

　アノード電極パッド２７０は、平面視において、アノード電極２５０に重なり、かつ、アノード電極２５０に電気的に接続されている。この形態に係る半導体装置２０１では、アノード電極２５０に接続されたアノード電極パッド２７０は、ゲートパッド７０と同様の構成を有する。

　具体的には、図１２に示されるように、アノード電極パッド２７０は、柱状部２７１および幅広部２７２を含む。柱状部２７１は、アノード電極２５０上に設けられた第１導電層の一例である。柱状部２７１は、アノード電極２５０の上面２５１の法線方向（ｚ軸方向）に柱状に延びている。

　幅広部２７２は、柱状部２７１の上端に設けられた第２導電層の一例である。幅広部２７２は、柱状部２７１の上端の大きさをｘｙ平面に拡大した部分である。平面視における幅広部２７２の大きさおよび形状は、平面視におけるアノード電極パッド２７０の大きさおよび形状に一致する。幅広部２７２は、半導体装置２０１（ダイオード２９０）と他の回路との電気的な接続に利用される上面２７３を有している。

　この形態では、幅広部２７２の上面２７３は、アノード電極２５０およびカソード電極２５５の電圧を検知する電圧計などに接続される。たとえば、幅広部２７２の上面２７３には、金属線がワイヤボンディングによって接続される。金属線は、たとえばアルミニウム、銅、金などの金属の少なくとも一種を含む。この形態では、アルミニウムワイヤがアノード電極パッド２７０（幅広部２７２の上面２７３）にウェッジボンディングされる。

　ワイヤボンディングを適切に行うためには、幅広部２７２が一定以上の大きさを有している必要がある。平面視における幅広部２７２の形状および大きさは、たとえば、平面視におけるゲートパッド７０の幅広部７２の形状および大きさと同じである。平面視における幅広部２７２の形状および大きさの少なくとも一方は、平面視における幅広部７２の形状および大きさとは異なっていてもよい。

　平面視において、幅広部２７２の面積（すなわち、アノード電極パッド２７０の面積）は、アノード電極２５０の面積より大きい。幅広部２７２の面積は、アノード電極２５０の面積の２００倍以上４００００倍以下であってもよい。幅広部２７２の面積は、アノード電極２５０の面積の４００倍以上であってもよい。一例として、幅広部２７２の面積は、アノード電極２５０の面積の２５００倍程度であってもよい。

　柱状部２７１は、銅、銅を主成分とする銅合金などの金属材料を含む。幅広部２７２とは、銅、銅を主成分とする銅合金などの金属材料を含む。幅広部２７２は、たとえば、柱状部２７１と同じ導電性材料を用いて形成されている。幅広部２７２は、柱状部２７１とは異なる導電性材料を用いて形成されていてもよい。

　アノード電極パッド２７０の高さ（ｚ軸方向の長さ）は、柱状部２７１の高さ（ｚ軸方向の長さ）および幅広部２７２の厚さ（ｚ軸方向の長さ）の和である。アノード電極パッド２７０の高さは、たとえば０ｍｍを超えて１ｍｍ以下（たとえば数十μｍ以上数百μｍ以下）である。図１２に示されるように、柱状部２７１の高さは、幅広部２７２の厚さよりも大きい（長い）。柱状部２７１の高さは、幅広部２７２の厚さ以下であってもよい。

　カソード電極パッド２７５は、平面視において、カソード電極２５５に重なり、かつ、カソード電極２５５に電気的に接続されている。この形態に係る半導体装置２０１では、カソード電極２５５に接続されたカソード電極パッド２７５は、ゲートパッド７０およびアノード電極パッド２７０と同様の構成を有する。

　具体的には、図１２に示されるように、カソード電極パッド２７５は、柱状部２７６および幅広部２７７を含む。柱状部２７６は、カソード電極２５５上に設けられた第１導電層の一例である。柱状部２７６は、カソード電極２５５の上面２５６の法線方向（ｚ軸方向）に柱状に延びている。

　幅広部２７７は、柱状部２７６の上端に設けられた第２導電層の一例である。幅広部２７７は、柱状部２７６の上端の大きさをｘｙ平面に拡大した部分である。平面視における幅広部２７７の大きさおよび形状は、平面視におけるカソード電極パッド２７５の大きさおよび形状に一致する。

　幅広部２７７は、半導体装置２０１（ダイオード２９０）と他の回路との電気的な接続に利用される上面２７８を有している。この形態では、幅広部２７７の上面２７８は、アノード電極２５０およびカソード電極２５５の電圧を検知する電圧計などに接続される。たとえば、幅広部２７７の上面２７８には、金属線がワイヤボンディングによって接続される。

　形状や材料などに関して、カソード電極パッド２７５の柱状部２７６および幅広部２７７はそれぞれ、アノード電極パッド２７０の柱状部２７６および幅広部２７７と同様である。したがって、カソード電極パッド２７５の形状や材料などについての説明は省略される。

　アノード電極パッド２７０およびカソード電極パッド２７５は、たとえば、ゲートパッド７０およびソースパッド７５と同じ材料を用いて形成されている。これにより、アノード電極パッド２７０、カソード電極パッド２７５、ゲートパッド７０およびソースパッド７５を、同じ工程で形成できる。

　半導体装置２０１は、アノード電極２５０の上面２５１の一部およびカソード電極２５５の上面２５６の一部を覆う絶縁層（図示せず）を含んでいてもよい。当該絶縁層は、たとえば、ポリイミド、ＰＢＯなどの有機材料からなる。この場合、アノード電極パッド２７０の柱状部２７１の側面およびカソード電極パッド２７５の柱状部２７６の側面は、第１実施形態に係る柱状部７１の側面７４と同様に、絶縁層の平坦部上にそれぞれ設けられていてもよい。

　アノード電極パッド２７０およびカソード電極パッド２７５はそれぞれ、平面視において、半導体層１０（第１主面１１）の面積の２０％以下の面積を有する。好ましくは、アノード電極パッド２７０およびカソード電極パッド２７５は、平面視において、半導体層１０（第１主面１１）の面積の１０％以下の面積を有する。

　また、アノード電極パッド２７０およびカソード電極パッド２７５は、ゲートパッド７０およびソースパッド７５を避けた領域に配置されている。アノード電極パッド２７０およびカソード電極パッド２７５の一方は、半導体層１０（第１主面１１）の中心位置を含む領域に配置されていてもよく、ソースパッド７５がアノード電極パッド２７０およびカソード電極パッド２７５の周囲を取り囲むように配置されていてもよい。

　この形態では、図１２に示されるように、半導体装置２０１は、アクティブ領域２０３および非アクティブ領域２０４を含む。アクティブ領域２０３は、縦型トランジスタ２のドレイン電流が流れる主な領域である。アクティブ領域２０３は、平面視において、主面ソース電極５５と重なる領域である。アクティブ領域２０３には、主面ゲート電極５０および凹部２９３のいずれかに重なる領域が含まれていない。ゲートパッド７０、アノード電極パッド２７０およびカソード電極パッド２７５に平面視で重なる領域の一部は、アクティブ領域１０３に含まれている。

　非アクティブ領域２０４は、縦型トランジスタ２として動作しない領域である。非アクティブ領域２０４は、平面視において、アクティブ領域２０３以外の領域である。図１２に示されるように、非アクティブ領域２０４には、ダイオード２９０が形成されている。この形態では、主面ゲート電極５０または凹部２９３に平面視で重なる領域は、非アクティブ領域２０４に含まれる。

　具体的には、アノード電極パッド２７０およびカソード電極パッド２７５はそれぞれ、平面視において、主面ソース電極５５の一部に重なっている。つまり、アノード電極パッド２７０の直下およびカソード電極パッド２７５の直下には、主面ソース電極５５の一部がそれぞれ位置している。この形態では、主面ソース電極５５が平面視においてアノード電極パッド２７０またはカソード電極パッド２７５に重なる領域まで引き出されている。

　したがって、主面ソース電極５５およびアノード電極パッド２７０が重なる領域の一部、または、主面ソース電極５５およびカソード電極パッド２７５が重なる領域の一部をアクティブ領域２０３として利用できる。これにより、アノード電極パッド２７０およびカソード電極パッド２７５の面積を確保しつつ、アクティブ領域２０３の面積をより多く確保できる。

　以上のように、この形態に係る半導体装置２０１は、ダイオード２９０、アノード電極パッド２７０およびカソード電極パッド２７５を含む。ダイオード２９０は、アノード電極２５０およびカソード電極２５５を含み、第１主面１１に設けられている。アノード電極パッド２７０は、平面視においてアノード電極２５０に重なり、かつ、アノード電極２５０に電気的に接続されている。カソード電極パッド２７５は、平面視においてカソード電極２５５に重なり、かつ、カソード電極２５５に電気的に接続されている。アノード電極２５０は、平面視において、アノード電極パッド２７０より小さい。カソード電極２５５は、平面視において、カソード電極パッド２７５より小さい。

　仮に、アノード電極２５０がアノード電極パッド２７０の代わりにワイヤボンディング用の電極パッドとして利用される場合、アノード電極２５０は、幅広部２７２と同等の大きさを有する必要がある。一方、カソード電極２５５がカソード電極パッド２７５の代わりにワイヤボンディング用の電極パッドとして利用される場合、カソード電極２５５は、幅広部２７７と同等の大きさを有する必要がある。

　これらの場合、アノード電極２５０およびカソード電極２５５に覆われた領域は、非アクティブ領域２０４として形成される。このため、非アクティブ領域の大きさは、幅広部２７２および幅広部２７７と同等の大きさに形成されたアノード電極２５０およびカソード電極２５５の大きさになるので、アクティブ領域２０３が小さくなる。つまり、非アクティブ領域の大きさは、この形態に係る半導体装置２０１の非アクティブ領域２０４の大きさよりも極めて大きくなる。このため、半導体層１０を有効利用できず、小型化および低コスト化が難しくなる。

　これに対して、この形態に係る半導体装置２０１によれば、アノード電極２５０に接続されたアノード電極パッド２７０（幅広部２７２）が設けられ、カソード電極２５５に接続されたカソード電極パッド２７５（幅広部２７７）が設けられている。ワイヤボンディングは、アノード電極パッド２７０（幅広部２７２）およびカソード電極パッド２７５（幅広部２７７）のそれぞれに対して実施される。

　したがって、アノード電極２５０およびカソード電極２５５のそれぞれを小さくしながら、ワイヤボンディングを適切に行うために十分な大きさをそれぞれ有するアノード電極パッド２７０およびカソード電極パッド２７５を確保できる。また、アノード電極２５０およびカソード電極２５５をそれぞれ縮小できるので、アノード電極２５０またはカソード電極２５５に覆われていない領域をアクティブ領域２０３として拡張し、利用できる。このように、動作領域を広く確保できる半導体装置２０１が実現される。

　この形態に係る半導体装置２０１の製造方法は、第１実施形態に係る半導体装置１の製造方法と同様である。具体的には、主面ゲート電極５０、主面ソース電極５５、アノード電極２５０およびカソード電極２５５のパターニング工程、絶縁層６０のパターニング工程、ならびに、ゲートパッド７０、ソースパッド７５、アノード電極パッド２７０およびカソード電極パッド２７５のパターニング工程のそれぞれにおいて、各形状を調整することにより半導体装置２０１を製造できる。

　この形態に係る半導体装置２０１では、ゲートパッド７０が、アノード電極パッド２７０およびカソード電極パッド２７５と同様の構成を有する例が説明されたが、ゲートパッド７０はソースパッド７５と同様の構成を有してもよい。

　図１５は、第３実施形態に係る半導体装置２０１の変形例（以下、半導体装置２０１ａという。）の平面図である。図１６は、図１５に示す半導体装置２０１ａの電極上面を示す平面図である。図１５および図１６はそれぞれ、第３実施形態の図１３および図１４に対応している。

　変形例に係る半導体装置２０１ａでは、平面視において、主面ゲート電極５０Ａおよびゲートパッド７０ａが同じ大きさおよび同じ形状を有する。つまり、平面視において、主面ゲート電極５０Ａは、第３実施形態に係る主面ゲート電極５０の受電部５０ａよりも大きい。

　アノード電極２５０、カソード電極２５５、アノード電極パッド２７０およびカソード電極パッド２７５は、第３実施形態の場合と同じである。つまり、変形例に係る半導体装置２０１ａは、第１電極の一例としてアノード電極２５０を含み、第１電極パッドの一例としてアノード電極パッド２７０を含む。変形例に係る半導体装置２０１ａは、第２電極の一例としてカソード電極２５５を含み、第２電極パッドの一例としてカソード電極パッド２７５を含む。

　このように、変形例に係る半導体装置２０１ａでは、アノード電極２５０およびカソード電極２５５のみに対して、平面視における面積を大きくする構成（具体的には、アノード電極パッド２７０およびカソード電極パッド２７５）が適用されている。つまり、アノード電極２５０およびカソード電極２５５のそれぞれへの電気的な接続を行うためのパッドの面積を確保しながら、アノード電極２５０をアノード電極パッド２７０よりも小さくし、カソード電極２５５をカソード電極パッド２７５よりも小さくすることができる。

　これにより、平面視においてアノード電極パッド２７０またはカソード電極パッド２７５に重なる領域の一部をアクティブ領域として拡張し、有効利用できる。よって、動作領域を広く確保できる。

　アノード電極パッド２７０およびカソード電極パッド２７５のいずれか一方は、ソースパッド７５と同じ構成を有してもよい。たとえば、アノード電極２５０およびアノード電極パッド２７０は、平面視における形状および大きさが互いに同じであってもよい。カソード電極２５５およびカソード電極パッド２７５は、平面視における形状および大きさが互いに同じであってもよい。

　以下、第４実施形態として、半導体装置を有する半導体パッケージが説明される。図１７は、第４実施形態に係る半導体パッケージ３００の一例を示す背面図である。図１８は、図１７に示す半導体パッケージ３００の内部構造を示す正面図である。

　図１７および図１８に示されるように、半導体パッケージ３００は、いわゆるＴＯ（Transistor Outline）型の半導体パッケージである。半導体パッケージ３００は、パッケージ本体３０１、端子３０２ｄ、端子３０２ｇ、端子３０２ｓ、ボンディングワイヤ３０３ｇ、ボンディングワイヤ３０３ｓおよび半導体装置１を含む。

　パッケージ本体３０１は、直方体状である。パッケージ本体３０１は、半導体装置１を内蔵する。パッケージ本体３０１は、言い換えれば、半導体装置１を封止する封止体である。パッケージ本体３０１は、エポキシ樹脂を含んでいてもよい。パッケージ本体３０１は、たとえば、カーボン、ガラス繊維などを含むエポキシ樹脂によって形成される。

　端子３０２ｄ、端子３０２ｇおよび端子３０２ｓのそれぞれは、パッケージ本体３０１の底部から突出し、パッケージ本体３０１の底部に沿って一列に並んで配置される。端子３０２ｄ、端子３０２ｇおよび端子３０２ｓは、たとえば、アルミニウムによって形成されるが、銅などの他の金属材料によって形成されてもよい。

　パッケージ本体３０１の内部において、半導体装置１のゲートパッド７０は、ボンディングワイヤ３０３ｇなどによって端子３０２ｇに電気的に接続される。半導体装置１のソースパッド７５は、ボンディングワイヤ３０３ｓなどによって端子３０２ｓに電気的に接続される。半導体装置１のドレイン電極４０は、端子３０２ｄのうちパッケージ本体３０１内に位置する幅広部に、はんだ、または、銀もしくは銅からなる焼結層などによって接合される。

　半導体パッケージ３００は、半導体装置１に代えて、半導体装置１０１、１０１ａ、２０１または２０１ａを含んでいてもよい。この場合、パッケージ本体３０１は、半導体装置１０１の電流検知パッド１７０が接続される端子をさらに含んでいてもよい。また、パッケージ本体３０１は、半導体装置２０１のアノード電極パッド２７０およびカソード電極パッド２７５のそれぞれが接続される複数の端子をさらに含んでいてもよい。

　以上、半導体パッケージ３００は、半導体装置１、１０１、１０１ａ、２０１または２０１ａを含むことにより、一般的な半導体装置を含む場合よりも動作領域を広く確保できる。

　以下、図１７に示す半導体パッケージの他の例が説明される。図１９は、第４実施形態に係る半導体パッケージ３００の他の例（以下、半導体パッケージ４００という。）を示す正面図である。図１９に示される半導体パッケージ４００は、いわゆるＤＩＰ（Dual In-line Package）型の半導体パッケージである。半導体パッケージ４００は、パッケージ本体４０１、複数の端子４０２および半導体装置１を含む。

　パッケージ本体４０１は、直方体状である。パッケージ本体４０１は、半導体装置１を内蔵する。パッケージ本体４０１は、言い換えれば、半導体装置１を封止する封止体である。パッケージ本体４０１は、エポキシ樹脂を含んでいてもよい。パッケージ本体４０１は、たとえば、カーボン、ガラス繊維などを含むエポキシ樹脂によって形成される。

　複数の端子４０２は、パッケージ本体４０１の長辺から突出し、パッケージ本体４０１の長辺に沿って並んで配置される。複数の端子４０２は、たとえば、アルミニウムによって形成されるが、銅などの他の金属材料によって形成されてもよい。

　パッケージ本体４０１の内部において、半導体装置１のゲートパッド７０、ソースパッド７５およびドレイン電極４０のそれぞれは、ボンディングワイヤなどによって対応する端子４０２に電気的に接続されている。半導体パッケージ４００は、複数の半導体装置１を含んでいてもよい。つまり、パッケージ本体４０１は、複数の半導体装置１を内蔵してもよい。

　半導体パッケージ４００は、半導体装置１に代えて、または、半導体装置１に加えて、半導体装置１０１、１０１ａ、２０１または２０１ａを備えてもよい。この場合、パッケージ本体４０１の内部において、半導体装置１０１の電流検知パッド１７０、または、半導体装置２０１のアノード電極パッド２７０およびカソード電極パッド２７５のそれぞれは、ボンディングワイヤなどによって対応する端子４０２に電気的に接続される。

　以上、半導体パッケージ４００は、半導体装置１、１０１、１０１ａ、２０１または２０１ａを含むことにより、一般的な半導体装置を含む場合よりも動作領域を広く確保できる。

　図２０は、前述の各実施形態の第１変形例に係る半導体装置５０１の要部を示す断面図である。上述のように、半導体パッケージ３００または４００の端子および半導体装置１、１０１、１０１ａ、２０１または２０１ａの電気的な接続には、ボンディングワイヤが用いられる。ボンディングワイヤがアルミニウムからなるワイヤである場合、図２０に示されるように、金属めっき層であるゲートパッド７０の上面７３およびソースパッド７５の上面７６にはそれぞれ、ニッケル層が形成されていてもよい。

　図２０には、ボンディングワイヤの一例として、ボンディングワイヤ３０３ｇおよび３０３ｓが合わせて図示されている。図２０に示されるように、ニッケル層９０は、ゲートパッド７０およびソースパッド７５を形成する金属材料とは異なる金属材料によって形成された金属層の一例である。ニッケル層９０は、ニッケルを主成分として含む層である。具体的には、ニッケル層９０は、ニッケル単体からなる金属層である。

　半導体装置１０１、１０１ａ、２０１または２０１ａの場合も同様に、電流検知パッド１７０、アノード電極パッド２７０およびカソード電極パッド２７５の各上面上には、ニッケル層９０が設けられていてもよい。

　図２１は、前述の各実施形態の第２変形例に係る半導体装置６０１の要部を示す断面図である。図２１に示される半導体装置６０１のように、ゲートパッド７０は、銅からなる柱状部７１、および、ニッケルからなる幅広部６７２を含んでもよい。ソースパッド７５は、銅からなる下部ソースパッド７５ａ、および、ニッケルからなる上部ソースパッド６７５ｃを含んでもよい。

　たとえば、図２１に示される半導体装置６０１は、図６Ｇに示すめっき工程において、銅の代わりに、ニッケルを用いためっき法を実施することによって製造できる。図２１に示される例では、幅広部６７２の上面７３、上部ソースパッド６７５ｃの上面７６およびモールド層８０の上面８１が面一に形成されている。

　図２０または図２１に示される例において、アルミニウムからなるボンディングワイヤの接合部分となる金属めっき層（具体的には、ゲートパッド７０およびソースパッド７５）の最表面には、ニッケル層の代わりに、他の層が形成されていてもよい。たとえば、金属めっき層上には、ニッケル層と、ニッケル層上に設けられたパラジウム層とを含む２層構造（すなわち、ＮｉＰｄ層）が設けられてもよい。また、当該２層構造の上面に、金（Ａｕ）層などの他の金属層が形成された３層構造（たとえば、ＮｉＰｄＡｕ層）が形成されてもよい。ＮｉＰｄ層およびＮｉＰｄＡｕ層は、ボンディングワイヤが接合される場合に限らず、外部端子が銀焼結によって接合される場合にも好適である。

　半導体装置１、１０１、１０１ａ、２０１、２０１ａ、５０１または６０１を含む半導体パッケージの形態は、半導体パッケージ３００および半導体パッケージ４００のような形態に制限されない。半導体パッケージとしては、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad Flat Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、または、ＳＯＪ（Small Outline J-leaded Package）が採用されてもよい。また、これらに類する種々の半導体パッケージが、半導体パッケージとして採用されてもよい。

　以上、１つまたは複数の態様に係る半導体装置が複数の実施形態に基づいて説明されたが、本発明は、これらの実施形態に限定されない。本発明の主旨を逸脱しない限り、当業者が想到し得る各種変形を本実施形態に施した形態、および、異なる実施形態における構成要素の組み合わせによって構築される形態も、本発明の範囲内に含まれる。

　たとえば、平面視において、ゲートパッド７０は、主面ゲート電極５０の一部のみを覆っていてもよい。つまり、ゲートパッド７０は、主面ゲート電極５０を完全に覆っていなくてもよい。電流検知パッド１７０、アノード電極パッド２７０およびカソード電極パッド２７５についても、同様の構造がそれぞれ適用されてもよい。

　たとえば、各実施形態において、各半導体領域または半導体層の導電型が反転されてもよい。つまり、ｐ型の半導体の代わりにｎ型の半導体が設けられ、ｎ型の半導体の代わりにｐ型の半導体が設けられてもよい。

　たとえば、各実施形態において、ｎ^＋型の半導体基板１３の代わりに、ｐ^＋型のＳｉＣ半導体基板が用いられてもよい。これにより、縦型トランジスタ２は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）として形成される。つまり、縦型トランジスタとしてのＩＢＧＴを含む半導体装置を提供できる。この場合、ＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」に読み替えられる。また、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」に読み替えられる。ＩＧＢＴのエミッタは第１主電極の一例であり、ＩＧＢＴのコレクタは第２主電極の一例である。各実施形態に係る半導体装置は、ＭＩＳＦＥＴの代わりにＩＧＢＴを含む場合も、上述した効果と同等の効果を奏することができる。

　以下、この明細書および図面から抽出される特徴の例を示す。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。

　［Ａ１］縦型トランジスタ（２）を含む半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）の製造方法であって、第１主面（１１）、および、当該第１主面（１１）の反対側の第２主面（１２）を有し、ＳｉＣを主成分として含む半導体層（１０）の前記第１主面（１１）に、前記縦型トランジスタ（２）の制御電極（２０）および第１主電極（３０）を、互いに間隔を空けて形成する第１工程と、前記第１主面（１１）の一部を覆う第１電極（５０、２５０）および第１電極（５５、２５５）を、互いに間隔を空けて形成する第２工程と、前記第１電極（５０、２５０）に電気的に接続された第１電極パッド（７０）を、平面視において前記第１電極（５０、２５０）に重なるように形成する第３工程とを含み、前記第１電極（５０、２５０）は、平面視において、前記第１電極パッド（７０）より小さい、半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）の製造方法。

　［Ａ２］前記第３工程は、前記第１電極（５０、２５０）上に第１導電層（７１）を形成する第４工程と、平面視において前記第１導電層（７１）の外周に沿った絶縁層（８０）を形成する第５工程と、前記第１導電層（７１）および前記絶縁層（８０）上に、前記第１導電層（７１）より大きい第２導電層（７２）を形成する第６工程とを含む、Ａ１に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）の製造方法。

　［Ａ３］前記第６工程は、前記第１導電層（７１）および前記絶縁層（８０）上に、前記第１導電層（７１）より大きい配線層（７２ｂ）を形成する第７工程と、前記配線層（７２ｂ）上に選択的に金属めっき層（７２ａ）を形成する第８工程とを含む、Ａ２に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）の製造方法。

　［Ａ４］前記第５工程は、前記第１導電層（７１）を覆うように樹脂材料（８０ｂ）でモールドし、モールドした樹脂材料（８０ｂ）を前記第１導電層（７１）が露出するまで研削することによって、前記絶縁層（８０）を形成する、Ａ２またはＡ３に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）の製造方法。

　［Ｂ１］縦型トランジスタ（２）を含む半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）であって、第１主面（１１）、および、当該第１主面（１１）の反対側の第２主面（１２）を有し、ＳｉＣを主成分として含む半導体層（１０）と、前記第１主面（１１）に設けられた、前記縦型トランジスタ（２）の制御電極（２０）と、前記第１主面（１１）に、前記制御電極（２０）から間隔を空けて設けられた、前記縦型トランジスタ（２）の第１主電極（３０）と、前記第２主面（１２）に設けられた、前記縦型トランジスタ（２）の第２主電極（４０）と、前記第１主面（１１）の一部を覆う第１電極（５０、２５０）と、平面視において前記第１電極（５０、２５０）から間隔を空けて設けられた第１電極（５５、２５５）と、平面視において前記第１電極（５０、２５０）に重なり、かつ、前記第１電極（５０、２５０）に電気的に接続された第１電極パッドと（７０）を備え、前記第１電極（５０、２５０）は、平面視において、前記第１電極パッド（７０）より小さい、半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｂ２］前記第１電極パッド（７０）は、平面視において、前記第１電極（５５、２５５）の一部に重なっている、Ｂ１に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｂ３］前記第１電極（５０、２５０）は、前記制御電極（２０）に電気的に接続され、前記第１電極（５５、２５５）は、前記第１主電極（３０）に電気的に接続されている、Ｂ１またはＢ２に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｂ４］さらに、平面視において互いに間隔を空けて配置された複数の前記第１主電極（３０）と、平面視において前記第１電極（５０、２５０）および前記第１電極（５５、２５５）から間隔を空けて設けられ、Ｎ個（Ｎは自然数）の前記第１主電極（３０）に電気的に接続された第３電極（１５０）と、平面視において前記第３電極（１５０）に重なり、かつ、前記第３電極（１５０）に電気的に接続された第２電極パッド（１７０）とを備え、前記第１電極（５５、２５５）は、Ｍ個（ＭはＮより大きい自然数）の前記第１主電極（３０）に電気的に接続され、前記第３電極（１５０）は、平面視において、前記第２電極パッド（１７０）より小さい、Ｂ３に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｂ５］さらに、アノード電極（２５０）およびカソード電極（２５５）を含み、前記第１主面（１１）に設けられたダイオード（２９０）と、平面視において前記アノード電極（２５０）に重なり、かつ、前記アノード電極（２５０）に電気的に接続されたアノード電極パッド（２７０）と、平面視において前記カソード電極（２５５）に重なり、かつ、前記カソード電極（２５５）に電気的に接続されたカソード電極パッド（２７５）とを備え、前記アノード電極（２５０）は、平面視において、前記アノード電極パッド（２７０）より小さく、前記カソード電極（２５５）は、平面視において、前記カソード電極パッド（２７５）より小さい、Ｂ３またはＢ４に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｂ６］前記第１主電極（３０）を複数備え、前記第１電極（５０、２５０）は、複数の前記第１主電極（３０）の１つに電気的に接続されている、Ｂ１またはＢ２に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｂ７］さらに、前記第１主面（１１）に設けられたダイオード（２９０）と、平面視において前記第１電極（５５、２５５）に重なり、かつ、前記第１電極（５５、２５５）に電気的に接続された第２電極パッドとを備え、前記第１電極（５０、２５０）は、前記ダイオード（２９０）のアノード電極（２５０）であり、前記第１電極（５５、２５５）は、前記ダイオード（２９０）のカソード電極（２５５）であり、平面視において、前記第２電極パッド（１７０）より小さい、Ｂ１またはＢ２に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ１］主面（１１）を有し、ＳｉＣを主成分に含む半導体層（１０）と、前記主面（１１）に形成されたゲート構造（２１）と、前記ゲート構造（２１）を被覆するように前記主面（１１）の上に形成された絶縁層（６１）と、前記絶縁層（６１）の上に配置され、前記ゲート構造（２１）に電気的に接続されたゲート主電極（５０）と、前記ゲート主電極（５０）に接続されるように前記ゲート主電極（５０）の上に配置され、平面視において第１面積で前記ゲート主電極（５０）に接続された接続部、および、平面視において前記第１面積を超える第２面積を有する電極面（７３）を含むゲートパッド電極（７０）と、を含む、半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ２］前記ゲートパッド電極（７０）の前記電極面（７３）は、外部に露出している、Ｃ１に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ３］前記ゲート主電極（５０）は、前記絶縁層（６１）の上にライン状に形成されている、Ｃ１またはＣ２に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ４］前記電極面（７３）の前記第２面積は、前記ゲート主電極（５０）の面積を超えている、Ｃ１～Ｃ３のいずれか一つに記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ５］前記半導体層（１０）に設けられたアクティブ領域（３、１０３、２０３）と、前記半導体層（１０）において前記アクティブ領域（３、１０３、２０３）外の領域に設けられた非アクティブ領域（４、１０４、２０４）と、をさらに含み、前記ゲート構造（２１）は、前記アクティブ領域（３、１０３、２０３）に形成され、前記ゲート主電極（５０）は、平面視において前記非アクティブ領域（４、１０４、２０４）に形成され、前記ゲートパッド電極（７０）は、平面視において前記アクティブ領域（３、１０３、２０３）および前記非アクティブ領域（４、１０４、２０４）に重なっている、Ｃ１～Ｃ４のいずれか一つに記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ６］前記ゲート主電極（５０）から間隔を空けて前記絶縁層（６１）の上に配置された電流導通電極（５５）をさらに含む、Ｃ１～Ｃ５のいずれか一つに記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ７］前記ゲートパッド電極（７０）は、平面視において前記電流導通電極（５５）の一部に重なっている、Ｃ６に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ８］前記電流導通電極（５５）の上に配置された電流導通パッド電極（７５）をさらに含む、Ｃ６またはＣ７に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ９］前記電流導通パッド電極（７５）は、平面視において前記ゲート主電極（５０）の一部に重なっている、Ｃ８に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ１０］前記電流導通パッド電極（７５）は、平面視において前記ゲートパッド電極（７０）の前記第２面積を超える第３面積を有する電極面（７６）を含む、Ｃ８またはＣ９に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ１１］前記絶縁層（６１）の上で前記ゲート主電極（５０）の一部を露出させるように前記ゲート主電極（５０）を部分的に被覆する第１樹脂層（６３、６５）をさらに含み、前記ゲートパッド電極（７０）は、前記ゲート主電極（５０）において前記第１樹脂層（６３、６５）から露出した部分の上に配置されている、Ｃ１～Ｃ１０のいずれか一つに記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ１２］前記絶縁層（６１）の上で前記ゲート主電極（５０）の一部を露出させるように前記第１樹脂層（６３、６５）を部分的に被覆する第２樹脂層（８０）をさらに含み、前記ゲートパッド電極（７０）は、前記ゲート主電極（５０）において前記第１樹脂層（６３、６５）および前記第２樹脂層（８０）から露出した部分の上に配置されている、Ｃ１１に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ１３］前記第１樹脂層（６３、６５）は、感光性樹脂層からなり、前記第２樹脂層（８０）は、熱硬化性樹脂層からなる、Ｃ１２に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ１４］前記ゲート構造（２１）は、トレンチゲート構造（２１）からなる、Ｃ１～Ｃ１３のいずれか一つに記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ１５］主面（１１）を有する半導体層（１０）と、前記半導体層（１０）に設けられたアクティブ領域（３、１０３、２０３）と、前記半導体層（１０）において前記アクティブ領域（３、１０３、２０３）外の領域に設けられた非アクティブ領域（４、１０４、２０４）と、前記アクティブ領域（３、１０３、２０３）に形成された複数のゲート構造（２１）と、複数の前記ゲート構造（２１）を被覆するように前記主面（１１）の上に形成された絶縁層（６１）と、複数の前記ゲート構造（２１）に電気的に接続されるように前記絶縁層（６１）の上に配置され、平面視において前記非アクティブ領域（４、１０４、２０４）に重なるゲート主電極（５０）と、前記ゲート主電極（５０）に電気的に接続されるように前記ゲート主電極（５０）の上に配置され、平面視において前記アクティブ領域（３、１０３、２０３）および前記非アクティブ領域（４、１０４、２０４）に重なるゲートパッド電極（７０）と、を含む、半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ１６］前記ゲート主電極（５０）は、平面視において前記アクティブ領域（３、１０３、２０３）に重ならない、Ｃ１５に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ１７］前記ゲートパッド電極（７０）は、平面視において第１面積で前記ゲート主電極（５０）に接続された接続部、および、平面視において前記第１面積を超える第２面積を有する電極面（７３）を含む、Ｃ１５またはＣ１６に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ１８］前記アクティブ領域（３、１０３、２０３）は、平面視において間隔を空けて前記半導体層（１０）に設けられた複数の分割領域を含み、前記非アクティブ領域（４、１０４、２０４）は、平面視において前記半導体層（１０）において複数の前記分割領域の間に位置する部分を含む、Ｃ１５～Ｃ１７のいずれか一つに記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ１９］前記ゲート主電極（５０）は、平面視において前記非アクティブ領域（４、１０４、２０４）における複数の前記分割領域の間に位置する部分に重なる部分を含み、前記ゲートパッド電極（７０）は、平面視において前記非アクティブ領域（４、１０４、２０４）における複数の前記分割領域の間に位置する部分に重なる部分を含む、Ｃ１８に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｃ２０］前記ゲートパッド電極（７０）は、平面視において複数の前記分割領域に重なっている、Ｃ１９に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｄ１］主面（１１）を有し、ＳｉＣを主成分に含む半導体層（１０）と、前記主面（１１）に形成されたダイオード構造（２９０、２９１、２９２）と、前記ダイオード構造（２９０、２９１、２９２）を被覆するように前記主面（１１）の上に形成された絶縁層（６１）と、前記絶縁層（６１）の上に配置され、前記ダイオード構造（２９０、２９１、２９２）に電気的に接続された一方側の第１極性電極（２５０／２５５）および他方側の第２極性電極（２５５／２５０）を含む一対の極性電極（２５０、２５５）と、前記第１極性電極（２５０／２５５）に接続されるように前記第１極性電極（２５０／２５５）の上に配置され、平面視において第１面積で前記第１極性電極（２５０／２５５）に接続された第１接続部、および、平面視において前記第１面積を超える第２面積を有する第１電極面（２７２／２７８）を含む第１極性パッド電極（２７０／２７５）と、を含む、半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｄ２］前記第１極性パッド電極（２７０／２７５）の前記第２面積は、平面視において前記第１極性電極（２５０／２５５）の面積を超えている、Ｄ１に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｄ３］前記第２極性電極（２５５／２５０）に接続されるように前記第２極性電極（２５５／２５０）の上に配置され、平面視において第３面積で前記第２極性電極（２５５／２５０）に接続された第２接続部、および、前記第３面積を超える第４面積を有する第２電極面（２７８／２７２）を含む第２極性パッド電極（２７５／２７０）をさらに含む、Ｄ１またはＤ２に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｄ４］前記第２極性パッド電極（２７５／２７０）の前記第４面積は、平面視において前記第２極性電極（２５５／２５０）の面積を超えている、Ｄ３に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｄ５］前記ダイオード構造（２９０、２９１、２９２）は、ポリシリコン層、前記ポリシリコン層に形成された第１導電型の第１領域（２９１／２９２）、および、前記第１領域（２９１／２９２）とｐｎ接合部を形成するように前記ポリシリコン層に形成された第２導電型の第２領域（２９２／２９１）を含み、前記第１極性電極（２５０／２５５）は、前記ダイオード構造（２９０、２９１、２９２）の前記第１領域（２９１／２９２）に電気的に接続され、前記第２極性電極（２５５／２５０）は、前記ダイオード構造（２９０、２９１、２９２）の前記第２領域（２９２／２９１）に電気的に接続されている、Ｄ１～Ｄ４のいずれか一つに記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｄ６］前記主面（１１）に形成されたリセス（２９３）をさらに含み、前記ダイオード構造（２９０、２９１、２９２）は、前記リセス（２９３）内に配置されている、Ｄ５に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｄ７］前記ダイオード構造（２９０、２９１、２９２）は、前記主面（１１）に対して前記リセス（２９３）の底壁側に位置する上端を有している、Ｄ６に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｄ８］前記半導体層（１０）に設けられたアクティブ領域（３、１０３、２０３）と、前記半導体層（１０）において前記アクティブ領域（３、１０３、２０３）外の領域に設けられた非アクティブ領域（４、１０４、２０４）と、前記アクティブ領域（３、１０３、２０３）に形成されたゲート構造（２１）と、をさらに含む、Ｄ１～Ｄ７のいずれか一つに記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｄ９］前記ダイオード構造（２９０、２９１、２９２）は、前記非アクティブ領域（４、１０４、２０４）に形成されている、Ｄ８に記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　［Ｄ１０］前記ダイオード構造（２９０、２９１、２９２）は、感温ダイオードとして機能する、Ｄ１～Ｄ９のいずれか一つに記載の半導体装置（１、１０１、１０１ａ、２０１、２０１ａ）。

　また、上記の各実施形態は、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。本発明は、産業上の利用可能性として半導体装置、半導体パッケージなどに利用できる。

１　　　　半導体装置
３　　　　アクティブ領域
４　　　　非アクティブ領域
１０　　　半導体層
１１　　　第１主面（主面）
２１　　　トレンチゲート構造（ゲート構造）
５０　　　主面ゲート電極（ゲート主電極）
５５　　　主面ソース電極（電流導通電極）
６１　　　下部絶縁層（絶縁層）
６２　　　側部絶縁層（第１樹脂層）
６３　　　上部絶縁層（第１樹脂層）
６５　　　端部絶縁層（第１樹脂層）
７０　　　ゲートパッド（ゲートパッド電極）
７３　　　ゲートパッドの上面（電極面）
７５　　　ソースパッド（ソースパッド電極）
７６　　　ソースパッドの上面（電極面）
８０　　　モールド層（第２樹脂層）
１０１　　半導体装置
１０１ａ　半導体装置
２０１　　半導体装置
２０１ａ　半導体装置
２５０　　アノード電極（第１極性電極）
２５５　　カソード電極（第２極性電極）
２９０　　ダイオード（ダイオード構造）
２９３　　凹部（リセス）

Claims

　主面を有し、ＳｉＣを主成分に含む半導体層と、
　前記主面に形成されたゲート構造と、
　前記ゲート構造を被覆するように前記主面の上に形成された絶縁層と、
　前記絶縁層の上に配置され、前記ゲート構造に電気的に接続されたゲート主電極と、
　前記ゲート主電極に接続されるように前記ゲート主電極の上に配置され、平面視において第１面積で前記ゲート主電極に接続された接続部、および、平面視において前記第１面積を超える第２面積を有する電極面を含むゲートパッド電極と、を含む、半導体装置。
　前記ゲートパッド電極の前記電極面は、外部に露出している、請求項１に記載の半導体装置。
　前記ゲート主電極は、前記絶縁層の上にライン状に形成されている、請求項１または２に記載の半導体装置。
　前記電極面の前記第２面積は、前記ゲート主電極の面積を超えている、請求項１～３のいずれか一項に記載の半導体装置。
　前記半導体層に設けられたアクティブ領域と、
　前記半導体層において前記アクティブ領域外の領域に設けられた非アクティブ領域と、をさらに含み、
　前記ゲート構造は、前記アクティブ領域に形成され、
　前記ゲート主電極は、平面視において前記非アクティブ領域に形成され、
　前記ゲートパッド電極は、平面視において前記アクティブ領域および前記非アクティブ領域に重なっている、請求項１～４のいずれか一項に記載の半導体装置。
　前記ゲート主電極から間隔を空けて前記絶縁層の上に配置された電流導通電極をさらに含む、請求項１～５のいずれか一項に記載の半導体装置。
　前記ゲートパッド電極は、平面視において前記電流導通電極の一部に重なっている、請求項６に記載の半導体装置。
　前記電流導通電極の上に配置された電流導通パッド電極をさらに含む、請求項６または７に記載の半導体装置。
　前記電流導通パッド電極は、平面視において前記ゲート主電極の一部に重なっている、請求項８に記載の半導体装置。
　前記電流導通パッド電極は、平面視において前記ゲートパッド電極の前記第２面積を超える第３面積を有する電極面を含む、請求項８または９に記載の半導体装置。
　前記絶縁層の上で前記ゲート主電極の一部を露出させるように前記ゲート主電極を部分的に被覆する第１樹脂層をさらに含み、
　前記ゲートパッド電極は、前記ゲート主電極において前記第１樹脂層から露出した部分の上に配置されている、請求項１～１０のいずれか一項に記載の半導体装置。
　前記絶縁層の上で前記ゲート主電極の一部を露出させるように前記第１樹脂層を部分的に被覆する第２樹脂層をさらに含み、
　前記ゲートパッド電極は、前記ゲート主電極において前記第１樹脂層および前記第２樹脂層から露出した部分の上に配置されている、請求項１１に記載の半導体装置。
　前記第１樹脂層は、感光性樹脂層からなり、
　前記第２樹脂層は、熱硬化性樹脂層からなる、請求項１２に記載の半導体装置。
　前記ゲート構造は、トレンチゲート構造からなる、請求項１～１３のいずれか一項に記載の半導体装置。
　主面を有する半導体層と、
　前記半導体層に設けられたアクティブ領域と、
　前記半導体層において前記アクティブ領域外の領域に設けられた非アクティブ領域と、
　前記アクティブ領域に形成された複数のゲート構造と、
　複数の前記ゲート構造を被覆するように前記主面の上に形成された絶縁層と、
　複数の前記ゲート構造に電気的に接続されるように前記絶縁層の上に配置され、平面視において前記非アクティブ領域に重なるゲート主電極と、
　前記ゲート主電極に電気的に接続されるように前記ゲート主電極の上に配置され、平面視において前記アクティブ領域および前記非アクティブ領域に重なるゲートパッド電極と、を含む、半導体装置。
　前記ゲート主電極は、平面視においてライン状に形成されている、請求項１５に記載の半導体装置。
　前記ゲートパッド電極は、平面視において第１面積で前記ゲート主電極に接続された接続部、および、平面視において前記第１面積を超える第２面積を有する電極面を含む、請求項１５または１６に記載の半導体装置。
　前記アクティブ領域は、平面視において間隔を空けて前記半導体層に設けられた複数の分割領域を含み、
　前記非アクティブ領域は、平面視において前記半導体層において複数の前記分割領域の間に位置する部分を含む、請求項１５～１７のいずれか一項に記載の半導体装置。
　前記ゲート主電極は、平面視において前記非アクティブ領域における複数の前記分割領域の間に位置する部分に重なる部分を含み、
　前記ゲートパッド電極は、平面視において前記非アクティブ領域における複数の前記分割領域の間に位置する部分に重なる部分を含む、請求項１８に記載の半導体装置。
　前記ゲートパッド電極は、平面視において複数の前記分割領域に重なっている、請求項１９に記載の半導体装置。