JP2007048889A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2007048889A JP2007048889A JP2005230953A JP2005230953A JP2007048889A JP 2007048889 A JP2007048889 A JP 2007048889A JP 2005230953 A JP2005230953 A JP 2005230953A JP 2005230953 A JP2005230953 A JP 2005230953A JP 2007048889 A JP2007048889 A JP 2007048889A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- semiconductor device
- resin
- solder
- polyimide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
【解決手段】半導体基板1上に酸化膜2を形成し、ポリシリコンで形成したIGBTのゲート電極と接続するポリシリコンゲート配線3を酸化膜2上に形成し、さらに絶縁膜4および開口部5を形成し、開口部5を介してゲートライナー6、7とポリシリコンゲート配線3を接続し、IGBTのエミッタ領域と複数のエミッタ電極9を接続する。ゲートライナー6、7上をポリシリコン膜10、11で被覆し、エミッタ電極9で挟まれた箇所のゲートライナー6上のポリイミド膜10の端部上の角部を丸め、冷熱繰り返し環境における当該箇所への応力を低減することで、ヒートスプレッダ12とエミッタ電極9を固着するはんだ13にクラックが発生することを防止する。
【選択図】図3
Description
ここで問題となるのが高電流密度化にともなう発熱密度の増加である。例えば、従来では定格50Aで使用していた半導体チップに、半導体チップの高性能化にともなって50A以上の電流、例えば75Aの電流を流すという使われ方が多くなってきている。
半導体チップの定格電流により、必要とされるチップ面積があるが、例えば10mm□の半導体チップを1枚のウェハから取り出すことができる半導体チップの個数が100個であった場合、チップ面積が30%小さなもの(約8.4mm□)では、同じウェハから取り出すことのできる半導体チップの個数は約142個となり、1ウェハ当たりの半導体チップの取れ数が多くなる。このように、より小さな半導体チップで、より多くの電流を流すことができれば、1ウェハ当たりの半導体チップの取れ数が増加し、コスト低減につながる。
IGBT等のパワーデバイスでは、動作温度の上限を125℃としている場合が多い。しかし、半導体チップの小型化や高電流密度化に伴って発熱密度が増加し、従来のアルミワイヤによる配線では半導体チップの温度上昇を抑えることが困難となっている。
これは、アルミワイヤが例えばφ300μmやφ400μmといった細線であり、チップで発生した熱を移動することが出来ないばかりか、アルミワイヤ自身がジュール発熱により発熱し、場合によっては溶断してしまうからである。
これに対して、半導体チップ上面から効率的に熱を逃がす方法がある。これは半導体チップ上面に熱拡散部材である金属製のヒートスプレッダを熱伝導性樹脂あるいははんだにより固着し、熱を半導体チップの上面からも放散し、最も高温となる半導体チップ中央部の熱を周辺に拡散することで最高温度を下げる方法が報告されている(例えば、特許文献1)。
図8、図9は、ヒートスプレッダをはんだ接合したIGBTチップの冷熱繰り返し環境でのヒートスプレッダの伸縮挙動を示す図であり、図8は高温時の模式図、図9は低温時の模式図である。これらの図は図7のB部を示す。図8の高温時では、図7のIGBTチップ200を構成する半導体基板51に比べヒートスプレッダ62の熱膨張係数の方が大きいため、ヒートスプレッダ62によりはんだ63に左右に引っ張られる応力が加わる。図9の低温時では、逆にヒートスプレッダ62によりはんだ63が中心方向に圧縮される応力が加わる。
IGBTチップ200を構成するシリコン基板(半導体基板51)の熱膨張係数は約3×10-6/℃であり、ヒートスプレッダ62を構成する銅の熱膨張係数は1.65×10-5/℃である。これらの熱膨張係数の違いにより、半導体基板51とヒートスプレッダ62を固着するはんだに応力が加わる。
この応力によりはんだ63内にクラックが発生し、そのクラックが進展した場合、はんだ63内での電流経路が狭まり、はんだ部の電気抵抗が増加する。このクラックが大きくなると導通不良に発展する場合も生じる。
図11は、図10のIGBTチップにポリイミド膜を被覆した後の要部平面図である。層間絶縁膜であるポリイミド膜60、61でエミッタ電極59に挟まれた箇所(中央部)とエミッタ電極59の外周部が被覆されており、エミッタ電極59の端部近傍も被覆されている。この被覆の方法は図示しないが、全面に半硬化状のポリイミド膜を被覆し、その上にレジストマスクを形成する。このレジストマスクを用いて、ウェットエッチングでポリイミド膜をエッチングして不必要なポリイミド膜を除去する。その後、加熱処理して半硬化状のポリイミド膜を硬化させてポリイミド膜60、61が出来上がる。ポリイミド膜60はエミッタ電極59に挟まれた箇所(中央部)に被覆されたもので、ポリイミド膜61はエミッタ電極59の外周部を被覆したものである。
図12において、ヒートスプレッダ62はゲートライナー56を跨いで配置されている。ゲートライナー56の上部には、絶縁保護のために層間絶縁膜であるポリイミド膜60が被覆している。尚、図中の51は半導体基板、52は酸化膜、53はポリシリコンゲート配線、54はBPSG(ボロン・りんガラス)などの層間絶縁膜、55はコンタクトホール、57は外周部に形成されたゲートライナー、58はゲートパッド、59はエミッタ電極、60は中央部のポリイミド膜、61は外周部のポリイミド膜、63ははんだ、70はクラックである。
前記したように、ポリイミド膜60、61はレジストマスクでウェットエッチングされるために、その端部上の角部は直角または鈍角になっている。
図14は、図13(b)のポリイミド膜60の角部の拡大図である。図14で示すように、ポリイミド膜60の端部上の角部を拡大すると曲率半径が1μm未満の微小円弧でポリイミド膜60の表面と側面が連続して繋がっている。尚、図13(a)の場合も同様に曲率半径が1μm未満の微小円弧でポリイミド膜60の表面と側面が連続して繋がっている。
この発明の目的は、前記の課題を解決して、ゲートライナーを被覆している層間絶縁膜の端部上の角部からはんだ内へのクラックの発生を防止した半導体装置を提供することにある。
また、半導体基板の第1主面に形成された複数の第1主電極と、前記第1主面に形成されたゲート電極パッドと、前記第1主面であって、少なくとも前記第1主電極に挟まれた箇所に形成され、前記ゲート電極パッドと接続されたゲートライナーと、該ゲートライナーを被覆する層間絶縁膜と、前記複数の第1主電極間を前記ゲートライナーをまたぐように配置され、前記複数の第1主電極にはんだ接合されたヒートスプレッダとを有する半導体装置において、前記層間絶縁膜がさらに樹脂で被覆され、該樹脂の角部が面取りされてなる構成する。
また、前記面取りは角部を1μm以上切り欠いたものであるとよい。
また、前記樹脂に導電性粒子が混在しているとよい。
また、前記導電性粒子は、銀,ニッケル,金,パラジウム,ならびにこれらの金属合金、もしくはカーボンのうち少なくとも1種であるとよい。
また、前記樹脂は、紫外線もしくは可視光線で硬化する光硬化性樹脂、あるいは熱硬化性樹脂であるとよい。
また、層間絶縁膜であるポリイミド膜の端部上の角部の曲率半径を1μm未満の場合、ポリイミド膜の表面を樹脂で被覆し、この樹脂の端部上の角部を面取りしたことで、角部を起点としてはんだ内へのクラック発生を防止することができる。
また、この樹脂の中に導電性物質22を混在させることで、樹脂の熱伝導を良好にし、はんだ13と樹脂21を導電性物質を介して強固に固着させることができる。
はんだ内のクラック発生を防止することで、高信頼性のヒートスプレッダを有する半導体装置を供給することができる。
図2は、図1のIGBTチップに層間絶縁膜としてポリイミド膜を被覆した後の要部平面図である。ポリイミド膜10、11でエミッタ電極9に挟まれた箇所(中央部)とエミッタ電極9の外周部を被覆し、エミッタ電極9の端部近傍も被覆する。
図3は、この発明の第1実施例の半導体装置で、ヒートスプレッダを配置したときの要部構成図であり、同図(a)は要部平面図、同図(b)は同図(a)のX−X線で切断した要部断面図、同図(c)は同図(b)のA部拡大図である。
エミッタ電極9上にエミッタ電極9で挟まれた箇所のゲートライナー6を跨いでヒートスプレッダ12を配置し、エミッタ電極9とヒートスプレッダ12をはんだ13(Sn−3.5Agはんだなど)で固着する。ヒートスプレッダ12は高導電材であることは勿論のこと高熱伝導材であるとよい。例えば、銅,モリブデン,タングステンあるいはこれらの金属の合金などが材料として好適である。
このように、ゲートライナー6を被覆しているポリイミド膜10の端部上の角部を1μm以上のRに丸めることで、冷熱繰り返し環境におけるこの箇所への応力を低減することができて、はんだ13内へのクラックの発生を防止することができる。
図3(c)で示すRを確保する方法としては、前記したように、凹型治具16を用いる方法や、図示しないが硬化後のポリイミド膜10の端部上の角部を機械的に研削して面取りする方法がある。
つぎに、従来のように、硬化後のポリイミド膜の端部上の角部のRが1μm未満と小さい場合でもはんだ内にクラックが発生しないようにできる方法について説明する。尚、このRはポリイミド膜をレジストマスク用いてウェットエッチングしたときに自然に形成されるRであり、そのRは0.01μm〜0.1μmのオーダである。
この樹脂21の角部にRを付ける方法は、Rが1μm未満のポリイミド膜10aの表面に液状の樹脂をディスペンサーにて適量塗布することで、ポリイミド膜10aの角部を被覆する液状の樹脂に表面張力により丸みがつく。その後、紫外線又は可視光線又は加熱によって液状の樹脂を硬化させて角部のRが1μm以上の樹脂21とする。所定のRとするには、液状の樹脂の粘度を調整して行うとよい。その後、ヒートスプレッダ12をエミッタ電極9にはんだ13を介して固着する。樹脂21としては、アクリル樹脂、エポキシ樹脂、シリコーン樹脂およびウレタン樹脂などが好適である。角部の面取り形状としてR形状以外のものも適用可能であるのは実施例1と同様である。
第2実施例との違いは、図5の樹脂21の中に、銀,ニッケル,金,カーボン,パラジウムなどの導電性物質22を混在させた点である。これらの導電性物質22を混在させることで、樹脂21のみの場合より導電性と熱伝導性を高めることができる。また、樹脂21の中に銀,ニッケル,金,パラジウムなどの金属を混在させることで、はんだ13の冷却過程において樹脂21の表面に露出した状態の導電性物質22と合金層を形成し、はんだ13と樹脂21は導電性物質を介して強固に固着されヒートスプレッダの接合信頼性が向上する。
さらに、樹脂21のなかに導電性物質として銀、ニッケル,金、カーボン,パラジウムなどの熱伝導性の高い粒子を混在させることで、樹脂21のみの場合より熱伝導性を高めることができる。
尚、前記の第1実施例〜第3実施例では半導体装置として、IGBTを例に挙げて説明したが、MOSFETやMOSサイリスタなど他のスイッチングデバイスの場合にもこの発明が適用できることは勿論である。
2 酸化膜
3 ポリシリコンゲート配線
4 層間絶縁膜
5 コンタクトホール
6 ゲートライナー(中央部)
7 ゲートライナー(外周部)
8 ゲートパッド
9 エミッタ電極
10、10a ポリイミド膜(中央部)
11 ポリイミド膜(外周部)
12 ヒートスプレッダ
13 はんだ
16 凹型治具
21 樹脂
22 導電性物質
100 IGBTチップ
Claims (7)
- 半導体基板の第1主面に形成された複数の第1主電極と、
前記第1主面に形成されたゲート電極パッドと、
前記第1主面であって、少なくとも前記第1主電極に挟まれた箇所に形成され、前記ゲート電極パッドと接続されたゲートライナーと、
該ゲートライナーを被覆する層間絶縁膜と、
前記複数の第1主電極間を前記ゲートライナーをまたぐように配置され、前記複数の第1主電極にはんだ接合されたヒートスプレッダとを有する半導体装置において、
前記層間絶縁膜の角部が面取りされてなることを特徴とする半導体装置。 - 半導体基板の第1主面に形成された複数の第1主電極と、
前記第1主面に形成されたゲート電極パッドと、
前記第1主面であって、少なくとも前記第1主電極に挟まれた箇所に形成され、前記ゲート電極パッドと接続されたゲートライナーと、
該ゲートライナーを被覆する層間絶縁膜と、
前記複数の第1主電極間を前記ゲートライナーをまたぐように配置され、前記複数の第1主電極にはんだ接合されたヒートスプレッダとを有する半導体装置において、
前記層間絶縁膜がさらに樹脂で被覆され、該樹脂の角部が面取りされてなることを特徴とする半導体装置。 - 前記面取りは、角部を所定の曲率半径で丸めたものであることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記面取りは角部を1μm以上切り欠いたものであることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
- 前記樹脂に導電性粒子が混在していることを特徴とする請求項2に記載の半導体装置。
- 前記導電性粒子は、銀,ニッケル,金,パラジウム,ならびにこれらの金属合金、もしくはカーボンのうち少なくとも1種であることを特徴とする請求項5に記載の半導体装置。
- 前記樹脂は、紫外線もしくは可視光線で硬化する光硬化性樹脂、あるいは熱硬化性樹脂であることを特徴とする請求項2に記載する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005230953A JP4967277B2 (ja) | 2005-08-09 | 2005-08-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005230953A JP4967277B2 (ja) | 2005-08-09 | 2005-08-09 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007048889A true JP2007048889A (ja) | 2007-02-22 |
JP4967277B2 JP4967277B2 (ja) | 2012-07-04 |
Family
ID=37851481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005230953A Expired - Fee Related JP4967277B2 (ja) | 2005-08-09 | 2005-08-09 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4967277B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011066377A (ja) * | 2009-08-18 | 2011-03-31 | Denso Corp | 半導体装置およびその製造方法 |
US8441122B2 (en) | 2009-08-18 | 2013-05-14 | Denso Corporation | Semiconductor device having semiconductor chip and metal plate |
JP2014003095A (ja) * | 2012-06-15 | 2014-01-09 | Denso Corp | 半導体装置 |
JP2014116473A (ja) * | 2012-12-10 | 2014-06-26 | Toyota Motor Corp | 半導体装置 |
JP2018082009A (ja) * | 2016-11-15 | 2018-05-24 | トヨタ自動車株式会社 | 半導体モジュール |
WO2019208755A1 (ja) * | 2018-04-27 | 2019-10-31 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
JP2020074382A (ja) * | 2018-01-09 | 2020-05-14 | ローム株式会社 | 半導体装置 |
WO2021225119A1 (ja) * | 2020-05-08 | 2021-11-11 | ローム株式会社 | 半導体装置 |
US12046641B2 (en) | 2014-05-16 | 2024-07-23 | Rohm Co., Ltd. | SiC semiconductor device with insulating film and organic insulating layer |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003133329A (ja) * | 2001-08-09 | 2003-05-09 | Denso Corp | 半導体装置 |
-
2005
- 2005-08-09 JP JP2005230953A patent/JP4967277B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003133329A (ja) * | 2001-08-09 | 2003-05-09 | Denso Corp | 半導体装置 |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011066371A (ja) * | 2009-08-18 | 2011-03-31 | Denso Corp | 半導体装置およびその製造方法 |
JP2012084937A (ja) * | 2009-08-18 | 2012-04-26 | Denso Corp | 半導体装置 |
US8441122B2 (en) | 2009-08-18 | 2013-05-14 | Denso Corporation | Semiconductor device having semiconductor chip and metal plate |
JP2011066377A (ja) * | 2009-08-18 | 2011-03-31 | Denso Corp | 半導体装置およびその製造方法 |
JP2014003095A (ja) * | 2012-06-15 | 2014-01-09 | Denso Corp | 半導体装置 |
JP2014116473A (ja) * | 2012-12-10 | 2014-06-26 | Toyota Motor Corp | 半導体装置 |
US12046641B2 (en) | 2014-05-16 | 2024-07-23 | Rohm Co., Ltd. | SiC semiconductor device with insulating film and organic insulating layer |
JP2018082009A (ja) * | 2016-11-15 | 2018-05-24 | トヨタ自動車株式会社 | 半導体モジュール |
JP2020074382A (ja) * | 2018-01-09 | 2020-05-14 | ローム株式会社 | 半導体装置 |
JPWO2019208755A1 (ja) * | 2018-04-27 | 2020-12-10 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
JP7218359B2 (ja) | 2018-04-27 | 2023-02-06 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
US11915988B2 (en) | 2018-04-27 | 2024-02-27 | Mitsubishi Electric Corporation | Semiconductor device and power converter |
JP7446389B2 (ja) | 2018-04-27 | 2024-03-08 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
WO2019208755A1 (ja) * | 2018-04-27 | 2019-10-31 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
WO2021225119A1 (ja) * | 2020-05-08 | 2021-11-11 | ローム株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4967277B2 (ja) | 2012-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4967277B2 (ja) | 半導体装置およびその製造方法 | |
TWI525767B (zh) | Semiconductor device and method for manufacturing semiconductor device | |
KR100478883B1 (ko) | 반도체장치 | |
CN109314063B (zh) | 电力用半导体装置 | |
JP2001351929A (ja) | 半導体装置およびその製造方法 | |
US8076771B2 (en) | Semiconductor device having metal cap divided by slit | |
JP2019186326A (ja) | 半導体装置およびその製造方法 | |
CN111081643A (zh) | 半导体装置及半导体装置的制造方法 | |
JP7237647B2 (ja) | 回路基板および電子装置 | |
JP2017123360A (ja) | 半導体モジュール | |
US20140291831A1 (en) | Semiconductor device and manufacturing method for semiconductor device | |
JP2008085002A (ja) | 半導体装置およびその製造方法 | |
JP7117960B2 (ja) | パワーモジュール用基板およびパワーモジュール | |
US10658253B2 (en) | Semiconductor device including a warped printed circuit board disposed in a case and method of manufacturing same | |
JP5840102B2 (ja) | 電力用半導体装置 | |
JP4305424B2 (ja) | 半導体装置及びその製造方法 | |
JP2010108955A (ja) | 半導体装置およびその製造方法 | |
JP2020024998A (ja) | 半導体装置及びその製造方法 | |
JP5096812B2 (ja) | 複合リードフレームを用いた半導体装置 | |
JP7230419B2 (ja) | 半導体装置、半導体装置の製造方法 | |
JP2009016380A (ja) | 半導体装置及びその製造方法 | |
JP2000228491A (ja) | 半導体モジュール及び電力変換装置 | |
JP2006073554A (ja) | 回路装置およびその製造方法 | |
JP7367352B2 (ja) | 半導体モジュール、車両、および半導体モジュールの製造方法 | |
JP2024054535A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080204 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080715 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111213 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120306 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120319 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150413 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |