WO2021225125A1 - 半導体装置 - Google Patents
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H01L2924/182—Disposition
Definitions
- Patent Document 1 discloses a technique relating to a vertical semiconductor element using a SiC semiconductor substrate.
- One embodiment of the present invention provides a semiconductor device with reduced on-resistance.
- a semiconductor layer having a first main surface, a second main surface opposite to the first main surface, a first electrode layer formed on the first main surface, and the above-mentioned
- a semiconductor device including a mold layer covering a film, the semiconductor layer including a semiconductor substrate constituting the second main surface, and the thickness of the semiconductor substrate being thinner than the thickness of the plating layer.
- One embodiment of the present invention is a semiconductor layer having a first main surface and a second main surface opposite to the first main surface, and includes a semiconductor substrate constituting the second main surface.
- a first electrode layer is formed on the first main surface of the semiconductor, an insulating film covering the end portion of the first electrode layer is formed, and a plating layer covering at least a part other than the end portion of the first electrode layer is formed.
- a mold layer covering the insulating film is formed, and the semiconductor substrate is ground from the second main surface side until the thickness of the semiconductor substrate becomes thinner than the thickness of the plating layer, and the semiconductor substrate is ground.
- a method for manufacturing a semiconductor device which forms a second electrode layer on the second main surface of the semiconductor layer after the semiconductor layer.
- One embodiment of the present invention includes a semiconductor substrate having a first thickness, a semiconductor layer having a main surface, and a main surface arranged on the main surface and having a second thickness less than the first thickness.
- a semiconductor device including a surface electrode and a pad electrode arranged on the main surface electrode and having a third thickness exceeding the first thickness.
- One embodiment of the present invention comprises a semiconductor layer having a first thickness and including a main surface, and a main surface electrode arranged on the main surface and having a second thickness less than the first thickness.
- a photosensitive resin layer having a third thickness exceeding the second thickness by covering the peripheral portion of the main surface electrode so as to expose the inner portion of the main surface electrode, and the inside of the main surface electrode.
- a thermosetting resin layer having a fourth thickness exceeding the third thickness and the main surface electrode are covered with the photosensitive resin layer sandwiched so as to expose the square portion.
- a semiconductor device comprising a pad electrode having a fifth thickness exceeding the third thickness, which is arranged on the inner portion of the above.
- FIG. 1 is a plan view of the semiconductor device according to the first embodiment.
- FIG. 2 is a cross-sectional view of the semiconductor device shown in FIG.
- FIG. 3 is a diagram showing a detailed configuration of an outer peripheral portion of the semiconductor device shown in FIG.
- FIG. 4 is a diagram showing a detailed configuration of a semiconductor layer of the semiconductor device shown in FIG.
- FIG. 5A is a first cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
- FIG. 5B is a second cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
- FIG. 5C is a third cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
- FIG. 5D is a fourth cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
- FIG. 5E is a fifth cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
- FIG. 5F is a sixth cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
- FIG. 5G is a seventh cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
- FIG. 6A is a first cross-sectional view showing a method of grinding a semiconductor substrate.
- FIG. 6B is a second cross-sectional view showing a method of grinding a semiconductor substrate.
- FIG. 6C is a third cross-sectional view showing a method of grinding a semiconductor substrate.
- FIG. 7 is a diagram showing the relationship between the thickness of the semiconductor substrate and the on-resistance.
- FIG. 8 is a plan view of the semiconductor device according to the second embodiment.
- FIG. 9 is a cross-sectional view of the semiconductor device shown in FIG.
- FIG. 10 is a diagram showing a detailed configuration of an outer peripheral portion of the semiconductor device shown in FIG.
- FIG. 11 is a diagram showing an example of a semiconductor package according to the third embodiment.
- FIG. 12 is a diagram showing an example of the semiconductor package shown in FIG.
- FIG. 13 is a diagram showing another example of the semiconductor package according to the third embodiment.
- FIG. 14 is a cross-sectional view of a semiconductor device having a structure in which a nickel layer is formed on a plating layer.
- FIG. 15 is a cross-sectional view of a semiconductor device including a plating layer having a two-layer structure.
- FIG. 16 is a plan view of the semiconductor device according to the modified example.
- FIG. 17A is a first cross-sectional view showing a dicing step according to a modified example.
- FIG. 17B is a second cross-sectional view showing a dicing step according to a modified example.
- FIG. 17C is a third cross-sectional view showing a dicing step according to a modified example.
- FIG. 18A is a first cross-sectional view showing a dicing step according to another modified example.
- FIG. 18B is a second cross-sectional view showing a dicing step according to another modified example.
- FIG. 18C is a third cross-sectional view showing a dicing step according to another modified example.
- the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking configuration. It is used as a term defined by the relative positional relationship with.
- one of the semiconductor layers, the first main surface side is the upper side (upper side)
- the other second main surface side is the lower side (lower side).
- the semiconductor device vertical transistor
- the first main surface side may be the lower side (lower side) and the second main surface side may be the upper side (upper side).
- the semiconductor device may be used in a posture in which the first main surface and the second main surface are inclined or orthogonal to the horizontal plane.
- the terms “upper” and “lower” are applied when the two components are spaced apart from each other so that another component is interposed between the two components. It is also applied when the two components are arranged so that the two components are in close contact with each other.
- FIG. 1 is a plan view of the semiconductor device according to the first embodiment.
- FIG. 2 is a cross-sectional view of the semiconductor device shown in FIG. 1 (cross-sectional view taken along the line II-II of FIG. 1).
- the semiconductor device 100 shown in FIG. 1 is a semiconductor chip that functions as a vertical MISFET (Metal Insulator Semiconductor Field Effect Transistor).
- the semiconductor device 100 is, for example, a power semiconductor device used for supplying and controlling electric power.
- the semiconductor device 100 includes a semiconductor layer 101, a first electrode layer 102, a second electrode layer 103, an insulating film 104, a plating layer 105, and a mold layer 106.
- the semiconductor layer 101 is a SiC semiconductor layer containing a SiC (silicon carbide) single crystal as an example of a wide bandgap semiconductor.
- the semiconductor layer 101 is formed in a rectangular plate shape in a plan view.
- the plan view means viewing from a direction perpendicular to the first main surface 101a or the second main surface 101b (viewing from the z-axis direction in the drawing).
- the length of one side of the semiconductor layer 101 is, for example, 1 mm or more and 10 mm or less, but may be 2 mm or more and 5 mm or less.
- the semiconductor layer 101 has a first main surface 101a and a second main surface 101b that faces the first main surface 101a. Further, the semiconductor layer 101 includes a semiconductor substrate 101c constituting the second main surface 101b and an epitaxial layer 101d located on the semiconductor substrate 101c. The epitaxial layer 101d is obtained by epitaxial growth of the semiconductor substrate 101c.
- the thickness t1 of the semiconductor layer 101 is smaller than the thickness t2 of the plating layer 105, which will be described later, and is smaller than the thickness t3 of the mold layer 106.
- the thickness of the semiconductor substrate 101c is, for example, 5 ⁇ m or more and 40 ⁇ m or less, and more preferably 5 ⁇ m or more and 20 ⁇ m or less.
- the thickness of the epitaxial layer 101d is, for example, 10 ⁇ m or more and 20 ⁇ m or less.
- the thickness of the semiconductor substrate 101c is smaller than the thickness of the epitaxial layer 101d.
- the semiconductor layer 101 is not limited to the SiC semiconductor layer, and may be a semiconductor layer made of another wide bandgap semiconductor such as GaN, or may be a Si semiconductor layer.
- the first electrode layer 102 is formed on the first main surface 101a.
- the first electrode layer 102 may be referred to as a "first main surface electrode".
- the first electrode layer 102 includes a first electrode layer 102 g that functions as a gate electrode and a first electrode layer 102s that functions as a source electrode.
- the first electrode layer 102 is made of, for example, aluminum.
- the first electrode layer 102 may be formed of other materials such as titanium, nickel, copper, silver, gold, titanium nitride, and tungsten.
- the first electrode layer 102s may have an area of 50% or more of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
- the first electrode layer 102s may have an area of 70% or more of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
- the first electrode layer 102g may have an area of 20% or less of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
- the first electrode layer 102g may have an area of 10% or less of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
- the first electrode layer 102s is arranged in a region including the center position of the semiconductor substrate 101c in a plan view.
- the first electrode layer 102g is arranged in a region avoiding the first electrode layer 102s.
- the first electrode layer 102g may be arranged in a region including the central position of the semiconductor substrate 101c in a plan view, and the first electrode layer 102s may be arranged so as to surround the periphery of the first electrode layer 102g.
- the second electrode layer 103 is formed on the second main surface 101b.
- the second electrode layer 103 may be referred to as a "second main surface electrode".
- the second electrode layer 103 functions as a drain electrode.
- the second electrode layer 103 is formed of, for example, a laminated film of titanium, nickel, and gold.
- the second electrode layer 103 may be formed of other materials such as aluminum, copper, silver, titanium nitride, and tungsten.
- the insulating film 104 covers the entire circumference of the outer peripheral portion of the first electrode layer 102 (that is, both ends in the x-axis direction and both ends in the y-axis direction).
- the outer peripheral portion of the first electrode layer 102 may be referred to as a peripheral portion of the first electrode layer 102.
- the insulating film 104 includes a first portion 104a and a second portion 104b.
- the first portion 104a rides on the first electrode layer 102. More specifically, the first portion 104a rides on the peripheral edge of the first electrode layer 102.
- the second portion 104b is located outside the first portion 104a and covers a region other than the first electrode layer 102. That is, the second portion 104b does not ride on the first electrode layer 102.
- the first portion 104a further includes an inner end portion 104a1 and a flat portion 104a2.
- the inner end portion 104a1 is an end portion of a portion of the first portion 104a located on the inner side of the semiconductor layer 101 in a plan view.
- the inner end portion 104a1 is obliquely inclined downward toward the inner portion of the first electrode layer 102 in a cross-sectional view.
- the flat portion 104a2 is located on the outer side of the inner end portion 104a1 (peripheral side of the semiconductor layer 101) and has a substantially uniform thickness.
- the insulating film 104 is, for example, an organic film containing a photosensitive resin.
- the insulating film 104 is formed of, for example, polyimide, PBO (polybenzoxazole), or the like.
- the insulating film 104 may be an inorganic film formed of silicon nitride (SiN), silicon oxide (SiO 2), or the like.
- the insulating film 104 may have a single-layer structure, or may have a laminated structure in which a plurality of types of materials are laminated.
- the insulating film 104 may include both an organic film and an inorganic film.
- the insulating film 104 preferably includes an inorganic film and an organic film laminated in this order from the first main surface 101a side.
- the maximum thickness of the insulating film 104 is about 10 ⁇ m.
- the plating layer 105 is a metal layer that covers at least a part of the first electrode layer 102.
- the plating layer 105 covers at least a part of the first electrode layer 102 other than the end portion (that is, the portion covered with the insulating film 104). As shown in FIG. 1, in plan view, the plating layer 105 is surrounded by the mold layer 106.
- the plating layer 105 includes a plating layer 105 (first plating layer) on the side of the first electrode layer 102g and a plating layer 105 (second plating layer) on the side of the first electrode layer 102s.
- the plating layer 105 formed on the first electrode layer 102 g functions as a gate pad (pad electrode) having a rectangular shape in a plan view.
- the plating layer 105 formed on the first electrode layer 102s functions as a source pad (pad electrode).
- the pad is a portion to which the bonding wire is bonded when the semiconductor device 100 is packaged.
- the plating layer 105 also functions as a support member for the mold layer 106.
- the plating layer 105 is formed of, for example, a material different from that of the first electrode layer 102.
- the plating layer 105 is formed of, for example, copper or a copper alloy containing copper as a main component.
- the plating layer 105 may be formed of another metal material.
- the thickness t2 of the plating layer 105 is larger than the thickness of the insulating film 104. More specifically, the thickness t2 of the plating layer 105 is larger than the maximum thickness of the insulating film 104 located on the first electrode layer 102. As a result, the top of the plating layer 105 is higher than the top of the insulating film 104.
- the thickness t2 of the plating layer 105 is, for example, 30 ⁇ m or more and 100 ⁇ m or less.
- the thickness t2 of the plating layer 105 may be 100 ⁇ m or more and 200 ⁇ m or less.
- the side surface 105a of the plating layer 105 extends vertically or substantially vertically.
- the side surface 105a does not necessarily have to extend linearly in cross-sectional view and may include curves and irregularities.
- the side surface 105a is located in a region where both the first electrode layer 102 and the insulating film 104 overlap each other. More specifically, the side surface 105a is located on the flat portion 104a2 of the insulating film 104. That is, the plating layer 105 covers the inner end portion 104a1 and the flat portion 104a2 of the first portion 104a. By locating the side surface 105a on the flat portion 104a2, the plating layer 105 can be formed more stably than in the case where the side surface 105a is positioned on the inner end portion 104a1 having a relatively large variation in thickness.
- the mold layer 106 is a resin layer that covers at least a part of the insulating film 104. In this form, the mold layer 106 also covers a part of the first main surface 101a.
- the mold layer 106 is located on the outer peripheral portion of the semiconductor layer 101 on the first main surface 101a side.
- the outer peripheral portion of the semiconductor layer 101 (first main surface 101a) may be referred to as the peripheral portion of the semiconductor layer 101 (first main surface 101a).
- the mold layer 106 is a rectangular ring along the outer peripheral portion of the semiconductor layer 101.
- the mold layer 106 is also located between the gate pad (plating layer 105 on the first electrode layer 102g) and the source pad (plating layer 105 on the first electrode layer 102s). That is, the mold layer 106 is formed only on the first main surface 101a of the semiconductor layer 101, and exposes the second main surface 101b and the side surface of the semiconductor layer 101.
- the inner surface of the mold layer 106 is in direct contact with the side surface 105a of the plating layer 105.
- the inner surface of the mold layer 106 includes an inner surface on the side of the first electrode layer 102g (first inner surface) and an inner surface on the side of the first electrode layer 102s (second inner surface).
- the mold layer 106 is formed of, for example, a thermosetting resin (epoxy resin).
- the mold layer 106 may be formed of an epoxy resin containing carbon, glass fiber and the like.
- the thickness t3 of the mold layer 106 is, for example, 30 ⁇ m or more and 100 ⁇ m or less.
- the thickness t3 of the mold layer 106 may be 100 ⁇ m or more and 200 ⁇ m or less.
- the upper surface of the mold layer 106 and the upper surface of the plating layer 105 are flush with each other or substantially flush with each other.
- the source pad may have an area of 50% or more of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
- the source pad may have an area of 70% or more of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
- the gate pad may have an area of 20% or less of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
- the gate pad may have an area of 10% or less of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
- the source pad is arranged in a region including the center position of the semiconductor substrate 101c in a plan view.
- the gate pad is arranged in an area avoiding the source pad.
- the gate pad may be arranged in a region including the center position of the semiconductor substrate 101c in a plan view, and the source pad may be arranged so as to surround the periphery of the gate pad.
- FIG. 3 is a view showing a detailed configuration of an outer peripheral portion of the semiconductor device 100 (a cross-sectional view showing the details of region III in FIG. 2).
- the gate finger 102a and the outer peripheral source contact 102b are also shown.
- the insulating film 104 includes a first insulating film 104c located on the first electrode layer 102s and a second insulating film 104d located on the first insulating film 104c.
- the first insulating film 104c is an inorganic film formed of silicon nitride, silicon oxide, or the like.
- the second insulating film 104d is an organic film formed of polyimide, PBO, or the like.
- the insulating film 104 includes a third insulating film 104e located below the outer peripheral source contact 102b. More specifically, the third insulating film 104e is located between the outer peripheral source contact 102b and the semiconductor layer 101.
- the third insulating film 104e is an inorganic film formed of silicon nitride, silicon oxide, or the like.
- such an insulating film 104 is provided to suppress the invasion of water into the end portion of the first electrode layer 102s and the occurrence of ion migration.
- a durability test in a high temperature and high humidity environment or a reliability test such as a temperature cycle test is performed, the insulating film 104 deteriorates, moisture invades from the deteriorated part, or ion migration occurs at the deteriorated part. May occur. That is, the deterioration of the insulating film 104 may cause a failure of the semiconductor device.
- the insulating film 104 is further covered with the mold layer 106. As a result, deterioration of the insulating film 104 is suppressed, and the reliability of the semiconductor device 100 is improved.
- the end portion of the first electrode layer 102s, the gate finger 102a, and the outer peripheral source contact 102b are basically covered with the first insulating film 104c, but in the example of FIG. 3, the end portion of the first electrode layer 102s , The gate finger 102a, and the outer peripheral source contact 102b are covered with the second insulating film 104d, and the first insulating film 104c is omitted. With such a configuration, the stress is relaxed.
- FIG. 4 is a diagram showing a detailed configuration of the semiconductor layer 101.
- the semiconductor layer 101 is not shaded to represent a cross section from the viewpoint of easy viewing of the drawing.
- the semiconductor layer 101 specifically includes a semiconductor substrate 101c and an epitaxial layer 101d.
- the semiconductor device 100 shown in FIG. 4 is an example of a switching device and includes a vertical transistor 2.
- the vertical transistor 2 is, for example, a vertical MISFET.
- the semiconductor device 100 includes a semiconductor layer 101, a gate electrode 20, a source electrode 30, and a drain electrode 40.
- the drain electrode 40 corresponds to the second electrode layer 103.
- the semiconductor layer 101 includes a semiconductor layer 101 containing SiC (silicon carbide) as a main component.
- the semiconductor layer 101 is an n-type SiC semiconductor layer containing a SiC single crystal.
- the SiC single crystal is, for example, a 4H-SiC single crystal.
- the 4H-SiC single crystal has an off angle inclined within 10 ° with respect to the [11-20] direction from the (0001) plane.
- the off angle may be 0 ° or more and 4 ° or less.
- the off angle may be greater than 0 ° and less than 4 °.
- the off angle is set, for example, in the range of 2 ° or 4 °, 2 ° ⁇ 0.2 ° or 4 ° ⁇ 0.4 °.
- the semiconductor layer 101 is formed in the shape of a rectangular parallelepiped chip.
- the semiconductor layer 101 has a first main surface 101a and a second main surface 101b.
- the semiconductor layer 101 has a semiconductor substrate 101c and an epitaxial layer 101d.
- the semiconductor substrate 101c contains a SiC single crystal.
- the lower surface of the semiconductor substrate 101c is the second main surface 101b.
- the second main surface 101b is a carbon surface (000-1) surface on which the carbon of the SiC crystal is exposed.
- the epitaxial layer 101d is an n- type SiC semiconductor layer laminated on the upper surface of the semiconductor substrate 101c and containing a SiC single crystal.
- the upper surface of the epitaxial layer 101d is the first main surface 101a.
- the first main surface 101a is a silicon surface (0001) surface on which the silicon of the SiC crystal is exposed.
- a drain electrode 40 is connected to the second main surface 101b of the semiconductor layer 101.
- the semiconductor substrate 101c is provided as an n + type drain region.
- the epitaxial layer 101d is provided as an n- type drain drift region.
- the concentration of n-type impurities in the semiconductor substrate 101c is, for example, 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
- the n-type impurity concentration of the epitaxial layer 101d is lower than the n-type impurity concentration of the semiconductor substrate 101c, for example, 1.0 ⁇ 10 15 cm -3 or more and 1.0 ⁇ 10 17 cm -3 or less.
- impurity concentration means the peak value of the impurity concentration.
- the epitaxial layer 101d of the semiconductor layer 101 includes a deep well region 15, a body region 16, a source region 17, and a contact region 18.
- the deep well region 15 is formed in the semiconductor layer 101 along the source trench 32.
- the deep well region 15 is also referred to as a pressure resistance holding region.
- the deep well region 15 is a p - type semiconductor region.
- the p-type impurity concentration in the deep well region 15 is, for example, 1.0 ⁇ 10 17 cm -3 or more and 1.0 ⁇ 10 19 cm -3 or less.
- the p-type impurity concentration in the deep well region 15 is higher than, for example, the n-type impurity concentration in the epitaxial layer 101d.
- the deep well region 15 includes a side wall portion 15a along the side wall 32a of the source trench 32 and a bottom wall portion 15b along the bottom wall 32b of the source trench 32.
- the thickness of the bottom wall portion 15b (length in the z-axis direction) is, for example, greater than or equal to the thickness of the side wall portion 15a (length in the x-axis direction). At least a part of the bottom wall portion 15b may be located in the semiconductor substrate 101c.
- the body region 16 is a p- type semiconductor region provided on the surface layer portion of the first main surface 101a of the semiconductor layer 101.
- the body region 16 is provided between the gate trench 22 and the source trench 32 in a plan view.
- the body region 16 is provided in a strip shape extending along the y-axis direction in a plan view.
- the body region 16 is connected to the deep well region 15.
- the p-type impurity concentration in the body region 16 is, for example, 1.0 ⁇ 10 16 cm -3 or more and 1.0 ⁇ 10 19 cm -3 or less.
- the p-type impurity concentration in the body region 16 may be equal to the impurity region in the deep well region 15.
- the p-type impurity concentration in the body region 16 may be higher than the p-type impurity concentration in the deep well region 15.
- the source region 17 is an n + type semiconductor region provided on the surface layer portion of the first main surface 101a of the semiconductor layer 101.
- the source region 17 is a part of the body region 16.
- the source region 17 is provided in a region along the gate trench 22.
- the source region 17 is in contact with the gate insulating layer 23.
- the source region 17 is provided in a strip shape extending along the y-axis direction in a plan view.
- the width (length in the x-axis direction) of the source region 17 is, for example, 0.2 ⁇ m or more and 0.6 ⁇ m or less. As an example, the width of the source region 17 may be about 0.4 ⁇ m.
- the concentration of n-type impurities in the source region 17 is, for example, 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
- the contact region 18 is a p + type semiconductor region provided on the surface layer portion of the first main surface 101a of the semiconductor layer 101.
- the contact region 18 may be considered to be a part (high concentration portion) of the body region 16.
- the contact region 18 is provided in a region along the source trench 32.
- the contact region 18 is in contact with the barrier cambium 33. Further, the contact area 18 is connected to the source area 17.
- the contact region 18 is provided in a strip shape extending along the y-axis direction in a plan view.
- the width (length in the x-axis direction) of the contact region 18 is, for example, 0.1 ⁇ m or more and 0.4 ⁇ m or less. As an example, the width of the contact region 18 may be about 0.2 ⁇ m.
- the p-type impurity concentration in the contact region 18 is, for example, 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
- a plurality of trench gate structures 21 and a plurality of trench source structures 31 are provided on the first main surface 101a of the semiconductor layer 101.
- the trench gate structure 21 and the trench source structure 31 are alternately and repeatedly provided one by one along the x-axis direction. In FIG. 4, only the range in which one trench gate structure 21 is sandwiched between two trench source structures 31 is shown.
- Both the trench gate structure 21 and the trench source structure 31 are provided in a strip shape extending along the y-axis direction.
- the x-axis direction is the [11-20] direction and the y-axis direction is the [1-100] direction.
- the x-axis direction may be the [1-100] direction ([-1100] direction).
- the y-axis direction may be the [11-20] direction.
- the trench gate structure 21 and the trench source structure 31 are arranged alternately along the x-axis direction to form a striped structure in a plan view.
- the distance between the trench gate structure 21 and the trench source structure 31 is, for example, 0.3 ⁇ m or more and 1.0 ⁇ m or less.
- the trench gate structure 21 includes a gate trench 22, a gate insulating layer 23, and a gate electrode 20.
- the gate trench 22 is formed by digging the first main surface 101a of the semiconductor layer 101 toward the second main surface 101b.
- the gate trench 22 has a rectangular cross-sectional shape in the xz cross section, and is an elongated groove-shaped recess extending along the y-axis direction.
- the gate trench 22 has a length on the order of millimeters in the longitudinal direction (y-axis direction).
- the gate trench 22 has a length of, for example, 1 mm or more and 10 mm or less.
- the length of the gate trench 22 may be 2 mm or more and 5 mm or less.
- the total length of one or more gate trenches 22 per unit area may be 0.5 ⁇ m / ⁇ m2 or more and 0.75 ⁇ m / ⁇ m2 or less.
- the gate insulating layer 23 is provided in a film shape along the side wall 22a and the bottom wall 22b of the gate trench 22.
- the gate insulating layer 23 partitions a concave space inside the gate trench 22.
- the gate insulating layer 23 contains, for example, silicon oxide.
- the gate insulating layer 23 may contain at least one of impurity-free silicon, silicon nitride, aluminum oxide, aluminum nitride or aluminum oxynitride.
- the thickness of the gate insulating layer 23 is, for example, 0.01 ⁇ m or more and 0.5 ⁇ m or less.
- the thickness of the gate insulating layer 23 may be uniform or may vary depending on the portion.
- the gate insulating layer 23 includes a side wall portion 23a along the side wall 22a of the gate trench 22 and a bottom wall portion 23b along the bottom wall 22b of the gate trench 22.
- the thickness of the bottom wall portion 23b may be thicker than the thickness of the side wall portion 23a.
- the thickness of the bottom wall portion 23b is, for example, 0.01 ⁇ m or more and 0.2 ⁇ m or less.
- the thickness of the side wall portion 23a is, for example, 0.05 ⁇ m or more and 0.5 ⁇ m or less.
- the gate insulating layer 23 may include an upper surface portion provided on the upper surface of the source region 17 outside the gate trench 22. The thickness of the upper surface portion may be thicker than the thickness of the side wall portion 23a.
- the gate electrode 20 is an example of a control electrode of the vertical transistor 2.
- the gate electrode 20 is embedded in the gate trench 22.
- a gate insulating layer 23 is provided between the gate electrode 20 and the side wall 22a and the bottom wall 22b of the gate trench 22. That is, the gate electrode 20 is embedded in the concave space partitioned by the gate insulating layer 23.
- the gate electrode 20 is, for example, a conductive layer containing conductive polysilicon.
- the gate electrode 20 may contain at least one of a metal such as titanium, nickel, copper, aluminum, silver, gold and tungsten, or a conductive metal nitride such as titanium nitride.
- the aspect ratio of the trench gate structure 21 is defined by the ratio of the depth (length in the z-axis direction) of the trench gate structure 21 to the width (length in the x-axis direction) of the trench gate structure 21.
- the aspect ratio of the trench gate structure 21 is, for example, the same as the aspect ratio of the gate trench 22.
- the aspect ratio of the trench gate structure 21 is, for example, 0.25 or more and 15.0 or less.
- the width of the trench gate structure 21 is, for example, 0.2 ⁇ m or more and 2.0 ⁇ m or less. As an example, the width of the trench gate structure 21 may be about 0.4 ⁇ m.
- the depth of the trench gate structure 21 is, for example, 0.5 ⁇ m or more and 3.0 ⁇ m or less. As an example, the depth of the trench gate structure 21 may be about 1.0 ⁇ m.
- the trench source structure 31 includes a deep well region 15, a source trench 32, a barrier cambium 33, and a source electrode 30.
- the source trench 32 is formed by digging the first main surface 101a of the semiconductor layer 101 toward the second main surface 101b.
- the source trench 32 has a rectangular cross-sectional shape in the xz cross section, and is an elongated groove-shaped recess extending along the y-axis direction.
- the source trench 32 is deeper than, for example, the gate trench 22. That is, the bottom wall 32b of the source trench 32 is located closer to the second main surface 101b than the bottom wall 22b of the gate trench 22.
- the barrier forming layer 33 is provided in a film shape along the side wall 32a and the bottom wall 32b of the source trench 32.
- the barrier cambium 33 partitions a concave space inside the source trench 32.
- the barrier forming layer 33 is formed by using a material different from that of the source electrode 30.
- the barrier cambium 33 has a higher potential barrier than the potential barrier between the source electrode 30 and the deep well region 15.
- the barrier forming layer 33 is an insulating barrier forming layer.
- the barrier cambium 33 contains at least one of impurity-free silicon, silicon oxide, silicon nitride, aluminum oxide, aluminum nitride or aluminum oxynitride.
- the barrier forming layer 33 may be formed by using the same material as the gate insulating layer 23. In this case, the barrier forming layer 33 may have the same film thickness as the gate insulating layer 23.
- the barrier forming layer 33 and the gate insulating layer 23 are formed by using silicon oxide, they can be formed at the same time by a thermal oxidation treatment method.
- the barrier forming layer 33 may be a conductive barrier forming layer.
- the barrier cambium 33 contains at least one of conductive polysilicon, tungsten, platinum, nickel, cobalt or molybdenum.
- the source electrode 30 is embedded in the source trench 32.
- a barrier forming layer 33 is provided between the source electrode 30 and the side wall 32a and the bottom wall 32b of the source trench 32. That is, the source electrode 30 is embedded in the concave space partitioned by the barrier forming layer 33.
- the source electrode 30 is, for example, a conductive layer containing conductive polysilicon.
- the source electrode 30 may be n-type polysilicon to which n-type impurities are added, or p-type polysilicon to which p-type impurities are added.
- the source electrode 30 may contain at least one of a metal such as titanium, nickel, copper, aluminum, silver, gold and tungsten, or a conductive metal nitride such as titanium nitride.
- the source electrode 30 may be formed by using the same material as the gate electrode 20. In this case, the source electrode 30 and the gate electrode 20 can be formed in the same process.
- the aspect ratio of the trench source structure 31 is defined by the ratio of the depth (length in the z-axis direction) of the trench source structure 31 to the width (length in the x-axis direction) of the trench source structure 31.
- the width of the trench source structure 31 is, for example, the sum of the width of the source trench 32 and the width of the side wall portion 15a of the deep well region 15 located on both sides of the source trench 32.
- the width of the trench source structure 31 is, for example, 0.6 ⁇ m or more and 2.4 ⁇ m or less.
- the width of the trench source structure 31 may be about 0.8 ⁇ m.
- the depth of the trench source structure 31 is the sum of the depth of the source trench 32 and the thickness of the bottom wall portion 15b of the deep well region 15.
- the depth of the trench source structure 31 is, for example, 1.5 ⁇ m or more and 11 ⁇ m or less.
- the depth of the trench source structure 31 may be about 2.5 ⁇ m.
- the aspect ratio of the trench source structure 31 is larger than the aspect ratio of the trench gate structure 21.
- the aspect ratio of the trench source structure 31 is 1.5 or more and 4.0 or less.
- the drain electrode 40 corresponds to the second electrode layer 103.
- the drain electrode 40 may contain at least one of titanium, nickel, copper, aluminum, gold or silver.
- the drain electrode 40 may have a four-layer structure including a Ti layer, a Ni layer, an Au layer, and an Ag layer that are laminated in order from the second main surface 101b of the semiconductor layer 101.
- the drain electrode 40 may have a four-layer structure including a Ti layer, an AlCu layer, a Ni layer, and an Au layer, which are laminated in order from the second main surface 101b of the semiconductor layer 101.
- the AlCu layer is an alloy layer of aluminum and copper.
- the drain electrode 40 may have a four-layer structure including a Ti layer, an AlSiCu layer, a Ni layer, and an Au layer, which are laminated in order from the second main surface 101b of the semiconductor layer 101.
- the AlSiCu layer is an alloy layer of aluminum, silicon and copper.
- the drain electrode 40 may include a single-layer structure composed of a TiN layer or a laminated structure including a Ti layer and a TiN layer instead of the Ti layer.
- the semiconductor device 100 configured as described above can switch between an on state in which the drain current flows and an off state in which the drain current does not flow, according to the gate voltage applied to the gate electrode 20 of the vertical transistor 2. ..
- the gate voltage is, for example, a voltage of 10 V or more and 50 V or less. As an example, the gate voltage may be 30V.
- the source voltage applied to the source electrode 30 is a reference voltage such as a ground voltage (0V).
- the drain voltage applied to the drain electrode 40 is a voltage having a magnitude greater than or equal to the source voltage.
- the drain voltage is, for example, a voltage having a magnitude of 0 V or more and 10000 V or less.
- the drain voltage may be a voltage having a magnitude of 1000 V or more.
- a gate voltage is applied to the gate electrode 20 , a channel is formed in a portion of the p- shaped body region 16 in contact with the gate insulating layer 23.
- a current path is formed from the source electrode 30 through the contact region 18, the source region 17, the channel of the body region 16, the epitaxial layer 101d, and the semiconductor substrate 101c in this order to reach the drain electrode 40.
- the drain electrode 40 Since the drain electrode 40 has a higher potential than the source electrode 30, the drain current passes from the drain electrode 40 through the semiconductor substrate 101c, the epitaxial layer 101d, the channel of the body region 16, the source region 17, and the contact region 18 in this order. It flows to the electrode 30. In this way, the drain current flows along the thickness direction of the semiconductor device 100.
- a pn junction is formed between the p- type deep well region 15 and the n -type epitaxial layer 101d.
- the source voltage is applied to the p- type deep well region 15 via the source electrode 30, and the n - type epitaxial layer 101d is applied to the n-type epitaxial layer 101d via the drain electrode 40 from the source voltage.
- a large drain voltage is applied.
- a reverse bias voltage is applied to the pn junction between the deep well region 15 and the epitaxial layer 101d. Since the n-type impurity concentration of the epitaxial layer 101d is lower than the p-type impurity concentration of the deep well region 15, the depletion layer spreads from the interface between the deep well region 15 and the epitaxial layer 101d toward the drain electrode 40. Thereby, the withstand voltage of the vertical transistor 2 can be increased.
- the source electrode 30 is electrically connected to the first electrode layer 102s provided on the source electrode 30.
- the gate electrode 20 is insulated from the first electrode layer 102s by the insulating layer 61, and is provided via a gate finger (for example, the gate finger 102a in FIG. 3) provided above the outer peripheral portion of the semiconductor layer 101. It is electrically connected to 102 g of the first electrode layer.
- the insulating layer 61 contains, for example, silicon oxide or silicon nitride as a main component.
- 5A to 5G are cross-sectional views showing a method of manufacturing the semiconductor device 100.
- the semiconductor layer 101 is formed, and the first electrode layer 102 is formed on the first main surface 101a of the semiconductor layer 101.
- various existing methods are used.
- the first electrode layer 102 is formed by, for example, a sputtering method, a vapor deposition method, or the like.
- the insulating film 104 is formed through, for example, a coating step and an exposure development step.
- the coating step the liquid photosensitive resin material that is the source of the insulating film 104 is coated on the first electrode layer 102 by the spin coating method.
- the exposure development step after the photosensitive resin material is cured by exposure, unnecessary portions of the photosensitive resin material are removed by an ashing method, a wet etching method, or the like. As a result, the insulating film 104 is formed.
- the plating layer 105 is formed on the first electrode layer 102.
- the plating layer 105 is formed on the first electrode layer 102 by, for example, an electrolytic plating method or an electroless plating method.
- the plating layer 105 is selectively formed on at least a part of the portion of the first electrode layer 102 that is not covered with the insulating film 104.
- the liquid resin material 106a (for example, a thermosetting resin) that is the source of the mold layer 106 is applied or printed on the entire surface of the semiconductor layer 101 on the first main surface 101a side.
- the insulating film 104 and the plating layer 105 are covered with the resin material 106a.
- the resin material 106a also penetrates between the plating layer 105 on the first electrode layer 102g and the plating layer 105 on the first electrode layer 102s.
- the coated or printed resin material 106a is cured by heating, for example.
- the upper surface (surface) of the resin material 106a is ground until the plating layer 105 is exposed.
- the upper surface (surface) of the plating layer 105 and the upper surface (surface) of the mold layer 106 are flush with each other. That is, the upper surface (surface) of the plating layer 105 and the upper surface (surface) of the mold layer 106 are ground surfaces that are continuous with each other.
- the second main surface 101b side (that is, the semiconductor substrate 101c) of the semiconductor layer 101 is ground, and the thickness of the semiconductor layer 101 is reduced.
- the method of grinding the semiconductor layer 101 will be described later.
- the second electrode layer 103 is formed on the second main surface 101b of the semiconductor layer 101.
- the second electrode layer 103 is formed by, for example, a sputtering method, a vapor deposition method, or the like.
- the wafer is fragmented by cutting the wafer along the scribe line SL with a dicing blade.
- the dicing blade cuts the semiconductor layer 101 and the mold layer 106 at the same time.
- the side surface of the semiconductor layer 101 and the side surface of the mold layer 106 are flush with each other. That is, the side surface of the semiconductor layer 101 and the side surface of the mold layer 106 are ground surfaces that are continuous with each other.
- the semiconductor device 100 as shown in FIG. 2 is obtained.
- the lower surface of the second electrode layer 103, the upper surface of the plating layer 105, the side surface of the plating layer 105, and the upper surface of the mold layer 106 constitute the outer surface of the semiconductor device 100 (chip).
- FIG. 5F is a cross-sectional views showing a method of grinding the semiconductor substrate 101c.
- the glass plate 150 is attached to the first main surface 101a side of the semiconductor layer 101.
- a glass plate 150 having a protective tape 151 attached to the upper surface is prepared, and a plating layer 105 and a mold layer 106 of a work-in-process (wafer of a semiconductor device 100 in the process of being manufactured) are placed on the protective tape 151 side of the glass plate 150.
- the top surface of the glass is glued.
- the second main surface 101b side of the semiconductor layer 101 is ground in this state.
- a diamond grindstone is used for grinding. Grinding is performed until the thickness of the semiconductor substrate 101c of the semiconductor layer 101 is 5 ⁇ m or more and 20 ⁇ m or less.
- the protective tape 151 is irradiated with laser light. It is preferable that the laser beam is applied to the protective tape 151 from the first main surface 101a side via the glass plate 150. In this step, the work-in-process is turned upside down to irradiate the laser beam. As a result, the protective tape 151 is altered and the glass plate 150 is removed. After that, the protective tape 151 remaining on the wafer (semiconductor layer 101) is removed.
- the semiconductor substrate 101c may warp after the glass plate 150 that is the support of the semiconductor substrate 101c is removed, or the semiconductor substrate 101c may become uncomfortable. There is a problem that it breaks. That is, there is a limit to the thinning of the semiconductor substrate 101c in a general semiconductor device. In particular, the SiC substrate is more likely to be cracked or chipped than the Si substrate.
- the semiconductor substrate 101c may warp even after the glass plate 150 is removed, or the semiconductor substrate 101c may be disengaged. It is suppressed that it breaks. That is, according to the plating layer 105 and the mold layer 106, the thickness of the semiconductor substrate 101c can be made extremely thin. As described above, the thickness of the semiconductor substrate 101c is, for example, 5 ⁇ m or more and 20 ⁇ m or less, which is thinner than both the thickness t2 of the plating layer 105 and the thickness t3 of the mold layer 106. It is also possible to make the thickness of the semiconductor substrate 101c the same as or thinner than the thickness of the epitaxial layer 101d.
- FIG. 7 shows the relationship between the thickness of the semiconductor substrate 101c (350 ⁇ m, 150 ⁇ m, 20 ⁇ m) and the on-resistance. It is a figure which shows. In FIG. 7, in addition to the resistance value of the semiconductor substrate 101c, the on-resistance of the epitaxial layer 101d is also shown.
- the semiconductor layer 101 is a SiC semiconductor layer
- the semiconductor device 100 can have a withstand voltage of 600 V to 1200 V. Since the semiconductor substrate 101c does not contribute to the withstand voltage, there is no problem in the device characteristics even if the semiconductor substrate 101c is made thin. From this point of view, there is no problem even if the thickness of the semiconductor substrate 101c is 5 ⁇ m or less, and the semiconductor substrate 101c may be completely removed. That is, the semiconductor layer 101 may have a single-layer structure composed of the epitaxial layer 101d.
- the glass plate 150 was attached to the work-in-process.
- the plating layer 105 and the mold layer 106 can also be used as a support for grinding instead of the glass plate 150.
- a step of adhering the work-in-process to the glass plate 150 by using the plating layer 105 and the mold layer 106 as a support for grinding (FIG. 6A) and a step of removing the work-in-process from the glass plate 150 (FIG. 6C) are performed. It can be omitted. That is, the manufacturing process of the semiconductor device 100 can be simplified.
- a wafer support system be used for grinding the semiconductor substrate 101c, and other existing methods may be used. Further, in the above example, an example of thinning by grinding the back surface of the SiC substrate has been described, but the present invention is not limited to this. For example, an unnecessary portion of the SiC substrate may be peeled off (specifically, cleavage) by irradiating a laser at a predetermined depth position of the SiC substrate. As a result, the SiC substrate, which is difficult to process, can be easily thinned.
- FIG. 8 is a plan view of the semiconductor device according to the second embodiment.
- FIG. 9 is a cross-sectional view of the semiconductor device shown in FIG. 8 (cross-sectional view taken along the line IX-IX of FIG. 8).
- the semiconductor device 200 shown in FIG. 8 is a semiconductor chip that functions as a vertical Schottky barrier diode by utilizing the Schottky barrier generated by the bonding of the semiconductor layer 201 and the first electrode layer 202.
- the semiconductor device 200 is, for example, a power semiconductor device used for supplying and controlling electric power.
- the semiconductor device 200 includes a semiconductor layer 201, a first electrode layer 202, a second electrode layer 203, an insulating film 204, a plating layer 205, and a mold layer 206.
- the semiconductor layer 201 is a SiC semiconductor layer containing a SiC (silicon carbide) single crystal as an example of a wide bandgap semiconductor.
- the entire semiconductor layer 201 corresponds to a semiconductor substrate (for example, the semiconductor substrate 101c).
- the conductive type of the semiconductor layer 201 is, for example, an n type.
- the semiconductor layer 201 is formed in a rectangular plate shape in a plan view.
- the length of one side of the semiconductor layer 201 is, for example, 1 mm or more and 10 mm or less, but may be 2 mm or more and 5 mm or less.
- the semiconductor layer 201 has a first main surface 201a and a second main surface 201b that faces the first main surface 201a.
- the thickness t4 of the semiconductor layer 201 is, for example, 5 ⁇ m or more and 40 ⁇ m or less, and more preferably 5 ⁇ m or more and 20 ⁇ m or less.
- the semiconductor layer 201 is not limited to the SiC semiconductor layer, and may be a semiconductor layer made of another wide bandgap semiconductor such as GaN, or may be a Si semiconductor layer.
- the semiconductor layer 201 may have a laminated structure including the above-mentioned semiconductor substrate 101c and the above-mentioned epitaxial layer 101d.
- the first electrode layer 202 is formed on the first main surface 201a.
- the first electrode layer 202 functions as an anode of the Schottky barrier diode.
- the first electrode layer 202 is formed of, for example, aluminum.
- the first electrode layer 202 may be formed of other materials such as titanium, nickel, copper, silver, gold, titanium nitride, and tungsten.
- the second electrode layer 203 is formed on the second main surface 201b.
- the second electrode layer 203 functions as a cathode of the Schottky barrier diode.
- the second electrode layer 203 is formed of, for example, a laminated film of titanium, nickel, and gold.
- the second electrode layer 203 may be formed of other materials such as aluminum, copper, silver, titanium nitride, and tungsten.
- the insulating film 204 covers the entire circumference of the outer peripheral portion of the first electrode layer 202 (that is, both ends in the X-axis direction and both ends in the Y-axis direction).
- the insulating film 204 includes a first portion 204a and a second portion 204b.
- the first portion 204a rides on the first electrode layer 202. More specifically, the first portion 204a rides on the peripheral edge portion of the first electrode layer 202.
- the second portion 204b is located outside the first portion 204a and covers a region other than the first electrode layer 202. That is, the second portion 204b does not ride on the first electrode layer 202.
- the first portion 204a further includes an inner end portion 204a1 and a flat portion 204a2.
- the inner end portion 204a1 is an end portion of a portion of the first portion 204a located on the inner side of the semiconductor layer 201 in a plan view.
- the inner end portion 204a1 is obliquely inclined downward toward the inner portion of the first electrode layer 202 in a cross-sectional view.
- the flat portion 104a2 is located on the outer side of the inner end portion 204a1 (peripheral side of the semiconductor layer 101) and has a substantially uniform thickness.
- the insulating film 204 is, for example, an organic film containing a photosensitive resin.
- the insulating film 204 is formed of, for example, polyimide, PBO (polybenzoxazole), or the like.
- the insulating film 204 may be an inorganic film formed of silicon nitride, silicon oxide, or the like.
- the insulating film 204 may have a single-layer structure or may have a laminated structure in which a plurality of types of materials are laminated.
- the insulating film 204 may include both an organic film and an inorganic film.
- the insulating film 204 preferably includes an inorganic film and an organic film laminated in this order from the first main surface 201a side.
- the thickness of the insulating film 204 is about 10 ⁇ m at the maximum.
- the plating layer 205 is a metal layer that covers at least a part of the first electrode layer 202.
- the plating layer 205 covers at least a part of the first electrode layer 202 other than the end portion (that is, the portion covered with the insulating film 204).
- the plating layer 205 is surrounded by the mold layer 206.
- the plating layer 205 formed on the first electrode layer 202 functions as a pad having a rectangular shape in a plan view.
- the pad is a portion to which the bonding wire is bonded when the semiconductor device 200 is packaged.
- the plating layer 205 also functions as a support member for the mold layer 206.
- the plating layer 205 is formed of, for example, a material different from that of the first electrode layer 202.
- the plating layer 205 is formed of, for example, copper or a copper alloy containing copper as a main component.
- the plating layer 205 may be formed of another metal material.
- the thickness t5 of the plating layer 205 is larger than the thickness of the insulating film 204. More specifically, the thickness t5 of the plating layer 205 is larger than the maximum thickness of the insulating film 204 located on the first electrode layer 202. As a result, the top of the plating layer 205 is higher than the top of the insulating film 204.
- the thickness t5 of the plating layer 205 is, for example, 30 ⁇ m or more and 100 ⁇ m or less.
- the thickness t5 of the plating layer 205 may be 100 ⁇ m or more and 200 ⁇ m or less.
- the side surface 205a of the plating layer 205 extends vertically or substantially vertically.
- the side surface 205a does not necessarily have to extend linearly in a cross-sectional view and may include curves and irregularities.
- the side surface 205a is located in a region where both the first electrode layer 202 and the insulating film 204 overlap each other. More specifically, the side surface 205a is located on the flat portion 204a2 of the insulating film 204. That is, the plating layer 205 covers the inner end portion 204a1 and the flat portion 204a2 of the first portion 204a. By locating the side surface 205a on the flat portion 204a2, the plating layer 205 can be formed more stably than in the case where the side surface 205a is positioned on the inner end portion 204a1 having a relatively large variation in thickness.
- the mold layer 206 is a resin layer that covers a part of the insulating film 204. In this form, the mold layer 206 also covers a part of the first main surface 201a.
- the mold layer 206 is located on the outer peripheral portion of the semiconductor layer 201 on the first main surface 201a side. In a plan view, the mold layer 206 is a rectangular ring along the outer peripheral portion of the semiconductor layer 201.
- the inner surface of the mold layer 206 is in direct contact with the side surface 205a of the plating layer 205.
- the mold layer 206 is formed only on the first main surface 201a of the semiconductor layer 201, and exposes the second main surface 201b and the side surface of the semiconductor layer 201.
- the mold layer 206 is formed of, for example, a thermosetting resin (epoxy resin).
- the mold layer 106 may be formed of an epoxy resin containing carbon, glass fiber and the like.
- the thickness t6 of the mold layer 206 is, for example, 30 ⁇ m or more and 100 ⁇ m or less, but may be 100 ⁇ m or more and 200 ⁇ m or less.
- the upper surface of the mold layer 206 and the upper surface of the plating layer 205 are flush with each other or substantially flush with each other.
- FIG. 10 is a view showing a detailed configuration of the outer peripheral portion of the semiconductor device 200 (a cross-sectional view showing the details of the region X in FIG. 9).
- the end of the first electrode layer 202 is covered with the insulating film 204.
- the insulating film 204 is provided under the first insulating film 204c located on the first electrode layer 202, the second insulating film 204d located on the first insulating film 204c, and the first electrode layer 202.
- the first insulating film 204c is an inorganic film formed of silicon nitride, silicon oxide, or the like.
- the second insulating film 204d is an organic film formed of polyimide, PBO, or the like.
- the third insulating film 204e is an inorganic film formed of silicon nitride, silicon oxide, or the like.
- such an insulating film 204 is provided to suppress the invasion of moisture into the end of the first electrode layer 202 and the occurrence of ion migration.
- a durability test in a high temperature and high humidity environment or a reliability test such as a temperature cycle test is performed, the insulating film 204 deteriorates, moisture invades from the deteriorated part, and ion migration occurs at the deteriorated part. May occur. That is, the deterioration of the insulating film 204 may cause a failure of the semiconductor device.
- the insulating film 204 is further covered with the mold layer 206. As a result, deterioration of the insulating film 204 is suppressed, and the reliability of the semiconductor device 200 is improved. As shown in FIG. 10, the end end portion of the first electrode layer 202 is covered with the second insulating film 204d, and the first insulating film 204c is omitted. With such a configuration, the stress is relaxed. Since the manufacturing method of the semiconductor device 200 is the same as the manufacturing method of the semiconductor device 100, detailed description of the manufacturing method of the semiconductor device 200 is omitted. It can be said that the semiconductor device 200 is also a semiconductor device with reduced on-resistance.
- FIG. 11 and 12 are diagrams showing an example of the semiconductor package according to the third embodiment.
- FIG. 12 is a diagram showing the internal structure of the semiconductor package 300 shown in FIG. 11 when viewed from the side opposite to that of FIG.
- the semiconductor package 300 is a so-called TO (Transistor Outline) type semiconductor package.
- the semiconductor package 300 includes a package body 301, terminals 302d, terminals 302g, terminals 302s, bonding wires 303g, bonding wires 303s, and a semiconductor device 100.
- the package body 301 has a rectangular parallelepiped shape, and terminals 302d, 302g, and 302s project from the bottom of the package body 301. Further, the package main body 301 incorporates the semiconductor device 100. In other words, the package body 301 is a sealing body that seals the semiconductor device 100.
- the package body 301 is formed of, for example, an epoxy resin.
- the package body 301 may be formed of an epoxy resin containing carbon, glass fiber and the like.
- Each of the terminal 302d, the terminal 302g, and the terminal 302s protrudes from the bottom of the package body 301 and is arranged side by side in a row.
- the terminal 302d, the terminal 302g, and the terminal 302s are each formed of, for example, aluminum.
- the terminals 302d, 302g, and 302s may each be formed of another metal material such as copper.
- the gate pad (plating layer 105 on the first electrode layer 102g) included in the semiconductor device 100 is electrically connected to the terminal 302g by the bonding wire 303g.
- the source pad (plating layer 105 on the first electrode layer 102s) included in the semiconductor device 100 is electrically connected to the terminal 302s by the bonding wire 303s.
- the drain electrode (second electrode layer 103) included in the semiconductor device 100 is bonded to a wide portion of the terminal 302d located in the package main body 301 by solder, a sintered layer made of silver or copper, or the like.
- the semiconductor package 300 may include the semiconductor device 200 instead of the semiconductor device 100.
- the semiconductor package 300 includes two terminals, and inside the package body 301, the anode (first electrode layer 202) included in the semiconductor device 200 is electrically connected to one of the two terminals by a bonding wire or the like.
- the cathode (second electrode layer 203) is connected to the other of the two terminals, a wide portion located in the package body 401, by solder, a sintered layer made of silver or copper, or the like.
- the semiconductor package 300 as described above has higher reliability than the case where the general semiconductor device is included. Further, the semiconductor package 300 has a reduced on-resistance as compared with the case where the semiconductor package 300 includes a general semiconductor device.
- FIG. 13 is a diagram showing another example of the semiconductor package according to the third embodiment.
- the semiconductor package 400 shown in FIG. 13 is a so-called DIP (Dual In-line Package) type semiconductor package.
- the semiconductor package 400 includes a package body 401, a plurality of terminals 402, and a semiconductor device 100.
- the package body 401 has a rectangular parallelepiped shape, and a plurality of terminals 402 project from the package body 401. Further, the package body 401 incorporates the semiconductor device 100. In other words, the package body 401 is a sealing body that seals the semiconductor device 100.
- the package body 401 is formed of, for example, an epoxy resin containing carbon, glass fiber, and the like.
- the plurality of terminals 402 are arranged side by side along the long side of the package body 401.
- the plurality of terminals 402 are each formed of, for example, aluminum.
- the plurality of terminals 402 may each be formed of another metal material such as copper.
- the semiconductor package 400 may include a plurality of semiconductor devices 100. That is, the package main body 401 may include a plurality of semiconductor devices 100.
- the semiconductor package 400 may include the semiconductor device 200 in place of the semiconductor device 100 or in addition to the semiconductor device 100.
- each of the anode (first electrode layer 202) and the cathode (second electrode layer 203) included in the semiconductor device 200 is electrically connected to the corresponding terminal 402 by a bonding wire or the like. Connected to.
- the semiconductor package 400 as described above has higher reliability than the case where the general semiconductor device is included. Further, the semiconductor package 400 has a reduced on-resistance as compared with the case where the semiconductor package 400 includes a general semiconductor device.
- a bonding wire is used for electrical connection between the terminal included in the semiconductor package 300 or the semiconductor package 400 and the semiconductor device 100 (or the semiconductor device 200).
- the bonding wire is a wire made of aluminum
- FIG. 14 is a cross-sectional view of a semiconductor device 100 having a structure in which a nickel layer is formed on a plating layer 105.
- the bonding wire 303g and the bonding wire 303s are also shown.
- the nickel layer 107 is an example of a metal layer formed of a metal material different from the metal material forming the plating layer 105. Although not shown, a nickel layer may be formed on the plating layer 205 in the semiconductor device 200 as well.
- the plating layer 105 may be composed of a first plating layer 1051 made of copper and a second plating layer 1052 made of nickel.
- FIG. 15 is a cross-sectional view of the semiconductor device 100 including a plating layer having a two-layer structure. This eliminates the need to form an additional nickel layer as in the example of FIG. In the example of FIG. 15, the upper surface of the second plating layer 1052 and the upper surface of the mold layer are flush with each other.
- a nickel layer is formed on the outermost surface of the plating layer 105, which is a bonding portion with the bonding wire made of aluminum, but the nickel layer is formed on the outermost surface of the plating layer 105.
- the outermost surface of the plating layer 105 may have a two-layer structure (that is, a NiPd layer) in which a palladium layer is formed on a nickel layer.
- the outermost surface of the plating layer 105 may have a three-layer structure (for example, a NiPdAu layer) in which another metal layer is formed on the palladium layer.
- a NiPdAu layer for example, NiPdAu layer
- Such NiPd layer and NiPdAu layer are not limited to the case where the bonding wire is bonded to the plating layer 105 which functions as the source pad, but also when the external terminals are bonded to the plating layer 105 which functions as the source pad by silver sintering. It is also suitable for.
- the form of the semiconductor package including the semiconductor device 100 is not limited to the forms such as the semiconductor package 300 and the semiconductor package 400.
- Semiconductor packages include SOP (Small Outline Package), QFN (Quad Flat Non Lead Package), DFP (Dual Flat Package), QFP (Quad Flat Package), SIP (Single Inline Package), or SOJ (Small Outline J-). leaded Package) may be adopted. Further, various semiconductor packages similar to these may be adopted as the semiconductor package.
- the semiconductor device 100 includes a semiconductor layer 101, a first electrode layer 102, a second electrode layer 103, an insulating film 104, a plating layer 105, and a mold layer 106.
- the semiconductor layer 101 has a first main surface 101a and a second main surface 101b that faces the first main surface 101a.
- the first electrode layer 102 is formed on the first main surface 101a.
- the second electrode layer 103 is formed on the second main surface 101b.
- the insulating film 104 covers the end portion of the first electrode layer 102.
- the plating layer 105 covers at least a part of the first electrode layer 102 other than the end portion.
- the mold layer 106 covers the insulating film 104.
- the semiconductor layer 101 includes the semiconductor substrate 101c constituting the second main surface 101b, and the thickness of the semiconductor substrate 101c is thinner than the thickness of the plating layer 105.
- the semiconductor device 100 since the insulating film 104 covering the end portion of the first electrode layer 102 is further covered with the mold layer 106, deterioration of the insulating film 104 can be suppressed. That is, it can be said that the semiconductor device 100 is a semiconductor device with improved reliability. Further, in the semiconductor device 100, the on-resistance is reduced because the thickness of the semiconductor substrate 101c is thinner than the thickness of the plating layer 105.
- the thickness of the semiconductor substrate 101c is 5 ⁇ m or more and 20 ⁇ m or less.
- the on-resistance is significantly reduced.
- the mold layer 106 is an annular shape along the outer peripheral portion of the semiconductor layer 101. The reliability of such a semiconductor device 100 is further improved by covering the outer peripheral portion of the semiconductor layer 101 with the mold layer 106.
- the surface of the plating layer 105 and the surface of the mold layer 106 are flush with each other.
- Such a semiconductor device 100 can be manufactured by applying or printing a resin material 106a on the first main surface 101a side of the semiconductor layer 101 and then grinding until the plating layer 105 is exposed.
- the plating layer 105 and the mold layer 106 are in direct contact with each other.
- the plating layer 105 can be used as a support for the mold layer 106.
- the semiconductor layer 101 is formed of SiC.
- Such a semiconductor device 100 can obtain a relatively high dielectric breakdown electric field strength.
- the semiconductor device 100 may function as a transistor.
- the semiconductor layer 101 may include the semiconductor substrate 101c and the epitaxial layer 101d on the semiconductor substrate 101c.
- the second electrode layer 103 may be the drain electrode of the transistor.
- the first electrode layer 102 may include the source electrode of the transistor and the gate electrode of the transistor. In the first electrode layer 102, the gate electrode is insulated from the source electrode.
- Such a semiconductor device 100 can function as a transistor.
- the semiconductor device 200 functions as a Schottky barrier diode having the first electrode layer 202 as an anode and the second electrode layer 203 as a cathode.
- Such a semiconductor device 100 can function as a Schottky barrier diode.
- the manufacturing method of the semiconductor device 100 includes the first to seventh steps.
- a semiconductor layer 101 having a first main surface 101a and a second main surface 101b facing back to the first main surface 101a, including a semiconductor substrate 101c constituting the second main surface 101b.
- Layer 101 is prepared.
- the first electrode layer 102 is formed on the first main surface 101a of the semiconductor layer 101.
- the insulating film 104 covering the end portion of the first electrode layer 102 is formed.
- a plating layer 105 that covers at least a part of the first electrode layer 102 other than the end portion is formed.
- the mold layer 106 covering the insulating film 104 is formed.
- the semiconductor substrate 101c is ground from the second main surface side until the thickness of the semiconductor substrate 101c becomes thinner than the thickness of the plating layer 105.
- the second electrode layer 103 is formed on the second main surface 101b of the semiconductor layer 101 after the semiconductor substrate 101c is ground.
- the semiconductor device 100 with improved reliability can be manufactured. Further, in the semiconductor device 100, the on-resistance is reduced because the thickness of the semiconductor substrate 101c is thinner than the thickness of the plating layer 105.
- FIG. 16 is a plan view of a semiconductor device according to a modification having such a structure.
- the semiconductor device 100a includes a gate pad 105 g (a plating layer 105 that functions as a gate pad; the same applies hereinafter), a source pad 105s, a current sense pad 105c (pad electrode), and a current sense pad 105c (pad electrode). Includes a pair of temperature sensing pads 105t (pad electrodes).
- the semiconductor device 100a includes a first electrode layer 102s having a plurality of separated portions separated from each other.
- the current sense pad 105c is a plating layer connected to a portion (separated portion) of the first electrode layer 102s included in the semiconductor device 100a.
- the semiconductor device 100a includes a diode (temperature sensitive diode) provided on the first main surface 101a of the semiconductor layer 101.
- One of the pair of temperature sensing pads 105t is a plating layer electrically connected to the anode of the diode (temperature sensitive diode) included in the semiconductor device 100a.
- the other of the pair of temperature sensing pads 105t is a plating layer that is electrically connected to the cathode of the diode (temperature sensitive diode).
- the temperature of the semiconductor device 100a can be detected by the magnitude of the voltage between the pair of temperature sensing pads 105t.
- the present invention can also be realized as a semiconductor device 100a including a current sense pad 105c and a pair of temperature sense pads 105t.
- the present invention may be realized as a semiconductor device including at least one of a current sense pad 105c and a pair of temperature sense pads 105t.
- 17A to 17C are cross-sectional views for explaining a dicing step according to a modified example having such a two-step dicing step.
- the first dicing blade DB1 having the first width w1 cuts the entire mold layer 106 and a part of the semiconductor layer 101.
- the entire semiconductor substrate 101c is covered by the second dicing blade DB2 having the same rotation axis as the first dicing blade DB1 and having a second width w2 smaller than the first width w1. Be disconnected.
- the side surface of the mold layer 106 is located inside the side surface of the semiconductor layer 101, and the boundary portion between the mold layer 106 and the semiconductor layer 101 is located. It has a step in the vicinity.
- Dicing may be performed by turning the wafer upside down. That is, dicing may be performed with the back surface (carbon surface) of the semiconductor substrate 101c on the upper side.
- the rotation direction of the dicing blade is preferably the direction of cutting from the carbon surface toward the silicon surface.
- 18A to 18C are cross-sectional views for explaining a dicing step according to another modification having such a two-step dicing step.
- the entire semiconductor layer 101 and a part of the mold layer 106 are cut by the first dicing blade DB1 having the first width w1.
- the entire mold layer 106 is formed by the second dicing blade DB2 having the same rotation axis as the first dicing blade DB1 and having a second width w2 smaller than the first width w1. Be disconnected.
- the side surface of the semiconductor layer 101 is located inside the side surface of the mold layer 106c, and the boundary portion between the mold layer 106 and the semiconductor layer 101 is located. It has a step in the vicinity.
- the two-step dicing step shown in FIGS. 17A to 17C and the two-step dicing step shown in FIGS. 18A to 18C are not only a semiconductor device that functions as a transistor but also a semiconductor device that functions as a Schottky barrier diode. It is also applicable to.
- the present invention is not limited to the above embodiment.
- all the numbers used in the description in the above-described embodiment are exemplified for concrete explanation of the present invention, and the present invention is not limited to the illustrated numbers.
- each layer of the laminated structure included in the semiconductor device is within a range in which the same functions as those of the laminated structure of the above-described embodiment can be realized.
- Other materials may be included.
- the corners and sides of each component are shown linearly, but the present invention also includes those having rounded corners and sides due to manufacturing reasons and the like.
- the present invention also includes a semiconductor device having a structure in which the conductive type described in the above embodiment is reversed.
- the present invention is not limited to these embodiments. As long as it does not deviate from the gist of the present invention, a form in which various modifications that can be conceived by those skilled in the art are applied to the embodiment and a form constructed by combining components in different embodiments are also included in the scope of the present invention. Is done.
- a power semiconductor device using a SiC substrate has been described, but the present invention can also be applied to a power semiconductor device (IGBT or MOSFET) using a Si substrate.
- the present invention can be applied to semiconductor devices, semiconductor packages, etc. as industrial applicability.
- [A1] to [A9] provide a semiconductor device having reduced on-resistance and a method for manufacturing the semiconductor device.
- a semiconductor layer (101, 201) having a first main surface (101a, 201a) and a second main surface (101b, 201b) opposite to the first main surface (101a, 201a), and the above.
- the first electrode layer (102, 102 g, 102s, 202) formed on the first main surface (101a, 201a) and the second electrode layer (103, 203) formed on the second main surface (101b, 201b).
- the insulating film (104, 204) covering the end of the first electrode layer (102, 102 g, 102s, 202), and the end of the first electrode layer (102, 102 g, 102s, 202).
- the semiconductor layer (101, 201) includes a plating layer (105, 205) covering at least a part of the above, and a mold layer (106, 206) covering the insulating film (104, 204).
- the semiconductor device (100, 201) includes the semiconductor substrates (101c, 201) constituting the surfaces (101b, 201b), and the thickness of the semiconductor substrate (101c, 201) is thinner than the thickness of the plating layer (105, 205). 100a, 100b, 100c, 200).
- A2 The semiconductor device (100, 100a, 100b, 100c, 200) according to A1, wherein the thickness of the semiconductor substrate (101c, 201) is 5 ⁇ m or more and 40 ⁇ m or less.
- the semiconductor device (100, 100a, 100b, 100c, 200) functions as a transistor, and the semiconductor layer (101, 201) is the semiconductor substrate (101c, 201) and the semiconductor substrate (101c, 201).
- the second electrode layer (103, 203) is the drain electrode (40) of the transistor, and the first electrode layer (102, 102 g, 102s, 202) includes the epitaxial layer (101d).
- the semiconductor device (100) according to any one of A1 to A6, which includes a source electrode (102s) of the transistor and a gate electrode (102g) of the transistor insulated from the source electrode (102s). , 100a, 100b, 100c, 200).
- the first electrode layer (102, 102g, 102s, 202) is used as an anode and the second electrode layer (103, 203) is used as a cathode.
- the semiconductor device (100, 100a, 100b, 100c, 200) according to any one of A1 to A7, which functions as a Schottky barrier diode.
- the first electrode layer (102, 102 g, 102s, 202) is formed, an insulating film (104, 204) covering the end of the first electrode layer (102, 102g, 102s, 202) is formed, and the first electrode layer (102, 102g, 102s, 102s, A plating layer (105, 205) covering at least a part other than the end portion of 202) is formed, a mold layer (106, 206) covering the insulating film (104, 204) is formed, and the semiconductor substrate (101c) is formed.
- the following [B1] to [B22] provide semiconductor devices capable of improving mechanical strength.
- the following structures [B1] to [B22] are also effective in reducing the on-resistance.
- a semiconductor layer (101, 201) including a semiconductor substrate (101c, 201) having a first thickness and having a main surface (101a, 201a) is arranged on the main surface (101a, 201a).
- the first surface electrode (102, 102 g, 102 s, 202) having a second thickness less than the first thickness, and the first surface electrode (102, 102 g, 102 s, 202) arranged on the main surface electrode (102, 102 g, 102 s, 202).
- Semiconductor devices (100, 100a, 100b, 100c, 200).
- the pad electrode (105, 105c, 105g, 105s, 105t, 205) has an electrode surface
- the resin (106, 206) has the pad electrode (105, 105c, 105g, 105s, 105t, 105t, 205)
- the semiconductor device (100, 100a, 100b, 100c, 200) according to any one of B2 to B7, which has an outer surface connected to the electrode surface.
- the electrode surface of the pad electrode (105, 105c, 105g, 105s, 105t, 205) is made of a ground surface, and the outer surface of the resin (106, 206) is made of a ground surface.
- Semiconductor devices (100, 100a, 100b, 100c, 200).
- the resin (106, 206) covers the insulating film (104, 204), according to any one of B2 to B9. 200).
- the resin (106, 206) partially exposes the insulating film (104, 204) on the inner side of the main surface electrodes (102, 102 g, 102s, 202), and the pad electrode (102, 102 g, 102s, 202).
- the 105, 105c, 105g, 105s, 105t, 205) are the main surface electrodes (102, 102g, 102s, 202) and the insulating film on the inner side of the main surface electrodes (102, 102g, 102s, 202). (104, 204) and the semiconductor device (100, 100a, 100b, 100c, 200) according to any one of B10 to B13, which is in contact with the resin (106, 206).
- the semiconductor layer (101, 201) includes an epitaxial layer (101d) laminated on the semiconductor substrate (101c, 201), and the pad electrodes (105, 105c, 105g, 105s, 105t, 205t, 205). ) Is the semiconductor device (100) according to any one of B1 to B14, which has the third thickness exceeding the total thickness of the semiconductor substrate (101c, 201) and the epitaxial layer (101d). , 100a, 100b, 100c, 200).
- a fourth thickness that exceeds the third thickness by covering the peripheral edge of the main surface electrode (102, 102 g, 102s, 202) with the photosensitive resin layer (104, 204) sandwiched so as to expose the inner portion.
- thermosetting resin layer (106, 206) partially exposes the photosensitive resin layer (104, 204) on the inner side of the main surface electrodes (102, 102 g, 102s, 202).
- the pad electrodes (105, 105c, 105g, 105s, 105t, 205) are formed on the inner side of the main surface electrodes (102, 102g, 102s, 202).
- the semiconductor device (100, 100a, 100b, 100c, 200) according to any one of B17 to B20, wherein the pad electrode (105, 105c, 105g, 105s, 105t, 205) is made of a plating film. ..
- the following [C1] to [C18] provide semiconductor devices capable of improving mechanical strength.
- the following structures [C1] to [C18] are also effective in reducing the on-resistance.
- a semiconductor layer (101, 201) including a semiconductor substrate (101c, 201) having a first thickness and having a main surface (101a, 201a) is arranged on the main surface (101a, 201a).
- a semiconductor device (100, 100a) comprising a resin (106, 206) having a third thickness exceeding the first thickness, which covers the peripheral edge of the main surface electrode (102, 102 g, 102s, 202). , 100b, 100c, 200).
- C5 Any of C1 to C4 further comprising pad electrodes (105, 105c, 105g, 105s, 105t, 205) arranged on the inner portion of the main surface electrodes (102, 102g, 102s, 202).
- One of the semiconductor devices (100, 100a, 100b, 100c, 200).
- the pad electrode (105, 105c, 105g, 105s, 105t, 205) has a fourth thickness exceeding the first thickness of the semiconductor substrate (101c, 201), C5 or C6. (100, 100a, 100b, 100c, 200).
- the pad electrode (105, 105c, 105g, 105s, 105t, 205) has an electrode surface
- the resin (106, 206) has the pad electrode (105, 105c, 105g, 105s, 105t, 105t, 205)
- the semiconductor device (100, 100a, 100b, 100c, 200) according to any one of C5 to C7, which has an outer surface connected to the electrode surface.
- the electrode surface of the pad electrode (105, 105c, 105g, 105s, 105t, 205) is made of a ground surface, and the outer surface of the resin (106, 206) is made of a ground surface.
- Semiconductor devices (100, 100a, 100b, 100c, 200).
- the semiconductor device (100, 100a, 100b, 100c, 200) according to any one of C5 to C9, wherein the pad electrode (105, 105c, 105g, 105s, 105t, 205) is made of a plating film. ..
- the resin (106, 206) partially exposes the insulating film (104, 204) on the inner side of the main surface electrodes (102, 102 g, 102s, 202), C11 to The semiconductor device (100, 100a, 100b, 100c, 200) according to any one of C14.
- the semiconductor layer (101, 201) includes an epitaxial layer (101d) laminated on the semiconductor substrate (101c, 201), and the resin (106, 206) is the semiconductor substrate (101c, 101c, 201) and the semiconductor device (100, 100a, 100b, 100c, 200) according to any one of C1 to C15, which has the third thickness exceeding the total thickness of the epitaxial layer (101d). ..
- the following [D1] to [D6] provide semiconductor devices capable of improving mechanical strength.
- the following structures [D1] to [D6] are also effective in reducing the on-resistance.
- a semiconductor device (100, 100a, 100b, 100c, 200) comprising a resin (106, 206) that partially covers 102s, 202) and has a third thickness that exceeds the first thickness.
- [D4] The semiconductor device according to any one of D1 to D3, wherein the semiconductor layer (101, 201) has a laminated structure including a semiconductor substrate (101c, 201) and an epitaxial layer (101d). 100, 100a, 100b, 100c, 200).
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Abstract
半導体装置は、第1厚さを有する半導体基板を含み、主面を有する半導体層と、前記主面の上に配置され、前記第1厚さ未満の第2厚さを有する主面電極と、前記主面電極の上に配置され、前記第1厚さを超える第3厚さを有するパッド電極と、を含む。
Description
この出願は、2020年5月8日に日本国特許庁に提出された特願2020-082730号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。
特許文献1は、SiC半導体基板を用いた縦型半導体素子に関する技術を開示している。
本発明の一実施形態は、オン抵抗が低減された半導体装置を提供する。
本発明の一実施形態は、第1主面、および、前記第1主面と背向する第2主面を有する半導体層と、前記第1主面に形成された第1電極層と、前記第2主面に形成された第2電極層と、前記第1電極層の端部を覆う絶縁膜と、前記第1電極層の前記端部以外の少なくとも一部を覆うめっき層と、前記絶縁膜を覆うモールド層とを備え、前記半導体層は、前記第2主面を構成する半導体基板を含み、前記半導体基板の厚みは、前記めっき層の厚みよりも薄い、半導体装置を提供する。
本発明の一実施形態は、第1主面、および、前記第1主面と背向する第2主面を有する半導体層であって、前記第2主面を構成する半導体基板を含む半導体層の第1主面に第1電極層を形成し、前記第1電極層の端部を覆う絶縁膜を形成し、前記第1電極層の前記端部以外の少なくとも一部を覆うめっき層を形成し、前記絶縁膜を覆うモールド層を形成し、前記半導体基板を、前記半導体基板の厚みが前記めっき層の厚みよりも薄くなるまで前記第2主面側から研削し、前記半導体基板が研削された後の前記半導体層の前記第2主面に第2電極層を形成する、半導体装置の製造方法を提供する。
本発明の一実施形態は、第1厚さを有する半導体基板を含み、主面を有する半導体層と、前記主面の上に配置され、前記第1厚さ未満の第2厚さを有する主面電極と、前記主面電極の上に配置され、前記第1厚さを超える第3厚さを有するパッド電極と、を含む、半導体装置を提供する。
本発明の一実施形態は、第1厚さを有し、主面を含む半導体層と、前記主面の上に配置され、前記第1厚さ未満の第2厚さを有する主面電極と、前記主面電極の内方部を露出させるように前記主面電極の周縁部を被覆し、前記第2厚さを超える第3厚さを有する感光性樹脂層と、前記主面電極の内方部を露出させるように前記感光性樹脂層を挟んで前記主面電極の周縁部を被覆し、前記第3厚さを超える第4厚さを有する熱硬化性樹脂層と、前記主面電極の内方部の上に配置され、前記第3厚さを超える第5厚さを有するパッド電極と、を含む、半導体装置を提供する。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
以下、添付図面を参照して、本発明の実施形態が具体的に説明される。以下で説明される実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置、構成要素の接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。以下の実施形態における構成要素のうち独立請求項に記載されていない構成要素は、任意の構成要素として説明される。
各添付図面は、模式図であり、必ずしも厳密に図示されたものではない。したがって、たとえば、添付図面において縮尺などは必ずしも一致しない。添付図面において、実質的に同一の構成については同一の符号が付されており、重複する説明は省略または簡略化される。
本明細書において、垂直、水平などの要素間の関係性を示す用語、および、矩形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲を含むことを意味する表現である。
また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向(鉛直上方)および下方向(鉛直下方)を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。具体的には、本明細書では、半導体層の一方の第1主面側を上側(上方)とし、他方の第2主面側を下側(下方)として説明がなされる。半導体装置(縦型トランジスタ)の実使用時には、第1主面側が下側(下方)であり、かつ、第2主面側が上側(上方)であってもよい。あるいは、半導体装置(縦型トランジスタ)は、第1主面および第2主面が水平面に対して傾斜または直交する姿勢で使用されてもよい。
また、「上方」および「下方」という用語は、2つの構成要素の間に別の構成要素が介在されるように当該2つの構成要素が互いに間隔を空けて配置される場合に適用される他、2つの構成要素が互いに密着するように当該2つの構成要素が配置される場合にも適用される。
以下、第1実施形態に係る半導体装置の構成が説明される。図1は、第1実施形態に係る半導体装置の平面図である。図2は、図1に示す半導体装置の断面図(図1のII-II線における断面図)である。
図1に示す半導体装置100は、縦型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)として機能する半導体チップである。半導体装置100は、たとえば、電力の供給および制御に用いられるパワー半導体装置である。半導体装置100は、具体的には、半導体層101、第1電極層102、第2電極層103、絶縁膜104、めっき層105およびモールド層106を含む。
半導体層101は、ワイドバンドギャップ半導体の一例としてのSiC(炭化珪素)単結晶を含むSiC半導体層である。半導体層101は、平面視形状が矩形の板状に形成されている。本明細書中において、平面視とは、第1主面101aまたは第2主面101bに垂直な方向から見ること(図中のz軸方向から見ること)を意味する。半導体層101の一辺の長さは、たとえば、1mm以上10mm以下であるが、2mm以上5mm以下であってもよい。
半導体層101は、第1主面101a、および、第1主面101aと背向する第2主面101bを有する。また、半導体層101は、第2主面101bを構成する半導体基板101c、および、半導体基板101c上に位置するエピタキシャル層101dを含む。エピタキシャル層101dは、半導体基板101cのエピタキシャル成長によって得られる。
半導体層101の厚みt1は、後述するめっき層105の厚みt2よりも小さく、また、モールド層106の厚みt3よりも小さい。また半導体基板101cの厚みは、たとえば、5μm以上40μm以下であり、より好ましくは5μm以上20μm以下である。エピタキシャル層101dの厚みは、たとえば、10μm以上20μm以下である。好ましくは、半導体基板101cの厚みは、エピタキシャル層101dの厚みよりも小さい。半導体層101は、SiC半導体層に限らず、GaNなどの他のワイドバンドギャップ半導体からなる半導体層であってもよいし、Si半導体層であってもよい。
第1電極層102は、第1主面101aに形成されている。第1電極層102は、「第1主面電極」と称されてもよい。第1電極層102は、ゲート電極として機能する第1電極層102g、および、ソース電極として機能する第1電極層102sを含む。第1電極層102は、たとえば、アルミニウムによって形成されている。第1電極層102は、チタン、ニッケル、銅、銀、金、窒化チタン、タングステンなどの他の材料によって形成されてもよい。
第1電極層102sは、平面視において半導体基板101c(第1主面101a)の面積の50%以上の面積を有していてもよい。好ましくは、第1電極層102sは、平面視において半導体基板101c(第1主面101a)の面積の70%以上の面積を有していてもよい。一方、第1電極層102gは、平面視において半導体基板101c(第1主面101a)の面積の20%以下の面積を有していてもよい。好ましくは、第1電極層102gは、平面視において半導体基板101c(第1主面101a)の面積の10%以下の面積を有していてもよい。
第1電極層102sは、平面視において半導体基板101cの中心位置を含む領域に配置されている。第1電極層102gは、第1電極層102sを避けた領域に配置されている。しかしながら、第1電極層102gが平面視において半導体基板101cの中心位置を含む領域に配置されており、第1電極層102sが第1電極層102gの周囲を取り囲むように配置されていてもよい。
第2電極層103は、第2主面101bに形成される。第2電極層103は、「第2主面電極」と称されてもよい。第2電極層103は、ドレイン電極として機能する。第2電極層103は、たとえば、チタン、ニッケル、金の積層膜によって形成されている。第2電極層103は、アルミニウム、銅、銀、窒化チタン、タングステンなどの他の材料によって形成されてもよい。
絶縁膜104は、第1電極層102の外周部(つまり、x軸方向の両端部、および、y軸方向の両端部のそれぞれ)の全周を覆っている。第1電極層102の外周部は、第1電極層102の周縁部と称されてもよい。絶縁膜104は、第1部分104aおよび第2部分104bを含む。第1部分104aは、第1電極層102に乗り上げている。第1部分104aは、より詳細には、第1電極層102の周縁部に乗り上げている。第2部分104bは、第1部分104aの外側に位置し、第1電極層102以外の領域を被覆している。つまり、第2部分104bは、第1電極層102に乗り上げていない。
第1部分104aは、さらに、内側端部104a1および平坦部104a2を含む。内側端部104a1は、平面視において第1部分104aのうち半導体層101の内方側に位置する部分の端部である。内側端部104a1は、断面視において第1電極層102の内方部に向けて斜め下り傾斜している。平坦部104a2は、内側端部104a1の外側(半導体層101の周縁側)に位置し、実質的に均一な厚みを有する。
絶縁膜104は、たとえば、感光性樹脂を含む有機膜である。絶縁膜104は、たとえば、ポリイミド、PBO(ポリベンゾオキサゾール)などによって形成される。絶縁膜104は、窒化シリコン(SiN)、酸化シリコン(SiO2)などによって形成される無機膜であってもよい。絶縁膜104は、単層構造を有していてもよいし、複数の種類の材料が積層された積層構造を有していてもよい。絶縁膜104が積層構造を有する場合、絶縁膜104は、有機膜および無機膜の両方を含んでもよい。この場合、絶縁膜104は、第1主面101a側からこの順に積層された無機膜および有機膜を含むことが好ましい。絶縁膜104の厚みは、最大でも10μm程度である。
めっき層105は、第1電極層102の少なくとも一部を覆う金属層である。めっき層105は、第1電極層102の端部(つまり、絶縁膜104で覆われる部分)以外の少なくとも一部を覆っている。図1に示されるように、平面視において、めっき層105は、モールド層106に囲まれている。めっき層105は、第1電極層102g側のめっき層105(第1めっき層)、および、第1電極層102s側のめっき層105(第2めっき層)を含む。
第1電極層102g上に形成されためっき層105は、平面視形状が矩形のゲートパッド(パッド電極)として機能する。第1電極層102s上に形成されためっき層105は、ソースパッド(パッド電極)として機能する。パッドとは、半導体装置100がパッケージ化される際にボンディングワイヤが接合される部分である。また、めっき層105は、モールド層106の支持部材としても機能する。
めっき層105は、たとえば、第1電極層102とは異なる材料によって形成されている。めっき層105は、たとえば、銅または銅を主成分とする銅合金によって形成されている。めっき層105は、他の金属材料によって形成されてもよい。めっき層105の厚みt2は、絶縁膜104の厚みよりも大きい。より詳細には、めっき層105の厚みt2は、第1電極層102上に位置する絶縁膜104の最大厚みよりも大きい。これにより、めっき層105の最頂部は、絶縁膜104の最頂部よりも高くなっている。めっき層105の厚みt2は、たとえば、30μm以上100μm以下である。めっき層105の厚みt2は、100μm以上200mμm以下であってもよい。
めっき層105の側面105aは、垂直または実質的に垂直に延びている。側面105aは必ずしも断面視において直線状に延びている必要はなく、曲線や凹凸を含み得る。側面105aは、第1電極層102および絶縁膜104の両方が互いに重なる領域に位置している。より詳細には、側面105aは、絶縁膜104のうち、平坦部104a2上に位置している。つまり、めっき層105は、第1部分104aの内側端部104a1および平坦部104a2を被覆している。側面105aを平坦部104a2上に位置させることにより、厚みのばらつきが比較的大きい内側端部104a1上に側面105aを位置させる場合に比べて、めっき層105を安定して形成することができる。
モールド層106は、絶縁膜104の少なくとも一部を覆う樹脂層である。モールド層106は、この形態では、第1主面101aの一部も覆っている。モールド層106は、半導体層101の第1主面101a側の外周部に位置している。半導体層101(第1主面101a)の外周部は、半導体層101(第1主面101a)の周縁部と称されてもよい。
平面視において、モールド層106は、半導体層101の外周部に沿う矩形環状である。また、モールド層106は、ゲートパッド(第1電極層102g上のめっき層105)と、ソースパッド(第1電極層102s上のめっき層105)の間にも位置している。つまり、モールド層106は、半導体層101の第1主面101aの上のみに形成され、半導体層101の第2主面101bおよび側面を露出させている。
モールド層106の内側面は、めっき層105の側面105aと直接接触している。モールド層106の内側面は、モールド層106は、第1電極層102g側の内側面(第1内側面)、および、第1電極層102s側の内側面(第2内側面)を含む。モールド層106は、たとえば、熱硬化性樹脂(エポキシ樹脂)によって形成されている。モールド層106は、カーボンおよびガラス繊維などを含むエポキシ樹脂によって形成されていてもよい。モールド層106の厚みt3は、たとえば、30μm以上100μm以下である。モールド層106の厚みt3は、100μm以上200mμm以下であってもよい。モールド層106の上面とめっき層105の上面とは面一または実質的に面一になっている。
ソースパッドは、平面視において半導体基板101c(第1主面101a)の面積の50%以上の面積を有していてもよい。好ましくは、ソースパッドは、平面視において半導体基板101c(第1主面101a)の面積の70%以上の面積を有していてもよい。一方、ゲートパッドは、平面視において半導体基板101c(第1主面101a)の面積の20%以下の面積を有していてもよい。好ましくは、ゲートパッドは、平面視において半導体基板101c(第1主面101a)の面積の10%以下の面積を有していてもよい。
ソースパッドは、平面視において半導体基板101cの中心位置を含む領域に配置されている。ゲートパッドは、ソースパッドを避けた領域に配置されている。しかしながら、ゲートパッドが平面視において半導体基板101cの中心位置を含む領域に配置されており、ソースパッドがゲートパッドの周囲を取り囲むように配置されていてもよい。
次に、半導体装置100の外周部(言い換えれば、端部)の詳細構成が説明される。図3は、半導体装置100の外周部の詳細構成を示す図(図2の領域IIIの詳細を示す断面図)である。図3では、第1電極層102sに加えて、ゲートフィンガー102a、および、外周ソースコンタクト102bも図示されている。
第1電極層102sの端部は、絶縁膜104によって覆われている。絶縁膜104は、具体的には、第1電極層102s上に位置する第1絶縁膜104c、第1絶縁膜104c上に位置する第2絶縁膜104dを含む。第1絶縁膜104cは、窒化シリコン、酸化シリコンなどによって形成される無機膜である。第2絶縁膜104dは、ポリイミド、PBOなどによって形成される有機膜である。
また、絶縁膜104は、外周ソースコンタクト102bの下に位置する第3絶縁膜104eを含む。第3絶縁膜104eは、より詳細には、外周ソースコンタクト102bと半導体層101の間に位置している。第3絶縁膜104eは、窒化シリコン、酸化シリコンなどによって形成される無機膜である。
一般的な半導体装置において、このような絶縁膜104は、第1電極層102sの端部への水分の侵入、および、イオンマイグレーションの発生などを抑制するために設けられる。しかしながら、高温高湿の環境下での耐久試験、または、温度サイクル試験などの信頼性試験が行われた場合、絶縁膜104が劣化し、劣化箇所から水分が侵入したり、劣化箇所でイオンマイグレーションが発生したりしてしまう可能性がある。つまり、絶縁膜104の劣化は、半導体装置の故障の原因となりうる。
そこで、半導体装置100においては、絶縁膜104がさらに、モールド層106で覆われている。これにより、絶縁膜104の劣化を抑制し、半導体装置100の信頼性が向上される。
第1電極層102sの端部、ゲートフィンガー102a、および、外周ソースコンタクト102bは、基本的には第1絶縁膜104cによって覆われるが、図3の例では、第1電極層102sの最端部、ゲートフィンガー102a、および、外周ソースコンタクト102bは、第2絶縁膜104dによって覆われ、第1絶縁膜104cが省略されている。このような構成により、応力が緩和される。
次に、半導体層101の詳細構造が説明される。図4は、半導体層101の詳細構成を示す図である。図4では、半導体層101には、図面の見やすさの観点から断面を表す網掛けが付されていない。図3および図4に示されるように、半導体層101は、具体的には、半導体基板101cおよびエピタキシャル層101dを含む。
図4に示される半導体装置100は、スイッチングデバイスの一例であり、縦型トランジスタ2を含む。縦型トランジスタ2は、たとえば、縦型のMISFETである。図4に示されるように、半導体装置100は、半導体層101、ゲート電極20、ソース電極30およびドレイン電極40を含む。ドレイン電極40は、第2電極層103に相当する。
半導体層101は、SiC(炭化シリコン)を主成分として含む半導体層101を含む。具体的には、半導体層101は、SiC単結晶を含むn型のSiC半導体層である。SiC単結晶は、たとえば4H-SiC単結晶である。
4H-SiC単結晶は、(0001)面から[11-20]方向に対して10°以内の角度で傾斜したオフ角を有する。オフ角は0°以上4°以下であってもよい。オフ角は、0°を超えて4°未満であってもよい。オフ角は、たとえば2°若しくは4°、2°±0.2°の範囲または4°±0.4°の範囲に設定される。
半導体層101は、直方体形状のチップ状に形成されている。半導体層101は、第1主面101a、および、第2主面101bを有する。半導体層101は、半導体基板101cおよびエピタキシャル層101dを有する。半導体基板101cは、SiC単結晶を含む。半導体基板101cの下面が第2主面101bである。この第2主面101bはSiC結晶のカーボンが露出するカーボン面(000-1)面である。エピタキシャル層101dは、半導体基板101cの上面に積層されており、SiC単結晶を含むn-型のSiC半導体層である。エピタキシャル層101dの上面が第1主面101aである。この第1主面101aはSiC結晶のシリコンが露出するシリコン面(0001)面である。
半導体層101の第2主面101bには、ドレイン電極40が接続されている。半導体基板101cは、n+型のドレイン領域として設けられている。エピタキシャル層101dは、n-型のドレインドリフト領域として設けられている。
半導体基板101cのn型不純物濃度は、たとえば1.0×1018cm-3以上1.0×1021cm-3以下である。エピタキシャル層101dのn型不純物濃度は、半導体基板101cのn型不純物濃度より低く、たとえば1.0×1015cm-3以上1.0×1017cm-3以下である。本明細書において「不純物濃度」は、不純物濃度のピーク値を意味する。
半導体層101のエピタキシャル層101dは、図4に示されるように、ディープウェル領域15、ボディ領域16、ソース領域17およびコンタクト領域18を含む。
ディープウェル領域15は、半導体層101においてソーストレンチ32に沿う領域に形成されている。ディープウェル領域15は、耐圧保持領域とも称される。ディープウェル領域15は、p-型の半導体領域である。ディープウェル領域15のp型不純物濃度は、たとえば、1.0×1017cm-3以上1.0×1019cm-3以下である。ディープウェル領域15のp型不純物濃度は、たとえばエピタキシャル層101dのn型不純物濃度よりも高い。
ディープウェル領域15は、ソーストレンチ32の側壁32aに沿った側壁部分15a、および、ソーストレンチ32の底壁32bに沿った底壁部分15bを含む。底壁部分15bの厚さ(z軸方向の長さ)は、たとえば、側壁部分15aの厚さ(x軸方向の長さ)以上である。底壁部分15bの少なくとも一部は、半導体基板101c内に位置してもよい。
ボディ領域16は、半導体層101の第1主面101aの表層部分に設けられたp-型の半導体領域である。ボディ領域16は、平面視において、ゲートトレンチ22およびソーストレンチ32の間に設けられている。ボディ領域16は、平面視において、y軸方向に沿って延びる帯状に設けられている。ボディ領域16は、ディープウェル領域15に連なっている。
ボディ領域16のp型不純物濃度は、たとえば1.0×1016cm-3以上1.0×1019cm-3以下である。ボディ領域16のp型不純物濃度は、ディープウェル領域15の不純物領域と等しくてもよい。ボディ領域16のp型不純物濃度は、ディープウェル領域15のp型不純物濃度よりも高くてもよい。
ソース領域17は、半導体層101の第1主面101aの表層部分に設けられたn+型の半導体領域である。ソース領域17は、ボディ領域16の一部である。ソース領域17は、ゲートトレンチ22に沿った領域に設けられている。ソース領域17は、ゲート絶縁層23に接している。
ソース領域17は、平面視において、y軸方向に沿って延びる帯状に設けられている。ソース領域17の幅(x軸方向の長さ)は、たとえば0.2μm以上0.6μm以下である。一例として、ソース領域17の幅は、0.4μm程度であってもよい。ソース領域17のn型不純物濃度は、たとえば1.0×1018cm-3以上1.0×1021cm-3以下である。
コンタクト領域18は、半導体層101の第1主面101aの表層部分に設けられたp+型の半導体領域である。コンタクト領域18は、ボディ領域16の一部(高濃度部)であるとみなされてもよい。コンタクト領域18は、ソーストレンチ32に沿った領域に設けられている。コンタクト領域18は、障壁形成層33に接している。また、コンタクト領域18は、ソース領域17に接続されている。
コンタクト領域18は、平面視において、y軸方向に沿って延びる帯状に設けられている。コンタクト領域18の幅(x軸方向の長さ)は、たとえば0.1μm以上0.4μm以下である。一例として、コンタクト領域18の幅は、0.2μm程度であってもよい。コンタクト領域18のp型不純物濃度は、たとえば1.0×1018cm-3以上1.0×1021cm-3以下である。
半導体層101の第1主面101aには、複数のトレンチゲート構造21と、複数のトレンチソース構造31とが設けられている。トレンチゲート構造21とトレンチソース構造31とは、x軸方向に沿って1つずつ交互に繰り返し設けられている。図4では、1つのトレンチゲート構造21が2つのトレンチソース構造31に挟まれている範囲のみが示されている。
トレンチゲート構造21およびトレンチソース構造31はいずれも、y軸方向に沿って延びる帯状に設けられている。たとえば、x軸方向は[11-20]方向であり、y軸方向は[1-100]方向である。x軸方向は、[1-100]方向([-1100]方向)であってもよい。この場合、y軸方向は、[11-20]方向であってもよい。
トレンチゲート構造21およびトレンチソース構造31は、x軸方向に沿って交互に配列され、平面視においてストライプ構造を形成している。トレンチゲート構造21およびトレンチソース構造31の間の距離は、たとえば0.3μm以上1.0μm以下である。
トレンチゲート構造21は、図4に示されるように、ゲートトレンチ22、ゲート絶縁層23およびゲート電極20を含む。
ゲートトレンチ22は、半導体層101の第1主面101aを、第2主面101b側に向けて掘り下げることによって形成されている。ゲートトレンチ22は、xz断面における断面形状が矩形で、y軸方向に沿って延びる細長い溝状の凹部である。ゲートトレンチ22は、長手方向(y軸方向)にミリメートルオーダの長さを有する。ゲートトレンチ22は、たとえば1mm以上10mm以下の長さを有する。ゲートトレンチ22の長さは、2mm以上5mm以下であってもよい。単位面積当たりの1つまたは複数のゲートトレンチ22の総延長は、0.5μm/μm2以上0.75μm/μm2以下であってもよい。
ゲート絶縁層23は、ゲートトレンチ22の側壁22aおよび底壁22bに沿って膜状に設けられている。ゲート絶縁層23は、ゲートトレンチ22の内部において、凹状の空間を区画している。ゲート絶縁層23は、たとえば、酸化シリコンを含む。ゲート絶縁層23は、不純物無添加シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも一種を含んでいてもよい。
ゲート絶縁層23の厚さは、たとえば、0.01μm以上0.5μm以下である。ゲート絶縁層23の厚みは、均一であってもよく、部位によって異なっていてもよい。たとえば、ゲート絶縁層23は、ゲートトレンチ22の側壁22aに沿った側壁部分23a、および、ゲートトレンチ22の底壁22bに沿った底壁部分23bを含む。底壁部分23bの厚みが側壁部分23aの厚みよりも厚くてもよい。底壁部分23bの厚みは、たとえば0.01μm以上0.2μm以下である。側壁部分23aの厚みは、たとえば0.05μm以上0.5μm以下である。また、ゲート絶縁層23は、ゲートトレンチ22の外側でソース領域17の上面に設けられた上面部分を含んでもよい。上面部分の厚みは、側壁部分23aの厚みよりも厚くてもよい。
ゲート電極20は、縦型トランジスタ2の制御電極の一例である。ゲート電極20は、ゲートトレンチ22内に埋め込まれている。ゲート電極20と、ゲートトレンチ22の側壁22aおよび底壁22bとの間には、ゲート絶縁層23が設けられている。つまり、ゲート電極20は、ゲート絶縁層23によって区画された凹状の空間に埋め込まれている。ゲート電極20は、たとえば、導電性ポリシリコンを含む導電層である。ゲート電極20は、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンなどの金属、または、窒化チタンなどの導電性金属窒化物のうちの少なくとも一種を含んでもよい。
トレンチゲート構造21のアスペクト比は、トレンチゲート構造21の幅(x軸方向の長さ)に対するトレンチゲート構造21の深さ(z軸方向の長さ)の比によって定義される。トレンチゲート構造21のアスペクト比は、たとえば、ゲートトレンチ22のアスペクト比と同じである。トレンチゲート構造21のアスペクト比は、たとえば、0.25以上15.0以下である。トレンチゲート構造21の幅は、たとえば0.2μm以上2.0μm以下である。一例として、トレンチゲート構造21の幅は、0.4μm程度であってもよい。トレンチゲート構造21の深さは、たとえば0.5μm以上3.0μm以下である。一例として、トレンチゲート構造21の深さは、1.0μm程度であってもよい。
トレンチソース構造31は、図4に示されるように、ディープウェル領域15、ソーストレンチ32、障壁形成層33およびソース電極30を含む。
ソーストレンチ32は、半導体層101の第1主面101aを、第2主面101b側に向けて掘り下げることによって形成されている。ソーストレンチ32は、xz断面における断面形状が矩形で、y軸方向に沿って延びる細長い溝状の凹部である。ソーストレンチ32は、たとえば、ゲートトレンチ22よりも深い。つまり、ソーストレンチ32の底壁32bは、ゲートトレンチ22の底壁22bよりも第2主面101b側に位置している。
障壁形成層33は、ソーストレンチ32の側壁32aおよび底壁32bに沿って膜状に設けられている。障壁形成層33は、ソーストレンチ32の内部において、凹状の空間を区画している。障壁形成層33は、ソース電極30とは異なる材料を用いて形成されている。障壁形成層33は、ソース電極30およびディープウェル領域15の間の電位障壁よりも高い電位障壁を有する。
障壁形成層33は、絶縁性の障壁形成層である。この場合、障壁形成層33は、不純物無添加シリコン、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうち少なくとも一種を含む。障壁形成層33は、ゲート絶縁層23と同じ材料を用いて形成されていてもよい。この場合、障壁形成層33は、ゲート絶縁層23と同じ膜厚を有してもよい。
たとえば、障壁形成層33とゲート絶縁層23とが酸化シリコンを用いて形成されている場合、熱酸化処理法によって同時に形成することができる。障壁形成層33は、導電性の障壁形成層であってもよい。この場合、障壁形成層33は、導電性ポリシリコン、タングステン、白金、ニッケル、コバルトまたはモリブデンのうち少なくとも一種を含む。
ソース電極30は、ソーストレンチ32内に埋め込まれている。ソース電極30と、ソーストレンチ32の側壁32aおよび底壁32bとの間には、障壁形成層33が設けられている。つまり、ソース電極30は、障壁形成層33によって区画された凹状の空間に埋め込まれている。
ソース電極30は、たとえば、導電性ポリシリコンを含む導電層である。ソース電極30は、n型不純物が添加されたn型ポリシリコン、または、p型不純物が添加されたp型ポリシリコンであってもよい。ソース電極30は、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンなどの金属、または、窒化チタンなどの導電性金属窒化物のうち少なくとも一種を含んでもよい。ソース電極30は、ゲート電極20と同じ材料を用いて形成されていてもよい。この場合、ソース電極30およびゲート電極20を同じ工程で形成することができる。
トレンチソース構造31のアスペクト比は、トレンチソース構造31の幅(x軸方向の長さ)に対するトレンチソース構造31の深さ(z軸方向の長さ)の比によって定義される。トレンチソース構造31の幅は、たとえば、ソーストレンチ32の幅と、ソーストレンチ32の両側に位置するディープウェル領域15の側壁部分15aの幅との和である。トレンチソース構造31の幅は、たとえば0.6μm以上2.4μm以下である。
一例として、トレンチソース構造31の幅は、0.8μm程度であってもよい。トレンチソース構造31の深さは、ソーストレンチ32の深さと、ディープウェル領域15の底壁部分15bの厚さとの和である。トレンチソース構造31の深さは、たとえば1.5μm以上11μm以下である。一例として、トレンチソース構造31の深さは、2.5μm程度であってもよい。
トレンチソース構造31のアスペクト比は、トレンチゲート構造21のアスペクト比よりも大きい。たとえば、トレンチソース構造31のアスペクト比は、1.5以上4.0以下である。トレンチソース構造31の深さを大きくすることにより、スーパージャンクション(SJ:Super Junction)構造による耐圧保持効果を高めることができる。
ドレイン電極40は、第2電極層103に相当する。ドレイン電極40は、チタン、ニッケル、銅、アルミニウム、金または銀のうち少なくとも一種を含んでもよい。たとえば、ドレイン電極40は、半導体層101の第2主面101bから順に積層されたTi層、Ni層、Au層、Ag層を含む4層構造を有してもよい。ドレイン電極40は、半導体層101の第2主面101bから順に積層されたTi層、AlCu層、Ni層、Au層を含む4層構造を有してもよい。AlCu層は、アルミニウムおよび銅の合金層である。
ドレイン電極40は、半導体層101の第2主面101bから順に積層されたTi層、AlSiCu層、Ni層、Au層を含む4層構造を有してもよい。AlSiCu層は、アルミニウム、シリコンおよび銅の合金層である。ドレイン電極40は、Ti層の代わりに、TiN層からなる単層構造、または、Ti層およびTiN層を含む積層構造を含んでもよい。
以上のように構成された半導体装置100は、縦型トランジスタ2のゲート電極20に印加されるゲート電圧に応じて、ドレイン電流が流れるオン状態とドレイン電流が流れないオフ状態とを切り替えることができる。ゲート電圧は、たとえば10V以上50V以下の電圧である。一例として、ゲート電圧は30Vであってもよい。ソース電極30に印加されるソース電圧は、たとえばグランド電圧(0V)などの基準電圧である。ドレイン電極40に印加されるドレイン電圧は、ソース電圧以上の大きさの電圧である。ドレイン電圧は、たとえば、0V以上10000V以下の大きさの電圧である。ドレイン電圧は、1000V以上の大きさの電圧であってもよい。
ゲート電極20にゲート電圧が印加された場合、p-型のボディ領域16のゲート絶縁層23に接する部分には、チャネルが形成される。これにより、ソース電極30からコンタクト領域18、ソース領域17、ボディ領域16のチャネル、エピタキシャル層101d、半導体基板101cを順に通ってドレイン電極40に至る電流経路が形成される。ドレイン電極40はソース電極30よりも高電位であるので、ドレイン電流は、ドレイン電極40から、半導体基板101c、エピタキシャル層101d、ボディ領域16のチャネル、ソース領域17、コンタクト領域18の順に通ってソース電極30に流れる。このように、ドレイン電流は、半導体装置100の厚さ方向に沿って流れる。
p-型のディープウェル領域15およびn-型のエピタキシャル層101dの間にはpn接合が形成されている。縦型トランジスタ2のオン状態では、p-型のディープウェル領域15にはソース電極30を介してソース電圧が印加され、n-型のエピタキシャル層101dにはドレイン電極40を介して、ソース電圧よりも大きいドレイン電圧が印加される。
つまり、ディープウェル領域15およびエピタキシャル層101dの間のpn接合には、逆バイアス電圧が印加される。エピタキシャル層101dのn型不純物濃度がディープウェル領域15のp型不純物濃度よりも低いので、ディープウェル領域15とエピタキシャル層101dの界面から空乏層がドレイン電極40に向かって広がる。これにより、縦型トランジスタ2の耐圧を高めることができる。
ソース電極30は、ソース電極30上に設けられた第1電極層102sに電気的に接続されている。ゲート電極20は、絶縁層61によって第1電極層102sとは絶縁され、かつ、半導体層101の外周部の上方などに設けられたゲートフィンガー(たとえば、図3のゲートフィンガー102aなど)を介して第1電極層102gに電気的に接続されている。絶縁層61は、たとえば、酸化シリコンまたは窒化シリコンを主成分として含む。
次に、半導体装置100の製造方法が説明される。図5A~図5Gは、半導体装置100の製造方法を示す断面図である。まず、図5Aに示されるように、半導体層101が形成され、かつ、半導体層101の第1主面101aに第1電極層102が形成される。半導体層101の形成方法としては、既存の各種方法が用いられる。第1電極層102は、たとえば、スパッタ法、蒸着法などによって形成される。
次に、図5Bに示されるように、第1電極層102の外周部が絶縁膜104で覆われる。絶縁膜104は、たとえば、塗布工程および露光現像工程を経て形成される。塗布工程では、絶縁膜104の元となる液状の感光性樹脂材料がスピンコート法によって第1電極層102に塗布される。露光現像工程では、感光性樹脂材料が露光により硬化された後、当該感光性樹脂材料の不要部分がアッシング法やウェットエッチング法などにより除去される。これにより、絶縁膜104が形成される。
次に、図5Cに示されるように、第1電極層102上にめっき層105が形成される。めっき層105は、たとえば、電解めっき法、または、無電解めっき法により、第1電極層102上に形成される。めっき層105は、第1電極層102の絶縁膜104で覆われていない部分の少なくとも一部に選択的に形成される。
次に、図5Dに示されるように、モールド層106の元となる液状の樹脂材料106a(たとえば熱硬化性樹脂)が半導体層101の第1主面101a側の全面に塗布または印刷される。この結果、絶縁膜104、および、めっき層105が樹脂材料106aによって覆われる。また、樹脂材料106aは、第1電極層102g上のめっき層105と、第1電極層102s上のめっき層105との間にも入り込む。塗布または印刷された樹脂材料106aは、たとえば、加熱によって硬化される。
次に、図5Eに示されるように、樹脂材料106aの上面(表面)が、めっき層105が露出するまで研削される。この結果、めっき層105の上面(表面)と、モールド層106の上面(表面)とが面一となる。つまり、めっき層105の上面(表面)およびモールド層106の上面(表面)は、互いに連なる研削面からなる。
次に、図5Fに示されるように、半導体層101の第2主面101b側(つまり、半導体基板101c)が研削され、半導体層101の厚みが低減される。半導体層101の研削方法については後述する。
次に、図5Gに示されるように、半導体層101の第2主面101bに第2電極層103が形成される。第2電極層103は、たとえば、スパッタ法、蒸着法などによって形成される。最後に、ウエハがダイシングブレードによりスクライブラインSLに沿って切断されることで、ウエハが個片化される。ダイシングブレードは、半導体層101とモールド層106を同時に切断する。これにより、半導体層101の側面とモールド層106の側面とは面一となる。つまり、半導体層101の側面およびモールド層106の側面は、互いに連なる研削面からなる。この結果、図2のような半導体装置100が得られる。第2電極層103の下面、めっき層105の上面、めっき層105の側面、および、モールド層106の上面は、半導体装置100(チップ)の外表面を構成する。
次に、上記図5Fの半導体層101(具体的には、半導体基板101c)の研削方法の一例について詳細について説明する。図6A~図6Cは、半導体基板101cの研削方法を示す断面図である。
まず、図6Aに示されるように、ガラス板150が、半導体層101の第1主面101a側に貼着される。この工程では、上面に保護テープ151が取り付けられたガラス板150が用意され、ガラス板150の保護テープ151側に、仕掛品(製造途中の半導体装置100のウエハ)のめっき層105およびモールド層106の上面が接着される。
次に、図6Bに示されるように、この状態で、半導体層101の第2主面101b側が研削される。研削には、たとえば、ダイヤモンド砥石が用いられる。研削は、半導体層101の半導体基板101cの厚みが5μm以上20μm以下になるまで行われる。
次に、図6Cに示されるように、保護テープ151にレーザ光が照射される。レーザ光は、第1主面101a側からガラス板150を介して保護テープ151に照射されることが好ましい。この工程では、仕掛品を上下反転させてレーザ光の照射が実施される。これにより、保護テープ151が変質し、ガラス板150が取り外される。その後、ウエハ(半導体層101)上に残存する保護テープ151が除去される。
一般的な半導体装置において半導体基板101cの厚みを150μm以下まで薄くしてしまうと、半導体基板101cの支持体であるガラス板150が取り外された後に半導体基板101cが反ってしまったり、半導体基板101cが割れてしまったりする問題がある。つまり、一般的な半導体装置における半導体基板101cの薄型化には限界がある。特にSiC基板は、Si基板に比べて割れや欠けが発生しやすい。
これに対し、半導体装置100は、めっき層105およびモールド層106が半導体基板101cの支持体として機能するため、ガラス板150が取り外された後も半導体基板101cが反ってしまったり、半導体基板101cが割れてしまったりすることが抑制される。つまり、めっき層105およびモールド層106によれば、半導体基板101cの厚みを極めて薄くすることができる。上述のように、半導体基板101cの厚みは、たとえば、5μm以上20μm以下であり、めっき層105の厚みt2およびモールド層106の厚みt3のいずれよりも薄い。半導体基板101cの厚みをエピタキシャル層101dの厚みと同じかそれよりも薄くすることも可能である。
このように半導体基板101cの厚みが薄くされることにより、半導体基板101cのオン抵抗を減らすことができる、図7は、半導体基板101cの厚み(350μm、150μm、20μm)とオン抵抗との関係を示す図である。図7では、半導体基板101cの抵抗値に加えてエピタキシャル層101dのオン抵抗についてもあわせて図示されている。
図7に示されるように、半導体基板101cの厚みが20μmまで薄くなれば、半導体基板101cのオン抵抗を大幅に低減することができる。半導体層101がSiC半導体層である場合、エピタキシャル層101dの厚みが5μm~10μmであれば600V~1200Vの耐圧を半導体装置100に持たせることができる。半導体基板101cは耐圧に寄与していないため、半導体基板101cを薄くしてもデバイス特性には問題が生じない。この観点においては、半導体基板101cの厚みを5μm以下としても問題がなく、完全に半導体基板101cを除去してもよい。つまり、半導体層101は、エピタキシャル層101dからなる単層構造を有していてもよい。
図6A~図6Cで説明した方法(ウェハ・サポート・システム)では、仕掛品にガラス板150が取り付けられた。しかし、めっき層105およびモールド層106をガラス板150の代わりに研削用の支持体として使用することもできる。めっき層105およびモールド層106を研削用の支持体として使用することにより、仕掛品をガラス板150に接着する工程(図6A)、および、仕掛品をガラス板150から取り外す工程(図6C)を省略することができる。つまり、半導体装置100の製造工程を簡略化することができる。
半導体基板101cの研削にウェハ・サポート・システムが用いられることは必須ではなく、既存の他の方法が用いられてもよい。また、上記の例では、SiC基板の裏面を研削することにより薄化した例を説明したが、本発明はこれに限られない。たとえば、SiC基板の所定深さ位置にレーザを照射することにより、SiC基板の不要部分を剥離(具体的には劈開)してもよい。これにより、加工が困難なSiC基板を容易に薄くすることができる。
次に、第2実施形態に係る半導体装置の構成が説明される。図8は、第2実施形態に係る半導体装置の平面図である。図9は、図8に示す半導体装置の断面図(図8のIX-IX線における断面図)である。
図8に示す半導体装置200は、半導体層201および第1電極層202の接合によって生じるショットキー障壁を利用して、縦型のショットキーバリアダイオードとして機能する半導体チップである。半導体装置200は、たとえば、電力の供給および制御に用いられるパワー半導体装置である。半導体装置200は、具体的には、半導体層201、第1電極層202、第2電極層203、絶縁膜204、めっき層205およびモールド層206を含む。
半導体層201は、ワイドバンドギャップ半導体の一例としてのSiC(炭化珪素)単結晶を含むSiC半導体層である。半導体装置200においては、半導体層201の全体が、半導体基板(たとえば、半導体基板101c)に相当する。半導体層201の導電型は、たとえば、n型である。半導体層201は、平面視形状が矩形の板状に形成されている。半導体層201の一辺の長さは、たとえば、1mm以上10mm以下であるが、2mm以上5mm以下であってもよい。
半導体層201は、第1主面201a、および、第1主面201aと背向する第2主面201bを有する。半導体層201(半導体基板)の厚みt4は、たとえば、5μm以上40μm以下であり、より好ましくは5μm以上20μm以下である。半導体層201は、SiC半導体層に限らず、GaNなどの他のワイドバンドギャップ半導体からなる半導体層であってもよいし、Si半導体層であってもよい。むろん、半導体層201は、前述の半導体基板101cおよび前述のエピタキシャル層101dを含む積層構造を有していてもよい。
第1電極層202は、第1主面201aに形成される。第1電極層202は、ショットキーバリアダイオードのアノードとして機能する。第1電極層202は、たとえば、アルミニウムによって形成される。第1電極層202は、チタン、ニッケル、銅、銀、金、窒化チタン、タングステンなどの他の材料によって形成されてもよい。
第2電極層203は、第2主面201bに形成される。第2電極層203は、ショットキーバリアダイオードのカソードとして機能する。第2電極層203は、たとえば、チタン、ニッケル、金の積層膜によって形成される。第2電極層203は、アルミニウム、銅、銀、窒化チタン、タングステンなどの他の材料によって形成されてもよい。
絶縁膜204は、第1電極層202の外周部(つまり、X軸方向の両端部、および、Y軸方向の両端部のそれぞれ)の全周を覆っている。絶縁膜204は、第1部分204aおよび第2部分204bを含む。第1部分204aは、第1電極層202に乗り上げている。第1部分204aは、より詳細には、第1電極層202の周縁部に乗り上げている。第2部分204bは、第1部分204aの外側に位置し、第1電極層202以外の領域を被覆している。つまり、第2部分204bは、第1電極層202に乗り上げていない。
第1部分204aは、さらに、内側端部204a1および平坦部204a2を含む。内側端部204a1は、平面視において第1部分204aのうち半導体層201の内方側に位置する部分の端部である。内側端部204a1は、断面視において第1電極層202の内方部に向けて斜め下り傾斜している。平坦部104a2は、内側端部204a1の外側(半導体層101の周縁側)に位置し、実質的に均一な厚みを有する。
絶縁膜204は、たとえば、感光性樹脂を含む有機膜である。絶縁膜204は、たとえば、ポリイミド、PBO(ポリベンゾオキサゾール)などによって形成される。絶縁膜204は、窒化シリコン、酸化シリコンなどによって形成される無機膜であってもよい。絶縁膜204は、単層構造を有していてもよいし、複数の種類の材料が積層された積層構造を有していてもよい。絶縁膜204が積層構造を有する場合、絶縁膜204は、有機膜および無機膜の両方を含んでもよい。この場合、絶縁膜204は、第1主面201a側からこの順に積層された無機膜および有機膜を含むことが好ましい。絶縁膜204の厚みは、最大でも10μm程度である。
めっき層205は、第1電極層202の少なくとも一部を覆う金属層である。めっき層205は、第1電極層202の端部(つまり、絶縁膜204で覆われる部分)以外の少なくとも一部を覆っている。図8に示されるように、平面視において、めっき層205は、モールド層206に囲まれている。第1電極層202上に形成されためっき層205は、平面視形状が矩形のパッドとして機能する。パッドとは、半導体装置200がパッケージ化される際にボンディングワイヤが接合される部分である。また、めっき層205は、モールド層206の支持部材としても機能する。
めっき層205は、たとえば、第1電極層202とは異なる材料によって形成されている。めっき層205は、たとえば、銅または銅を主成分とする銅合金によって形成されている。めっき層205は、他の金属材料によって形成されてもよい。めっき層205の厚みt5は、絶縁膜204の厚みよりも大きい。より詳細には、めっき層205の厚みt5は、第1電極層202上に位置する絶縁膜204の最大厚みよりも大きい。これにより、めっき層205の最頂部は、絶縁膜204の最頂部よりも高くなっている。めっき層205の厚みt5は、たとえば、30μm以上100μm以下である。めっき層205の厚みt5は、100μm以上200mμm以下であってもよい。
めっき層205の側面205aは、垂直または実質的に垂直に延びている。側面205aは必ずしも断面視において直線状に延びている必要はなく、曲線や凹凸を含み得る。側面205aは、第1電極層202および絶縁膜204の両方が互いに重なる領域に位置している。より詳細には、側面205aは、絶縁膜204のうち、平坦部204a2上に位置している。つまり、めっき層205は、第1部分204aの内側端部204a1および平坦部204a2を被覆している。側面205aを平坦部204a2上に位置させることにより、厚みのばらつきが比較的大きい内側端部204a1上に側面205aを位置させる場合に比べて、めっき層205を安定して形成することができる。
モールド層206は、絶縁膜204の一部を覆う樹脂層である。モールド層206は、この形態では、第1主面201aの一部も覆っている。モールド層206は、半導体層201の第1主面201a側の外周部に位置している。平面視において、モールド層206は、半導体層201の外周部に沿う矩形環状である。モールド層206の内側面は、めっき層205の側面205aと直接接触している。モールド層206は、半導体層201の第1主面201aの上のみに形成され、半導体層201の第2主面201bおよび側面を露出させている。
モールド層206は、たとえば、熱硬化性樹脂(エポキシ樹脂)によって形成されている。モールド層106は、カーボンおよびガラス繊維などを含むエポキシ樹脂によって形成されていてもよい。モールド層206の厚みt6は、たとえば、30μm以上100μm以下であるが、100μm以上200mμm以下であってもよい。モールド層206の上面とめっき層205の上面とは面一または実質的に面一になっている。
次に、半導体装置200の外周部(言い換えれば、端部)の詳細構成が説明される。図10は、半導体装置200の外周部の詳細構成を示す図(図9の領域Xの詳細を示す断面図)である。
第1電極層202の端部は、絶縁膜204によって覆われる。絶縁膜204は、具体的には、第1電極層202上に位置する第1絶縁膜204c、第1絶縁膜204c上に位置する第2絶縁膜204d、および、第1電極層202の下に位置する第3絶縁膜204eを含む。第3絶縁膜204eは、より詳細には、第1電極層202と半導体層201の間に位置している。第1絶縁膜204cは、窒化シリコン、酸化シリコンなどによって形成される無機膜である。第2絶縁膜204dは、ポリイミド、PBOなどによって形成される有機膜である。第3絶縁膜204eは、窒化シリコン、酸化シリコンなどによって形成される無機膜である。
一般的な半導体装置において、このような絶縁膜204は、第1電極層202の端部への水分の侵入、および、イオンマイグレーションの発生などを抑制するために設けられる。しかしながら、高温高湿の環境下での耐久試験、または、温度サイクル試験などの信頼性試験が行われた場合、絶縁膜204が劣化し、劣化箇所から水分が侵入したり、劣化箇所でイオンマイグレーションが発生したりしてしまう可能性がある。つまり、絶縁膜204の劣化は、半導体装置の故障の原因となりうる。
そこで、半導体装置200においては、絶縁膜204がさらに、モールド層206で覆われている。これにより、絶縁膜204の劣化が抑制され、半導体装置200の信頼性が向上される。図10に示されるように、第1電極層202の最端部は、第2絶縁膜204dによって覆われ、第1絶縁膜204cが省略されている。このような構成により、応力が緩和される。半導体装置200の製造方法は、半導体装置100の製造方法と同様であるため、半導体装置200の製造方法の詳細な説明は省略される。半導体装置200も、オン抵抗が低減された半導体装置であるといえる。
第3実施形態では、半導体装置を有する半導体パッケージが説明される。図11および図12は、第3実施形態に係る半導体パッケージの一例を示す図である。図12は、図11に示される半導体パッケージ300の、図11とは反対側から見た場合の内部構造を示す図である。
半導体パッケージ300は、いわゆるTO(Transistor Outline)型の半導体パッケージである。半導体パッケージ300は、パッケージ本体301、端子302d、端子302g、端子302s、ボンディングワイヤ303g、ボンディングワイヤ303sおよび半導体装置100を含む。
パッケージ本体301は、直方体状であり、パッケージ本体301の底部からは端子302d、端子302g、および、端子302sが突出する。また、パッケージ本体301は、半導体装置100を内蔵する。パッケージ本体301は、言い換えれば、半導体装置100を封止する封止体である。パッケージ本体301は、たとえば、エポキシ樹脂によって形成される。パッケージ本体301は、カーボンおよびガラス繊維などを含むエポキシ樹脂によって形成されてもよい。
端子302d、端子302g、および、端子302sのそれぞれは、パッケージ本体301の底部から突出し、一列並んで配置される。端子302d、端子302g、および、端子302sは、たとえば、アルミニウムによってそれぞれ形成される。端子302d、端子302g、および、端子302sは、銅などの他の金属材料によってそれぞれ形成されてもよい。
パッケージ本体301の内部において、半導体装置100に含まれるゲートパッド(第1電極層102g上のめっき層105)は、ボンディングワイヤ303gによって端子302gに電気的に接続される。半導体装置100に含まれるソースパッド(第1電極層102s上のめっき層105)は、ボンディングワイヤ303sによって端子302sに電気的に接続される。半導体装置100に含まれるドレイン電極(第2電極層103)は、端子302dのうちパッケージ本体301内に位置する幅広部に、はんだ、または、銀もしくは銅からなる焼結層などによって接合される。
半導体パッケージ300は、半導体装置100に代えて、半導体装置200を含んでいてもよい。この場合、半導体パッケージ300は、2つの端子を含み、パッケージ本体301の内部において、半導体装置200に含まれるアノード(第1電極層202)は、ボンディングワイヤなどによって2つの端子の一方に電気的に接続され、カソード(第2電極層203)は、2つの端子の他方の、パッケージ本体401内に位置する幅広部に、はんだ、または、銀もしくは銅からなる焼結層などによって接合される。
以上説明したような半導体パッケージ300は、半導体装置100(または半導体装置200)を含むことにより、一般的な半導体装置を含む場合よりも高い信頼性を有する。また、半導体パッケージ300は、一般的な半導体装置を含む場合よりもオン抵抗が低減されている。
次に、第3実施形態に係る半導体パッケージの他の例が説明される。図13は、第3実施形態に係る半導体パッケージの他の例を示す図である。図13に示される半導体パッケージ400は、いわゆるDIP(Dual In-line Package)型の半導体パッケージである。半導体パッケージ400は、パッケージ本体401、複数の端子402および半導体装置100を含む。
パッケージ本体401は、直方体状であり、パッケージ本体401からは複数の端子402が突出する。また、パッケージ本体401は、半導体装置100を内蔵する。パッケージ本体401は、言い換えれば、半導体装置100を封止する封止体である。パッケージ本体401は、たとえば、カーボンおよびガラス繊維などを含むエポキシ樹脂によって形成される。
複数の端子402は、パッケージ本体401の長辺に沿って並んで配置される。複数の端子402は、たとえば、アルミニウムによってそれぞれ形成される。複数の端子402は、銅などの他の金属材料によってそれぞれ形成されてもよい。
パッケージ本体401の内部において、半導体装置100に含まれるゲートパッド(第1電極層102g上のめっき層105)、ソースパッド(第1電極層102s上のめっき層105)、および、ドレイン電極(第2電極層103)のそれぞれは、ボンディングワイヤなどによって対応する端子402に電気的に接続される。半導体パッケージ400は、複数の半導体装置100を含んでいてもよい。つまり、パッケージ本体401は、複数の半導体装置100を内蔵してもよい。
また、半導体パッケージ400は、半導体装置100に代えて、または、半導体装置100に加えて、半導体装置200を含んでいてもよい。この場合、パッケージ本体401の内部において、半導体装置200に含まれるアノード(第1電極層202)、および、カソード(第2電極層203)のそれぞれは、ボンディングワイヤなどによって対応する端子402に電気的に接続される。
以上説明したような半導体パッケージ400は、半導体装置100(または半導体装置200)を含むことにより、一般的な半導体装置を含む場合よりも高い信頼性を有する。また、半導体パッケージ400は、一般的な半導体装置を含む場合よりもオン抵抗が低減されている。
上述のように半導体パッケージ300または半導体パッケージ400に含まれる端子と半導体装置100(または半導体装置200)との電気的な接続にはボンディングワイヤが用いられる。ボンディングワイヤがアルミニウムからなるワイヤである場合、図14に示すように、めっき層105上にニッケル層が形成されていることが好ましい。図14は、めっき層105上にニッケル層が形成された構造を有する半導体装置100の断面図である。
図14では、ボンディングワイヤの一例として、ボンディングワイヤ303g、および、ボンディングワイヤ303sも合わせて図示されている。ニッケル層107は、めっき層105を形成する金属材料とは異なる金属材料で形成された金属層の一例である。図示されないが、半導体装置200についても同様に、めっき層205上にニッケル層が形成されてもよい。
また、図15に示すように、めっき層105は、銅からなる第1めっき層1051とニッケルからなる第2めっき層1052とから構成されてもよい。図15は、2層構造のめっき層を含む半導体装置100の断面図である。これにより、図14の例のように追加のニッケル層を形成する必要がなくなる。図15の例では、第2めっき層1052の上面とモールド層の上面が面一となる。
また、図14や図15の例では、アルミニウムからなるボンディングワイヤとの接合部分であるめっき層105の最表面にニッケル層が形成されているが、めっき層105の最表面には、ニッケル層に代えてその他の層構成が形成されてもよい。たとえば、めっき層105の最表面は、ニッケル層上にパラジウム層を形成した2層構造(つまり、NiPd層)であってもよい。
また、めっき層105の最表面は、このパラジウム層上にさらに他の金属層が形成された3層構造(たとえば、NiPdAu層)であってもよい。このようなNiPd層およびNiPdAu層は、ソースパッドとして機能するめっき層105にボンディングワイヤが接合される場合に限らず、ソースパッドとして機能するめっき層105に外部端子が銀焼結によって接合される場合にも好適である。
半導体装置100(または半導体装置200)を含む半導体パッケージの形態は、半導体パッケージ300および半導体パッケージ400のような形態に制限されない。半導体パッケージとしては、SOP(Small Outline Package)、QFN(Quad Flat Non Lead Package)、DFP(Dual Flat Package)、QFP(Quad Flat Package)、SIP(Single Inline Package)、または、SOJ(Small Outline J-leaded Package)が採用されてもよい。また、半導体パッケージとしてこれらに類する種々の半導体パッケージが採用されてもよい。
以上説明したように、半導体装置100は、半導体層101、第1電極層102、第2電極層103、絶縁膜104、めっき層105およびモールド層106を含む。半導体層101は、第1主面101a、および、第1主面101aと背向する第2主面101bを有する。第1電極層102は、第1主面101aに形成されている。第2電極層103は、第2主面101bに形成されている。
絶縁膜104は、第1電極層102の端部を覆っている。めっき層105は、第1電極層102の端部以外の少なくとも一部を覆っている。モールド層106は、絶縁膜104を覆っている。半導体層101は、第2主面101bを構成する半導体基板101cを含み、半導体基板101cの厚みは、めっき層105の厚みよりも薄い。
このような半導体装置100によれば、第1電極層102の端部を覆う絶縁膜104がさらにモールド層106で覆われているので、絶縁膜104の劣化を抑制することができる。つまり、半導体装置100は、信頼性が向上された半導体装置であるといえる。また、半導体装置100は、半導体基板101cの厚みがめっき層105の厚みよりも薄いことで、オン抵抗が低減されている。
たとえば、半導体基板101cの厚みは、5μm以上20μm以下である。このような半導体装置100は、オン抵抗が大幅に低減される。たとえば、平面視において、モールド層106は、半導体層101の外周部に沿う環状である。このような半導体装置100は、半導体層101の外周部がモールド層106で覆われることで、信頼性がさらに向上される。
たとえば、めっき層105の表面と、モールド層106の表面とは面一である。このような半導体装置100は、半導体層101の第1主面101a側に樹脂材料106aを塗布または印刷した後、めっき層105が露出するまで研削することで製造することができる。
たとえば、めっき層105とモールド層106は、直接接触している。このような半導体装置100は、めっき層105をモールド層106の支持体として使用することができる。たとえば、半導体層101は、SiCによって形成される。このような半導体装置100は、比較的高い絶縁破壊電界強度を得ることができる。
たとえば、半導体装置100は、トランジスタとして機能してもよい。この場合、半導体層101は、半導体基板101cと半導体基板101c上のエピタキシャル層101dとを含んでいてもよい。この場合、第2電極層103は、トランジスタのドレイン電極であってもよい。この場合、第1電極層102は、トランジスタのソース電極、および、トランジスタのゲート電極を含んでいてもよい。第1電極層102において、ゲート電極は、ソース電極から絶縁されている。このような半導体装置100は、トランジスタとして機能することができる。
たとえば、半導体装置200は、第1電極層202をアノード、第2電極層203をカソードとするショットキーバリアダイオードとして機能する。このような半導体装置100は、ショットキーバリアダイオードとして機能することができる。
半導体装置100の製造方法は、第1~第7工程を含む。第1工程では、第1主面101a、および、第1主面101aと背向する第2主面101bを有する半導体層101であって、第2主面101bを構成する半導体基板101cを含む半導体層101が用意される。第2工程では、半導体層101の第1主面101aに第1電極層102が形成される。
第3工程では、第1電極層102の端部を覆う絶縁膜104が形成される。第4工程では、第1電極層102の端部以外の少なくとも一部を覆うめっき層105が形成される。第5工程では、絶縁膜104を覆うモールド層106が形成される。第6工程では、半導体基板101cが、半導体基板101cの厚みがめっき層105の厚みよりも薄くなるまで前記第2主面側から研削される。第7工程では、半導体基板101cが研削された後の半導体層101の第2主面101bに第2電極層103が形成される。
この製造方法によれば、信頼性が向上された半導体装置100を製造することができる。また、半導体装置100は、半導体基板101cの厚みがめっき層105の厚みよりも薄いことで、オン抵抗が低減されている。
上記実施形態では、ゲートパッドとして機能するめっき層105とソースパッドとして機能するめっき層105が上面に設けられた半導体装置の例(半導体装置100)が説明された。ここで、半導体装置は、電流センス用のパッドとして機能するめっき層105、および、温度センス用のパッドとして機能するめっき層105をさらに含んでいてもよい。図16は、このような構造を有する一変形例に係る半導体装置の平面図である。
図16に示すように、半導体装置100aは、ゲートパッド105g(ゲートパッドとして機能するめっき層105。以下同様)、および、ソースパッド105sに加えて、電流センス用パッド105c(パッド電極)、および、一対の温度センス用パッド105t(パッド電極)を含む。
半導体装置100aは、互いに分離された複数の分離部分を有する第1電極層102sを含む。電流センス用パッド105cは、半導体装置100aに含まれる第1電極層102sの一部を分離した部分(分離部分)に接続されるめっき層である。半導体装置100aにそれぞれ含まれるソースパッド105sおよび第2電極層103の間に電流が流れているときには、電流センス用パッド105cおよび第2電極層103の間に上記電流よりも小さい電流が流れる。このような電流をモニタすることにより、電流の増加を検知することができる。
半導体装置100aは、半導体層101の第1主面101aに設けられたダイオード(感温ダイオード)を含む。一対の温度センス用パッド105tの一方は、半導体装置100aに含まれるダイオード(感温ダイオード)のアノードに電気的に接続されるめっき層である。一対の温度センス用パッド105tの他方は、前記ダイオード(感温ダイオード)のカソードに電気的に接続されるめっき層である。一対の温度センス用パッド105t間の電圧の大きさによって、半導体装置100aの温度を検知することができる。
以上説明したように、本発明は、電流センス用パッド105c、および、一対の温度センス用パッド105tを含む半導体装置100aとして実現することもできる。本発明は、電流センス用パッド105c、および、一対の温度センス用パッド105tの少なくとも一方を含む半導体装置として実現されてもよい。
上記実施形態では、モールド層106と半導体層101とがダイシングブレードによって同時に切断される例が説明されたが、本発明はこれに限られない。たとえば、2段階のダイシング工程が組み合わされてもよい。図17A~図17Cは、このような2段階のダイシング工程を有する一変形例に係るダイシング工程を説明するための断面図である。
まず、図17Aに示されるように第1幅w1を有する第1ダイシングブレードDB1によって、モールド層106の全部および半導体層101の一部が切断される。その後、図17Bに示されるように、第1ダイシングブレードDB1と同一の回転軸を有し、第1幅w1よりも小さい第2幅w2を有する第2ダイシングブレードDB2によって、半導体基板101cの全部が切断される。図17Cに示されるように、この方法により個片化された半導体装置100bは、半導体層101の側面よりもモールド層106の側面が内側に位置し、モールド層106および半導体層101の境界部の近傍において、段差を有する。
ウエハの上下を逆にしてダイシングが行われてもよい。すなわち、半導体基板101cの裏面(カーボン面)が上側にある状態でダイシングが行われてもよい。ダイシングブレードの回転方向はカーボン面からシリコン面に向かって切断する方向とすることが好ましい。図18A~図18Cは、このような2段階のダイシング工程を有する他の変形例に係るダイシング工程を説明するための断面図である。
まず、図18Aに示されるように、第1幅w1を有する第1ダイシングブレードDB1によって、半導体層101の全部およびモールド層106の一部が切断される。その後、図18Bに示されるように、第1ダイシングブレードDB1と同一の回転軸を有し、第1幅w1よりも小さい第2幅w2を有する第2ダイシングブレードDB2によって、モールド層106の全部が切断される。図18Cに示されるように、この方法により個片化された半導体装置100cは、モールド層106cの側面よりも半導体層101の側面が内側に位置し、モールド層106および半導体層101の境界部の近傍において、段差を有する。
図17A~図17Cに示される2段階のダイシング工程、および、図18A~図18Cに示される2段階のダイシング工程は、トランジスタとして機能する半導体装置だけでなく、ショットキーバリアダイオードとして機能する半導体装置にも適用可能である。
以上、実施形態に係る半導体装置について説明したが、本発明は、上記実施形態に限定されない。たとえば、上記実施形態において説明に用いられた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。
また、上記実施形態では、半導体装置に含まれる構成要素の主たる材料が例示されたが、半導体装置に含まれる積層構造の各層には、上記実施形態の積層構造と同様の機能を実現できる範囲で他の材料が含まれてもよい。また、図面においては、各構成要素の角部および辺は直線的に記載されているが、製造上の理由などにより、角部および辺が丸みを帯びたものも本発明に含まれる。また、上記実施形態において説明された導電型を逆転させた構造を有する半導体装置も本発明に含まれる。
以上、1つまたは複数の態様に係る半導体装置が、実施形態に基づいて説明されたが、本発明は、これらの実施形態に限定されない。本発明の主旨を逸脱しない限り、当業者が想到し得る各種変形が実施形態に施された形態、および、異なる実施形態における構成要素の組み合わせによって構築される形態も、本発明の範囲内に含まれる。
また、上記の各実施形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
たとえば、上記実施形態では、SiC基板を用いたパワー半導体装置が説明されたが、本発明は、Si基板を用いたパワー半導体装置(IGBTまたはMOSFET)にも適用可能である。本発明は、産業上の利用可能性として半導体装置、および、半導体パッケージ等に適用できる。
以下、この明細書および図面から抽出される特徴の例が示される。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。[A1]~[A9]は、オン抵抗が低減された半導体装置、および、半導体装置の製造方法を提供する。
[A1]第1主面(101a、201a)、及び、前記第1主面(101a、201a)と背向する第2主面(101b、201b)を有する半導体層(101、201)と、前記第1主面(101a、201a)に形成された第1電極層(102、102g、102s、202)と、前記第2主面(101b、201b)に形成された第2電極層(103、203)と、前記第1電極層(102、102g、102s、202)の端部を覆う絶縁膜(104、204)と、前記第1電極層(102、102g、102s、202)の前記端部以外の少なくとも一部を覆うめっき層(105、205)と、前記絶縁膜(104、204)を覆うモールド層(106、206)とを備え、前記半導体層(101、201)は、前記第2主面(101b、201b)を構成する半導体基板(101c、201)を含み、前記半導体基板(101c、201)の厚みは、前記めっき層(105、205)の厚みよりも薄い、半導体装置(100、100a、100b、100c、200)。
[A2]前記半導体基板(101c、201)の厚みは、5μm以上40μm以下である、A1に記載の半導体装置(100、100a、100b、100c、200)。
[A3]平面視において、前記モールド層(106、206)は、前記半導体層(101、201)の外周部に沿う環状である、A1またはA2に記載の半導体装置(100、100a、100b、100c、200)。
[A4]前記めっき層(105、205)の表面と、前記モールド層(106、206)の表面とは面一である、A1~A3のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[A5]前記めっき層(105、205)と前記モールド層(106、206)は、直接接触する、A1~A4のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[A6]前記半導体層(101、201)は、SiCによって形成される、A1~A5のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[A7]前記半導体装置(100、100a、100b、100c、200)は、トランジスタとして機能し、前記半導体層(101、201)は、前記半導体基板(101c、201)と前記半導体基板(101c、201)上のエピタキシャル層(101d)とを含み、前記第2電極層(103、203)は、前記トランジスタのドレイン電極(40)であり、前記第1電極層(102、102g、102s、202)には、前記トランジスタのソース電極(102s)、及び、前記ソース電極(102s)と絶縁された前記トランジスタのゲート電極(102g)が含まれる、A1~A6のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[A8]前記半導体装置(100、100a、100b、100c、200)は、前記第1電極層(102、102g、102s、202)をアノード、前記第2電極層(103、203)をカソードとするショットキーバリアダイオードとして機能する、A1~A7のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[A9]第1主面(101a、201a)、及び、前記第1主面(101a、201a)と背向する第2主面(101b、201b)を有する半導体層(101、201)であって、前記第2主面(101b、201b)を構成する半導体基板(101c、201)を含む半導体層(101、201)の第1主面(101a、201a)に第1電極層(102、102g、102s、202)を形成し、前記第1電極層(102、102g、102s、202)の端部を覆う絶縁膜(104、204)を形成し、前記第1電極層(102、102g、102s、202)の前記端部以外の少なくとも一部を覆うめっき層(105、205)を形成し、前記絶縁膜(104、204)を覆うモールド層(106、206)を形成し、前記半導体基板(101c、201)を、前記半導体基板(101c、201)の厚みが前記めっき層(105、205)の厚みよりも薄くなるまで前記第2主面(101b、201b)側から研削し、前記半導体基板(101c、201)が研削された後の前記半導体層(101、201)の前記第2主面(101b、201b)に第2電極層(103、203)を形成する、半導体装置(100、100a、100b、100c、200)の製造方法。
以下の[B1]~[B22]は、機械的強度を向上できる半導体装置を提供する。以下の[B1]~[B22]に係る構造は、オン抵抗を削減する上でも有効である。
[B1]第1厚さを有する半導体基板(101c、201)を含み、主面(101a、201a)を有する半導体層(101、201)と、前記主面(101a、201a)の上に配置され、前記第1厚さ未満の第2厚さを有する主面電極(102、102g、102s、202)と、前記主面電極(102、102g、102s、202)の上に配置され、前記第1厚さを超える第3厚さを有するパッド電極(105、105c、105g、105s、105t、205)と、を含む、半導体装置(100、100a、100b、100c、200)。
[B2]前記主面電極(102、102g、102s、202)の内方部を露出させるように前記主面電極(102、102g、102s、202)の周縁部を被覆する樹脂(106、206)をさらに含み、前記パッド電極(105、105c、105g、105s、105t、205)は、前記主面電極(102、102g、102s、202)の内方部の上に配置されている、B1に記載の半導体装置(100、100a、100b、100c、200)。
[B3]前記パッド電極(105、105c、105g、105s、105t、205)は、前記樹脂(106、206)に接している、B2に記載の半導体装置(100、100a、100b、100c、200)。
[B4]前記樹脂(106、206)は、前記半導体基板(101c、201)の前記第1厚さを超える第4厚さを有している、B2またはB3に記載の半導体装置(100、100a、100b、100c、200)。
[B5]前記樹脂(106、206)は、前記主面(101a、201a)の周縁部を被覆している、B2~B4のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[B6]前記樹脂(106、206)は、平面視において前記主面(101a、201a)の内方部を取り囲む環状に形成されている、B2~B5のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[B7]前記樹脂(106、206)は、熱硬化性樹脂を含む、B2~B6のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[B8]前記パッド電極(105、105c、105g、105s、105t、205)は、電極面を有し、前記樹脂(106、206)は、前記パッド電極(105、105c、105g、105s、105t、205)の前記電極面に連なる外面を有している、B2~B7のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[B9]前記パッド電極(105、105c、105g、105s、105t、205)の前記電極面は、研削面からなり、前記樹脂(106、206)の前記外面は、研削面からなる、B8に記載の半導体装置(100、100a、100b、100c、200)。
[B10]前記主面電極(102、102g、102s、202)の内方部を露出させるように前記主面電極(102、102g、102s、202)の周縁部を被覆する絶縁膜(104、204)をさらに含み、前記樹脂(106、206)は、前記絶縁膜(104、204)を被覆している、B2~B9のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[B11]前記絶縁膜(104、204)は、前記第2厚さを超え、前記第1厚さ未満の厚さを有している、B10に記載の半導体装置(100、100a、100b、100c、200)。
[B12]前記絶縁膜(104、204)は、前記樹脂(106、206)とは異なる樹脂材料を含む、B10またはB11に記載の半導体装置(100、100a、100b、100c、200)。
[B13]前記絶縁膜(104、204)は、感光性樹脂を含む、B10~B12のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[B14]前記樹脂(106、206)は、前記主面電極(102、102g、102s、202)の内方部側において前記絶縁膜(104、204)を部分的に露出させ、前記パッド電極(105、105c、105g、105s、105t、205)は、前記主面電極(102、102g、102s、202)の内方部側において前記主面電極(102、102g、102s、202)、前記絶縁膜(104、204)および前記樹脂(106、206)に接している、B10~B13のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[B15]前記半導体層(101、201)は、前記半導体基板(101c、201)の上に積層されたエピタキシャル層(101d)を含み、前記パッド電極(105、105c、105g、105s、105t、205)は、前記半導体基板(101c、201)および前記エピタキシャル層(101d)の総厚さを超える前記第3厚さを有している、B1~B14のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[B16]前記半導体層(101、201)は、ワイドバンドギャップ半導体を含む、B1~B15のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[B17]前記半導体層(101、201)は、SiCを含む、B1~B16のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[B18]第1厚さを有し、主面(101a、201a)を含む半導体層(101、201)と、前記主面(101a、201a)の上に配置され、前記第1厚さ未満の第2厚さを有する主面電極(102、102g、102s、202)と、前記主面電極(102、102g、102s、202)の内方部を露出させるように前記主面電極(102、102g、102s、202)の周縁部を被覆し、前記第2厚さを超える第3厚さを有する感光性樹脂層(104、204)と、前記主面電極(102、102g、102s、202)の内方部を露出させるように前記感光性樹脂層(104、204)を挟んで前記主面電極(102、102g、102s、202)の周縁部を被覆し、前記第3厚さを超える第4厚さを有する熱硬化性樹脂層(106、206)と、前記主面電極(102、102g、102s、202)の内方部の上に配置され、前記第3厚さを超える第5厚さを有するパッド電極(105、105c、105g、105s、105t、205)と、を含む、半導体装置(100、100a、100b、100c、200)。
[B19]前記熱硬化性樹脂層(106、206)は、前記主面電極(102、102g、102s、202)の内方部側において前記感光性樹脂層(104、204)を部分的に露出させ、前記パッド電極(105、105c、105g、105s、105t、205)は、前記主面電極(102、102g、102s、202)の内方部側において前記主面電極(102、102g、102s、202)、前記感光性樹脂層(104、204)および前記熱硬化性樹脂層(106、206)に接している、B18に記載の半導体装置(100、100a、100b、100c、200)。
[B20]前記半導体層(101、201)は、SiCを含む、B18またはB19に記載の半導体装置(100、100a、100b、100c、200)。
[B21]前記第4厚さは、前記第1厚さを超え、前記第5厚さは、前記第1厚さを超えている、B18~B20のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[B22]前記パッド電極(105、105c、105g、105s、105t、205)は、めっき膜からなる、B17~B20のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
以下の[C1]~[C18]は、機械的強度を向上できる半導体装置を提供する。以下の[C1]~[C18]に係る構造は、オン抵抗を削減する上でも有効である。
[C1]第1厚さを有する半導体基板(101c、201)を含み、主面(101a、201a)を有する半導体層(101、201)と、前記主面(101a、201a)の上に配置され、前記第1厚さ未満の第2厚さを有する主面電極(102、102g、102s、202)と、前記主面電極(102、102g、102s、202)の内方部を露出させるように前記主面電極(102、102g、102s、202)の周縁部を被覆し、前記第1厚さを超える第3厚さを有する樹脂(106、206)と、を含む、半導体装置(100、100a、100b、100c、200)。
[C2]前記樹脂(106、206)は、前記主面(101a、201a)の周縁部を被覆している、C1に記載の半導体装置(100、100a、100b、100c、200)。
[C3]前記樹脂(106、206)は、平面視において前記主面電極(102、102g、102s、202)の内方部を取り囲む環状に形成されている、C1またはC2に記載の半導体装置(100、100a、100b、100c、200)。
[C4]前記樹脂(106、206)は、熱硬化性樹脂を含む、C1~C3のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[C5]前記主面電極(102、102g、102s、202)の内方部の上に配置されたパッド電極(105、105c、105g、105s、105t、205)をさらに含む、C1~C4のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[C6]前記パッド電極(105、105c、105g、105s、105t、205)は、前記樹脂(106、206)に接している、C5に記載の半導体装置(100、100a、100b、100c、200)。
[C7]前記パッド電極(105、105c、105g、105s、105t、205)は、前記半導体基板(101c、201)の前記第1厚さを超える第4厚さを有している、C5またはC6に記載の半導体装置(100、100a、100b、100c、200)。
[C8]前記パッド電極(105、105c、105g、105s、105t、205)は、電極面を有し、前記樹脂(106、206)は、前記パッド電極(105、105c、105g、105s、105t、205)の前記電極面に連なる外面を有している、C5~C7のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[C9]前記パッド電極(105、105c、105g、105s、105t、205)の前記電極面は、研削面からなり、前記樹脂(106、206)の前記外面は、研削面からなる、C8に記載の半導体装置(100、100a、100b、100c、200)。
[C10]前記パッド電極(105、105c、105g、105s、105t、205)は、めっき膜からなる、C5~C9のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[C11]前記主面電極(102、102g、102s、202)の内方部を露出させるように前記主面電極(102、102g、102s、202)の周縁部を被覆する絶縁膜(104、204)をさらに含み、前記樹脂(106、206)は、前記絶縁膜(104、204)を被覆している、C1~C10のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[C12]前記絶縁膜(104、204)は、前記第2厚さを超え、前記第1厚さ未満の厚さを有している、C11に記載の半導体装置(100、100a、100b、100c、200)。
[C13]前記絶縁膜(104、204)は、前記樹脂(106、206)とは異なる樹脂材料を含む、C11またはC12に記載の半導体装置(100、100a、100b、100c、200)。
[C14]前記絶縁膜(104、204)は、感光性樹脂を含む、C11~C13のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[C15]前記樹脂(106、206)は、前記主面電極(102、102g、102s、202)の内方部側において前記絶縁膜(104、204)を部分的に露出させている、C11~C14のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[C16]前記半導体層(101、201)は、前記半導体基板(101c、201)の上に積層されたエピタキシャル層(101d)を含み、前記樹脂(106、206)は、前記半導体基板(101c、201)および前記エピタキシャル層(101d)の総厚さを超える前記第3厚さを有している、C1~C15のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[C17]前記半導体層(101、201)は、ワイドバンドギャップ半導体を含む、C1~C16のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[C18]前記半導体層(101、201)は、SiCを含む、C1~C17のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
以下の[D1]~[D6]は、機械的強度を向上できる半導体装置を提供する。以下の[D1]~[D6]に係る構造は、オン抵抗を削減する上でも有効である。
[D1]第1厚さを有し、主面(101a、201a)を有する半導体層(101、201)と、前記主面(101a、201a)の上に配置され、前記第1厚さ未満の第2厚さを有する主面電極(102、102g、102s、202)と、前記主面電極(102、102g、102s、202)の一部を露出させるように前記主面電極(102、102g、102s、202)を部分的に被覆し、前記第1厚さを超える第3厚さを有する樹脂(106、206)と、を含む、半導体装置(100、100a、100b、100c、200)。
[D2]第1厚さを有し、主面(101a、201a)を有する半導体層(101、201)と、前記主面(101a、201a)の上に配置され、前記第1厚さ未満の第2厚さを有する主面電極(102、102g、102s、202)と、前記主面電極(102、102g、102s、202)の上に配置され、前記第1厚さを超える第3厚さを有するパッド電極(105、105c、105g、105s、105t、205)と、を含む、半導体装置(100、100a、100b、100c、200)。
[D3]第1厚さを有し、主面(101a、201a)を有する半導体層(101、201)と、前記主面(101a、201a)の上に配置され、前記第1厚さ未満の第2厚さを有する主面電極(102、102g、102s、202)と、前記主面電極(102、102g、102s、202)の内方部を露出させるように前記主面電極(102、102g、102s、202)の周縁部を被覆し、前記第1厚さを超える第3厚さを有する樹脂(106、206)と、前記主面電極(102、102g、102s、202)の内方部の上に配置され、前記第1厚さを超える第4厚さを有するパッド電極(105、105c、105g、105s、105t、205)と、を含む、半導体装置(100、100a、100b、100c、200)。
[D4]前記半導体層(101、201)は、半導体基板(101c、201)およびエピタキシャル層(101d)を含む積層構造を有している、D1~D3のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
[D5]前記半導体基板(101c、201)は、前記エピタキシャル層(101d)の厚さ未満の厚さを有している、D4に記載の半導体装置(100、100a、100b、100c、200)。
[D6]前記半導体層(101、201)は、エピタキシャル層(101d)からなる単層構造を有している、D1~D3のいずれか一つに記載の半導体装置(100、100a、100b、100c、200)。
100 半導体装置
100a 半導体装置
100b 半導体装置
100c 半導体装置
101 半導体層
101a 第1主面(主面)
101c 半導体基板
101d エピタキシャル層
102 第1電極層(主面電極)
102g 第1電極層(主面電極)
102s 第1電極層(主面電極)
104 絶縁膜(感光性樹脂層)
105 めっき層(パッド電極)
105c 電流センス用パッド(パッド電極)
105g ゲートパッド(パッド電極)
105s ソースパッド(パッド電極)
105t 温度センス用パッド(パッド電極)
106 モールド層(熱硬化性樹脂層)
200 半導体装置
201 半導体層(半導体基板)
201a 第1主面(主面)
202 第1電極層(主面電極)
204 絶縁膜(感光性樹脂層)
205 めっき層(パッド電極)
206 モールド層(熱硬化性樹脂層)
100a 半導体装置
100b 半導体装置
100c 半導体装置
101 半導体層
101a 第1主面(主面)
101c 半導体基板
101d エピタキシャル層
102 第1電極層(主面電極)
102g 第1電極層(主面電極)
102s 第1電極層(主面電極)
104 絶縁膜(感光性樹脂層)
105 めっき層(パッド電極)
105c 電流センス用パッド(パッド電極)
105g ゲートパッド(パッド電極)
105s ソースパッド(パッド電極)
105t 温度センス用パッド(パッド電極)
106 モールド層(熱硬化性樹脂層)
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201 半導体層(半導体基板)
201a 第1主面(主面)
202 第1電極層(主面電極)
204 絶縁膜(感光性樹脂層)
205 めっき層(パッド電極)
206 モールド層(熱硬化性樹脂層)
Claims (20)
- 第1厚さを有する半導体基板を含み、主面を有する半導体層と、
前記主面の上に配置され、前記第1厚さ未満の第2厚さを有する主面電極と、
前記主面電極の上に配置され、前記第1厚さを超える第3厚さを有するパッド電極と、を含む、半導体装置。 - 前記主面電極の内方部を露出させるように前記主面電極の周縁部を被覆する樹脂をさらに含み、
前記パッド電極は、前記主面電極の内方部の上に配置されている、請求項1に記載の半導体装置。 - 前記樹脂は、前記半導体基板の前記第1厚さを超える第4厚さを有している、請求項2に記載の半導体装置。
- 前記樹脂は、前記主面の周縁部を被覆している、請求項2または3に記載の半導体装置。
- 前記樹脂は、平面視において前記主面の内方部を取り囲む環状に形成されている、請求項2~4のいずれか一項に記載の半導体装置。
- 前記樹脂は、熱硬化性樹脂を含む、請求項2~5のいずれか一項に記載の半導体装置。
- 前記パッド電極は、前記樹脂に接している、請求項2~6のいずれか一項に記載の半導体装置。
- 前記パッド電極は、電極面を有し、
前記樹脂は、前記パッド電極の前記電極面に連なる外面を有している、請求項2~7のいずれか一項に記載の半導体装置。 - 前記パッド電極の前記電極面は、研削面からなり、
前記樹脂の前記外面は、研削面からなる、請求項8に記載の半導体装置。 - 前記主面電極の内方部を露出させるように前記主面電極の周縁部を被覆する絶縁膜をさらに含み、
前記樹脂は、前記絶縁膜を被覆している、請求項2~9のいずれか一項に記載の半導体装置。 - 前記絶縁膜は、前記第2厚さを超え、前記第1厚さ未満の厚さを有している、請求項10に記載の半導体装置。
- 前記絶縁膜は、感光性樹脂を含む、請求項10または11に記載の半導体装置。
- 前記樹脂は、前記主面電極の内方部側において前記絶縁膜を部分的に露出させ、
前記パッド電極は、前記主面電極の内方部側において前記主面電極、前記絶縁膜および前記樹脂に接している、請求項10~12のいずれか一項に記載の半導体装置。 - 前記半導体層は、前記半導体基板の上に積層されたエピタキシャル層を含み、
前記パッド電極は、前記半導体基板および前記エピタキシャル層の総厚さを超える前記第3厚さを有している、請求項1~13のいずれか一項に記載の半導体装置。 - 前記半導体層は、ワイドバンドギャップ半導体を含む、請求項1~14のいずれか一項に記載の半導体装置。
- 前記半導体層は、SiCを含む、請求項1~15のいずれか一項に記載の半導体装置。
- 第1厚さを有し、主面を含む半導体層と、
前記主面の上に配置され、前記第1厚さ未満の第2厚さを有する主面電極と、
前記主面電極の内方部を露出させるように前記主面電極の周縁部を被覆し、前記第2厚さを超える第3厚さを有する感光性樹脂層と、
前記主面電極の内方部を露出させるように前記感光性樹脂層を挟んで前記主面電極の周縁部を被覆し、前記第3厚さを超える第4厚さを有する熱硬化性樹脂層と、
前記主面電極の内方部の上に配置され、前記第3厚さを超える第5厚さを有するパッド電極と、を含む、半導体装置。 - 前記熱硬化性樹脂層は、前記主面電極の内方部側において前記感光性樹脂層を部分的に露出させ、
前記パッド電極は、前記主面電極の内方部側において前記主面電極、前記感光性樹脂層および前記熱硬化性樹脂層に接している、請求項17に記載の半導体装置。 - 前記半導体層は、SiCを含む、請求項17または18に記載の半導体装置。
- 前記第4厚さは、前記第1厚さを超え、
前記第5厚さは、前記第1厚さを超えている、請求項17~19のいずれか一項に記載の半導体装置。
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JP2011253862A (ja) * | 2010-06-01 | 2011-12-15 | Mitsubishi Electric Corp | パワー半導体装置 |
JP2015222743A (ja) * | 2014-05-22 | 2015-12-10 | 三菱電機株式会社 | 半導体装置 |
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JPH10270370A (ja) * | 1997-03-26 | 1998-10-09 | Sharp Corp | 不純物の拡散方法ならびに半導体装置およびその製造方法 |
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